JP3696386B2 - パルス幅変調信号生成回路 - Google Patents
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Description
【発明の属する技術分野】
この発明は、レーザビームプリンタなどの電子写真方式の画像形成装置において、レーザダイオードなどの発光素子を制御するために好適なパルス幅変調信号生成回路に関するものである。
【0002】
【従来の技術】
図16は従来のレーザビームプリンタの画像出力部の概略構成を示す構成図である。図において、60は画像の構成要素である画素データがシリアルに入力され各画素データに基づいてパルス幅制御信号を出力する画素パルス生成回路であり、73は当該パルス幅制御信号が入力され駆動信号を出力するレーザダイオードドライバであり、61は当該駆動信号が入力され、当該駆動信号に応じて発光するレーザダイオードであり、62は当該レーザダイオード61の発光光が照射され、当該発光光の走査に応じた電荷分布の静電潜像が形成される感光体ドラムである。
【0003】
また、63は上記シリアル画素データが入力され、各画素データ毎に階調データ信号および画素内描画位置制御信号を出力するパルス制御信号生成回路であり、64は上記レーザダイオード61による各画素の描画時間に応じて設定された動作基準クロック信号を出力する動作基準クロック発生回路であり、65は上記階調データ信号に応じたレベル信号を出力するレベル信号発生回路であり、66は上記動作基準クロック信号および上記画素内描画位置制御信号が入力され、当該動作基準クロック信号に同期した3種類の三角波から1種類の三角波を選択して出力三角波として出力する三角波発生回路であり、67は上記レベル信号と当該出力三角波とを比較して、出力三角波がレベル信号よりも大きい期間にパルス幅制御信号を出力するコンパレータである。
【0004】
次に動作について説明する。
図17は上記従来の画素パルス生成回路60の各種信号の相互関係を示すタイミングチャートである。図において、CLKは上記動作基準クロック信号であり、CTRLは上記画素内描画位置制御信号であり、1stランプは上記三角波発生回路66内部で生成されて上記動作基準クロック信号とともに立ち上がった後暫時レベルが低下する左寄三角波であり、2ndランプは上記三角波発生回路66内部で生成されて上記動作基準クロック信号の立ち上がりとともに暫時レベルが上昇して当該動作基準クロック信号の周期のほぼ半分において最高レベルとなった後暫時レベルが低下する中央寄三角波であり、3rdランプは上記三角波発生回路66内部で生成されて上記動作基準クロック信号とともに暫時レベルが上昇し当該動作基準クロック信号の次の立ち上がり時に最高レベルとなる右寄三角波である。
【0005】
同図の最初の動作基準クロックにおいては、三角波発生回路66では画素内描画位置制御信号により左寄三角波が選択され、これが出力三角波としてコンパレータ67に供給される。また、レベル信号発生回路65も上記階調データ信号に応じたレベル信号をコンパレータ67に出力する。そして、当該コンパレータ67は上記左寄三角波と当該レベル信号とを比較し、動作基準クロック信号の立ち上がりタイミングから上記レベル比較結果に応じた期間においてハイレベルのパルス幅制御信号を出力する。その結果、上記レーザダイオード61からは当該パルス幅制御信号のハイレベル期間において発光光が出力され、感光体ドラム62は当該発光光により走査され、感光体ドラム62の最初の画素の描画領域内において当該走査方向上流側よりの部位の電荷分布が変化する。
【0006】
同図の2番目の動作基準クロックにおいては、まず、三角波発生回路66からは画素内描画位置制御信号に応じて中央寄三角波が出力され、次に、動作基準クロック信号の中央を中心としてその前後に当該中央寄三角波とレベル信号との比較結果に応じた期間のパルス幅制御信号が出力され、その結果、感光体ドラム62の2番目の画素の描画領域内において中央寄りの部位の電荷分布が変化する。
【0007】
同様に、3番目の動作基準クロックにおいては、右寄三角波とレベル信号との比較がなされ、感光体ドラム62の三番目の画素の描画領域の走査方向下流側よりの部位の電荷分布が変化し、4番目の動作基準クロックにおいては、左寄三角波とレベル信号との比較がなされ、感光体ドラム62の四番目の画素の描画領域の走査方向上流側よりの部位の電荷分布が変化する。
【0008】
従って、上記感光体ドラム62には当該パルス幅制御信号に応じた電荷分布(静電潜像)が形成され、上記画像形成装置ではこれに基づいて高速に高階調且つ高分解能にて出力画像を形成することができる。
【0009】
【発明が解決しようとする課題】
従来の画素パルス生成回路は以上のように構成されているので、三角波発生回路にてアナログ回路を使用する必要があり、CMOSプロセスにて集積化を図ることができなかった。
【0010】
そこで、図18に示すように、デジタル回路のみで構成される位相変化回路をCMOSプロセスにて形成し、それを用いてパルス幅制御信号を生成することが考えられる。図において、68は上記動作基準クロックの整数倍の周波数を有する高周波クロック信号入力端子であり、69はリセット信号や位相設定信号とともに当該高周波クロック信号が入力されるカウンタであり、70は上記高周波クロック信号および当該カウンタ出力が入力される論理積回路であり、71は当該論理積回路70の出力を上記動作基準クロックと同一の周期となるまで分周する分周回路であり、72は当該分周回路71の出力を位相変化クロック信号として出力する出力端子である。
【0011】
次に動作について説明する。
図19は位相設定信号として「3」が設定された際の位相変化回路の各種信号の相互関係を示すタイミングチャートである。動作基準クロック信号と同期させてリセット信号が解除されると当該カウンタは高周波クロック信号のクロック数をカウントし始める。そして、当該カウント値が「3」となるとカウンタはカウンタ出力をハイレベルに変化させ、これにより論理積回路70からは高周波クロック信号が出力されるようになる。その結果、分周回路71は当該高周波クロック信号を動作基準クロック信号と同一の周期となるまで分周して位相変化クロック信号として出力する。
【0012】
従って上記位相変化回路では、動作基準クロック信号に対して高周波クロック信号3つ分だけ位相がずれた位相変化クロック信号を出力することができる。
【0013】
しかしながら、このような位相変化回路を上記画像形成装置に適用しようとした場合、今日の画像形成装置では高速に高階調(256階調以上)かつ高分解能にて高階調画像を形成する要請が強くあり、このような要請に対応しようとした場合には上記高周波クロック信号として非常に高い周波数を使用しなければならず、しかも、このクロック信号に応じて動作できるように上記カウンタ、論理積回路、分周回路といったものには応答速度の速い回路素子を用いる必要がある。
従って、このような位相変化回路をCMOSプロセスで形成しても今日の画像形成装置において好適に利用できるものとはならない。
【0014】
この発明は上記のような課題を解決するためになされたもので、CMOSプロセスにて形成することができ、しかも、レーザビームプリンタなどの電子写真方式の画像形成装置においてレーザダイオードなどの発光素子を制御するために好適に用いることができるクロック信号発生回路およびそれを用いたクロック位相制御回路を得ることを目的とする。
【0015】
【課題を解決するための手段】
この発明に係るパルス幅変調信号生成回路は、クロック信号が入力され、当該クロック信号と同一の周期を有し、且つ、互いに位相の異なる複数のメイン遅延クロック信号を発生するクロック信号発生回路と、当該複数のメイン遅延クロック信号から2つの信号を選択して位相変化クロック信号として出力する位相クロックセレクタと、当該2つの位相変化クロックを論理演算して出力する論理演算回路とを有するパルス幅変調信号生成回路において、上記クロック信号発生回路は、直列接続された複数のプリ遅延回路を有するとともに上記クロック信号が入力されるプリ遅延回路列と、当該プリ遅延回路の2つのプリ遅延クロック信号同士を比較してこれらの位相差が一定となるように制御するプリ遅延制御回路と、直列接続された複数のメイン遅延回路を有するとともに上記プリ遅延クロック信号が入力される複数のメイン遅延回路列とを有し、上記メイン遅延回路におけるメイン遅延回路の直列接続数よりも上記プリ遅延回路におけるプリ遅延回路の直列接続数の方が大きいものである。
【0016】
この発明に係るパルス幅変調信号生成回路は、クロック信号が入力され、当該クロック信号と同一の周期を有し、且つ、互いに位相の異なる複数のメイン遅延クロック信号を発生するクロック信号発生回路と、当該複数のメイン遅延クロック信号から2つの信号を選択して位相変化クロック信号として出力する位相クロックセレクタと、当該2つの位相変化クロックを論理演算して出力する論理演算回路とを有するパルス幅変調信号生成回路において、上記クロック信号発生回路は、直列接続された複数のプリ遅延回路を有するとともに上記クロック信号が入力されるプリ遅延回路列と、当該プリ遅延回路の2つのプリ遅延クロック信号同士を比較してこれらの位相差が一定となるように制御するプリ遅延制御回路と、直列接続された複数のメイン遅延回路を有するとともに上記プリ遅延クロック信号が入力される複数のメイン遅延回路列と、プリ遅延回路列とメイン遅延回路列との間に配設される複数のミドル遅延回路列とを有し、各プリ遅延クロック信号は複数のメイン遅延回路列に入力され、且つ、ミドル遅延回路列は少なくとも当該複数のメイン遅延回路列のうちの1つとプリ遅延回路列との間に設けられているものである。
【0017】
この発明に係るパルス幅変調信号生成回路は、プリ遅延回路列は、プリ遅延クロック信号の数よりも1つ多いプリ遅延回路からなるとともに、プリ遅延制御回路は、直列接続先頭のプリ遅延回路の出力と直列接続最後のプリ遅延回路の出力とを比較し、それら2つのプリ遅延クロック信号の位相差に応じた位相比較信号を出力する位相比較回路と、当該位相比較信号に応じてチャージ電流を授受するチャージポンプと、当該チャージ電流の積分値を出力するローパスフィルタとを有し、当該チャージ電流の積分値に応じて各プリ遅延回路の遅延量を制御するものである。
【0018】
この発明に係るパルス幅変調信号生成回路は、2番目のプリ遅延回路の出力から最後のプリ遅延回路の出力までのうちの少なくとも2つのプリ遅延クロック信号出力が入力され、設定に応じてそれらのうちの1つのプリ遅延クロック信号をセレクト遅延クロック信号として出力する分周率セレクタを有するとともに、当該セレクト信号を最後のプリ遅延回路の出力の代わりにプリ遅延制御回路に入力するものである。
【0019】
この発明に係るパルス幅変調信号生成回路は、プリ遅延回路は、CMOSプロセスで形成されて互いに直列に接続された複数の遅延素子と、複数の遅延素子の出力のうち1つを選択して出力する単位遅延時間セレクタとを有するものである。
【0020】
この発明に係るパルス幅変調信号生成回路は、外部からサブクロック信号が入力される外部端子と、直列接続された複数のサブ遅延回路を有するとともに当該サブクロック信号が入力されるサブ遅延回路列と、当該サブ遅延回路の2つのサブ遅延クロック信号同士を比較してこれらの位相差が一定となるように制御するサブ遅延制御回路とを有し、当該サブ遅延制御回路の制御出力信号をメイン遅延回路に供給するものである。
【0021】
この発明に係るパルス幅変調信号生成回路は、クロック信号および/またはプリ遅延クロック信号が入力され、当該クロック信号よりも周期が長い内部クロック信号を生成するサブクロック発生回路を有し、外部端子に換えて当該クロック信号発生回路の出力をサブ遅延素子列に入力するものである。
【0022】
【発明の実施の形態】
以下、この発明の実施の一形態を説明する。
実施の形態1.
図1はこの発明の実施の形態1によるレーザビームプリンタの画像出力部の概略構成を示す構成図である。図において、60は画像の構成要素である画素データがシリアルに入力され各画素データに基づいてパルス幅制御信号を出力する画素パルス生成回路であり、73は当該パルス幅制御信号が入力され駆動信号を出力するレーザダイオードドライバであり、7は当該駆動信号が入力され、当該パルス幅制御信号のパルス幅に応じて発光するレーザダイオードであり、8は当該レーザダイオード7の発光光が照射され、当該発光光の走査に応じた電荷分布の静電潜像が形成される感光体ドラムである。
【0023】
また、1は上記シリアル画素データが入力され、各画素データ毎に階調データ信号および画素内描画位置制御信号を出力するパルス制御信号生成回路であり、2は上記レーザダイオード7による各画素の描画時間に応じて設定された動作基準クロック信号を出力する動作基準クロック発生回路であり、3は入出力データの対応データを有し、上記階調データ信号および画素内描画位置制御信号に基づいてクロック選択信号および論理演算選択信号を出力する制御信号デコーダであり、4は上記動作基準クロック信号が入力され、当該クロック信号と同一の周期を有するとともに互いに位相が異なる複数の位相クロック信号を出力するクロック信号発生回路であり、5は当該複数の位相クロック信号および上記クロック選択信号が入力され、クロック選択信号に基づいて所定の2つの位相クロック信号を選択して位相変化クロック信号として出力する位相クロックセレクタであり、6は上記論理演算選択信号および当該2つの位相クロック信号が入力され、2つの位相クロック信号を論理演算選択信号により選択された論理演算で演算し、その結果をパルス幅制御信号としてレーザダイオード7に出力する論理演算回路である。
【0024】
そして、パルス制御信号生成回路1はそれ単独でCMOSプロセスによりIC化され、制御信号デコーダ3、クロック信号発生回路4、位相クロックセレクタ5および論理演算回路6はその全体としてパルス幅変調用集積回路(PWM IC)としてCMOSプロセスによりIC化されており、これらは画像処理用基板上に実装されている場合が多く、また、レーザダイオードが搭載されている印字基板に実装される場合もある。
【0025】
図2はこの発明の実施の形態1によるパルス幅変調用集積回路の構成を示すブロック図である。図において、9は上記動作基準クロック発生回路2からの動作基準クロック信号が入力され、この入力と同一の周期を有し、且つ、互いに位相の異なる16(N=16)個のプリ遅延クロック信号を出力するプリ位相変化回路であり、10は当該16個のプリ遅延クロック信号が入力され、プリ遅延クロック信号それぞれに基づいて16個のメイン遅延クロック信号を生成し、合計256個のメイン遅延クロック信号を出力するメイン位相変化回路であり、これらによりクロック信号発生回路4は構成されている。また、11は2つの位相変化クロック信号が入力される論理積演算回路であり、12は同様に2つの位相変化クロック信号が入力される論理和演算回路であり、13は上記制御信号デコーダ3からの論理演算選択信号に基づいて上記2つの論理演算回路11,12の出力のうちの一方を選択して出力する論理出力セレクタであり、この論理出力セレクタ13の出力がパルス幅変調信号となる。これ以外の構成は図1と同様なので説明を省略する。
【0026】
次に上記構成に基づいてレーザビームプリンタの画像出力部の全体の動作を説明する。
動作基準クロック発生回路2から動作基準クロックが周期的に出力されると、これに応じてクロック信号発生回路4から256個の位相クロック信号が出力される。
【0027】
このような状態で、画素データがシリアルにパルス制御信号生成回路1に入力されると、各画素データ毎にパルス制御信号生成回路1から8ビットの階調データ信号および2ビットの画素内描画位置制御信号が出力される。そして、制御信号デコーダ3がこの階調データ信号および画素内描画位置制御信号に基づいて対応データを検索し、該当するデータに基づいてクロック選択信号および論理演算選択信号を出力する。
【0028】
従って、位相クロックセレクタ5には、256個の位相クロック信号およびクロック選択信号が入力され、このクロック選択信号に応じて256個の位相クロック信号から2つのクロック信号を選択し、それを2つの位相変化クロック信号として出力する。更に、論理演算回路6には上記論理演算選択信号および当該2つの位相変化クロック信号とが入力され、当該論理演算回路6は上記論理演算選択信号に基づいて2つの論理演算結果(論理和結果および論理積結果)のうちの一方を選択してパルス幅制御信号として出力する。そして、レーザダイオードドライバ73にてレーザダイオード7を駆動し当該パルス幅制御信号に基づいて感光体ドラム8を発光光で照射し、感光体ドラム8上の所定の画素領域内に上記画素データに応じた電荷分布を形成する。
【0029】
そして、上記レーザビームプリンタでは、このような画素データ毎の動作を1つの画像について繰り返すことにより感光体ドラム8上にパルス幅制御信号に応じた電荷分布(静電潜像)を形成することができ、この静電潜像に基づいて高速に高階調(256階調)且つ高分解能にて出力画像を形成することができる。
【0030】
次にクロック信号発生回路4について詳細に説明する。
図3はこの発明の実施の形態1によるプリ位相変化回路9の構成を示すブロック図である。14は直列接続された33個のプリ遅延回路14a〜14zからなり、最初のプリ遅延回路14aに動作基準クロック信号が入力されるプリ遅延回路列であり、15は最初のプリ遅延回路14aの出力と最後(33番目)のプリ遅延回路14zの出力とが入力され、これらの位相差がなくなるように各プリ遅延回路14a〜14zにプリ遅延制御信号を出力するプリ遅延制御回路であり、16はパルス幅変調用集積回路に入力された動作基準クロックを増幅するクロック入力バッファである。
【0031】
図4はこの発明の実施の形態1によるプリ遅延回路14aの構成を示す回路図である。図4(a)において、17はバッファ(遅延素子)あり、図4(b)において、17a,17bはそれぞれpMOSトランジスタとnMOSトランジスタとからなるCMOSインバータであり、17c,17dはそれぞれ各CMOSインバータ17a,17bと高圧側電源との間に配設されたpMOSトランジスタからなる高圧側電流制御トランジスタであり、17e,17fはそれぞれ各CMOSインバータと低圧側電源との間に配設されたnMOSトランジスタからなる低圧電流制御トランジスタである。そして、上記2つのCMOSインバータは直列に接続されている。
【0032】
図5はプリ遅延制御回路15の詳細な構成を示す回路図である。図5(a)において、18は最初のプリ遅延回路14aから出力されるプリ遅延クロック信号と最後のプリ遅延回路14zから出力されるプリ遅延クロック信号とが入力され、これらの位相差に応じて増加用パルスあるいは減少用パルスを出力する位相比較回路であり、19は当該増加用パルスおよび減少用パルスが入力され、これらに応じてチャージ電流を発生するチャージポンプであり、20は当該チャージ電流の累積値に応じた電圧を発生するローパスフィルタであり、21は当該ローパスフィルタ20で発生した電圧がゲート端子に供給されるとともにソースが低圧側電源に接続されたドライブトランジスタであり、22はpMOSトランジスタからなり、当該ドライブトランジスタ21のドレイン端子にドレイン端子およびゲート端子が接続されるとともにソース端子が高圧側電源に接続された高圧側トランジスタであり、23はpMOSトランジスタからなり、当該高圧側トランジスタ22のゲート端子がゲートに接続された反転トランジスタであり、24は反転トランジスタ23のドレイン端子にドレイン端子およびゲート端子が接続されるとともにソース端子が低圧側電源に接続された低圧側トランジスタである。14a〜14zの高圧側電流制御トランジスタ17c,17dおよび低圧側電流制御トランジスタ17e,17fに供給される。なお、当該プリ遅延制御回路の構成は以上のPLL回路に限定されるものではない。
【0033】
図5(b)において、18aは最後のプリ遅延回路のプリ遅延クロック信号が入力される参照側インバータであり、18bは最初のプリ遅延回路のプリ遅延クロック信号が入力されるイニシャル側インバータであり、18c,18dはそれぞれ直前の出力信号と当該各インバータを介して入力された現在の信号とを排他的論理積をとるNAND素子であり、18eと18g,18hと18fはそれぞれ当該排他的論理積によりセットされ、所定の時間の後にリセットされるSRフリップフロップであり、18i,18j,18kは上記排他的論理積の出力から当該セット信号の出力までの間にハイパルスを出力する論理素子であり、18l,18m,18nはこれら排他的論理積、セット信号およびハイパルス信号の全てがハイレベルであるときにチャージポンプを動作させる出力制御素子である。
【0034】
また、19aはアップの位相比較信号がゲート端子に入力され、当該信号のレベルに応じたチャージ電流を出力するチャージアップトランジスタであり、19bはダウンの位相比較信号がゲート端子に入力され、当該信号のレベルに応じたチャージ電流を吸引するチャージダウントランジスタであり、20bは上記チャージ電流の累積値に応じた電圧を発生するチャージアップコンデンサであり、20aは当該チャージアップコンデンサ20bの電圧変動を抑制する緩衝抵抗である。
【0035】
次にこのプリ位相変化回路9の動作について詳細に説明する。
動作基準クロック信号がクロック入力バッファ16を介してプリ遅延回路列14に入力されると、各プリ遅延回路14a〜14zの2つ目のCMOSインバータ17bからプリ遅延クロック信号が出力される。そして、当該動作基準クロック信号の1周期分程度時間が経過した時点で最後のプリ遅延回路14zからプリ遅延クロック信号が出力される。すると、上記位相比較回路18には2つのプリ遅延クロック信号が入力されるようになり、位相比較が行われる。具体的には、最後のプリ遅延クロック信号の位相が最初のプリ遅延クロック信号の位相よりも速い場合には位相比較回路18からはダウンの位相比較信号が出力され、最後のプリ遅延クロック信号の位相が最初のプリ遅延クロック信号の位相よりも遅い場合には位相比較回路18からはアップの位相比較信号が出力される。これに応じてチャージポンプ19は、アップの位相比較信号が入力されればチャージアップコンデンサ20bに対して当該信号出力期間の間チャージ電流を供給し、逆に、ダウンの位相比較信号が入力されれば当該信号出力期間の間チャージアップコンデンサ20bからチャージ電流を吸引する。また、上記2つのダイオードの発生電圧は同一プロセスで形成されているので略当該チャージアップコンデンサ20bの電圧となり、この電圧が各プリ遅延回路の高圧側電流制御トランジスタ17c,17dおよび低圧側電流制御トランジスタ17e,17fに供給される。
【0036】
従って、チャージアップコンデンサ20bが上記2つのプリ遅延クロック信号同士の位相のずれ方に応じてそれらを一致するようにチャージされ、しかも、それら位相のずれ量に応じてチャージされるので、各プリ遅延回路の高圧側電流制御トランジスタ17c,17dおよび低圧側電流制御トランジスタ17e,17fへの印加電圧も当該位相のずれに応じて増減し、当該トランジスタ17c〜17fがCMOSインバータに供給することができる電流も制限され、各プリ遅延回路14a〜14zのCMOSインバータ17bの動作速度も当該位相のずれに応じて増減する。その結果、最終的には2つのプリ遅延クロック信号同士の位相が一致する。
【0037】
図6はメイン位相変化回路10の詳細な構成を示すブロック図である。図において、25はそれぞれ8個のメイン遅延回路25a〜25zが直列に接続されたメイン遅延回路列であり、26は64個の第1サブ遅延回路(サブ遅延回路)26a〜26zが直列に接続された第1サブ遅延回路列(サブ遅延回路列)であり、27は最初の第1サブ遅延回路26aの出力と最後の第1サブ遅延回路26zの出力とが入力され、これら2つの出力の位相差に応じたサブ遅延制御信号を当該第1サブ遅延回路列26に出力する第1サブ遅延制御回路(サブ遅延制御回路)であり、28はパルス幅制御用集積回路に外部から入力されたサブクロック信号を第1サブ遅延回路列26に供給するサブクロックバッファである。また、当該メイン遅延回路列25,25…は、上記プリ遅延クロック信号に対して1対1対応に設けられ、上記サブ遅延制御信号および各プリ遅延クロック信号が入力され、それぞれ8個のメイン遅延クロック信号を出力する。従って、メイン遅延クロック信号の合計は256個となる。なお、各遅延回路26a〜26z,25a〜25zの構成や第1サブ遅延制御回路27の内部構成は、プリ位相変化回路9と同様であり説明を省略する。
【0038】
次にこのメイン位相変化回路10の動作について詳細に説明する。
サブクロックバッファ28にサブクロック信号が入力されると、このサブクロックバッファ28から第1サブ遅延回路列26に対してサブクロック信号が出力される。各第1サブ遅延回路26a〜26zは当該サブクロック信号を所定の時間ずつ遅延させ、最後の第1サブ遅延回路26zからクロック信号が出力されると第1サブ遅延制御回路27により最初の第1サブ遅延回路26aの出力と最後の第1サブ遅延回路26zの出力との位相比較が行われる。その結果、2つのサブ遅延クロック信号の位相が一致するように第1サブ遅延制御回路27からサブ遅延制御信号が出力される。従って、各第1サブ遅延回路26a〜26zおよび各メイン遅延回路25a〜25zによる遅延時間は上記サブクロック信号の周期の1/64の時間に設定される。
【0039】
この状態で各メイン遅延回路列25,25,…に対してプリ遅延クロック信号が入力されると、各メイン遅延回路列25,25,…からは当該サブクロック信号の周期の1/64の時間毎に位相がずれた8個のメイン遅延クロック信号が出力される。
【0040】
図7は以上のクロック信号発生回路4に対して、1周期が20ns(周波数は50MHz)の動作基準クロック信号と、1周期が75ns(周波数は13.3MHz)のサブクロック信号を入力した場合の各部の出力信号のタイミング関係を示すタイミングチャート(一部)である。図において、wave1〜wave33はそれぞれ上記動作基準クロック信号に基づくプリ遅延クロック信号波形であり、wave1_1〜wave1_8はそれぞれ最初のプリ遅延クロック信号が入力されたメイン遅延回路列25のメイン遅延クロック信号出力波形であり、wave2_1〜wave2_8はそれぞれ2番目のプリ遅延クロック信号が入力されたメイン遅延回路列25のメイン遅延クロック信号出力波形である。ちなみに当該動作条件の下ではプリ遅延クロック信号同士の位相差は20/32nsとなり、メイン遅延クロック信号同士の位相差は75/64nsとなり、隣り合う2つのプリ遅延クロック信号の間には7個のメイン遅延クロック信号が出力される。
【0041】
そして、このように隣り合う2つのプリ遅延クロック信号の間にそれぞれ7個ずつメイン遅延クロック信号が出力されているので、このクロック信号発生回路4は、0から255個の互いに位相のずれた256個の位相クロック信号を出力することができる。
【0042】
以上のように、この実施の形態1によれば、動作基準クロック信号が入力されるプリ遅延回路列14と、当該プリ遅延回路列14の複数のプリ遅延クロック信号が入力される複数のメイン遅延回路列25,25,…とを有するとともに、プリ遅延回路列14を構成する各プリ遅延回路14a〜14zとメイン遅延回路列25を構成するメイン遅延回路25a〜25zとの遅延時間を異なる遅延時間に設定したので、位相の異なる複数の位相クロック信号を生成することができる効果がある。
【0043】
また、プリ遅延回路列14と複数のメイン遅延回路列25,25,…とを適当に組み合わせて、プリ遅延クロック信号に基づいて複数のメイン遅延クロック信号を形成するように構成しているので、各遅延回路14a〜14z,25a〜25zをCMOSインバータ17a,17bを2つずつ組み合わせて形成しているにも関わらず、そのCMOSプロセスで形成された各遅延回路14a〜14z,25a〜25zの最小遅延時間よりも短い時間間隔ごとに位相の異なる位相変化クロック信号を出力することができる。ちなみに、この実施の形態1では上記パルス幅制御用集積回路は0.5ミクロン設計ルールで形成しており、この際の上記遅延回路14a〜14z,25a〜25zの最小遅延時間は約1ns程度であり、他方、50MHzを動作基準クロック信号とした場合に256階調を得るためには、約0.08nsずつ位相をずらした位相変化クロック信号が必要となるが本実施の形態では当該要求を満たした位相変化クロック信号を出力することができる。
【0044】
その結果、レーザビームプリンタのレーザダイオード7の発光を制御することができる効果がある。
【0045】
この実施の形態1によれば、プリ遅延回路列14をプリ遅延クロック信号の数よりも1つ多い数のプリ遅延回路14a〜14zで構成するとともに、最初のプリ遅延回路14aの出力と最後のプリ遅延回路14zの出力とをプリ遅延制御回路15に入力するように構成して当該プリ遅延制御回路15へクロック信号を出力する回路の構成を同一にしたので、プリ遅延クロック信号の出力数と同数のプリ遅延回路を有し、その直列接続先頭へのクロックバッファの出力と直列接続最後のプリ遅延回路の出力との比較結果に応じて制御を行う場合に比べて、より類似した波形の2つのプリ遅延クロック信号に基づいて比較を行うことができる。
その結果、正確に2つのクロック信号の位相を比較し、正確に遅延量を制御することができ、256階調の画像を形成するために256個の位相変化クロック信号を生成する際にも、各クロック信号の相互間隔を確保することができる効果がある。
【0046】
また、この実施の形態1では、遅延時間が直接PLL制御されるプリ遅延回路列14において32分割した上でメイン遅延回路列25で4分割することで256個の独立した位相変化クロック信号を生成するようにしているので、例えば当該プリ遅延回路列14で16分割した上でメイン遅延回路列25で16分割したような場合に比べて、各遅延素子のばらつきなどによって生じるクロック信号のタイミング誤差を抑制することができる。従って、256階調の画像を形成するために256個の位相変化クロック信号を生成する際にも、各クロック信号の相互間隔を確保することができる効果がある。
【0047】
この実施の形態1によれば、パルス幅制御用集積回路にサブクロック信号を入力するとともに、1つの第1サブ遅延回路列26と1つの第1サブ遅延制御回路27とを設け、この第1サブ遅延制御回路27のサブ遅延制御信号を全てのメイン遅延回路列25,25,…に供給するように構成したので、各メイン遅延回路列25,25,…ごとに第1サブ遅延回路列26などを設けた場合に比べて回路規模を格段に削減し、しかも、全てのメイン遅延回路列25,25,…による遅延量を均等に設定することができる効果がある。その結果、256階調の画像を形成するために256個の位相変化クロック信号を生成する際にも、各クロック信号の相互間隔を確保することができる効果がある。
【0048】
また、第1サブ遅延回路列26におけるサブ遅延回路数をプリ遅延回路列14とは異なる段数に設定したり、サブクロック信号をクロック信号と異なる周波数に設定することにより、メイン遅延回路列25の遅延回路数とプリ遅延回路列14の遅延回路数とを同一のマスクで形成するようにしても、全てのメイン遅延回路25a〜25zによる遅延量をプリ遅延回路14a〜14zによる遅延量と異なる遅延量に設定することができ、複数のメイン遅延回路列25,25,…の出力により当該プリ遅延クロック信号の1周期の間に複数のメイン遅延クロック信号が来るように設定することができ、回路規模を抑制しつつ容易に分解能を向上させることができる効果もある。
【0049】
実施の形態2.
図8はこの発明の実施の形態2によるプリ位相変化回路の構成を示すブロック図である。図において、29はパルス幅制御用集積回路に設定された分周率データをデコードする分周率デコーダであり、30は当該分周率デコーダ29の出力とともに2番目のプリ遅延回路14bの出力から最後のプリ遅延回路14zの出力までの16個の互いに位相の異なるプリ遅延クロック信号が入力され、当該分周率デコーダ29の出力に応じて1のプリ遅延クロック信号を選択してセレクト遅延クロック信号として出力する分周率セレクタであり、31は当該分周率セレクタ30によるクロック信号の伝搬遅延時間と同一の遅延時間を有するディレイ回路である。これ以外の構成は実施の形態1と同様なので同一符号を付して説明を省略する。
【0050】
次にこのプリ位相変化回路9の動作を説明する。
分周率セレクタ30が分周率デコーダ29の出力に応じて所定のプリ遅延回路14b〜14zの出力を選択してセレクト遅延クロック信号として出力する。そして、プリ遅延制御回路15は、当該セレクト遅延クロック信号とともに最初のプリ遅延回路14aの出力がディレイ回路31を介して入力され、これらの位相差に基づいてプリ遅延制御信号を出力する。上記分周率セレクタ30が最後のプリ遅延回路14zの出力を選択する場合の動作は実施の形態1と同様なので説明を省略する。
【0051】
そして、上記分周率セレクタ30が最後のプリ遅延回路14z以外の出力(例えばn番目とする)を選択する場合には、1番目のプリ遅延回路14aからn番目のプリ遅延回路14nまでの遅延時間が動作基準クロック信号と同期し、(n+1)番目のプリ遅延回路の出力は1番目のプリ遅延回路14aの出力と一致した位相となる。また、メイン位相変化回路10でも(n+1)番目以降のメイン遅延回路列25,25…の出力信号は、1番目のプリ遅延クロック信号からn番目のプリ遅延クロック信号までと一致した位相になる。
【0052】
またこの際、1番目からn番目のプリ遅延回路25a〜25zの遅延時間は同一なので、1動作基準クロック信号のプリ遅延クロック信号による分割数が減少するだけでなく、それらのプリ遅延クロック信号の相互関係は維持される。
【0053】
以上のように、この実施の形態2によれば、実施の形態1の効果とともに、プリ遅延制御回路15により動作基準クロック信号に同期動作されるプリ遅延回路列14の有効プリ遅延回路数を分周率セレクタ30で調整するように構成したので、分周率セレクタ30が出力するプリ遅延クロック信号を切り替えるだけで1クロック周期当たりに生成されるメイン遅延クロック信号の数を増減させることができ、しかも、この際プリ遅延クロック信号同士の時間間隔(相互間隔)を均一に維持することができるので、メイン遅延クロック信号の出力順も維持される。従って、同一のクロック信号入力で動作可能に形成しつつも、256階調以外の階調、例えば64階調や128階調にて画像を形成することができ、幅広い階調数の画像形成装置で使用することができる効果がある。
【0054】
実施の形態3.
図9はこの発明の実施の形態3によるプリ位相変化回路の構成を示すブロック図である。図9(a)において、32はパルス幅制御用集積回路に設定された遅延設定データをデコードする遅延量デコーダであり、この遅延量デコーダ32の出力が全てのプリ遅延回路14a〜14zに入力されている。図9(b)は各プリ遅延回路14aの構成を示すブロック図であり、17はそれぞれバッファであり、34は当該各バッファ17〜17の出力とともに上記遅延量デコーダ32の出力が入力され、当該遅延量デコーダ32からの入力に応じて複数のバッファ出力から1つを選択して出力する単位遅延時間セレクタである。これ以外の構成は実施の形態1と同様なので同一符号を付して説明を省略する。
【0055】
次にこのプリ位相変化回路9の動作について説明する。
各単位遅延時間セレクタ34が遅延量デコーダ32の出力に応じて所定のバッファ17の出力を選択する。このような状態でプリ遅延回路列14に動作基準クロック信号が入力されると、各プリ遅延回路14a〜14zからは所定のバッファ17からの出力がプリ遅延クロック信号として出力される。
【0056】
そして、上記単位遅延時間セレクタ34が最初のバッファ17の出力を選択した場合には、実施の形態1と同様の周期を有する動作基準クロック信号を入力することにより同様の動作をさせることができる。また、上記単位遅延時間セレクタ34が最初のバッファ17以外の出力(例えば、m番目とする)を選択した場合には、各プリ遅延回路14a〜14zによる動作基準クロック信号の遅延量はm倍となり、プリ遅延回路列14としての遅延量もm倍となる。従って、動作基準クロック信号として実施の形態1のもののm倍の周期のクロック信号を入力することにより、プリ遅延クロック信号同士の位相差をm倍にすることができる。
【0057】
またこの際、1番目からn番目のプリ遅延回路14a〜14nの遅延時間は同一となるので、それらのプリ遅延クロック信号同士の相互関係は維持される。
【0058】
以上のように、この実施の形態3によれば、実施の形態1の効果とともに、各プリ遅延回路14a〜14zを、CMOSプロセスで形成された複数のバッファ17で構成し、その出力を単位遅延時間セレクタ34などで選択できるように構成したので、動作基準クロック信号の周期が長い場合にも位相変化クロック信号同士の相互関係を維持したまま動作させることができる。従って、低速から高速まで幅広い画像形成装置において使用しても、256階調を確保することができる。
【0059】
実施の形態4.
図10はこの発明の実施の形態4によるメイン位相変化回路の構成を示すブロック図である。図において、35はサブクロックバッファ28の代わりに第1サブ遅延回路列26にサブクロック信号を供給するサブクロック発生回路である。
これ以外の構成は実施の形態1と同様なので同一符号を付して説明を省略する
【0060】
図11はこの発明の実施の形態4によるサブクロック発生回路35の詳細な構成を示す回路図である。図において、35a〜35hはそれぞれ2つのプリ遅延クロック信号(図3のC1,C3,C5,C7,C9,C11,C13,C15)であり、35iは当該8つの反転論理積から1つを選択して出力するサブクロック用セレクタであり、35jは当該セレクタ出力の立ち上がりエッジの数をカウントする3ビットカウンタであり、35kは上記セレクタ出力の立ち上がりエッジをトリガとして出力を反転させるDフリップフロップであり、35lは当該Dフリップフロップ出力を3分周する3分周回路である。
【0061】
次にこのメイン位相変化回路10の動作を説明する。
図12はこの実施の形態4によるカウンタ出力とセレクタの入力選択動作との関係を示す対応図である。図において、S2,S1,S0はカウンタの3ビット出力であり、Soutは当該カウンタ出力に応じて選択されるセレクタ出力である。従って、カウンタがセレクタ出力の立ち上がりエッジを検出するたびに、セレクタは同図の出力を順番に出力する。
【0062】
図13はこの実施の形態4によるカウンタの動作を示すタイミングチャートである。図において、CLKはプリ遅延回路列に入力される動作基準クロック信号であり、wave1〜wave16はそれぞれ当該プリ遅延回路から出力される16個のプリ遅延クロック信号であり、SOUTは当該8to1セレクタの出力信号であり、CLKOUTはDフリップフロップの出力である。
同図に示すように、カウンタがそれ自身の出力に応じて図13のように入力を選択すると、上記動作基準クロック信号が50MHzであるので、80MHz(12.5ns)のクロック信号を出力することができる。そして、Dフリップフロップからは40MHz(25ns)のクロックが出力され、3分周カウンタからは13.3MHz(75ns)のクロック信号が出力される。
【0063】
以上のように、この実施の形態4によれば、実施の形態1の効果とともに、プリ遅延クロック信号に基づいてサブクロック発生回路35がサブクロック信号を生成し、しかも、そのサブクロック信号の周期を動作基準クロック信号が50MHz,20nsの場合には75nsとすることができるので、実施の形態1と同様に動作することができる。
従って、サブクロック信号をパルス幅制御用集積回路に入力するための外部入力端子を設けることなく、実施の形態1と同様の効果を得ることができる。
【0064】
実施の形態5.
図14はこの発明の実施の形態5によるメイン位相変化回路の構成を示すブロック図である。図において、36はそれぞれプリ遅延回路列から出力されたプリ遅延クロック信号が入力されるミドル遅延回路列であり、38は直列接続された複数の第2サブ遅延回路からなり、サブクロック信号が入力される第2サブ遅延回路列であり、39は当該第2サブ遅延回路の遅延時間を制御する第2サブ遅延制御回路である。なお、各第2サブ遅延回路38の構成は第1サブ遅延回路26と同様であり、第2サブ遅延制御回路39の構成は第1サブ遅延制御回路27と同様である。また、メイン遅延回路列25,25,…は1つのプリ遅延クロック信号に対して2つずつ設けられ、その一方には当該プリ遅延クロック信号が直接入力され、他方には当該ミドル遅延回路列36を介してプリ遅延クロック信号が入力される。更に、上記メイン遅延回路列25,25,…はそれぞれ4つのメイン遅延回路で構成されている。これ以外は実施の形態1と同様の構成なので同一符号を付して説明を省略する。
【0065】
図15はミドル遅延回路列36の構成を示す回路構成図である。図15(a)において、36aはプリ遅延クロック信号を遅延させるミドルバッファであり、図15(b)において、37a,37bはそれぞれpMOSトランジスタとnMOSトランジスタとからなるCMOSバッファであり、37c,37dはそれぞれCMOSバッファ37a,37bと高圧側電源との間に配設されたpMOSトランジスタからなる高圧側電流制御トランジスタであり、37e,37fはそれぞれCMOSバッファ37a,37bと低圧側電源との間に配設されたnMOSトランジスタからなる低圧側電流制御トランジスタである。
【0066】
以上のように、この発明の実施の形態5によれば、実施の形態1の効果とともに、1つのプリ遅延クロック信号を2つのメイン遅延回路列に入力するとともに、一方のメイン遅延回路列にはミドル遅延回路列を介して当該プリ遅延クロック信号を入力するように構成したので、256階調を得ることができるにも拘らず、メイン遅延回路列にて直列接続されるメイン遅延回路の数を半減させることができる。従って、256階調の画像を形成するために256個の位相変化クロック信号を生成する際にも、各クロック信号の相互間隔を容易に確保することができる効果がある。
【0067】
【発明の効果】
以上のように、この発明によれば、クロック信号が入力され、当該クロック信号と同一の周期を有し、且つ、互いに位相の異なる複数のメイン遅延クロック信号を発生するクロック信号発生回路と、当該複数のメイン遅延クロック信号から2つの信号を選択して位相変化クロック信号として出力する位相クロックセレクタと、当該2つの位相変化クロックを論理演算して出力する論理演算回路とを有するパルス幅変調信号生成回路において、上記クロック信号発生回路を、直列接続された複数のプリ遅延回路を有するとともに上記クロック信号が入力されるプリ遅延回路列と、当該プリ遅延回路の2つのプリ遅延クロック信号同士を比較してこれらの位相差が一定となるように制御するプリ遅延制御回路と、直列接続された複数のメイン遅延回路を有するとともに上記プリ遅延クロック信号が入力される複数のメイン遅延回路列とで構成しているので、プリ遅延素子列を用いてクロック信号を位相の異なる複数のプリ遅延クロック信号を出力し、更に各プリ遅延クロック信号をそれぞれメイン遅延回路列で遅延させて複数のメイン遅延クロック信号を出力することができる効果がある。
【0068】
従って、この発明では、各遅延回路をCMOSプロセスで形成することができ、しかも、直列接続された複数の遅延回路にて構成されるプリ遅延回路列にて荒く遅延させた複数のプリ遅延クロック信号を生成し、その後、当該複数のプリ遅延クロック信号をそれぞれメイン遅延回路列にて更に遅延させるように構成したので、各メイン遅延回路列ではプリ遅延クロック信号の1周期の間に1つのメイン遅延クロック信号が来るように遅延させつつも、複数のメイン遅延回路列の出力により当該プリ遅延クロック信号の1周期の間に複数のメイン遅延クロック信号が来るように設定することができる。それ故、この発明では、CMOSプロセスにより遅延回路の最小遅延時間が制限されてしまっていても、その最小遅延時間よりも短い遅延時間毎にメイン遅延クロック信号を設定することができ、レーザビームプリンタなどの電子写真方式の画像形成装置においてレーザダイオードなどの発光素子を制御するために好適に用いることができる効果がある。
【0069】
更に、この発明では、プリ遅延回路列の全体としての遅延時間を制御するとともに、メイン遅延回路におけるメイン遅延回路の直列接続数よりも上記プリ遅延回路におけるプリ遅延回路の直列接続数の方を大きく構成しているので、遅延時間が直接制御されるプリ遅延回路列において細かく分割した上で、メイン遅延回路列はそれを補うように分割することができ、例えばこれらの遅延回路列の分割数を同一に設定した場合などに比べても、遅延回路のばらつきなどによって生じるクロック信号のタイミング誤差を抑制することができる。従って、高階調画像に必要な多数の位相変化クロック信号を生成させたとしても、各クロック信号の相互間隔を確保することができる効果がある。
【0070】
この発明によれば、クロック信号が入力され、当該クロック信号と同一の周期を有し、且つ、互いに位相の異なる複数のメイン遅延クロック信号を発生するクロック信号発生回路と、当該複数のメイン遅延クロック信号から2つの信号を選択して位相変化クロック信号として出力する位相クロックセレクタと、当該2つの位相変化クロックを論理演算して出力する論理演算回路とを有するパルス幅変調信号生成回路において、上記クロック信号発生回路を、直列接続された複数のプリ遅延回路を有するとともに上記クロック信号が入力されるプリ遅延回路列と、当該プリ遅延回路の2つのプリ遅延クロック信号同士を比較してこれらの位相差が一定となるように制御するプリ遅延制御回路と、直列接続された複数のメイン遅延回路を有するとともに上記プリ遅延クロック信号が入力される複数のメイン遅延回路列と、プリ遅延回路列とメイン遅延回路列との間に配設される複数のミドル遅延回路列とで構成しているので、プリ遅延素子列を用いてクロック信号を位相の異なる複数のプリ遅延クロック信号を出力し、更に各プリ遅延クロック信号をそれぞれメイン遅延回路列で遅延させて複数のメイン遅延クロック信号を出力することができる効果がある。
【0071】
従って、この発明では、各遅延回路をCMOSプロセスで形成することができ、しかも、直列接続された複数の遅延回路にて構成されるプリ遅延回路列にて荒く遅延させた複数のプリ遅延クロック信号を生成し、その後、当該複数のプリ遅延クロック信号をそれぞれメイン遅延回路列にて更に遅延させるように構成したので、各メイン遅延回路列ではプリ遅延クロック信号の1周期の間に1つのメイン遅延クロック信号が来るように遅延させつつも、複数のメイン遅延回路列の出力により当該プリ遅延クロック信号の1周期の間に複数のメイン遅延クロック信号が来るように設定することができる。それ故、この発明では、CMOSプロセスにより遅延回路の最小遅延時間が制限されてしまっていても、その最小遅延時間よりも短い遅延時間毎にメイン遅延クロック信号を設定することができ、レーザビームプリンタなどの電子写真方式の画像形成装置においてレーザダイオードなどの発光素子を制御するために好適に用いることができる効果がある。
【0072】
更に、この発明では、プリ遅延回路列の全体としての遅延時間を制御するとともに、各プリ遅延クロック信号を複数のメイン遅延回路列に入力し、更に、ミドル遅延回路列を少なくとも当該複数のメイン遅延回路列のうちの1つとプリ遅延回路列との間に設けるように構成したので、更にメイン遅延回路の遅延回路数を削減することができ、遅延回路のばらつきなどによって生じるクロック信号のタイミング誤差を更に抑制することができる。従って、高階調画像に必要な多数の位相変化クロック信号を生成させたとしても、各クロック信号の相互間隔を確保することができる効果がある。
【0073】
この発明によれば、プリ位相変化回路が、プリ遅延クロック信号の出力数よりも1つ多いプリ遅延回路と、直列接続先頭のプリ遅延回路の出力と直列接続最後のプリ遅延回路の出力とを比較し、それら2つのプリ遅延クロック信号の位相差に応じた位相比較信号を出力する位相比較回路と、当該位相比較信号に応じてチャージ電流を授受するチャージポンプと、当該チャージ電流の積分値を出力するローパスフィルタとを有し、当該チャージ電流の積分値に応じて各プリ遅延回路の遅延量を制御するので、直列接続先頭のプリ遅延回路の出力と直列接続最後のプリ遅延回路の出力とを比較し、その比較結果に応じて各プリ遅延回路の遅延量を制御することになる。従って、プリ遅延クロック信号の出力数と同数のプリ遅延回路を有し、その直列接続先頭への外部入力クロック信号の入力と直列接続最後のプリ遅延回路の出力との比較結果に応じて制御を行う場合に比べて、各クロック信号のドライバ構成や負荷状態が略同一の状態となるので、より類似した波形の2つのプリ遅延クロック信号に基づいて比較を行うことができる。その結果、正確に2つのクロック信号の位相を比較し、正確に遅延量を制御することができ、画像形成装置においては画像描画の際の描画精度を向上させることができる効果がある。
【0074】
この発明によれば、プリ位相変化回路が、2番目のプリ遅延回路の出力から最後のプリ遅延回路の出力までのうちの少なくとも2つのプリ遅延クロック信号出力が入力され、設定に応じてそれらのうちの1つのプリ遅延クロック信号をセレクト遅延クロック信号として出力する分周率セレクタを有し、当該セレクト遅延クロック信号を一方のプリ遅延クロック信号に換えて位相比較回路に入力するので、分周率セレクタが出力するプリ遅延クロック信号を切り替えるだけで1クロック周期当たりに生成されるメイン遅延クロック信号の数を増減させることができる。また、この際、プリ遅延クロック信号同士の時間間隔は均一であり、しかも、当該時間間隔におけるメイン遅延クロック信号の数も均一なので、メイン遅延クロック信号の出力順は維持される。従って、同一のクロック信号入力で動作可能に形成しつつも、異なる階調数を必要とする画像形成装置に使用することができ、幅広い階調数の画像形成装置で使用することができる効果がある。
【0075】
この発明によれば、プリ遅延回路が、CMOSプロセスで形成されて互いに直列に接続された複数の遅延素子と、複数の遅延素子の出力のうち1つを選択して出力する単位遅延時間セレクタとを有するので、各遅延回路の遅延時間をセレクタで選択することによりクロック信号の周期が長い場合にもプリ遅延回路列は当該クロック信号に同期動作することができる。従って、低速から高速まで幅広い画像形成装置において使用することができる効果がある。
【0076】
この発明によれば、メイン位相変化回路が、直列接続された複数のメイン遅延回路からなる複数のメイン遅延回路列と、外部からサブクロック信号が入力される外部端子と、直列接続された複数のサブ遅延回路からなり、先頭のサブ遅延回路に当該サブクロック信号が入力される第1サブ遅延回路列と、当該複数のサブ遅延回路のうちの2つの出力が入力され、これらの位相差に応じたサブ位相比較信号を出力するサブ位相比較回路と、当該サブ位相比較信号に応じてチャージ電流を授受するサブチャージポンプと、当該チャージ電流の積分値を出力するサブローパスフィルタとを有し、当該チャージ電流の積分値に応じて各サブ遅延回路および各メイン遅延回路の遅延量を制御するので、各メイン遅延回路列ごとに第1サブ遅延回路列などを設けた場合に比べて回路規模を格段に削減しつつも、全てのメイン遅延回路による遅延量を均等に設定することができる効果がある。
【0077】
また、サブ遅延素子列におけるサブ遅延回路数をプリ遅延回路列とは異なる段数に設定したり、サブクロック信号をクロック信号と異なる周波数に設定することにより、メイン遅延回路列の遅延回路数とプリ遅延回路列の遅延回路数とが同一であっても、全てのメイン遅延回路による遅延量をプリ遅延回路による遅延量と異なる遅延量に設定することができ、複数のメイン遅延回路列の出力により当該プリ遅延クロック信号の1周期の間に複数のメイン遅延クロック信号が来るように設定することができ、回路規模を抑制しつつ容易に分解能を向上させることができる効果もある。
【0078】
この発明によれば、メイン位相変化回路が、クロック信号および/またはプリ遅延クロック信号が入力され、当該クロック信号よりも周期が長い内部クロック信号を生成するサブクロック発生回路を有し、外部端子に換えて当該クロック信号発生回路の出力をサブ遅延素子列に入力するので、クロック信号に基づいて内部クロック信号を生成し、これをサブクロック信号としてサブ遅延素子列に入力するようにしたので、外部からクロック信号を入力することなく、クロック信号よりも周期が長いクロック信号にサブ遅延素子列を同期動作させることができる。従って、新たな外部入力端子を設ける必要がなく、前記発明と同様の効果を得ることができる。
【図面の簡単な説明】
【図1】 この発明の実施の形態1によるレーザビームプリンタの画像出力部の概略構成を示す構成図である。
【図2】 この発明の実施の形態1によるパルス幅変調用集積回路の構成を示すブロック図である。
【図3】 この発明の実施の形態1によるプリ位相変化回路の構成を示すブロック図である。
【図4】 この発明の実施の形態1によるプリ遅延回路の構成を示す回路図である。
【図5】 この発明の実施の形態1によるプリ遅延制御回路の詳細な構成を示す回路図である。
【図6】 この発明の実施の形態1によるメイン位相変化回路の詳細な構成を示すブロック図である。
【図7】 この発明の実施の形態1によるクロック信号発生回路に対して、1周期が20ns(周期は50MHz)の動作基準クロック信号と、1周期が75ns(周期は13.3MHz)のサブクロック信号を入力した場合の各部の出力信号のタイミング関係を示すタイミングチャート(一部)である。
【図8】 この発明の実施の形態2によるプリ位相変化回路の構成を示すブロック図である。
【図9】 この発明の実施の形態3によるプリ位相変化回路の構成を示すブロック図である。
【図10】 この発明の実施の形態4によるメイン位相変化回路の構成を示すブロック図である。
【図11】 この発明の実施の形態4によるサブクロック発生回路の構成を示す回路図である。
【図12】 この発明の実施の形態4による3ビットカウンタ出力とセレクタの入力選択動作との関係を示す図である。
【図13】 この発明の実施の形態4によるサブクロック発生回路の動作を示すタイミングチャートである。
【図14】 この発明の実施の形態5によるメイン位相変化回路の構成を示すブロック図である。
【図15】 この発明の実施の形態5によるミドル遅延回路列の構成を示す回路構成図である。
【図16】 従来のレーザビームプリンタの画像出力部の概略構成を示す構成図である。
【図17】 従来の画素パルス生成回路の各種信号の相互関係を示すタイミングチャートである。
【図18】 デジタル回路のみで構成される位相変化回路である。
【図19】 図18の位相変化回路の動作例を示すタイミングチャートである。
【符号の説明】
4 クロック信号発生回路、5 位相クロックセレクタ、6 論理演算回路、14 プリ遅延回路列、14a〜14z プリ遅延回路、15 プリ遅延制御回路、17 バッファ(遅延素子)、18 位相比較回路、19 チャージポンプ、20 ローパスフィルタ、25 メイン遅延回路列、25a〜25z メイン遅延回路、26 第1サブ遅延回路列(サブ遅延回路列)、26a〜26z 第1サブ遅延回路(サブ遅延回路)、27 第1サブ遅延制御回路(サブ遅延制御回路)、30 分周率セレクタ、34 単位遅延時間セレクタ、35 サブクロック発生回路、36 ミドル遅延回路列。
Claims (7)
- クロック信号が入力され、当該クロック信号と同一の周期を有し且つ互いに位相の異なる複数のメイン遅延クロック信号を発生するクロック信号発生回路と、当該複数のメイン遅延クロック信号から2つの信号を選択して位相変化クロック信号として出力する位相クロックセレクタと、当該2つの位相変化クロックを論理演算して出力する論理演算回路とを有するパルス幅変調信号生成回路において、
上記クロック信号発生回路は、直列接続された複数のプリ遅延回路を有するとともに上記クロック信号が入力されるプリ遅延回路列と、当該プリ遅延回路の2つのプリ遅延クロック信号同士を比較してこれらの位相差が一定となるように制御するプリ遅延制御回路と、直列接続された複数のメイン遅延回路を有するとともに上記プリ遅延クロック信号が入力される複数のメイン遅延回路列とを有し、上記メイン遅延回路におけるメイン遅延回路の直列接続数よりも上記プリ遅延回路におけるプリ遅延回路の直列接続数の方が大きいことを特徴とするパルス幅変調信号生成回路。 - クロック信号が入力され、当該クロック信号と同一の周期を有し且つ互いに位相の異なる複数のメイン遅延クロック信号を発生するクロック信号発生回路と、当該複数のメイン遅延クロック信号から2つの信号を選択して位相変化クロック信号として出力する位相クロックセレクタと、当該2つの位相変化クロックを論理演算して出力する論理演算回路とを有するパルス幅変調信号生成回路において、
上記クロック信号発生回路は、直列接続された複数のプリ遅延回路を有するとともに上記クロック信号が入力されるプリ遅延回路列と、当該プリ遅延回路の2つのプリ遅延クロック信号同士を比較してこれらの位相差が一定となるように制御するプリ遅延制御回路と、直列接続された複数のメイン遅延回路を有するとともに上記プリ遅延クロック信号が入力される複数のメイン遅延回路列と、プリ遅延回路列とメイン遅延回路列との間に配設される複数のミドル遅延回路列とを有し、各プリ遅延クロック信号は複数のメイン遅延回路列に入力され、且つ、ミドル遅延回路列は少なくとも当該複数のメイン遅延回路列のうちの1つとプリ遅延回路列との間に設けられていることを特徴とするパルス幅変調信号生成回路。 - プリ遅延回路列は、プリ遅延クロック信号の数よりも1つ多いプリ遅延回路からなるとともに、プリ遅延制御回路は、直列接続先頭のプリ遅延回路の出力と直列接続最後のプリ遅延回路の出力とを比較し、それら2つのプリ遅延クロック信号の位相差に応じた位相比較信号を出力する位相比較回路と、当該位相比較信号に応じてチャージ電流を授受するチャージポンプと、当該チャージ電流の積分値を出力するローパスフィルタとを有し、当該チャージ電流の積分値に応じて各プリ遅延回路の遅延量を制御することを特徴とする請求項1または請求項2記載のパルス幅変調信号生成回路。
- 2番目のプリ遅延回路の出力から最後のプリ遅延回路の出力までのうちの少なくとも2つのプリ遅延クロック信号出力が入力され、設定に応じてそれらのうちの1つのプリ遅延クロック信号をセレクト遅延クロック信号として出力する分周率セレクタを有するとともに、当該セレクト信号を最後のプリ遅延回路の出力の代わりにプリ遅延制御回路に入力することを特徴とする請求項1または請求項2記載のパルス幅変調信号生成回路。
- プリ遅延回路は、CMOSプロセスで形成されて互いに直列に接続された複数の遅延素子と、複数の遅延素子の出力のうち1つを選択して出力する単位遅延時間セレクタとを有することを特徴とする請求項1または請求項2記載のパルス幅変調信号生成回路。
- 外部からサブクロック信号が入力される外部端子と、直列接続された複数のサブ遅延回路を有するとともに当該サブクロック信号が入力されるサブ遅延回路列と、当該サブ遅延回路の2つのサブ遅延クロック信号同士を比較してこれらの位相差が一定となるように制御するサブ遅延制御回路とを有し、当該サブ遅延制御回路の制御出力信号をメイン遅延回路に供給することを特徴とする請求項1または請求項2記載のパルス幅変調信号生成回路。
- クロック信号および/またはプリ遅延クロック信号が入力され、当該クロック信号よりも周期が長い内部クロック信号を生成するサブクロック発生回路を有し、外部端子に換えて当該クロック信号発生回路の出力をサブ遅延素子列に入力することを特徴とする請求項6記載のパルス幅変調信号生成回路。
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