JPS63200221A - クロツクパルス自動調整回路 - Google Patents
クロツクパルス自動調整回路Info
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- JPS63200221A JPS63200221A JP62032476A JP3247687A JPS63200221A JP S63200221 A JPS63200221 A JP S63200221A JP 62032476 A JP62032476 A JP 62032476A JP 3247687 A JP3247687 A JP 3247687A JP S63200221 A JPS63200221 A JP S63200221A
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- Japan
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- circuit
- phase
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- 239000013078 crystal Substances 0.000 abstract description 4
- 238000010586 diagram Methods 0.000 description 2
- 230000010363 phase shift Effects 0.000 description 2
- 230000001360 synchronised effect Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
Landscapes
- Pulse Circuits (AREA)
- Manipulation Of Pulses (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
計算機等の同期的動作に用いるシステムクロックパルス
のタイミングを調整する調整回路において、ｎ段階、例
えば３段階、の位相遅延量の得られる遅延回路を設け、
位相差により発生するパルスによってカウンタをカウン
トアンプもしくはカウントダウンすることによりクロッ
クパルスの発生タイミングを自動調整するものである。
のタイミングを調整する調整回路において、ｎ段階、例
えば３段階、の位相遅延量の得られる遅延回路を設け、
位相差により発生するパルスによってカウンタをカウン
トアンプもしくはカウントダウンすることによりクロッ
クパルスの発生タイミングを自動調整するものである。
本発明はクロックパルス自動調整回路に関し、特に計算
機等を同期的に動作させるシステムクロックパルスの発
生タイミングを自動的に調整することができる調整回路
に関する。
機等を同期的に動作させるシステムクロックパルスの発
生タイミングを自動的に調整することができる調整回路
に関する。
〔従来の技術及び発明が解決しようとする問題点〕従来
、計算機等の動作を同期させるために用いるクロックの
タイミング調整は、プリント基板上に組み込まれたクロ
ック発生回路をテスター、オシロスコープ等により波形
観察しながら工場出荷時に調整している。この場合クロ
・７りの出力タイミングの遅延調整は、例えば、ケーブ
ルの長さを変えることにより行われる。このようにして
クロックの位相ずれによるシステムの誤作動を防止して
いる。
、計算機等の動作を同期させるために用いるクロックの
タイミング調整は、プリント基板上に組み込まれたクロ
ック発生回路をテスター、オシロスコープ等により波形
観察しながら工場出荷時に調整している。この場合クロ
・７りの出力タイミングの遅延調整は、例えば、ケーブ
ルの長さを変えることにより行われる。このようにして
クロックの位相ずれによるシステムの誤作動を防止して
いる。
しかしながら、このような人手による調整は工数のかか
ることであり効率が悪い。
ることであり効率が悪い。
本発明は上述の問題点を解消したクロックパルス自動調
整回路を提供することにあり、その手段は、基準周波数
を所望の周波数に設定するプログラマブルカウンタ２と
、ｎ段階の位相遅延量の得られる遅延回路？ａ、７ｂと
、該プログラマブルカウンタの出力と該遅延回路の出力
の位相差を検出し、位相差に対応した進相もしくは遅相
パルスを発生する位相比較器３ａ、３ｂと、該位相比較
器の該進相もしくは遅相パルスに応じてカウントアツプ
もしくはカウントダウンするアンプダウンカウンタ６ａ
、６ｂと、該進相もしくは遅相パルスにより該遅延回路
のうちのいずれかの遅延量を選択するデコーダ５ａ、５
ｂを備え、該プログラマブルカウンタにより設定された
クロックパルスの発生タイミングを自動的に調整するよ
うにしたことを特徴とする。
整回路を提供することにあり、その手段は、基準周波数
を所望の周波数に設定するプログラマブルカウンタ２と
、ｎ段階の位相遅延量の得られる遅延回路？ａ、７ｂと
、該プログラマブルカウンタの出力と該遅延回路の出力
の位相差を検出し、位相差に対応した進相もしくは遅相
パルスを発生する位相比較器３ａ、３ｂと、該位相比較
器の該進相もしくは遅相パルスに応じてカウントアツプ
もしくはカウントダウンするアンプダウンカウンタ６ａ
、６ｂと、該進相もしくは遅相パルスにより該遅延回路
のうちのいずれかの遅延量を選択するデコーダ５ａ、５
ｂを備え、該プログラマブルカウンタにより設定された
クロックパルスの発生タイミングを自動的に調整するよ
うにしたことを特徴とする。
例えば、システムクロックパルスの発生タイミングを調
整する場合に、例えば、３段階の位相遅延量の得られる
遅延回路？ａ、７ｂを設け、プログラマブルカウンタの
出力と遅延回路の出力の位相差を検出し、位相差に対応
した進相もしくは遅相パルスによってアップダウンカウ
ンタを駆動し、遅延量を選択することによりクロックパ
ルスタイミングを自動的に調整する。
整する場合に、例えば、３段階の位相遅延量の得られる
遅延回路？ａ、７ｂを設け、プログラマブルカウンタの
出力と遅延回路の出力の位相差を検出し、位相差に対応
した進相もしくは遅相パルスによってアップダウンカウ
ンタを駆動し、遅延量を選択することによりクロックパ
ルスタイミングを自動的に調整する。
第１図は本発明に係るクロックパルス自動調整回路の一
実施例ブロック図であり、第２図（ａ）〜（ｃ）は第１
図の各点における信号タイミングチャートである。
実施例ブロック図であり、第２図（ａ）〜（ｃ）は第１
図の各点における信号タイミングチャートである。
第１図において、１は基準周波数を発生する外付けされ
た水晶発振器である。Ｌは本発明に係るクロックパルス
自動調整回路（以下調整回路と称す）であり、大規模集
積回路（ＬＳＩ）により構成され、計算機内部、例えば
、中央処理装置（ＣＰＵ）の内部に組み込まれる。調整
回路りはＡ、Ｂ同一の２つの調整回路により構成されそ
の内部は以下の如く構成されている。即ち、２はプログ
ラム入力によってＮ進数を自由に設定できる一般のプロ
グラマブルカウンタであって基準周波数を所望の周波数
に設定するもの、３ａおよび３ｂはプログラマブルカウ
ンタ２の出力と後述する遅延回路との出力との位相を比
較し、位相差に基づ（パルスを出力する位相比較器、４
は２つの調整回路のいずれかを選択するデコーダ、５ａ
および５ｂは後述するアップダウンカウンタのためのデ
コーダであって、いずれかの遅延手段を選択するもの、
６ａおよび６ｂは位相差によるクロックによりカウント
アツプもしくはカウントダウンするアップダウンカウン
タ、７ａおよび７ｂは遅延素子Ｎｏ、１〜Ｎｏ、６の組
合せにより３段階の遅延が得られるようにした遅延回路
である。
た水晶発振器である。Ｌは本発明に係るクロックパルス
自動調整回路（以下調整回路と称す）であり、大規模集
積回路（ＬＳＩ）により構成され、計算機内部、例えば
、中央処理装置（ＣＰＵ）の内部に組み込まれる。調整
回路りはＡ、Ｂ同一の２つの調整回路により構成されそ
の内部は以下の如く構成されている。即ち、２はプログ
ラム入力によってＮ進数を自由に設定できる一般のプロ
グラマブルカウンタであって基準周波数を所望の周波数
に設定するもの、３ａおよび３ｂはプログラマブルカウ
ンタ２の出力と後述する遅延回路との出力との位相を比
較し、位相差に基づ（パルスを出力する位相比較器、４
は２つの調整回路のいずれかを選択するデコーダ、５ａ
および５ｂは後述するアップダウンカウンタのためのデ
コーダであって、いずれかの遅延手段を選択するもの、
６ａおよび６ｂは位相差によるクロックによりカウント
アツプもしくはカウントダウンするアップダウンカウン
タ、７ａおよび７ｂは遅延素子Ｎｏ、１〜Ｎｏ、６の組
合せにより３段階の遅延が得られるようにした遅延回路
である。
このような構成において、この回路の動作を第２図を参
照しつつ説明する。水晶発振器１の出力パルス周期はプ
ログラマブルカウンタ２により所望の周期に変換される
。第２図（ａ）〜（ｃ）のパルスＤ０はプログラマブル
カウンタ２により設定された周期のパルス波形である。
照しつつ説明する。水晶発振器１の出力パルス周期はプ
ログラマブルカウンタ２により所望の周期に変換される
。第２図（ａ）〜（ｃ）のパルスＤ０はプログラマブル
カウンタ２により設定された周期のパルス波形である。
この波形とデコーダ５ａおよび５ｂにより出力される選
択出力Ａ、Ｂ、Ｃの組合せにより （ａ）〜（ｃ）のよ
うな波形が得られる。即ち、（ａ）は選択信号Ａが出力
された場合であり、遅延回路７ａの１段の遅延ゲート１
が選択されこの位相遅延量はＤａである。（ｂ）は選択
信号Ｂが出力された場合であり、２段の遅延ゲート２．
３が選択されこの遅延量はＤｂである。そして（Ｃ）は
選択信号Ｃが出力された場合であり、３段の遅延ゲート
４，５．６が選択されこの遅延量はＤｃである。遅延ゲ
ート１゜２．４の一方の入力には共通にプログラマブル
カウンタ出力Ｄｏが入力される。
択出力Ａ、Ｂ、Ｃの組合せにより （ａ）〜（ｃ）のよ
うな波形が得られる。即ち、（ａ）は選択信号Ａが出力
された場合であり、遅延回路７ａの１段の遅延ゲート１
が選択されこの位相遅延量はＤａである。（ｂ）は選択
信号Ｂが出力された場合であり、２段の遅延ゲート２．
３が選択されこの遅延量はＤｂである。そして（Ｃ）は
選択信号Ｃが出力された場合であり、３段の遅延ゲート
４，５．６が選択されこの遅延量はＤｃである。遅延ゲ
ート１゜２．４の一方の入力には共通にプログラマブル
カウンタ出力Ｄｏが入力される。
（ａ）においてクロックＤｏは位相がＤａだけ進相方向
にずれており、位相比較器３ａおよび３ｂは位相差の生
じている区間だけＵなる進相パルスを発生する。このパ
ルスはカウントアツプクロックとなる。
にずれており、位相比較器３ａおよび３ｂは位相差の生
じている区間だけＵなる進相パルスを発生する。このパ
ルスはカウントアツプクロックとなる。
（ｂ）において、クロックＤｏは位相がＤｂだけずれて
Ｄｏと同期なので、位相比較器は位相差パルスを発生し
ない。
Ｄｏと同期なので、位相比較器は位相差パルスを発生し
ない。
（Ｃ）において、クロックＤＯは位相がＤｃだけ遅相方
向にずれており、位相比較器は位相差の生じている区間
だけ■なる遅相パルスを発生する。
向にずれており、位相比較器は位相差の生じている区間
だけ■なる遅相パルスを発生する。
このパルスはカウントダウンクロックとなる。
このようにして出力端子ＯＵＴ ｌからは位相調整され
たクロックパルスを得ることができる。また、下段の回
路についても全く同様に動作するので説明を省略する。
たクロックパルスを得ることができる。また、下段の回
路についても全く同様に動作するので説明を省略する。
この場合に、上段のＡクロックの周期と異なる周期のＢ
クロックを得ることも可能である。
クロックを得ることも可能である。
以上説明したように本発明によれば、クロックパルスの
発生タイミングのずれを自動的に調整できるので、調整
工数の削減、調整精度の向上が図れる効果がある。
発生タイミングのずれを自動的に調整できるので、調整
工数の削減、調整精度の向上が図れる効果がある。
第１図は本発明に係るクロックパルス自動調整回路、お
よび 第２図は第１図回路の各点における信号タイミングチャ
ートである。 （符号の説明） １・・・水晶発振器 ２・・・プログラマブルカウンタ ３ａ、３ｂ・・・位相比較器 ４・・・調整回路セレクト用デコーダ ５ａ、５ｂ・・・デコーダ ６ａ、６ｂ・・・アップダウンカウンタ７ａ、７ｂ・・
・遅延回路 本発明の一実施例回路図 第１ 図 Ｖ □ Ｖ □ 第１図回路の信号タイミングチャート 第２図
よび 第２図は第１図回路の各点における信号タイミングチャ
ートである。 （符号の説明） １・・・水晶発振器 ２・・・プログラマブルカウンタ ３ａ、３ｂ・・・位相比較器 ４・・・調整回路セレクト用デコーダ ５ａ、５ｂ・・・デコーダ ６ａ、６ｂ・・・アップダウンカウンタ７ａ、７ｂ・・
・遅延回路 本発明の一実施例回路図 第１ 図 Ｖ □ Ｖ □ 第１図回路の信号タイミングチャート 第２図
Claims (1)
- １、基準周波数を所望の周波数に設定するプログラマブ
ルカウンタ（２）と、ｎ段階の位相遅延量の得られる遅
延手段（７ａ、７ｂ）と、該プログラマブルカウンタの
出力と該遅延手段の出力の位相差を検出し、位相差に対
応した進相もしくは遅相パルスを発生する位相比較器（
３ａ、３ｂ）と、該位相比較器の該進相もしくは遅相パ
ルスに応じてカウントアップもしくはカウントダウンす
るアップダウンカウンタ（６ａ、６ｂ）と、該進相もし
くは遅相パルスにより該遅延手段のうちのいずれかの遅
延量を選択するデコーダ（５ａ、５ｂ）を備え、該プロ
グラマブルカウンタにより設定されたクロックパルスの
発生タイミングを自動的に調整するようにしたクロック
パルス自動調整回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62032476A JPS63200221A (ja) | 1987-02-17 | 1987-02-17 | クロツクパルス自動調整回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62032476A JPS63200221A (ja) | 1987-02-17 | 1987-02-17 | クロツクパルス自動調整回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63200221A true JPS63200221A (ja) | 1988-08-18 |
Family
ID=12360032
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62032476A Pending JPS63200221A (ja) | 1987-02-17 | 1987-02-17 | クロツクパルス自動調整回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63200221A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04309107A (ja) * | 1991-04-08 | 1992-10-30 | Nec Ic Microcomput Syst Ltd | 半導体集積回路 |
| JPH053423A (ja) * | 1990-09-18 | 1993-01-08 | Fujitsu Ltd | 基準遅延発生装置及びこれを用いた電子装置 |
| US5963107A (en) * | 1997-11-14 | 1999-10-05 | Mitsubishi Denki Kabushiki Kaisha | Pulse-width modulation signal generator |
| US6020773A (en) * | 1997-11-14 | 2000-02-01 | Mitsubishi Denki Kabushiki Kaisha | Clock signal generator for generating a plurality of clock signals with different phases, and clock phase controller using the same |
| KR100471014B1 (ko) * | 2001-05-24 | 2005-03-08 | 엔이씨 일렉트로닉스 가부시키가이샤 | 클록 제어회로 |
| US6934871B2 (en) * | 2001-05-17 | 2005-08-23 | Lsi Logic Corporation | Programmable counters for setting bus arbitration delays involves counting clock cycles equal to a count number loaded from a memory |
-
1987
- 1987-02-17 JP JP62032476A patent/JPS63200221A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH053423A (ja) * | 1990-09-18 | 1993-01-08 | Fujitsu Ltd | 基準遅延発生装置及びこれを用いた電子装置 |
| JPH04309107A (ja) * | 1991-04-08 | 1992-10-30 | Nec Ic Microcomput Syst Ltd | 半導体集積回路 |
| US5963107A (en) * | 1997-11-14 | 1999-10-05 | Mitsubishi Denki Kabushiki Kaisha | Pulse-width modulation signal generator |
| US6020773A (en) * | 1997-11-14 | 2000-02-01 | Mitsubishi Denki Kabushiki Kaisha | Clock signal generator for generating a plurality of clock signals with different phases, and clock phase controller using the same |
| US6934871B2 (en) * | 2001-05-17 | 2005-08-23 | Lsi Logic Corporation | Programmable counters for setting bus arbitration delays involves counting clock cycles equal to a count number loaded from a memory |
| KR100471014B1 (ko) * | 2001-05-24 | 2005-03-08 | 엔이씨 일렉트로닉스 가부시키가이샤 | 클록 제어회로 |
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