JP3566051B2 - 位相の異なる複数のクロック信号を出力するクロック信号発生回路およびそれを用いたクロック位相制御回路 - Google Patents
位相の異なる複数のクロック信号を出力するクロック信号発生回路およびそれを用いたクロック位相制御回路 Download PDFInfo
- Publication number
- JP3566051B2 JP3566051B2 JP31400897A JP31400897A JP3566051B2 JP 3566051 B2 JP3566051 B2 JP 3566051B2 JP 31400897 A JP31400897 A JP 31400897A JP 31400897 A JP31400897 A JP 31400897A JP 3566051 B2 JP3566051 B2 JP 3566051B2
- Authority
- JP
- Japan
- Prior art keywords
- delay
- circuit
- clock signal
- output
- clock
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 title claims description 31
- 230000003111 delayed effect Effects 0.000 claims description 36
- 238000000034 method Methods 0.000 claims description 15
- 238000010586 diagram Methods 0.000 description 28
- 230000000694 effects Effects 0.000 description 21
- 238000003079 width control Methods 0.000 description 20
- 239000000872 buffer Substances 0.000 description 18
- 230000000630 rising effect Effects 0.000 description 6
- 239000003990 capacitor Substances 0.000 description 5
- 241001270131 Agaricus moelleri Species 0.000 description 4
- 230000003247 decreasing effect Effects 0.000 description 4
- 230000010363 phase shift Effects 0.000 description 4
- 238000003491 array Methods 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 230000001934 delay Effects 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 239000000758 substrate Substances 0.000 description 2
- 238000011144 upstream manufacturing Methods 0.000 description 2
- 230000001360 synchronised effect Effects 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/0805—Details of the phase-locked loop the loop being adapted to provide an additional control signal for use outside the loop
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
- H03K5/133—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals using a chain of active delay devices
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
- H03K5/135—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals by the use of time reference signals, e.g. clock signals
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/07—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop using several loops, e.g. for redundant clock signal generation
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
- H03L7/0812—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Pulse Circuits (AREA)
- Manipulation Of Pulses (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
【０００１】
【発明の属する技術分野】
この発明は、位相の異なる複数のクロック信号を出力するクロック信号発生回路およびそれを用いたクロック位相制御回路に係り、特に、レーザビームプリンタなどの電子写真方式の画像形成装置において、レーザダイオードなどの発光素子を制御するために好適なクロック信号発生回路およびそれを用いたクロック位相制御回路に関するものである。
【０００２】
【従来の技術】
図１５は従来のレーザビームプリンタの画像出力部の概略構成を示す構成図である。図において、６０は画像の構成要素である画素データがシリアルに入力され各画素データに基づいてパルス幅制御信号を出力する画素パルス生成回路であり、７３は当該パルス幅制御信号が入力され駆動信号を出力するレーザダイオードドライバであり、６１は当該駆動信号に応じて発光するレーザダイオードであり、６２は当該レーザダイオード６１の発光光が照射され、当該発光光の走査に応じた電荷分布の静電潜像が形成される感光体ドラムである。
【０００３】
また、６３は上記シリアル画素データが入力され、各画素データ毎に階調データ信号および画素内描画位置制御信号を出力するパルス制御信号生成回路であり、６４は上記レーザダイオード６１による各画素の描画時間に応じて設定された動作基準クロック信号を出力する動作基準クロック発生回路であり、６５は上記階調データ信号に応じたレベル信号を出力するレベル信号発生回路であり、６６は上記動作基準クロック信号および上記画素内描画位置制御信号が入力され、当該動作基準クロック信号に同期した３種類の三角波から１種類の三角波を選択して出力三角波として出力する三角波発生回路であり、６７は上記レベル信号と当該出力三角波とを比較して、出力三角波がレベル信号よりも大きい期間にパルス幅制御信号を出力するコンパレータである。
【０００４】
次に動作について説明する。
図１６は上記従来の画素パルス生成回路６０の各種信号の相互関係を示すタイミングチャートである。図において、ＣＬＫは上記動作基準クロック信号であり、ＣＴＲＬは上記画素内描画位置制御信号であり、１ｓｔランプは上記三角波発生回路６６内部で生成されて上記動作基準クロック信号とともに立ち上がった後暫時レベルが低下する左寄三角波であり、２ｎｄランプは上記三角波発生回路６６内部で生成されて上記動作基準クロック信号の立ち上がりとともに暫時レベルが上昇して当該動作基準クロック信号の周期のほぼ半分において最高レベルとなった後暫時レベルが低下する中央寄三角波であり、３ｒｄランプは上記三角波発生回路６６内部で生成されて上記動作基準クロック信号とともに暫時レベルが上昇し当該動作基準クロック信号の次の立ち上がり時に最高レベルとなる右寄三角波である。
【０００５】
図１６の最初の動作基準クロックにおいては、三角波発生回路６６では画素内描画位置制御信号により左寄三角波が選択され、これが出力三角波としてコンパレータ６７に供給される。また、レベル信号発生回路６５も上記階調データ信号に応じたレベル信号をコンパレータ６７に出力する。そして、当該コンパレータ６７は上記左寄三角波と当該レベル信号とを比較し、動作基準クロック信号の立ち上がりタイミングから上記レベル比較結果に応じた期間においてハイレベルのパルス幅制御信号を出力する。その結果、上記レーザダイオード６１からは当該パルス幅制御信号のハイレベル期間において発光光が出力され、感光体ドラム６２は当該発光光により走査され、感光体ドラム６２の最初の画素の描画領域内において当該走査方向上流側寄りの部位の電荷分布が変化する。
【０００６】
また、２番目の動作基準クロックにおいては、まず、三角波発生回路６６からは画素内描画位置制御信号に応じて中央寄三角波が出力され、次に、動作基準クロック信号の中央を中心としてその前後に当該中央寄三角波とレベル信号との比較結果に応じた期間のパルス幅制御信号が出力され、その結果、感光体ドラム６２の２番目の画素の描画領域内において中央寄りの部位の電荷分布が変化する。
【０００７】
同様に、３番目の動作基準クロックにおいては、右寄三角波とレベル信号との比較がなされ、感光体ドラム６２の３番目の画素の描画領域の走査方向下流側寄りの部位の電荷分布が変化し、４番目の動作基準クロックにおいては、左寄三角波とレベル信号との比較がなされ、感光体ドラム６２の４番目の画素の描画領域の走査方向上流側寄りの部位の電荷分布が変化する。
【０００８】
従って、上記感光体ドラム６２には当該パルス幅制御信号に応じた電荷分布（静電潜像）が形成され、上記画像形成装置ではこれに基づいて高速に高階調且つ高分解能にて出力画像を形成することができる。
【０００９】
【発明が解決しようとする課題】
従来の画素パルス生成回路は以上のように構成されているので、上記三角波発生回路にてアナログ回路を使用する必要があり、ＣＭＯＳプロセスにて集積化を図ることができなかった。
【００１０】
そこで、図１７に示すように、デジタル回路のみで構成される位相変化回路をＣＭＯＳプロセスにて形成し、それを用いてパルス幅制御信号を生成することが考えられる。図において、６８は上記動作基準クロックの整数倍の周波数を有する高周波クロック信号入力端子であり、６９はリセット信号や位相設定信号とともに当該高周波クロック信号が入力されるカウンタであり、７０は上記高周波クロック信号および当該カウンタ出力が入力される論理積回路であり、７１は当該論理積回路７０の出力を上記動作基準クロックと同一の周期となるまで分周する分周回路であり、７２は当該分周回路７１の出力を位相変化クロック信号として出力する出力端子である。
【００１１】
次に動作について説明する。
図１８は位相設定信号として「３」が設定された際の位相変化回路の各種信号の相互関係を示すタイミングチャートである。動作基準クロック信号と同期させてリセット信号が解除されると当該カウンタは高周波クロック信号のクロック数をカウントし始める。そして、当該カウント値が「３」となるとカウンタはカウンタ出力をハイレベルに変化させ、これにより論理積回路７０からは高周波クロック信号が出力されるようになる。その結果、分周回路７１は当該高周波クロック信号を動作基準クロック信号と同一の周期となるまで分周して位相変化クロック信号として出力する。
【００１２】
従って上記位相変化回路では、動作基準クロック信号に対して高周波クロック信号３つ分だけ位相がずれた位相変化クロック信号を出力することができる。
【００１３】
しかしながら、このような位相変化回路を上記画像形成装置に適用しようとした場合、今日の画像形成装置では高速に高階調（２５６階調以上）かつ高分解能にて高階調画像を形成する要請が強くあり、このような要請に対応しようとした場合には上記高周波クロック信号として非常に高い周波数を使用しなければならず、しかも、このクロック信号に応じて動作できるように上記カウンタ、論理和回路、分周回路といったものには応答速度の速い回路素子を用いる必要がある。従って、このような位相変化回路をＣＭＯＳプロセスで形成しても今日の画像形成装置において好適に利用できるものとはならない。
【００１４】
この発明は上記のような課題を解決するためになされたもので、ＣＭＯＳプロセスにて形成することができ、しかも、レーザビームプリンタなどの電子写真方式の画像形成装置においてレーザダイオードなどの発光素子を制御するために好適に用いることができる位相の異なる複数のクロック信号を出力するクロック信号発生回路およびそれを用いたクロック位相制御回路を得ることを目的とする。
【００１５】
【課題を解決するための手段】
この発明に係るクロック信号発生回路は、直列に接続された複数のプリ遅延回路を有し、先頭のプリ遅延回路にクロック信号が入力されるとともに、各プリ遅延回路の出力をプリ遅延クロック信号として出力するプリ位相変化回路と、直列接続された複数のメイン遅延回路からなるメイン遅延回路列を複数有し、各メイン遅延回路列に上記プリ遅延クロック信号を入力して、各メイン遅延回路列の各メイン遅延回路の出力をメイン遅延クロック信号として出力するメイン位相変化回路とを有し、且つ、上記プリ遅延回路による遅延量と上記メイン遅延回路による遅延量とは異なる値に設定されて上記複数のメイン位相クロック信号を位相の異なる複数のクロック信号として出力するものである。
【００１６】
この発明に係るクロック信号発生回路は、上記プリ位相変化回路が、プリ遅延クロック信号の出力数よりも１つ多いプリ遅延回路と、直列接続先頭のプリ遅延回路の出力と直列接続最後のプリ遅延回路の出力とを比較し、それら２つのプリ遅延クロック信号の位相差に応じた位相比較信号を出力する位相比較回路と、当該位相比較信号に応じてチャージ電流を授受するチャージポンプと、当該チャージ電流の積分値を出力するローパスフィルタとを有し、当該チャージ電流の積分値に応じて各プリ遅延回路の遅延量を制御するものである。
【００１７】
この発明に係るクロック信号発生回路は、上記プリ位相変化回路が、２番目のプリ遅延回路の出力から最後のプリ遅延回路の出力までのうちの少なくとも２つのプリ遅延クロック信号出力が入力され、設定に応じてそれらのうちの１つのプリ遅延クロック信号をセレクト遅延クロック信号として出力する分周率セレクタを有し、当該セレクト遅延クロック信号を一方のプリ遅延クロック信号に換えて位相比較回路に入力するものである。
【００１８】
この発明に係るクロック信号発生回路は、上記プリ遅延回路が、ＣＭＯＳプロセスで形成されて互いに直列に接続された複数の遅延素子と、複数の遅延素子の出力のうち１つを選択して出力する単位遅延時間セレクタとを有するものである。
【００１９】
この発明に係るクロック信号発生回路は、上記メイン位相変化回路が、直列接続された複数のメイン遅延回路からなる複数のメイン遅延回路列と、外部からサブクロック信号が入力される外部端子と、直列接続された複数のサブ遅延回路からなり、先頭のサブ遅延回路に当該サブクロック信号が入力されるサブ遅延回路列と、当該複数のサブ遅延回路のうちの２つの出力が入力され、これらの位相差に応じたサブ位相比較信号を出力するサブ位相比較回路と、当該サブ位相比較信号に応じてチャージ電流を授受するサブチャージポンプと、当該チャージ電流の積分値を出力するサブローパスフィルタとを有し、当該チャージ電流の積分値に応じて各サブ遅延回路および各メイン遅延回路の遅延量を制御するものである。
【００２０】
この発明に係るクロック信号発生回路は、上記メイン位相変化回路が、クロック信号および／またはプリ遅延クロック信号が入力され、当該クロック信号よりも周期が長い内部クロック信号を生成するサブクロック発生回路を有し、外部端子に換えて当該クロック信号発生回路の出力をサブ遅延素子列に入力するものである。
【００２１】
この発明に係るクロック位相制御回路は、上記クロック信号発生回路とともに、複数のメイン遅延クロック信号から１乃至複数のクロック信号を選択して位相変化クロック信号として出力する位相クロックセレクタを有するものである。
【００２２】
【発明の実施の形態】
以下、この発明の実施の一形態を説明する。
実施の形態１．
図１はこの発明の実施の形態１によるレーザビームプリンタの画像出力部の概略構成を示す構成図である。図において、６０は画像の構成要素である画素データがシリアルに入力され各画素データに基づいてパルス幅制御信号を出力する画素パルス生成回路であり、７３は当該パルス幅制御信号が入力され駆動信号を出力するレーザダイオードドライバであり、７は当該駆動信号が入力され、当該パルス幅制御信号のパルス幅に応じて発光するレーザダイオードであり、８は当該レーザダイオード７の発光光が照射され、当該発光光の走査に応じた電荷分布の静電潜像が形成される感光体ドラムである。
【００２３】
また、１は上記シリアル画素データが入力され、各画素データ毎に階調データ信号および画素内描画位置制御信号を出力するパルス制御信号生成回路であり、２は上記レーザダイオード７による各画素の描画時間に応じて設定された動作基準クロック信号を出力する動作基準クロック発生回路であり、３は入出力データの対応データを有し、上記階調データ信号および画素内描画位置制御信号に基づいてクロック選択信号および論理演算選択信号を出力する制御信号デコーダであり、４は上記動作基準クロック信号が入力され、当該クロック信号と同一の周期を有するとともに互いに位相が異なる複数の位相クロック信号を出力するクロック信号発生回路であり、５は当該複数の位相クロック信号および上記クロック選択信号が入力され、クロック選択信号に基づいて所定の２つの位相クロック信号を選択して位相変化クロック信号として出力する位相クロックセレクタであり、６は上記論理演算選択信号および当該２つの位相クロック信号が入力され、２つの位相クロック信号を論理演算選択信号により選択された論理演算で演算し、その結果をパルス幅制御信号としてレーザダイオード７に出力する論理演算回路である。
【００２４】
そして、パルス制御信号生成回路１はそれ単独でＣＭＯＳプロセスによりＩＣ化され、制御信号デコーダ３、クロック信号発生回路４、位相クロックセレクタ５および論理演算回路６はその全体としてパルス幅変調用集積回路（ＰＷＭ ＩＣ）としてＣＭＯＳプロセスによりＩＣ化されており、これらは画像処理用基板上に実装されている場合が多く、また、レーザダイオードが搭載されている印字基板に実装されている場合もある。
【００２５】
図２はこの発明の実施の形態１によるパルス幅変調用集積回路の構成を示すブロック図である。図において、９は上記動作基準クロック発生回路２からの動作基準クロック信号が入力され、この入力と同一の周期を有し、且つ互いに位相の異なる１６（Ｎ＝１６）個のプリ遅延クロック信号を出力するプリ位相変化回路であり、１０は当該１６個のプリ遅延クロック信号が入力され、プリ遅延クロック信号それぞれに基づいて１６個のメイン遅延クロック信号を生成し、合計２５６個のメイン遅延クロック信号を出力するメイン位相変化回路であり、これらによりクロック信号発生回路４は構成されている。また、１１は２つの位相変化クロック信号が入力される論理積演算回路であり、１２は同様に２つの位相変化クロック信号が入力される論理和演算回路であり、１３は上記制御信号デコーダ３からの論理演算選択信号に基づいて上記２つの論理演算回路１１，１２の出力のうちの一方を選択して出力する論理出力セレクタであり、この論理出力セレクタ１３の出力がパルス幅変調信号となる。これ以外の構成は図１と同様なので説明を省略する。
【００２６】
次に上記構成に基づいてレーザビームプリンタの画像出力部の全体の動作を説明する。
動作基準クロック発生回路２から動作基準クロックが周期的に出力されると、これに応じてクロック信号発生回路４から２５６個の位相クロック信号が出力される。
【００２７】
このような状態で、画素データがシリアルにパルス制御信号生成回路１に入力されると、各画素データ毎にパルス制御信号生成回路１から８ビットの階調データ信号および２ビットの画素内描画位置制御信号が出力される。そして、制御信号デコーダ３がこの階調データ信号および画素内描画位置制御信号に基づいて対応データを検索し、該当するデータに基づいてクロック選択信号および論理演算選択信号を出力する。
【００２８】
従って、位相クロックセレクタ５には、２５６個の位相クロック信号およびクロック選択信号が入力され、このクロック選択信号に応じて２５６個の位相クロック信号から２つのクロック信号を選択し、それを２つの位相変化クロック信号として出力する。更に、論理演算回路６には上記論理演算選択信号および当該２つの位相変化クロック信号とが入力され、当該論理演算回路６は上記論理演算選択信号に基づいて２つの論理演算結果（論理和結果および論理積結果）のうちの一方を選択してパルス幅制御信号として出力する。そして、レーザダイオードドライバ７３にてレーザダイオード７を駆動し当該パルス幅制御信号に基づいて感光体ドラム８を発光光で照射し、感光体ドラム８上の所定の画素領域内に上記画素データに応じた電荷分布を形成する。
【００２９】
そして、上記レーザビームプリンタでは、このような画素データ毎の動作を１つの画像について繰り返すことにより感光体ドラム８上にパルス幅制御信号に応じた電荷分布（静電潜像）を形成することができ、この静電潜像に基づいて高速に高階調（２５６階調）且つ高分解能にて出力画像を形成することができる。
【００３０】
次にクロック信号発生回路４について詳細に説明する。
図３はこの発明の実施の形態１によるプリ位相変化回路９の構成を示すブロック図である。１４は直列接続された１７個のプリ遅延回路１４ａ〜１４ｚからなり、最初のプリ遅延回路１４ａに動作基準クロック信号が入力されるプリ遅延回路列であり、１５は最初のプリ遅延回路１４ａの出力と最後（１７番目）のプリ遅延回路１４ｚの出力とが入力され、これらの位相差がなくなるように各プリ遅延回路１４ａ〜１４ｚにプリ遅延制御信号を出力するプリ遅延制御回路であり、１６はパルス幅変調用集積回路に入力された動作基準クロックを増幅するクロック入力バッファである。
【００３１】
図４はこの発明の実施の形態１によるプリ遅延回路１４ａの構成を示す回路図である。図４（ａ）において、１７はバッファ（遅延素子）であり、図４（ｂ）において、１７ａ，１７ｂはそれぞれｐＭＯＳトランジスタとｎＭＯＳトランジスタとからなるＣＭＯＳインバータであり、１７ｃ，１７ｄはそれぞれ各ＣＭＯＳインバータ１７ａ，１７ｂと高圧側電源との間に配設されたｐＭＯＳトランジスタからなる高圧側電流制御トランジスタであり、１７ｅ，１７ｆはそれぞれ各ＣＭＯＳインバータ１７ａ，１７ｂと低圧側電源との間に配設されたｎＭＯＳトランジスタからなる低圧側電流制御トランジスタである。そして、上記２つのＣＭＯＳインバータ１７ａ，１７ｂは直列に接続されている。
【００３２】
図５はプリ遅延制御回路１５の詳細な構成を示す回路図である。図５（ａ）において、１８は最初のプリ遅延回路１４ａから出力されるプリ遅延クロック信号と最後のプリ遅延回路１４ｚから出力されるプリ遅延クロック信号とが入力され、これらの位相差に応じて増加用パルスあるいは減少用パルスを出力する位相比較回路であり、１９は当該増加用パルスおよび減少用パルスが入力され、これらに応じてチャージ電流を発生するチャージポンプであり、２０は当該チャージ電流の累積値に応じた電圧を発生するローパスフィルタであり、２１は当該ローパスフィルタ２０で発生した電圧がゲート端子に供給されるとともにソースが低圧側電源に接続されたドライブトランジスタであり、２２はｐＭＯＳトランジスタからなり、当該ドライブトランジスタ２１のドレイン端子にドレイン端子およびゲート端子が接続されるとともにソース端子が高圧側電源に接続された高圧側トランジスタであり、２３はｐＭＯＳトランジスタからなり、当該高圧側トランジスタ２２のゲート端子がゲートに接続された反転トランジスタであり、２４は反転トランジスタ２３のドレイン端子にドレイン端子およびゲート端子が接続されるとともにソース端子が低圧側電源に接続された低圧側トランジスタである。そして、この２つのトランジスタ２２，２４の発生電圧が上記各プリ遅延回路１４ａ〜１４ｚの高圧側電流制御トランジスタ１７ｃ，１７ｄおよび低圧側電流制御トランジスタ１７ｅ，１７ｆに供給される。なお、当該プリ遅延制御回路の構成は以上のＰＬＬ回路に限定されるものではない。
【００３３】
図５（ｂ）において、１８ａは最初のプリ遅延回路１４ａのプリ遅延クロック信号が入力される参照側インバータであり、１８ｂは最後のプリ遅延回路１４ｚのプリ遅延クロック信号が入力されるイニシャル側インバータであり、１８ｃ，１８ｄはそれぞれ直前の出力信号と当該各インバータを介して入力された現在の信号とを排他的論理積をとるＮＡＮＤ素子であり、１８ｅと１８ｇ，１８ｈと１８ｆはそれぞれ当該排他的論理積によりセットされ、所定の時間の後にリセットされるＳＲフリップフロップであり、１８ｉ，１８ｊ，１８ｋは上記排他的論理積の出力から当該セット信号の出力までの間にハイパルスを出力する論理素子であり、１８ｌ，１８ｍ，１８ｎはこれら排他的論理積、セット信号およびハイパルス信号の全てがハイレベルであるときにチャージポンプを動作させる出力制御素子である。
【００３４】
また、１９ａはアップの位相比較信号がゲート端子に入力され、当該信号のレベルに応じたチャージ電流を出力するチャージアップトランジスタであり、１９ｂはダウンの位相比較信号がゲート端子に入力され、当該信号のレベルに応じたチャージ電流を吸引するチャージダウントランジスタであり、２０ｂは上記チャージ電流の累積値に応じた電圧発生するチャージアップコンデンサであり、２０ａは当該コンデンサ２０ｂの電圧変動を抑制する緩衝抵抗である。
【００３５】
次にこのプリ位相変化回路９の動作について詳細に説明する。
動作基準クロック信号がクロック入力バッファ１６を介してプリ遅延回路列１４に入力されると、各プリ遅延回路１４ａ〜１４ｚの２つ目のＣＭＯＳインバータ１７ｂからプリ遅延クロック信号が出力される。そして、当該動作基準クロック信号の１周期分程度時間が経過した時点で最後のプリ遅延回路１４ｚからプリ遅延クロック信号が出力される。すると、上記位相比較回路１８には２つのプリ遅延クロック信号が入力されるようになり、位相比較が行われる。具体的には、最後のプリ遅延クロック信号の位相が最初のプリ遅延クロック信号の位相よりも速い場合には位相比較回路１８からはダウンの位相比較信号が出力され、最後のプリ遅延クロック信号の位相が最初のプリ遅延クロック信号の位相よりも遅い場合には位相比較回路１８からはアップの位相比較信号が出力される。これに応じてチャージポンプ１９は、アップの位相比較信号が入力されればチャージアップコンデンサ２０ｂに対して当該信号出力期間の間チャージ電流を供給し、逆に、ダウンの位相比較信号が入力されれば当該信号出力期間の間チャージアップコンデンサ２０ｂからチャージ電流を吸引する。また、上記２つのダイオードの発生電圧は同一プロセスで形成されているので略当該チャージアップコンデンサ２０ｂの電圧となり、この電圧が各プリ遅延回路の高圧側電流制御トランジスタ１７ｃ，１７ｄおよび低圧側電流制御トランジスタ１７ｅ，１７ｆに供給される。
【００３６】
従って、チャージアップコンデンサ２０ｂが上記２つのプリ遅延クロック信号同士の位相のずれ方に応じてそれらを一致するようにチャージされ、しかも、それら位相のずれ量に応じてチャージされるので、各プリ遅延回路の高圧側電流制御トランジスタ１７ｃ，１７ｄおよび低圧側電流制御トランジスタ１７ｅ，１７ｆへの印加電圧も当該位相のずれに応じて増減し、当該トランジスタ１７ｃ〜１７ｆがＣＭＯＳインバータ１７ａ，１７ｂに供給することができる電流も制限され、各プリ遅延回路１４ａ〜１４ｚのＣＭＯＳインバータ１７ｂの動作速度も当該位相のずれに応じて増減する。その結果、最終的には２つのプリ遅延クロック信号同士の位相が一致する。
【００３７】
図６はメイン位相変化回路１０の詳細な構成を示すブロック図である。図において、２５はそれぞれ１７個のメイン遅延回路２５ａ〜２５ｚが直列に接続されたメイン遅延回路列であり、２６は６４個のサブ遅延回路２６ａ〜２６ｚが直列に接続されたサブ遅延回路列であり、２７は最初のサブ遅延回路２６ａの出力と最後のサブ遅延回路２６ｚの出力とが入力され、これら２つの出力の位相差に応じたサブ遅延制御信号を当該サブ遅延回路列２６に出力するサブ遅延制御回路であり、２８はパルス幅制御用集積回路に外部から入力されたサブクロック信号をサブ遅延回路列２６に供給するサブクロックバッファである。また、当該メイン遅延回路列２５，２５…は、上記プリ遅延クロック信号に対して１対１対応に設けられ、上記サブ遅延制御信号および各プリ遅延クロック信号が入力され、それぞれ１６個のメイン遅延クロック信号を出力する。従って、メイン遅延クロック信号の合計は２５６個となる。なお、各サブ遅延回路２６ａ〜２６ｚおよびメイン遅延回路２５ａ〜２５ｚの構成やサブ遅延制御回路２７の内部構成は、プリ位相変化回路９と同様であり説明を省略する。
【００３８】
次にこのメイン位相変化回路１０の動作について詳細に説明する。
サブクロックバッファ２８にサブクロック信号が入力されると、このサブクロックバッファ２８からサブ遅延回路列２６に対してサブクロック信号が出力される。各サブ遅延回路２６ａ〜２６ｚは当該サブクロック信号を所定の時間ずつ遅延させ、最後のサブ遅延回路２６ｚからクロック信号が出力されるとサブ遅延制御回路２７により最初のサブ遅延回路２６ａの出力と最後のサブ遅延回路２６ｚの出力との位相比較が行われる。その結果、２つのサブ遅延クロック信号の位相が一致するようにサブ遅延制御回路２７からサブ遅延制御信号が出力される。従って、各サブ遅延回路２６ａ〜２６ｚおよび各メイン遅延回路２５ａ〜２５ｚによる遅延時間は上記サブクロック信号の周期の１／６４の時間に設定される。
【００３９】
この状態で各メイン遅延回路列２５，２５，…に対してプリ遅延クロック信号が入力されると、各メイン遅延回路列２５，２５，…からは当該サブクロック信号の周期の１／６４の時間毎に位相がずれた１６個のメイン遅延クロック信号が出力される。
【００４０】
図７は以上のクロック信号発生回路４に対して、１周期が２０ｎｓ（周波数は５０ＭＨｚ）の動作基準クロック信号と、１周期が７５ｎｓ（周波数は１３．３ＭＨｚ）のサブクロック信号を入力した場合の各部の出力信号のタイミング関係を示すタイミングチャート（一部）である。図において、ｗａｖｅ１〜ｗａｖｅ１７はそれぞれ上記動作基準クロック信号に基づくプリ遅延クロック信号波形であり、ｗａｖｅ１＿１〜ｗａｖｅ１＿１６はそれぞれ最初のプリ遅延クロック信号が入力されたメイン遅延回路列２５のメイン遅延クロック信号出力波形であり、ｗａｖｅ２＿１〜ｗａｖｅ２＿１６はそれぞれ２番目のプリ遅延クロック信号が入力されたメイン遅延回路列２５のメイン遅延クロック信号出力波形である。ちなみに当該動作条件の下ではプリ遅延クロック信号同士の位相差は２０／１６ｎｓとなり、メイン遅延クロック信号同士の位相差は７５／６４ｎｓとなり、隣り合う２つのプリ遅延クロック信号の間には１５個のメイン遅延クロック信号が出力される。
【００４１】
図８はクロック信号発生回路４における信号経路とメイン遅延クロック信号の順番との対応関係を示す対応図である。図において、各行は各プリ遅延クロック信号の出力順を示し、各列は各メイン遅延回路列２５，２５，…におけるメイン遅延クロック信号の出力順を示す。同図から明らかなように、上記クロック信号発生回路４は、０から２５５個の互いに位相のずれた２５６個の位相クロック信号を出力することができる。
【００４２】
以上のように、この実施の形態１によれば、動作基準クロック信号が入力されるプリ遅延回路列１４と、当該プリ遅延回路列１４の複数のプリ遅延クロック信号が入力される複数のメイン遅延回路列２５，２５，…とを有するとともに、プリ遅延回路列１４を構成する各プリ遅延回路１４ａ〜１４ｚとメイン遅延回路列２５を構成するメイン遅延回路２５ａ〜２５ｚとの遅延時間を異なる遅延時間に設定したので、位相の異なる複数の位相クロック信号を生成することができる効果がある。
【００４３】
また、プリ遅延回路列１４と複数のメイン遅延回路列２５，２５，…とを適当に組み合わせて、プリ遅延クロック信号に基づいて複数のメイン遅延クロック信号を形成するように構成しているので、各プリ遅延回路１４ａ〜１４ｚおよびメイン遅延回路２５ａ〜２５ｚをＣＭＯＳインバータ１７ａ，１７ｂを２つずつ組み合わせて形成しているにも関わらず、そのＣＭＯＳプロセスで形成されたプリ遅延回路１４ａ〜１４ｚおよびサブ遅延回路２５ａ〜２５ｚの最小遅延時間よりも短い時間間隔ごとに位相の異なる位相変化クロック信号を出力することができる。ちなみに、この実施の形態１では上記パルス幅制御用集積回路は０．５ミクロン設計ルールで形成しており、この際の上記プリ遅延回路１４ａ〜１４ｚおよびサブ遅延回路２５ａ〜２５ｚの最小遅延時間は約１ｎｓ程度であり、他方、５０ＭＨｚを動作基準クロック信号とした場合に２５６階調を得るためには、約０．０８ｎｓずつ位相をずらした位相変化クロック信号が必要となるが本実施の形態では当該要求を満たした位相変化クロック信号を出力することができる。
【００４４】
その結果、レーザビームプリンタのレーザダイオード７の発光を制御することができる効果がある。
【００４５】
この実施の形態１によれば、プリ遅延回路列１４をプリ遅延クロック信号の数よりも１つ多い数のプリ遅延回路１４ａ〜１４ｚで構成するとともに、最初のプリ遅延回路１４ａの出力と最後のプリ遅延回路１４ｚの出力とをプリ遅延制御回路１５に入力するように構成して当該プリ遅延制御回路１５へクロック信号を出力する回路の構成を同一にしたので、プリ遅延クロック信号の出力数と同数のプリ遅延回路を有し、その直列接続先頭へのクロックバッファの出力と直列接続最後のプリ遅延回路の出力との比較結果に応じて制御を行う場合に比べて、より類似した波形の２つのプリ遅延クロック信号に基づいて比較を行うことができる。その結果、正確に２つのクロック信号の位相を比較し、正確に遅延量を制御することができ、２５６階調の画像を形成するために２５６個の位相変化クロック信号を生成する際にも、各クロック信号の相互間隔を確保することができる効果がある。
【００４６】
この実施の形態１によれば、パルス幅制御用集積回路にサブクロック信号を入力するとともに、１つのサブ遅延回路列２６と１つのサブ遅延制御回路２７とを設け、このサブ遅延制御回路２７のサブ遅延制御信号を全てのメイン遅延回路列２５，２５，…に供給するように構成したので、各メイン遅延回路列２５，２５，…ごとにサブ遅延回路列２６などを設けた場合に比べて回路規模を格段に削減し、しかも、全てのメイン遅延回路２５，２５，…による遅延量を均等に設定することができる効果がある。その結果、２５６階調の画像を形成するために２５６個の位相変化クロック信号を生成する際にも、各クロック信号の相互間隔を確保することができる効果がある。
【００４７】
また、サブ遅延回路列２６におけるサブ遅延回路数をプリ遅延回路列１４とは異なる段数に設定したり、サブクロック信号をクロック信号と異なる周波数に設定することにより、メイン遅延回路列２５の遅延回路数とプリ遅延回路列１４の遅延回路数とを同一のマスクで形成しているにも拘らず、全てのメイン遅延回路２５ａ〜２５ｚによる遅延量をプリ遅延回路１４ａ〜１４ｚによる遅延量と異なる遅延量に設定することができ、複数のメイン遅延回路列２５，２５，…の出力により当該プリ遅延クロック信号の１周期の間に複数のメイン遅延クロック信号が来るように設定することができ、回路規模を抑制しつつ容易に分解能を向上させることができる効果もある。
【００４８】
実施の形態２．
図９はこの発明の実施の形態２によるプリ位相変化回路の構成を示すブロック図である。図において、２９はパルス幅制御用集積回路に設定された分周率データをデコードする分周率デコーダであり、３０は当該分周率デコーダ２９の出力とともに２番目のプリ遅延回路１４ｂの出力から最後のプリ遅延回路１４ｚの出力までの１６個の互いに位相の異なるプリ遅延クロック信号が入力され、当該分周率デコーダ２９の出力に応じて１のプリ遅延クロック信号を選択してセレクト遅延クロック信号として出力する分周率セレクタであり、３１は当該分周率セレクタ３０によるクロック信号の伝搬遅延時間と同一の遅延時間を有するディレイ回路である。これ以外の構成は実施の形態１と同様なので同一符号を付して説明を省略する。
【００４９】
次にこのプリ位相変化回路９の動作を説明する。
分周率セレクタ３０が分周率デコーダ２９の出力に応じて所定のプリ遅延回路１４ｂ〜１４ｚの出力を選択してセレクト遅延クロック信号として出力する。そして、プリ遅延制御回路１５は、当該セレクト遅延クロック信号とともに最初のプリ遅延回路１４ａの出力がディレイ回路３１を介して入力され、これらの位相差に基づいてプリ遅延制御信号を出力する。上記分周率セレクタ３０が最後のプリ遅延回路１４ｚの出力を選択する場合の動作は実施の形態１と同様なので説明を省略する。
【００５０】
そして、上記分周率セレクタ３０が最後のプリ遅延回路１４ｚ以外の出力（例えばｎ番目とする）を選択する場合には、１番目のプリ遅延回路１４ａからｎ番目のプリ遅延回路１４ｎまでの遅延時間が動作基準クロック信号と同期し、（ｎ＋１）番目のプリ遅延回路の出力は１番目のプリ遅延回路１４ａの出力と一致した位相となる。また、メイン位相変化回路１０でも（ｎ＋１）番目以降のメイン遅延回路列２５，２５…の出力信号は、１番目のプリ遅延クロック信号からｎ番目のプリ遅延クロック信号までと一致した位相になる。
【００５１】
またこの際、１番目からｎ番目のプリ遅延回路１４ａ〜１４ｎの遅延時間は同一なので、１動作基準クロック信号のプリ遅延クロック信号による分割数が減少するだけでなく、それらのプリ遅延クロック信号の相互関係は維持される。
【００５２】
以上のように、この実施の形態２によれば、実施の形態１の効果とともに、プリ遅延制御回路１５により動作基準クロック信号に同期動作されるプリ遅延回路列１４の有効プリ遅延回路数を分周率セレクタ３０で調整するように構成したので、分周率セレクタ３０が出力するプリ遅延クロック信号を切り替えるだけで１クロック周期当たりに生成されるメイン遅延クロック信号の数を増減させることができ、しかも、この際プリ遅延クロック信号同士の時間間隔（相互間隔）を均一に維持することができるので、メイン遅延クロック信号の出力順も維持される。従って、同一のクロック信号入力で動作可能に形成しつつも、２５６階調以外の階調、例えば６４階調や１２８階調にて画像を形成することができ、幅広い階調数の画像形成装置で使用することができる効果がある。
【００５３】
実施の形態３．
図１０はこの発明の実施の形態３によるプリ位相変化回路の構成を示すブロック図である。図１０（ａ）において、３２はパルス幅制御用集積回路に設定された遅延設定データをデコードする遅延量デコーダであり、この遅延量デコーダ３２の出力が全てのプリ遅延回路１４ａ〜１４ｚに入力されている。図１０（ｂ）は各プリ遅延回路１４ａの構成を示すブロック図であり、１７はそれぞれバッファであり、３４は当該５つのバッファ１７の出力とともに上記遅延量デコーダ３２の出力が入力され、当該遅延量デコーダ３２からの入力に応じて複数のバッファ出力から１つを選択して出力する単位遅延時間セレクタである。これ以外の構成は実施の形態１と同様なので同一符号を付して説明を省略する。
【００５４】
次にこのプリ位相変化回路９の動作について説明する。
各単位遅延時間セレクタ３４が遅延量デコーダ３２の出力に応じて所定のバッファ１７の出力を選択する。このような状態でプリ遅延回路列１４に動作基準クロック信号が入力されると、各プリ遅延回路１４ａ〜１４ｚからは所定のバッファ１７からの出力がプリ遅延クロック信号として出力される。
【００５５】
そして、上記単位遅延時間セレクタ３４が最初のバッファ１７の出力を選択した場合には、実施の形態１と同様の周期を有する動作基準クロック信号を入力することにより同様の動作をさせることができる。また、上記単位遅延時間セレクタ３４が最初のバッファ１７以外の出力（例えば、ｍ番目とする）を選択した場合には、各プリ遅延回路１４ａ〜１４ｚによる動作基準クロック信号の遅延量はｍ倍となり、プリ遅延回路列１４としての遅延量もｍ倍となる。従って、動作基準クロック信号として実施の形態１のもののｍ倍の周期のクロック信号を入力することにより、プリ遅延クロック信号同士の位相差をｍ倍にすることができる。特に、この実施の形態３では遅延時間を１０ｎｓから５０ｎｓまで１０ｎｓ毎に設定することができる。
【００５６】
またこの際、１番目からｎ番目のプリ遅延回路１４ａ〜１４ｎの遅延時間は同一となるので、それらのプリ遅延クロック信号同士の相互関係は維持される。
【００５７】
以上のように、この実施の形態３によれば、実施の形態１の効果とともに、各プリ遅延回路１４ａ〜１４ｚを、ＣＭＯＳプロセスで形成された複数のバッファ１７で構成し、その出力を単位遅延時間セレクタ３４などで選択できるように構成したので、動作基準クロック信号の周期が長い場合にも位相変化クロック信号同士の相互関係を維持したまま動作させることができる。従って、低速から高速まで幅広い画像形成装置において使用しても、２５６階調を確保することができるという効果が得られる。
【００５８】
実施の形態４．
図１１はこの発明の実施の形態４によるメイン位相変化回路の構成を示すブロック図である。図において、３５はサブクロックバッファ２８の代わりにサブ遅延回路列２６にサブクロック信号を供給するサブクロック発生回路である。これ以外の構成は実施の形態１と同様なので同一符号を付して説明を省略する。
【００５９】
図１２はこの発明の実施の形態４によるサブクロック発生回路３５の詳細な構成を示す回路図である。図において、３５ａ〜３５ｈはそれぞれ２つのプリ遅延クロック信号（図３のＣ１，Ｃ３，Ｃ５，Ｃ７，Ｃ９，Ｃ１１，Ｃ１３，Ｃ１５）が入力され、当該２つの反転論理積を出力するサブクロック用ＮＡＮＤ回路であり、３５ｉは当該８つの反転論理積から１つを選択して出力するサブクロック用セレクタであり、３５ｊは当該セレクタ出力の立ち上がりエッジの数をカウントする３ビットカウンタであり、３５ｋは上記セレクタ出力の立ち上がりエッジをトリガとして出力を反転させるＤフリップフロップであり、３５ｌは当該Ｄフリップフロップ出力を３分周する３分周回路である。
【００６０】
次にこのメイン位相変化回路１０の動作を説明する。
図１３はこの実施の形態４によるカウンタ出力とセレクタの入力選択動作との関係を示す対応図である。図において、Ｓ２，Ｓ１，Ｓ０はカウンタの３ビット出力であり、Ｓｏｕｔは当該カウンタ出力に応じて選択されるセレクタ出力である。従って、カウンタがセレクタ出力の立ち上がりエッジを検出するたびに、セレクタは同図の出力を順番に出力する。
【００６１】
図１４はこの実施の形態４によるカウンタの動作を示すタイミングチャートである。図において、ＣＬＫはプリ遅延回路列に入力される動作基準クロック信号であり、ｗａｖｅ１〜ｗａｖｅ１６はそれぞれ当該プリ遅延回路から出力される１６個のプリ遅延クロック信号であり、ＳＯＵＴは当該８ｔｏ１セレクタの出力信号であり、ＣＬＫＯＵＴはＤフリップフロップの出力である。
同図に示すように、カウンタがそれ自身の出力に応じて図１４のように入力を選択すると、上記動作基準クロック信号が５０ＭＨｚであるので、８０ＭＨｚ（１２．５ｎｓ）のクロック信号を出力することができる。そして、Ｄフリップフロップからは４０ＭＨｚ（２５ｎｓ）のクロックが出力され、３分周カウンタからは１３．３ＭＨｚ（７５ｎｓ）のクロック信号が出力される。
【００６２】
以上のように、この実施の形態４によれば、実施の形態１の効果とともに、プリ遅延クロック信号に基づいてサブクロック発生回路３５がサブクロック信号を生成し、しかも、そのサブクロック信号の周期を動作基準クロック信号が５０ＭＨｚ，２０ｎｓの場合には７５ｎｓとすることができるので、実施の形態１と同様に動作することができる。
従って、サブクロック信号をパルス幅制御用集積回路に入力するための外部入力端子を設けることなく、実施の形態１と同様の効果を得ることができる。
【００６３】
【発明の効果】
以上のように、この発明によれば、直列に接続された複数のプリ遅延回路を有し、先頭のプリ遅延回路にクロック信号が入力されるとともに、各プリ遅延回路の出力をプリ遅延クロック信号として出力するプリ位相変化回路と、直列接続された複数のメイン遅延回路からなるメイン遅延回路列を複数有し、各メイン遅延回路列に上記プリ遅延クロック信号を入力して、各メイン遅延回路列の各メイン遅延回路の出力をメイン遅延クロック信号として出力するメイン位相変化回路とを有し、且つ、上記プリ遅延回路による遅延量と上記メイン遅延回路による遅延量とは異なる値に設定されて上記複数のメイン位相クロック信号を位相の異なる複数のクロック信号として出力するので、プリ位相変化回路を用いてクロック信号を位相の異なる複数のプリ遅延クロック信号を出力し、更に各プリ遅延クロック信号をそれぞれメイン遅延回路列で遅延させて複数のメイン遅延クロック信号を出力することができる効果がある。
【００６４】
従って、この発明では、各遅延回路をＣＭＯＳプロセスで形成することができ、しかも、直列接続された複数の遅延回路にて構成されるプリ遅延回路列にて荒く遅延させた複数のプリ遅延クロック信号を生成し、その後、当該複数のプリ遅延クロック信号をそれぞれメイン遅延回路列にて更に遅延させるように構成したので、各メイン遅延回路列ではプリ遅延クロック信号の１周期の間に１つのメイン遅延クロック信号が来るように遅延させつつも、複数のメイン遅延回路列の出力により当該プリ遅延クロック信号の１周期の間に複数のメイン遅延クロック信号が来るように設定することができる。それ故、この発明では、ＣＭＯＳプロセスにより遅延回路の最小遅延時間が制限されてしまっていても、その最小遅延時間よりも短い遅延時間毎にメイン遅延クロック信号を設定することができ、レーザビームプリンタなどの電子写真方式の画像形成装置においてレーザダイオードなどの発光素子を制御するために好適に用いることができる効果がある。
【００６５】
この発明によれば、プリ位相変化回路が、プリ遅延クロック信号の出力数よりも１つ多いプリ遅延回路と、直列接続先頭のプリ遅延回路の出力と直列接続最後のプリ遅延回路の出力とを比較し、それら２つのプリ遅延クロック信号の位相差に応じた位相比較信号を出力する位相比較回路と、当該位相比較信号に応じてチャージ電流を授受するチャージポンプと、当該チャージ電流の積分値を出力するローパスフィルタとを有し、当該チャージ電流の積分値に応じて各プリ遅延回路の遅延量を制御するので、直列接続先頭のプリ遅延回路の出力と直列接続最後のプリ遅延回路の出力とを比較し、その比較結果に応じて各プリ遅延回路の遅延量を制御することになる。従って、プリ遅延クロック信号の出力数と同数のプリ遅延回路を有し、その直列接続先頭への外部入力クロック信号の入力と直列接続最後のプリ遅延回路の出力との比較結果に応じて制御を行う場合に比べて、各クロック信号のドライバ構成や負荷状態が略同一の状態となるので、より類似した波形の２つのプリ遅延クロック信号に基づいて比較を行うことができる。その結果、正確に２つのクロック信号の位相を比較し、正確に遅延量を制御することができ、画像形成装置においては画像描画の際の描画精度を向上させることができる効果がある。
【００６６】
この発明によれば、プリ位相変化回路が、２番目のプリ遅延回路の出力から最後のプリ遅延回路の出力までのうちの少なくとも２つのプリ遅延クロック信号出力が入力され、設定に応じてそれらのうちの１つのプリ遅延クロック信号をセレクト遅延クロック信号として出力する分周率セレクタを有し、当該セレクト遅延クロック信号を一方のプリ遅延クロック信号に換えて位相比較回路に入力するので、分周率セレクタが出力するプリ遅延クロック信号を切り替えるだけで１クロック周期当たりに生成されるメイン遅延クロック信号の数を増減させることができる。また、この際、プリ遅延クロック信号同士の時間間隔は均一であり、しかも、当該時間間隔におけるメイン遅延クロック信号の数も均一なので、メイン遅延クロック信号の出力順は維持される。従って、同一のクロック信号入力で動作可能に形成しつつも、異なる階調数を必要とする画像形成装置に使用することができ、幅広い階調数の画像形成装置で使用することができる効果がある。
【００６７】
この発明によれば、プリ遅延回路が、ＣＭＯＳプロセスで形成されて互いに直列に接続された複数の遅延素子と、複数の遅延素子の出力のうち１つを選択して出力する単位遅延時間セレクタとを有するので、各遅延回路の遅延時間をセレクタで選択することによりクロック信号の周期が長い場合にもプリ遅延回路列は当該クロック信号に同期動作することができる。従って、低速から高速まで幅広い画像形成装置において使用することができる効果がある。
【００６８】
この発明によれば、メイン位相変化回路が、直列接続された複数のメイン遅延回路からなる複数のメイン遅延回路列と、外部からサブクロック信号が入力される外部端子と、直列接続された複数のサブ遅延回路からなり、先頭のサブ遅延回路に当該サブクロック信号が入力されるサブ遅延回路列と、当該複数のサブ遅延回路のうちの２つの出力が入力され、これらの位相差に応じたサブ位相比較信号を出力するサブ位相比較回路と、当該サブ位相比較信号に応じてチャージ電流を授受するサブチャージポンプと、当該チャージ電流の積分値を出力するサブローパスフィルタとを有し、当該チャージ電流の積分値に応じて各サブ遅延回路および各メイン遅延回路の遅延量を制御するので、各メイン遅延回路列ごとにサブ遅延回路列などを設けた場合に比べて回路規模を格段に削減しつつも、全てのメイン遅延回路による遅延量を均等に設定することができる効果がある。
【００６９】
また、サブ遅延素子列におけるサブ遅延回路数をプリ遅延回路列とは異なる段数に設定したり、サブクロック信号をクロック信号と異なる周波数に設定することにより、メイン遅延回路列の遅延回路数とプリ遅延回路列の遅延回路数とが同一であっても、全てのメイン遅延回路による遅延量をプリ遅延回路による遅延量と異なる遅延量に設定することができ、複数のメイン遅延回路列の出力により当該プリ遅延クロック信号の１周期の間に複数のメイン遅延クロック信号が来るように設定することができ、回路規模を抑制しつつ容易に分解能を向上させることができる効果もある。
【００７０】
この発明によれば、メイン位相変化回路が、クロック信号および／またはプリ遅延クロック信号が入力され、当該クロック信号よりも周期が長い内部クロック信号を生成するサブクロック発生回路を有し、外部端子に換えて当該クロック信号発生回路の出力をサブ遅延素子列に入力するので、クロック信号に基づいて内部クロック信号を生成し、これをサブクロック信号としてサブ遅延素子列に入力するようにしたので、外部からクロック信号を入力することなく、クロック信号よりも周期が長いクロック信号にサブ遅延素子列を同期動作させることができる。従って、新たな外部入力端子を設ける必要がなく、前記発明と同様の効果を得ることができる。
【００７１】
この発明よれば、クロック信号発生回路とともに、複数のメイン遅延クロック信号から１乃至複数のクロック信号を選択して位相変化クロック信号として出力する位相クロックセレクタを有するので、ＣＭＯＳプロセスで形成することができ、しかも、そのＣＭＯＳで構成される遅延素子の最小遅延時間に制限されることなく、その最小遅延時間位相の変化量を設定することができる。従って、この発明ではＣＭＯＳプロセスにより遅延回路の最小遅延時間が制限されてしまっていても、その最小遅延時間よりも短い遅延時間毎にメイン遅延クロック信号を設定することができ、レーザビームプリンタなどの電子写真方式の画像形成装置においてレーザダイオードなどの発光素子を制御するために好適に用いることができる効果がある。
【図面の簡単な説明】
【図１】この発明の実施の形態１によるレーザビームプリンタの画像出力部の概略構成を示す構成図である。
【図２】この発明の実施の形態１によるパルス幅変調用集積回路の構成を示すブロック図である。
【図３】この発明の実施の形態１によるプリ位相変化回路の構成を示すブロック図である。
【図４】この発明の実施の形態１によるプリ遅延回路の構成を示す回路図である。
【図５】この発明の実施の形態１によるプリ遅延制御回路の詳細な構成を示す回路図である。
【図６】この発明の実施の形態１によるメイン位相変化回路の詳細な構成を示すブロック図である。
【図７】この発明の実施の形態１によるクロック信号発生回路に対して、１周期が２０ｎｓ（周期は５０ＭＨｚ）の動作基準クロック信号と、１周期が７５ｎｓ（周期は１３．３ＭＨｚ）のサブクロック信号を入力した場合の各部の出力信号のタイミング関係を示すタイミングチャート（一部）である。
【図８】この発明の実施の形態１による信号経路とメイン遅延クロック信号の順番との対応関係を示す対応図である。
【図９】この発明の実施の形態２によるプリ位相変化回路の構成を示すブロック図である。
【図１０】この発明の実施の形態３によるプリ位相変化回路の構成を示すブロック図である。
【図１１】この発明の実施の形態４によるメイン位相変化回路の構成を示すブロック図である。
【図１２】この発明の実施の形態４によるサブクロック発生回路の構成を示す回路図である。
【図１３】この発明の実施の形態４による３ビットカウンタ出力とセレクタの入力選択動作との関係を示す図である。
【図１４】この発明の実施の形態４によるカウンタの動作を示すタイミングチャートである。
【図１５】従来のレーザビームプリンタの画像出力部の概略構成を示す構成図である。
【図１６】従来の画素パルス生成回路の各種信号の相互関係を示すタイミングチャートである。
【図１７】デジタル回路のみで構成される位相変化回路の回路図である。
【図１８】図１４の位相変化回路の動作例を示すタイミングチャートである。
【符号の説明】
５ 位相クロックセレクタ、９ プリ位相変化回路、１０ メイン位相変化回路、１４ａ〜１４ｚ プリ遅延回路、１７ バッファ（遅延素子）、１８ 位相比較回路、１９ チャージポンプ、２０ ローパスフィルタ、２５ メイン遅延回路列、２５ａ〜２５ｚ メイン遅延回路、２６ サブ遅延回路列、２６ａ〜２６ｚ サブ遅延回路、３０ 分周率セレクタ、３４ 単位遅延時間セレクタ、３５ サブクロック発生回路。
【発明の属する技術分野】
この発明は、位相の異なる複数のクロック信号を出力するクロック信号発生回路およびそれを用いたクロック位相制御回路に係り、特に、レーザビームプリンタなどの電子写真方式の画像形成装置において、レーザダイオードなどの発光素子を制御するために好適なクロック信号発生回路およびそれを用いたクロック位相制御回路に関するものである。
【０００２】
【従来の技術】
図１５は従来のレーザビームプリンタの画像出力部の概略構成を示す構成図である。図において、６０は画像の構成要素である画素データがシリアルに入力され各画素データに基づいてパルス幅制御信号を出力する画素パルス生成回路であり、７３は当該パルス幅制御信号が入力され駆動信号を出力するレーザダイオードドライバであり、６１は当該駆動信号に応じて発光するレーザダイオードであり、６２は当該レーザダイオード６１の発光光が照射され、当該発光光の走査に応じた電荷分布の静電潜像が形成される感光体ドラムである。
【０００３】
また、６３は上記シリアル画素データが入力され、各画素データ毎に階調データ信号および画素内描画位置制御信号を出力するパルス制御信号生成回路であり、６４は上記レーザダイオード６１による各画素の描画時間に応じて設定された動作基準クロック信号を出力する動作基準クロック発生回路であり、６５は上記階調データ信号に応じたレベル信号を出力するレベル信号発生回路であり、６６は上記動作基準クロック信号および上記画素内描画位置制御信号が入力され、当該動作基準クロック信号に同期した３種類の三角波から１種類の三角波を選択して出力三角波として出力する三角波発生回路であり、６７は上記レベル信号と当該出力三角波とを比較して、出力三角波がレベル信号よりも大きい期間にパルス幅制御信号を出力するコンパレータである。
【０００４】
次に動作について説明する。
図１６は上記従来の画素パルス生成回路６０の各種信号の相互関係を示すタイミングチャートである。図において、ＣＬＫは上記動作基準クロック信号であり、ＣＴＲＬは上記画素内描画位置制御信号であり、１ｓｔランプは上記三角波発生回路６６内部で生成されて上記動作基準クロック信号とともに立ち上がった後暫時レベルが低下する左寄三角波であり、２ｎｄランプは上記三角波発生回路６６内部で生成されて上記動作基準クロック信号の立ち上がりとともに暫時レベルが上昇して当該動作基準クロック信号の周期のほぼ半分において最高レベルとなった後暫時レベルが低下する中央寄三角波であり、３ｒｄランプは上記三角波発生回路６６内部で生成されて上記動作基準クロック信号とともに暫時レベルが上昇し当該動作基準クロック信号の次の立ち上がり時に最高レベルとなる右寄三角波である。
【０００５】
図１６の最初の動作基準クロックにおいては、三角波発生回路６６では画素内描画位置制御信号により左寄三角波が選択され、これが出力三角波としてコンパレータ６７に供給される。また、レベル信号発生回路６５も上記階調データ信号に応じたレベル信号をコンパレータ６７に出力する。そして、当該コンパレータ６７は上記左寄三角波と当該レベル信号とを比較し、動作基準クロック信号の立ち上がりタイミングから上記レベル比較結果に応じた期間においてハイレベルのパルス幅制御信号を出力する。その結果、上記レーザダイオード６１からは当該パルス幅制御信号のハイレベル期間において発光光が出力され、感光体ドラム６２は当該発光光により走査され、感光体ドラム６２の最初の画素の描画領域内において当該走査方向上流側寄りの部位の電荷分布が変化する。
【０００６】
また、２番目の動作基準クロックにおいては、まず、三角波発生回路６６からは画素内描画位置制御信号に応じて中央寄三角波が出力され、次に、動作基準クロック信号の中央を中心としてその前後に当該中央寄三角波とレベル信号との比較結果に応じた期間のパルス幅制御信号が出力され、その結果、感光体ドラム６２の２番目の画素の描画領域内において中央寄りの部位の電荷分布が変化する。
【０００７】
同様に、３番目の動作基準クロックにおいては、右寄三角波とレベル信号との比較がなされ、感光体ドラム６２の３番目の画素の描画領域の走査方向下流側寄りの部位の電荷分布が変化し、４番目の動作基準クロックにおいては、左寄三角波とレベル信号との比較がなされ、感光体ドラム６２の４番目の画素の描画領域の走査方向上流側寄りの部位の電荷分布が変化する。
【０００８】
従って、上記感光体ドラム６２には当該パルス幅制御信号に応じた電荷分布（静電潜像）が形成され、上記画像形成装置ではこれに基づいて高速に高階調且つ高分解能にて出力画像を形成することができる。
【０００９】
【発明が解決しようとする課題】
従来の画素パルス生成回路は以上のように構成されているので、上記三角波発生回路にてアナログ回路を使用する必要があり、ＣＭＯＳプロセスにて集積化を図ることができなかった。
【００１０】
そこで、図１７に示すように、デジタル回路のみで構成される位相変化回路をＣＭＯＳプロセスにて形成し、それを用いてパルス幅制御信号を生成することが考えられる。図において、６８は上記動作基準クロックの整数倍の周波数を有する高周波クロック信号入力端子であり、６９はリセット信号や位相設定信号とともに当該高周波クロック信号が入力されるカウンタであり、７０は上記高周波クロック信号および当該カウンタ出力が入力される論理積回路であり、７１は当該論理積回路７０の出力を上記動作基準クロックと同一の周期となるまで分周する分周回路であり、７２は当該分周回路７１の出力を位相変化クロック信号として出力する出力端子である。
【００１１】
次に動作について説明する。
図１８は位相設定信号として「３」が設定された際の位相変化回路の各種信号の相互関係を示すタイミングチャートである。動作基準クロック信号と同期させてリセット信号が解除されると当該カウンタは高周波クロック信号のクロック数をカウントし始める。そして、当該カウント値が「３」となるとカウンタはカウンタ出力をハイレベルに変化させ、これにより論理積回路７０からは高周波クロック信号が出力されるようになる。その結果、分周回路７１は当該高周波クロック信号を動作基準クロック信号と同一の周期となるまで分周して位相変化クロック信号として出力する。
【００１２】
従って上記位相変化回路では、動作基準クロック信号に対して高周波クロック信号３つ分だけ位相がずれた位相変化クロック信号を出力することができる。
【００１３】
しかしながら、このような位相変化回路を上記画像形成装置に適用しようとした場合、今日の画像形成装置では高速に高階調（２５６階調以上）かつ高分解能にて高階調画像を形成する要請が強くあり、このような要請に対応しようとした場合には上記高周波クロック信号として非常に高い周波数を使用しなければならず、しかも、このクロック信号に応じて動作できるように上記カウンタ、論理和回路、分周回路といったものには応答速度の速い回路素子を用いる必要がある。従って、このような位相変化回路をＣＭＯＳプロセスで形成しても今日の画像形成装置において好適に利用できるものとはならない。
【００１４】
この発明は上記のような課題を解決するためになされたもので、ＣＭＯＳプロセスにて形成することができ、しかも、レーザビームプリンタなどの電子写真方式の画像形成装置においてレーザダイオードなどの発光素子を制御するために好適に用いることができる位相の異なる複数のクロック信号を出力するクロック信号発生回路およびそれを用いたクロック位相制御回路を得ることを目的とする。
【００１５】
【課題を解決するための手段】
この発明に係るクロック信号発生回路は、直列に接続された複数のプリ遅延回路を有し、先頭のプリ遅延回路にクロック信号が入力されるとともに、各プリ遅延回路の出力をプリ遅延クロック信号として出力するプリ位相変化回路と、直列接続された複数のメイン遅延回路からなるメイン遅延回路列を複数有し、各メイン遅延回路列に上記プリ遅延クロック信号を入力して、各メイン遅延回路列の各メイン遅延回路の出力をメイン遅延クロック信号として出力するメイン位相変化回路とを有し、且つ、上記プリ遅延回路による遅延量と上記メイン遅延回路による遅延量とは異なる値に設定されて上記複数のメイン位相クロック信号を位相の異なる複数のクロック信号として出力するものである。
【００１６】
この発明に係るクロック信号発生回路は、上記プリ位相変化回路が、プリ遅延クロック信号の出力数よりも１つ多いプリ遅延回路と、直列接続先頭のプリ遅延回路の出力と直列接続最後のプリ遅延回路の出力とを比較し、それら２つのプリ遅延クロック信号の位相差に応じた位相比較信号を出力する位相比較回路と、当該位相比較信号に応じてチャージ電流を授受するチャージポンプと、当該チャージ電流の積分値を出力するローパスフィルタとを有し、当該チャージ電流の積分値に応じて各プリ遅延回路の遅延量を制御するものである。
【００１７】
この発明に係るクロック信号発生回路は、上記プリ位相変化回路が、２番目のプリ遅延回路の出力から最後のプリ遅延回路の出力までのうちの少なくとも２つのプリ遅延クロック信号出力が入力され、設定に応じてそれらのうちの１つのプリ遅延クロック信号をセレクト遅延クロック信号として出力する分周率セレクタを有し、当該セレクト遅延クロック信号を一方のプリ遅延クロック信号に換えて位相比較回路に入力するものである。
【００１８】
この発明に係るクロック信号発生回路は、上記プリ遅延回路が、ＣＭＯＳプロセスで形成されて互いに直列に接続された複数の遅延素子と、複数の遅延素子の出力のうち１つを選択して出力する単位遅延時間セレクタとを有するものである。
【００１９】
この発明に係るクロック信号発生回路は、上記メイン位相変化回路が、直列接続された複数のメイン遅延回路からなる複数のメイン遅延回路列と、外部からサブクロック信号が入力される外部端子と、直列接続された複数のサブ遅延回路からなり、先頭のサブ遅延回路に当該サブクロック信号が入力されるサブ遅延回路列と、当該複数のサブ遅延回路のうちの２つの出力が入力され、これらの位相差に応じたサブ位相比較信号を出力するサブ位相比較回路と、当該サブ位相比較信号に応じてチャージ電流を授受するサブチャージポンプと、当該チャージ電流の積分値を出力するサブローパスフィルタとを有し、当該チャージ電流の積分値に応じて各サブ遅延回路および各メイン遅延回路の遅延量を制御するものである。
【００２０】
この発明に係るクロック信号発生回路は、上記メイン位相変化回路が、クロック信号および／またはプリ遅延クロック信号が入力され、当該クロック信号よりも周期が長い内部クロック信号を生成するサブクロック発生回路を有し、外部端子に換えて当該クロック信号発生回路の出力をサブ遅延素子列に入力するものである。
【００２１】
この発明に係るクロック位相制御回路は、上記クロック信号発生回路とともに、複数のメイン遅延クロック信号から１乃至複数のクロック信号を選択して位相変化クロック信号として出力する位相クロックセレクタを有するものである。
【００２２】
【発明の実施の形態】
以下、この発明の実施の一形態を説明する。
実施の形態１．
図１はこの発明の実施の形態１によるレーザビームプリンタの画像出力部の概略構成を示す構成図である。図において、６０は画像の構成要素である画素データがシリアルに入力され各画素データに基づいてパルス幅制御信号を出力する画素パルス生成回路であり、７３は当該パルス幅制御信号が入力され駆動信号を出力するレーザダイオードドライバであり、７は当該駆動信号が入力され、当該パルス幅制御信号のパルス幅に応じて発光するレーザダイオードであり、８は当該レーザダイオード７の発光光が照射され、当該発光光の走査に応じた電荷分布の静電潜像が形成される感光体ドラムである。
【００２３】
また、１は上記シリアル画素データが入力され、各画素データ毎に階調データ信号および画素内描画位置制御信号を出力するパルス制御信号生成回路であり、２は上記レーザダイオード７による各画素の描画時間に応じて設定された動作基準クロック信号を出力する動作基準クロック発生回路であり、３は入出力データの対応データを有し、上記階調データ信号および画素内描画位置制御信号に基づいてクロック選択信号および論理演算選択信号を出力する制御信号デコーダであり、４は上記動作基準クロック信号が入力され、当該クロック信号と同一の周期を有するとともに互いに位相が異なる複数の位相クロック信号を出力するクロック信号発生回路であり、５は当該複数の位相クロック信号および上記クロック選択信号が入力され、クロック選択信号に基づいて所定の２つの位相クロック信号を選択して位相変化クロック信号として出力する位相クロックセレクタであり、６は上記論理演算選択信号および当該２つの位相クロック信号が入力され、２つの位相クロック信号を論理演算選択信号により選択された論理演算で演算し、その結果をパルス幅制御信号としてレーザダイオード７に出力する論理演算回路である。
【００２４】
そして、パルス制御信号生成回路１はそれ単独でＣＭＯＳプロセスによりＩＣ化され、制御信号デコーダ３、クロック信号発生回路４、位相クロックセレクタ５および論理演算回路６はその全体としてパルス幅変調用集積回路（ＰＷＭ ＩＣ）としてＣＭＯＳプロセスによりＩＣ化されており、これらは画像処理用基板上に実装されている場合が多く、また、レーザダイオードが搭載されている印字基板に実装されている場合もある。
【００２５】
図２はこの発明の実施の形態１によるパルス幅変調用集積回路の構成を示すブロック図である。図において、９は上記動作基準クロック発生回路２からの動作基準クロック信号が入力され、この入力と同一の周期を有し、且つ互いに位相の異なる１６（Ｎ＝１６）個のプリ遅延クロック信号を出力するプリ位相変化回路であり、１０は当該１６個のプリ遅延クロック信号が入力され、プリ遅延クロック信号それぞれに基づいて１６個のメイン遅延クロック信号を生成し、合計２５６個のメイン遅延クロック信号を出力するメイン位相変化回路であり、これらによりクロック信号発生回路４は構成されている。また、１１は２つの位相変化クロック信号が入力される論理積演算回路であり、１２は同様に２つの位相変化クロック信号が入力される論理和演算回路であり、１３は上記制御信号デコーダ３からの論理演算選択信号に基づいて上記２つの論理演算回路１１，１２の出力のうちの一方を選択して出力する論理出力セレクタであり、この論理出力セレクタ１３の出力がパルス幅変調信号となる。これ以外の構成は図１と同様なので説明を省略する。
【００２６】
次に上記構成に基づいてレーザビームプリンタの画像出力部の全体の動作を説明する。
動作基準クロック発生回路２から動作基準クロックが周期的に出力されると、これに応じてクロック信号発生回路４から２５６個の位相クロック信号が出力される。
【００２７】
このような状態で、画素データがシリアルにパルス制御信号生成回路１に入力されると、各画素データ毎にパルス制御信号生成回路１から８ビットの階調データ信号および２ビットの画素内描画位置制御信号が出力される。そして、制御信号デコーダ３がこの階調データ信号および画素内描画位置制御信号に基づいて対応データを検索し、該当するデータに基づいてクロック選択信号および論理演算選択信号を出力する。
【００２８】
従って、位相クロックセレクタ５には、２５６個の位相クロック信号およびクロック選択信号が入力され、このクロック選択信号に応じて２５６個の位相クロック信号から２つのクロック信号を選択し、それを２つの位相変化クロック信号として出力する。更に、論理演算回路６には上記論理演算選択信号および当該２つの位相変化クロック信号とが入力され、当該論理演算回路６は上記論理演算選択信号に基づいて２つの論理演算結果（論理和結果および論理積結果）のうちの一方を選択してパルス幅制御信号として出力する。そして、レーザダイオードドライバ７３にてレーザダイオード７を駆動し当該パルス幅制御信号に基づいて感光体ドラム８を発光光で照射し、感光体ドラム８上の所定の画素領域内に上記画素データに応じた電荷分布を形成する。
【００２９】
そして、上記レーザビームプリンタでは、このような画素データ毎の動作を１つの画像について繰り返すことにより感光体ドラム８上にパルス幅制御信号に応じた電荷分布（静電潜像）を形成することができ、この静電潜像に基づいて高速に高階調（２５６階調）且つ高分解能にて出力画像を形成することができる。
【００３０】
次にクロック信号発生回路４について詳細に説明する。
図３はこの発明の実施の形態１によるプリ位相変化回路９の構成を示すブロック図である。１４は直列接続された１７個のプリ遅延回路１４ａ〜１４ｚからなり、最初のプリ遅延回路１４ａに動作基準クロック信号が入力されるプリ遅延回路列であり、１５は最初のプリ遅延回路１４ａの出力と最後（１７番目）のプリ遅延回路１４ｚの出力とが入力され、これらの位相差がなくなるように各プリ遅延回路１４ａ〜１４ｚにプリ遅延制御信号を出力するプリ遅延制御回路であり、１６はパルス幅変調用集積回路に入力された動作基準クロックを増幅するクロック入力バッファである。
【００３１】
図４はこの発明の実施の形態１によるプリ遅延回路１４ａの構成を示す回路図である。図４（ａ）において、１７はバッファ（遅延素子）であり、図４（ｂ）において、１７ａ，１７ｂはそれぞれｐＭＯＳトランジスタとｎＭＯＳトランジスタとからなるＣＭＯＳインバータであり、１７ｃ，１７ｄはそれぞれ各ＣＭＯＳインバータ１７ａ，１７ｂと高圧側電源との間に配設されたｐＭＯＳトランジスタからなる高圧側電流制御トランジスタであり、１７ｅ，１７ｆはそれぞれ各ＣＭＯＳインバータ１７ａ，１７ｂと低圧側電源との間に配設されたｎＭＯＳトランジスタからなる低圧側電流制御トランジスタである。そして、上記２つのＣＭＯＳインバータ１７ａ，１７ｂは直列に接続されている。
【００３２】
図５はプリ遅延制御回路１５の詳細な構成を示す回路図である。図５（ａ）において、１８は最初のプリ遅延回路１４ａから出力されるプリ遅延クロック信号と最後のプリ遅延回路１４ｚから出力されるプリ遅延クロック信号とが入力され、これらの位相差に応じて増加用パルスあるいは減少用パルスを出力する位相比較回路であり、１９は当該増加用パルスおよび減少用パルスが入力され、これらに応じてチャージ電流を発生するチャージポンプであり、２０は当該チャージ電流の累積値に応じた電圧を発生するローパスフィルタであり、２１は当該ローパスフィルタ２０で発生した電圧がゲート端子に供給されるとともにソースが低圧側電源に接続されたドライブトランジスタであり、２２はｐＭＯＳトランジスタからなり、当該ドライブトランジスタ２１のドレイン端子にドレイン端子およびゲート端子が接続されるとともにソース端子が高圧側電源に接続された高圧側トランジスタであり、２３はｐＭＯＳトランジスタからなり、当該高圧側トランジスタ２２のゲート端子がゲートに接続された反転トランジスタであり、２４は反転トランジスタ２３のドレイン端子にドレイン端子およびゲート端子が接続されるとともにソース端子が低圧側電源に接続された低圧側トランジスタである。そして、この２つのトランジスタ２２，２４の発生電圧が上記各プリ遅延回路１４ａ〜１４ｚの高圧側電流制御トランジスタ１７ｃ，１７ｄおよび低圧側電流制御トランジスタ１７ｅ，１７ｆに供給される。なお、当該プリ遅延制御回路の構成は以上のＰＬＬ回路に限定されるものではない。
【００３３】
図５（ｂ）において、１８ａは最初のプリ遅延回路１４ａのプリ遅延クロック信号が入力される参照側インバータであり、１８ｂは最後のプリ遅延回路１４ｚのプリ遅延クロック信号が入力されるイニシャル側インバータであり、１８ｃ，１８ｄはそれぞれ直前の出力信号と当該各インバータを介して入力された現在の信号とを排他的論理積をとるＮＡＮＤ素子であり、１８ｅと１８ｇ，１８ｈと１８ｆはそれぞれ当該排他的論理積によりセットされ、所定の時間の後にリセットされるＳＲフリップフロップであり、１８ｉ，１８ｊ，１８ｋは上記排他的論理積の出力から当該セット信号の出力までの間にハイパルスを出力する論理素子であり、１８ｌ，１８ｍ，１８ｎはこれら排他的論理積、セット信号およびハイパルス信号の全てがハイレベルであるときにチャージポンプを動作させる出力制御素子である。
【００３４】
また、１９ａはアップの位相比較信号がゲート端子に入力され、当該信号のレベルに応じたチャージ電流を出力するチャージアップトランジスタであり、１９ｂはダウンの位相比較信号がゲート端子に入力され、当該信号のレベルに応じたチャージ電流を吸引するチャージダウントランジスタであり、２０ｂは上記チャージ電流の累積値に応じた電圧発生するチャージアップコンデンサであり、２０ａは当該コンデンサ２０ｂの電圧変動を抑制する緩衝抵抗である。
【００３５】
次にこのプリ位相変化回路９の動作について詳細に説明する。
動作基準クロック信号がクロック入力バッファ１６を介してプリ遅延回路列１４に入力されると、各プリ遅延回路１４ａ〜１４ｚの２つ目のＣＭＯＳインバータ１７ｂからプリ遅延クロック信号が出力される。そして、当該動作基準クロック信号の１周期分程度時間が経過した時点で最後のプリ遅延回路１４ｚからプリ遅延クロック信号が出力される。すると、上記位相比較回路１８には２つのプリ遅延クロック信号が入力されるようになり、位相比較が行われる。具体的には、最後のプリ遅延クロック信号の位相が最初のプリ遅延クロック信号の位相よりも速い場合には位相比較回路１８からはダウンの位相比較信号が出力され、最後のプリ遅延クロック信号の位相が最初のプリ遅延クロック信号の位相よりも遅い場合には位相比較回路１８からはアップの位相比較信号が出力される。これに応じてチャージポンプ１９は、アップの位相比較信号が入力されればチャージアップコンデンサ２０ｂに対して当該信号出力期間の間チャージ電流を供給し、逆に、ダウンの位相比較信号が入力されれば当該信号出力期間の間チャージアップコンデンサ２０ｂからチャージ電流を吸引する。また、上記２つのダイオードの発生電圧は同一プロセスで形成されているので略当該チャージアップコンデンサ２０ｂの電圧となり、この電圧が各プリ遅延回路の高圧側電流制御トランジスタ１７ｃ，１７ｄおよび低圧側電流制御トランジスタ１７ｅ，１７ｆに供給される。
【００３６】
従って、チャージアップコンデンサ２０ｂが上記２つのプリ遅延クロック信号同士の位相のずれ方に応じてそれらを一致するようにチャージされ、しかも、それら位相のずれ量に応じてチャージされるので、各プリ遅延回路の高圧側電流制御トランジスタ１７ｃ，１７ｄおよび低圧側電流制御トランジスタ１７ｅ，１７ｆへの印加電圧も当該位相のずれに応じて増減し、当該トランジスタ１７ｃ〜１７ｆがＣＭＯＳインバータ１７ａ，１７ｂに供給することができる電流も制限され、各プリ遅延回路１４ａ〜１４ｚのＣＭＯＳインバータ１７ｂの動作速度も当該位相のずれに応じて増減する。その結果、最終的には２つのプリ遅延クロック信号同士の位相が一致する。
【００３７】
図６はメイン位相変化回路１０の詳細な構成を示すブロック図である。図において、２５はそれぞれ１７個のメイン遅延回路２５ａ〜２５ｚが直列に接続されたメイン遅延回路列であり、２６は６４個のサブ遅延回路２６ａ〜２６ｚが直列に接続されたサブ遅延回路列であり、２７は最初のサブ遅延回路２６ａの出力と最後のサブ遅延回路２６ｚの出力とが入力され、これら２つの出力の位相差に応じたサブ遅延制御信号を当該サブ遅延回路列２６に出力するサブ遅延制御回路であり、２８はパルス幅制御用集積回路に外部から入力されたサブクロック信号をサブ遅延回路列２６に供給するサブクロックバッファである。また、当該メイン遅延回路列２５，２５…は、上記プリ遅延クロック信号に対して１対１対応に設けられ、上記サブ遅延制御信号および各プリ遅延クロック信号が入力され、それぞれ１６個のメイン遅延クロック信号を出力する。従って、メイン遅延クロック信号の合計は２５６個となる。なお、各サブ遅延回路２６ａ〜２６ｚおよびメイン遅延回路２５ａ〜２５ｚの構成やサブ遅延制御回路２７の内部構成は、プリ位相変化回路９と同様であり説明を省略する。
【００３８】
次にこのメイン位相変化回路１０の動作について詳細に説明する。
サブクロックバッファ２８にサブクロック信号が入力されると、このサブクロックバッファ２８からサブ遅延回路列２６に対してサブクロック信号が出力される。各サブ遅延回路２６ａ〜２６ｚは当該サブクロック信号を所定の時間ずつ遅延させ、最後のサブ遅延回路２６ｚからクロック信号が出力されるとサブ遅延制御回路２７により最初のサブ遅延回路２６ａの出力と最後のサブ遅延回路２６ｚの出力との位相比較が行われる。その結果、２つのサブ遅延クロック信号の位相が一致するようにサブ遅延制御回路２７からサブ遅延制御信号が出力される。従って、各サブ遅延回路２６ａ〜２６ｚおよび各メイン遅延回路２５ａ〜２５ｚによる遅延時間は上記サブクロック信号の周期の１／６４の時間に設定される。
【００３９】
この状態で各メイン遅延回路列２５，２５，…に対してプリ遅延クロック信号が入力されると、各メイン遅延回路列２５，２５，…からは当該サブクロック信号の周期の１／６４の時間毎に位相がずれた１６個のメイン遅延クロック信号が出力される。
【００４０】
図７は以上のクロック信号発生回路４に対して、１周期が２０ｎｓ（周波数は５０ＭＨｚ）の動作基準クロック信号と、１周期が７５ｎｓ（周波数は１３．３ＭＨｚ）のサブクロック信号を入力した場合の各部の出力信号のタイミング関係を示すタイミングチャート（一部）である。図において、ｗａｖｅ１〜ｗａｖｅ１７はそれぞれ上記動作基準クロック信号に基づくプリ遅延クロック信号波形であり、ｗａｖｅ１＿１〜ｗａｖｅ１＿１６はそれぞれ最初のプリ遅延クロック信号が入力されたメイン遅延回路列２５のメイン遅延クロック信号出力波形であり、ｗａｖｅ２＿１〜ｗａｖｅ２＿１６はそれぞれ２番目のプリ遅延クロック信号が入力されたメイン遅延回路列２５のメイン遅延クロック信号出力波形である。ちなみに当該動作条件の下ではプリ遅延クロック信号同士の位相差は２０／１６ｎｓとなり、メイン遅延クロック信号同士の位相差は７５／６４ｎｓとなり、隣り合う２つのプリ遅延クロック信号の間には１５個のメイン遅延クロック信号が出力される。
【００４１】
図８はクロック信号発生回路４における信号経路とメイン遅延クロック信号の順番との対応関係を示す対応図である。図において、各行は各プリ遅延クロック信号の出力順を示し、各列は各メイン遅延回路列２５，２５，…におけるメイン遅延クロック信号の出力順を示す。同図から明らかなように、上記クロック信号発生回路４は、０から２５５個の互いに位相のずれた２５６個の位相クロック信号を出力することができる。
【００４２】
以上のように、この実施の形態１によれば、動作基準クロック信号が入力されるプリ遅延回路列１４と、当該プリ遅延回路列１４の複数のプリ遅延クロック信号が入力される複数のメイン遅延回路列２５，２５，…とを有するとともに、プリ遅延回路列１４を構成する各プリ遅延回路１４ａ〜１４ｚとメイン遅延回路列２５を構成するメイン遅延回路２５ａ〜２５ｚとの遅延時間を異なる遅延時間に設定したので、位相の異なる複数の位相クロック信号を生成することができる効果がある。
【００４３】
また、プリ遅延回路列１４と複数のメイン遅延回路列２５，２５，…とを適当に組み合わせて、プリ遅延クロック信号に基づいて複数のメイン遅延クロック信号を形成するように構成しているので、各プリ遅延回路１４ａ〜１４ｚおよびメイン遅延回路２５ａ〜２５ｚをＣＭＯＳインバータ１７ａ，１７ｂを２つずつ組み合わせて形成しているにも関わらず、そのＣＭＯＳプロセスで形成されたプリ遅延回路１４ａ〜１４ｚおよびサブ遅延回路２５ａ〜２５ｚの最小遅延時間よりも短い時間間隔ごとに位相の異なる位相変化クロック信号を出力することができる。ちなみに、この実施の形態１では上記パルス幅制御用集積回路は０．５ミクロン設計ルールで形成しており、この際の上記プリ遅延回路１４ａ〜１４ｚおよびサブ遅延回路２５ａ〜２５ｚの最小遅延時間は約１ｎｓ程度であり、他方、５０ＭＨｚを動作基準クロック信号とした場合に２５６階調を得るためには、約０．０８ｎｓずつ位相をずらした位相変化クロック信号が必要となるが本実施の形態では当該要求を満たした位相変化クロック信号を出力することができる。
【００４４】
その結果、レーザビームプリンタのレーザダイオード７の発光を制御することができる効果がある。
【００４５】
この実施の形態１によれば、プリ遅延回路列１４をプリ遅延クロック信号の数よりも１つ多い数のプリ遅延回路１４ａ〜１４ｚで構成するとともに、最初のプリ遅延回路１４ａの出力と最後のプリ遅延回路１４ｚの出力とをプリ遅延制御回路１５に入力するように構成して当該プリ遅延制御回路１５へクロック信号を出力する回路の構成を同一にしたので、プリ遅延クロック信号の出力数と同数のプリ遅延回路を有し、その直列接続先頭へのクロックバッファの出力と直列接続最後のプリ遅延回路の出力との比較結果に応じて制御を行う場合に比べて、より類似した波形の２つのプリ遅延クロック信号に基づいて比較を行うことができる。その結果、正確に２つのクロック信号の位相を比較し、正確に遅延量を制御することができ、２５６階調の画像を形成するために２５６個の位相変化クロック信号を生成する際にも、各クロック信号の相互間隔を確保することができる効果がある。
【００４６】
この実施の形態１によれば、パルス幅制御用集積回路にサブクロック信号を入力するとともに、１つのサブ遅延回路列２６と１つのサブ遅延制御回路２７とを設け、このサブ遅延制御回路２７のサブ遅延制御信号を全てのメイン遅延回路列２５，２５，…に供給するように構成したので、各メイン遅延回路列２５，２５，…ごとにサブ遅延回路列２６などを設けた場合に比べて回路規模を格段に削減し、しかも、全てのメイン遅延回路２５，２５，…による遅延量を均等に設定することができる効果がある。その結果、２５６階調の画像を形成するために２５６個の位相変化クロック信号を生成する際にも、各クロック信号の相互間隔を確保することができる効果がある。
【００４７】
また、サブ遅延回路列２６におけるサブ遅延回路数をプリ遅延回路列１４とは異なる段数に設定したり、サブクロック信号をクロック信号と異なる周波数に設定することにより、メイン遅延回路列２５の遅延回路数とプリ遅延回路列１４の遅延回路数とを同一のマスクで形成しているにも拘らず、全てのメイン遅延回路２５ａ〜２５ｚによる遅延量をプリ遅延回路１４ａ〜１４ｚによる遅延量と異なる遅延量に設定することができ、複数のメイン遅延回路列２５，２５，…の出力により当該プリ遅延クロック信号の１周期の間に複数のメイン遅延クロック信号が来るように設定することができ、回路規模を抑制しつつ容易に分解能を向上させることができる効果もある。
【００４８】
実施の形態２．
図９はこの発明の実施の形態２によるプリ位相変化回路の構成を示すブロック図である。図において、２９はパルス幅制御用集積回路に設定された分周率データをデコードする分周率デコーダであり、３０は当該分周率デコーダ２９の出力とともに２番目のプリ遅延回路１４ｂの出力から最後のプリ遅延回路１４ｚの出力までの１６個の互いに位相の異なるプリ遅延クロック信号が入力され、当該分周率デコーダ２９の出力に応じて１のプリ遅延クロック信号を選択してセレクト遅延クロック信号として出力する分周率セレクタであり、３１は当該分周率セレクタ３０によるクロック信号の伝搬遅延時間と同一の遅延時間を有するディレイ回路である。これ以外の構成は実施の形態１と同様なので同一符号を付して説明を省略する。
【００４９】
次にこのプリ位相変化回路９の動作を説明する。
分周率セレクタ３０が分周率デコーダ２９の出力に応じて所定のプリ遅延回路１４ｂ〜１４ｚの出力を選択してセレクト遅延クロック信号として出力する。そして、プリ遅延制御回路１５は、当該セレクト遅延クロック信号とともに最初のプリ遅延回路１４ａの出力がディレイ回路３１を介して入力され、これらの位相差に基づいてプリ遅延制御信号を出力する。上記分周率セレクタ３０が最後のプリ遅延回路１４ｚの出力を選択する場合の動作は実施の形態１と同様なので説明を省略する。
【００５０】
そして、上記分周率セレクタ３０が最後のプリ遅延回路１４ｚ以外の出力（例えばｎ番目とする）を選択する場合には、１番目のプリ遅延回路１４ａからｎ番目のプリ遅延回路１４ｎまでの遅延時間が動作基準クロック信号と同期し、（ｎ＋１）番目のプリ遅延回路の出力は１番目のプリ遅延回路１４ａの出力と一致した位相となる。また、メイン位相変化回路１０でも（ｎ＋１）番目以降のメイン遅延回路列２５，２５…の出力信号は、１番目のプリ遅延クロック信号からｎ番目のプリ遅延クロック信号までと一致した位相になる。
【００５１】
またこの際、１番目からｎ番目のプリ遅延回路１４ａ〜１４ｎの遅延時間は同一なので、１動作基準クロック信号のプリ遅延クロック信号による分割数が減少するだけでなく、それらのプリ遅延クロック信号の相互関係は維持される。
【００５２】
以上のように、この実施の形態２によれば、実施の形態１の効果とともに、プリ遅延制御回路１５により動作基準クロック信号に同期動作されるプリ遅延回路列１４の有効プリ遅延回路数を分周率セレクタ３０で調整するように構成したので、分周率セレクタ３０が出力するプリ遅延クロック信号を切り替えるだけで１クロック周期当たりに生成されるメイン遅延クロック信号の数を増減させることができ、しかも、この際プリ遅延クロック信号同士の時間間隔（相互間隔）を均一に維持することができるので、メイン遅延クロック信号の出力順も維持される。従って、同一のクロック信号入力で動作可能に形成しつつも、２５６階調以外の階調、例えば６４階調や１２８階調にて画像を形成することができ、幅広い階調数の画像形成装置で使用することができる効果がある。
【００５３】
実施の形態３．
図１０はこの発明の実施の形態３によるプリ位相変化回路の構成を示すブロック図である。図１０（ａ）において、３２はパルス幅制御用集積回路に設定された遅延設定データをデコードする遅延量デコーダであり、この遅延量デコーダ３２の出力が全てのプリ遅延回路１４ａ〜１４ｚに入力されている。図１０（ｂ）は各プリ遅延回路１４ａの構成を示すブロック図であり、１７はそれぞれバッファであり、３４は当該５つのバッファ１７の出力とともに上記遅延量デコーダ３２の出力が入力され、当該遅延量デコーダ３２からの入力に応じて複数のバッファ出力から１つを選択して出力する単位遅延時間セレクタである。これ以外の構成は実施の形態１と同様なので同一符号を付して説明を省略する。
【００５４】
次にこのプリ位相変化回路９の動作について説明する。
各単位遅延時間セレクタ３４が遅延量デコーダ３２の出力に応じて所定のバッファ１７の出力を選択する。このような状態でプリ遅延回路列１４に動作基準クロック信号が入力されると、各プリ遅延回路１４ａ〜１４ｚからは所定のバッファ１７からの出力がプリ遅延クロック信号として出力される。
【００５５】
そして、上記単位遅延時間セレクタ３４が最初のバッファ１７の出力を選択した場合には、実施の形態１と同様の周期を有する動作基準クロック信号を入力することにより同様の動作をさせることができる。また、上記単位遅延時間セレクタ３４が最初のバッファ１７以外の出力（例えば、ｍ番目とする）を選択した場合には、各プリ遅延回路１４ａ〜１４ｚによる動作基準クロック信号の遅延量はｍ倍となり、プリ遅延回路列１４としての遅延量もｍ倍となる。従って、動作基準クロック信号として実施の形態１のもののｍ倍の周期のクロック信号を入力することにより、プリ遅延クロック信号同士の位相差をｍ倍にすることができる。特に、この実施の形態３では遅延時間を１０ｎｓから５０ｎｓまで１０ｎｓ毎に設定することができる。
【００５６】
またこの際、１番目からｎ番目のプリ遅延回路１４ａ〜１４ｎの遅延時間は同一となるので、それらのプリ遅延クロック信号同士の相互関係は維持される。
【００５７】
以上のように、この実施の形態３によれば、実施の形態１の効果とともに、各プリ遅延回路１４ａ〜１４ｚを、ＣＭＯＳプロセスで形成された複数のバッファ１７で構成し、その出力を単位遅延時間セレクタ３４などで選択できるように構成したので、動作基準クロック信号の周期が長い場合にも位相変化クロック信号同士の相互関係を維持したまま動作させることができる。従って、低速から高速まで幅広い画像形成装置において使用しても、２５６階調を確保することができるという効果が得られる。
【００５８】
実施の形態４．
図１１はこの発明の実施の形態４によるメイン位相変化回路の構成を示すブロック図である。図において、３５はサブクロックバッファ２８の代わりにサブ遅延回路列２６にサブクロック信号を供給するサブクロック発生回路である。これ以外の構成は実施の形態１と同様なので同一符号を付して説明を省略する。
【００５９】
図１２はこの発明の実施の形態４によるサブクロック発生回路３５の詳細な構成を示す回路図である。図において、３５ａ〜３５ｈはそれぞれ２つのプリ遅延クロック信号（図３のＣ１，Ｃ３，Ｃ５，Ｃ７，Ｃ９，Ｃ１１，Ｃ１３，Ｃ１５）が入力され、当該２つの反転論理積を出力するサブクロック用ＮＡＮＤ回路であり、３５ｉは当該８つの反転論理積から１つを選択して出力するサブクロック用セレクタであり、３５ｊは当該セレクタ出力の立ち上がりエッジの数をカウントする３ビットカウンタであり、３５ｋは上記セレクタ出力の立ち上がりエッジをトリガとして出力を反転させるＤフリップフロップであり、３５ｌは当該Ｄフリップフロップ出力を３分周する３分周回路である。
【００６０】
次にこのメイン位相変化回路１０の動作を説明する。
図１３はこの実施の形態４によるカウンタ出力とセレクタの入力選択動作との関係を示す対応図である。図において、Ｓ２，Ｓ１，Ｓ０はカウンタの３ビット出力であり、Ｓｏｕｔは当該カウンタ出力に応じて選択されるセレクタ出力である。従って、カウンタがセレクタ出力の立ち上がりエッジを検出するたびに、セレクタは同図の出力を順番に出力する。
【００６１】
図１４はこの実施の形態４によるカウンタの動作を示すタイミングチャートである。図において、ＣＬＫはプリ遅延回路列に入力される動作基準クロック信号であり、ｗａｖｅ１〜ｗａｖｅ１６はそれぞれ当該プリ遅延回路から出力される１６個のプリ遅延クロック信号であり、ＳＯＵＴは当該８ｔｏ１セレクタの出力信号であり、ＣＬＫＯＵＴはＤフリップフロップの出力である。
同図に示すように、カウンタがそれ自身の出力に応じて図１４のように入力を選択すると、上記動作基準クロック信号が５０ＭＨｚであるので、８０ＭＨｚ（１２．５ｎｓ）のクロック信号を出力することができる。そして、Ｄフリップフロップからは４０ＭＨｚ（２５ｎｓ）のクロックが出力され、３分周カウンタからは１３．３ＭＨｚ（７５ｎｓ）のクロック信号が出力される。
【００６２】
以上のように、この実施の形態４によれば、実施の形態１の効果とともに、プリ遅延クロック信号に基づいてサブクロック発生回路３５がサブクロック信号を生成し、しかも、そのサブクロック信号の周期を動作基準クロック信号が５０ＭＨｚ，２０ｎｓの場合には７５ｎｓとすることができるので、実施の形態１と同様に動作することができる。
従って、サブクロック信号をパルス幅制御用集積回路に入力するための外部入力端子を設けることなく、実施の形態１と同様の効果を得ることができる。
【００６３】
【発明の効果】
以上のように、この発明によれば、直列に接続された複数のプリ遅延回路を有し、先頭のプリ遅延回路にクロック信号が入力されるとともに、各プリ遅延回路の出力をプリ遅延クロック信号として出力するプリ位相変化回路と、直列接続された複数のメイン遅延回路からなるメイン遅延回路列を複数有し、各メイン遅延回路列に上記プリ遅延クロック信号を入力して、各メイン遅延回路列の各メイン遅延回路の出力をメイン遅延クロック信号として出力するメイン位相変化回路とを有し、且つ、上記プリ遅延回路による遅延量と上記メイン遅延回路による遅延量とは異なる値に設定されて上記複数のメイン位相クロック信号を位相の異なる複数のクロック信号として出力するので、プリ位相変化回路を用いてクロック信号を位相の異なる複数のプリ遅延クロック信号を出力し、更に各プリ遅延クロック信号をそれぞれメイン遅延回路列で遅延させて複数のメイン遅延クロック信号を出力することができる効果がある。
【００６４】
従って、この発明では、各遅延回路をＣＭＯＳプロセスで形成することができ、しかも、直列接続された複数の遅延回路にて構成されるプリ遅延回路列にて荒く遅延させた複数のプリ遅延クロック信号を生成し、その後、当該複数のプリ遅延クロック信号をそれぞれメイン遅延回路列にて更に遅延させるように構成したので、各メイン遅延回路列ではプリ遅延クロック信号の１周期の間に１つのメイン遅延クロック信号が来るように遅延させつつも、複数のメイン遅延回路列の出力により当該プリ遅延クロック信号の１周期の間に複数のメイン遅延クロック信号が来るように設定することができる。それ故、この発明では、ＣＭＯＳプロセスにより遅延回路の最小遅延時間が制限されてしまっていても、その最小遅延時間よりも短い遅延時間毎にメイン遅延クロック信号を設定することができ、レーザビームプリンタなどの電子写真方式の画像形成装置においてレーザダイオードなどの発光素子を制御するために好適に用いることができる効果がある。
【００６５】
この発明によれば、プリ位相変化回路が、プリ遅延クロック信号の出力数よりも１つ多いプリ遅延回路と、直列接続先頭のプリ遅延回路の出力と直列接続最後のプリ遅延回路の出力とを比較し、それら２つのプリ遅延クロック信号の位相差に応じた位相比較信号を出力する位相比較回路と、当該位相比較信号に応じてチャージ電流を授受するチャージポンプと、当該チャージ電流の積分値を出力するローパスフィルタとを有し、当該チャージ電流の積分値に応じて各プリ遅延回路の遅延量を制御するので、直列接続先頭のプリ遅延回路の出力と直列接続最後のプリ遅延回路の出力とを比較し、その比較結果に応じて各プリ遅延回路の遅延量を制御することになる。従って、プリ遅延クロック信号の出力数と同数のプリ遅延回路を有し、その直列接続先頭への外部入力クロック信号の入力と直列接続最後のプリ遅延回路の出力との比較結果に応じて制御を行う場合に比べて、各クロック信号のドライバ構成や負荷状態が略同一の状態となるので、より類似した波形の２つのプリ遅延クロック信号に基づいて比較を行うことができる。その結果、正確に２つのクロック信号の位相を比較し、正確に遅延量を制御することができ、画像形成装置においては画像描画の際の描画精度を向上させることができる効果がある。
【００６６】
この発明によれば、プリ位相変化回路が、２番目のプリ遅延回路の出力から最後のプリ遅延回路の出力までのうちの少なくとも２つのプリ遅延クロック信号出力が入力され、設定に応じてそれらのうちの１つのプリ遅延クロック信号をセレクト遅延クロック信号として出力する分周率セレクタを有し、当該セレクト遅延クロック信号を一方のプリ遅延クロック信号に換えて位相比較回路に入力するので、分周率セレクタが出力するプリ遅延クロック信号を切り替えるだけで１クロック周期当たりに生成されるメイン遅延クロック信号の数を増減させることができる。また、この際、プリ遅延クロック信号同士の時間間隔は均一であり、しかも、当該時間間隔におけるメイン遅延クロック信号の数も均一なので、メイン遅延クロック信号の出力順は維持される。従って、同一のクロック信号入力で動作可能に形成しつつも、異なる階調数を必要とする画像形成装置に使用することができ、幅広い階調数の画像形成装置で使用することができる効果がある。
【００６７】
この発明によれば、プリ遅延回路が、ＣＭＯＳプロセスで形成されて互いに直列に接続された複数の遅延素子と、複数の遅延素子の出力のうち１つを選択して出力する単位遅延時間セレクタとを有するので、各遅延回路の遅延時間をセレクタで選択することによりクロック信号の周期が長い場合にもプリ遅延回路列は当該クロック信号に同期動作することができる。従って、低速から高速まで幅広い画像形成装置において使用することができる効果がある。
【００６８】
この発明によれば、メイン位相変化回路が、直列接続された複数のメイン遅延回路からなる複数のメイン遅延回路列と、外部からサブクロック信号が入力される外部端子と、直列接続された複数のサブ遅延回路からなり、先頭のサブ遅延回路に当該サブクロック信号が入力されるサブ遅延回路列と、当該複数のサブ遅延回路のうちの２つの出力が入力され、これらの位相差に応じたサブ位相比較信号を出力するサブ位相比較回路と、当該サブ位相比較信号に応じてチャージ電流を授受するサブチャージポンプと、当該チャージ電流の積分値を出力するサブローパスフィルタとを有し、当該チャージ電流の積分値に応じて各サブ遅延回路および各メイン遅延回路の遅延量を制御するので、各メイン遅延回路列ごとにサブ遅延回路列などを設けた場合に比べて回路規模を格段に削減しつつも、全てのメイン遅延回路による遅延量を均等に設定することができる効果がある。
【００６９】
また、サブ遅延素子列におけるサブ遅延回路数をプリ遅延回路列とは異なる段数に設定したり、サブクロック信号をクロック信号と異なる周波数に設定することにより、メイン遅延回路列の遅延回路数とプリ遅延回路列の遅延回路数とが同一であっても、全てのメイン遅延回路による遅延量をプリ遅延回路による遅延量と異なる遅延量に設定することができ、複数のメイン遅延回路列の出力により当該プリ遅延クロック信号の１周期の間に複数のメイン遅延クロック信号が来るように設定することができ、回路規模を抑制しつつ容易に分解能を向上させることができる効果もある。
【００７０】
この発明によれば、メイン位相変化回路が、クロック信号および／またはプリ遅延クロック信号が入力され、当該クロック信号よりも周期が長い内部クロック信号を生成するサブクロック発生回路を有し、外部端子に換えて当該クロック信号発生回路の出力をサブ遅延素子列に入力するので、クロック信号に基づいて内部クロック信号を生成し、これをサブクロック信号としてサブ遅延素子列に入力するようにしたので、外部からクロック信号を入力することなく、クロック信号よりも周期が長いクロック信号にサブ遅延素子列を同期動作させることができる。従って、新たな外部入力端子を設ける必要がなく、前記発明と同様の効果を得ることができる。
【００７１】
この発明よれば、クロック信号発生回路とともに、複数のメイン遅延クロック信号から１乃至複数のクロック信号を選択して位相変化クロック信号として出力する位相クロックセレクタを有するので、ＣＭＯＳプロセスで形成することができ、しかも、そのＣＭＯＳで構成される遅延素子の最小遅延時間に制限されることなく、その最小遅延時間位相の変化量を設定することができる。従って、この発明ではＣＭＯＳプロセスにより遅延回路の最小遅延時間が制限されてしまっていても、その最小遅延時間よりも短い遅延時間毎にメイン遅延クロック信号を設定することができ、レーザビームプリンタなどの電子写真方式の画像形成装置においてレーザダイオードなどの発光素子を制御するために好適に用いることができる効果がある。
【図面の簡単な説明】
【図１】この発明の実施の形態１によるレーザビームプリンタの画像出力部の概略構成を示す構成図である。
【図２】この発明の実施の形態１によるパルス幅変調用集積回路の構成を示すブロック図である。
【図３】この発明の実施の形態１によるプリ位相変化回路の構成を示すブロック図である。
【図４】この発明の実施の形態１によるプリ遅延回路の構成を示す回路図である。
【図５】この発明の実施の形態１によるプリ遅延制御回路の詳細な構成を示す回路図である。
【図６】この発明の実施の形態１によるメイン位相変化回路の詳細な構成を示すブロック図である。
【図７】この発明の実施の形態１によるクロック信号発生回路に対して、１周期が２０ｎｓ（周期は５０ＭＨｚ）の動作基準クロック信号と、１周期が７５ｎｓ（周期は１３．３ＭＨｚ）のサブクロック信号を入力した場合の各部の出力信号のタイミング関係を示すタイミングチャート（一部）である。
【図８】この発明の実施の形態１による信号経路とメイン遅延クロック信号の順番との対応関係を示す対応図である。
【図９】この発明の実施の形態２によるプリ位相変化回路の構成を示すブロック図である。
【図１０】この発明の実施の形態３によるプリ位相変化回路の構成を示すブロック図である。
【図１１】この発明の実施の形態４によるメイン位相変化回路の構成を示すブロック図である。
【図１２】この発明の実施の形態４によるサブクロック発生回路の構成を示す回路図である。
【図１３】この発明の実施の形態４による３ビットカウンタ出力とセレクタの入力選択動作との関係を示す図である。
【図１４】この発明の実施の形態４によるカウンタの動作を示すタイミングチャートである。
【図１５】従来のレーザビームプリンタの画像出力部の概略構成を示す構成図である。
【図１６】従来の画素パルス生成回路の各種信号の相互関係を示すタイミングチャートである。
【図１７】デジタル回路のみで構成される位相変化回路の回路図である。
【図１８】図１４の位相変化回路の動作例を示すタイミングチャートである。
【符号の説明】
５ 位相クロックセレクタ、９ プリ位相変化回路、１０ メイン位相変化回路、１４ａ〜１４ｚ プリ遅延回路、１７ バッファ（遅延素子）、１８ 位相比較回路、１９ チャージポンプ、２０ ローパスフィルタ、２５ メイン遅延回路列、２５ａ〜２５ｚ メイン遅延回路、２６ サブ遅延回路列、２６ａ〜２６ｚ サブ遅延回路、３０ 分周率セレクタ、３４ 単位遅延時間セレクタ、３５ サブクロック発生回路。
Claims (7)
- 直列に接続された複数のプリ遅延回路を有し、先頭のプリ遅延回路にクロック信号が入力されるとともに、各プリ遅延回路の出力をプリ遅延クロック信号として出力するプリ位相変化回路と、
直列接続された複数のメイン遅延回路からなるメイン遅延回路列を複数有し、各メイン遅延回路列に上記プリ遅延クロック信号を入力して、各メイン遅延回路列の各メイン遅延回路の出力をメイン遅延クロック信号として出力するメイン位相変化回路とを有し、且つ、
上記プリ遅延回路による遅延量と上記メイン遅延回路による遅延量とは異なる値に設定されて上記複数のメイン位相クロック信号を位相の異なる複数のクロック信号として出力することを特徴とするクロック信号発生回路。 - プリ位相変化回路は、プリ遅延クロック信号の出力数よりも１つ多いプリ遅延回路と、直列接続先頭のプリ遅延回路の出力と直列接続最後のプリ遅延回路の出力とを比較し、それら２つのプリ遅延クロック信号の位相差に応じた位相比較信号を出力する位相比較回路と、当該位相比較信号に応じてチャージ電流を授受するチャージポンプと、当該チャージ電流の積分値を出力するローパスフィルタとを有し、当該チャージ電流の積分値に応じて各プリ遅延回路の遅延量を制御することを特徴とする請求項１記載のクロック信号発生回路。
- プリ位相変化回路は、２番目のプリ遅延回路の出力から最後のプリ遅延回路の出力までのうちの少なくとも２つのプリ遅延クロック信号出力が入力され、設定に応じてそれらのうちの１つのプリ遅延クロック信号をセレクト遅延クロック信号として出力する分周率セレクタを有し、当該セレクト遅延クロック信号を一方のプリ遅延クロック信号に換えて位相比較回路に入力することを特徴とする請求項１記載のクロック信号発生回路。
- プリ遅延回路は、ＣＭＯＳプロセスで形成されて互いに直列に接続された複数の遅延素子と、複数の遅延素子の出力のうち１つを選択して出力する単位遅延時間セレクタとを有することを特徴とする請求項１記載のクロック信号発生回路。
- メイン位相変化回路は、直列接続された複数のメイン遅延回路からなる複数のメイン遅延回路列と、外部からサブクロック信号が入力される外部端子と、直列接続された複数のサブ遅延回路からなり、先頭のサブ遅延回路に当該サブクロック信号が入力されるサブ遅延回路列と、当該複数のサブ遅延回路のうちの２つの出力が入力され、これらの位相差に応じたサブ位相比較信号を出力するサブ位相比較回路と、当該サブ位相比較信号に応じてチャージ電流を授受するサブチャージポンプと、当該チャージ電流の積分値を出力するサブローパスフィルタとを有し、当該チャージ電流の積分値に応じて各サブ遅延回路および各メイン遅延回路の遅延量を制御することを特徴とする請求項１記載のクロック信号発生回路。
- メイン位相変化回路は、クロック信号および／またはプリ遅延クロック信号が入力され、当該クロック信号よりも周期が長い内部クロック信号を生成するサブクロック発生回路を有し、外部端子に換えて当該クロック信号発生回路の出力をサブ遅延素子列に入力することを特徴とする請求項１から請求項５のうちのいずれか１項記載のクロック信号発生回路。
- 請求項１記載のクロック信号発生回路とともに、複数のメイン遅延クロック信号から１乃至複数のクロック信号を選択して位相変化クロック信号として出力する位相クロックセレクタを有することを特徴とするクロック位相制御回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31400897A JP3566051B2 (ja) | 1997-11-14 | 1997-11-14 | 位相の異なる複数のクロック信号を出力するクロック信号発生回路およびそれを用いたクロック位相制御回路 |
| US09/069,312 US6020773A (en) | 1997-11-14 | 1998-04-29 | Clock signal generator for generating a plurality of clock signals with different phases, and clock phase controller using the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31400897A JP3566051B2 (ja) | 1997-11-14 | 1997-11-14 | 位相の異なる複数のクロック信号を出力するクロック信号発生回路およびそれを用いたクロック位相制御回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11150456A JPH11150456A (ja) | 1999-06-02 |
| JP3566051B2 true JP3566051B2 (ja) | 2004-09-15 |
Family
ID=18048107
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31400897A Expired - Fee Related JP3566051B2 (ja) | 1997-11-14 | 1997-11-14 | 位相の異なる複数のクロック信号を出力するクロック信号発生回路およびそれを用いたクロック位相制御回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6020773A (ja) |
| JP (1) | JP3566051B2 (ja) |
Families Citing this family (26)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH1131964A (ja) * | 1997-07-11 | 1999-02-02 | Hitachi Ltd | 論理回路 |
| US6205191B1 (en) * | 1997-07-21 | 2001-03-20 | Rambus Inc. | Method and apparatus for synchronizing a control signal |
| US6078547A (en) * | 1998-05-12 | 2000-06-20 | Mosys, Inc. | Method and structure for controlling operation of a DRAM array |
| US6920218B1 (en) * | 1998-11-16 | 2005-07-19 | Agere Systems Inc. | Combination clock and charge pump for line powered DAA |
| WO2000045246A1 (en) * | 1999-01-29 | 2000-08-03 | Seiko Epson Corporation | Clock generator circuit and integrated circuit using clock generator |
| US6512402B2 (en) * | 2001-03-30 | 2003-01-28 | Intel Corporation | Method and apparatus for shifting the frequency spectrum of noise signals |
| JP2003152512A (ja) | 2001-11-08 | 2003-05-23 | Mitsubishi Electric Corp | 多相信号発生器 |
| US7051264B2 (en) * | 2001-11-14 | 2006-05-23 | Monolithic System Technology, Inc. | Error correcting memory and method of operating same |
| US6774694B1 (en) * | 2001-12-26 | 2004-08-10 | Analog Devices, Inc. | Timing vernier architecture for generating high speed, high accuracy timing edges |
| US6836167B2 (en) * | 2002-07-17 | 2004-12-28 | Intel Corporation | Techniques to control signal phase |
| US7049872B2 (en) * | 2002-10-08 | 2006-05-23 | Impinj, Inc. | Use of analog-valued floating-gate transistors to match the electrical characteristics of interleaved and pipelined circuits |
| US7187237B1 (en) * | 2002-10-08 | 2007-03-06 | Impinj, Inc. | Use of analog-valued floating-gate transistors for parallel and serial signal processing |
| US6693931B1 (en) * | 2002-12-27 | 2004-02-17 | Vanderbilt University | Method and system for phase stabilization |
| JP4242712B2 (ja) * | 2003-06-20 | 2009-03-25 | パナソニック株式会社 | クロック生成回路 |
| US7061519B2 (en) * | 2003-08-09 | 2006-06-13 | Hewlett-Packard Development Company, L.P. | Scaling an image |
| US7065666B2 (en) * | 2003-11-13 | 2006-06-20 | Micron Technology, Inc. | Apparatus and method for generating a delayed clock signal |
| JP4622423B2 (ja) * | 2004-09-29 | 2011-02-02 | 日本テキサス・インスツルメンツ株式会社 | パルス幅変調信号発生回路 |
| US7531975B1 (en) * | 2004-10-13 | 2009-05-12 | Marvell International Ltd. | Adjustable frequency PWM driver |
| US7392456B2 (en) * | 2004-11-23 | 2008-06-24 | Mosys, Inc. | Predictive error correction code generation facilitating high-speed byte-write in a semiconductor memory |
| US7659783B2 (en) * | 2007-07-16 | 2010-02-09 | Micrel, Inc. | System and method for phase-locked loop (PLL) for high-speed memory interface (HSMI) |
| TW201009586A (en) * | 2008-08-27 | 2010-03-01 | Macroblock Inc | Coordinated operation circuit |
| JP5458546B2 (ja) * | 2008-10-27 | 2014-04-02 | 富士通セミコンダクター株式会社 | 遅延クロック発生装置 |
| US9363069B2 (en) * | 2014-05-14 | 2016-06-07 | Novatek Microelectronics Corp. | Clock generating device and related synchronization method |
| US11169286B2 (en) | 2018-06-18 | 2021-11-09 | Redlen Technologies, Inc. | Methods of calibrating semiconductor radiation detectors using K-edge filters |
| US10928527B2 (en) | 2018-11-09 | 2021-02-23 | Redlen Technologies, Inc. | Charge sharing correction methods for pixelated radiation detector arrays |
| KR20210034219A (ko) * | 2019-09-20 | 2021-03-30 | 에스케이하이닉스 주식회사 | 신호 생성 회로 및 이를 이용하는 반도체 장치 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63200221A (ja) * | 1987-02-17 | 1988-08-18 | Fujitsu Ltd | クロツクパルス自動調整回路 |
| JPH05191234A (ja) * | 1991-04-23 | 1993-07-30 | Matsushita Electric Ind Co Ltd | タイミング制御回路 |
| JP2573787B2 (ja) * | 1993-05-18 | 1997-01-22 | 株式会社メガチップス | パルス幅変調回路 |
| JPH07106956A (ja) * | 1993-09-29 | 1995-04-21 | Kokusai Electric Co Ltd | クロック位相選択回路 |
| US5463337A (en) * | 1993-11-30 | 1995-10-31 | At&T Corp. | Delay locked loop based clock synthesizer using a dynamically adjustable number of delay elements therein |
| JP3183494B2 (ja) * | 1994-06-02 | 2001-07-09 | 株式会社アドバンテスト | タイミング信号発生回路 |
| JPH08102660A (ja) * | 1994-10-03 | 1996-04-16 | Nippon Steel Corp | 信号変調回路 |
| JP3169794B2 (ja) * | 1995-05-26 | 2001-05-28 | 日本電気株式会社 | 遅延クロック生成回路 |
| US5570045A (en) * | 1995-06-07 | 1996-10-29 | Lsi Logic Corporation | Hierarchical clock distribution system and method |
-
1997
- 1997-11-14 JP JP31400897A patent/JP3566051B2/ja not_active Expired - Fee Related
-
1998
- 1998-04-29 US US09/069,312 patent/US6020773A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US6020773A (en) | 2000-02-01 |
| JPH11150456A (ja) | 1999-06-02 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3566051B2 (ja) | 位相の異なる複数のクロック信号を出力するクロック信号発生回路およびそれを用いたクロック位相制御回路 | |
| US7348823B2 (en) | Delay circuit and delay synchronization loop device | |
| US6380783B1 (en) | Cyclic phase signal generation from a single clock source using current phase interpolation | |
| US5422835A (en) | Digital clock signal multiplier circuit | |
| US7180340B2 (en) | Frequency multiplier capable of adjusting duty cycle of a clock and method used therein | |
| JP2557185B2 (ja) | 高解像度プログラマブル・パルス発生器 | |
| EP1158678A1 (en) | Timing difference division circuit and signal controlling method and apparatus | |
| US7746128B2 (en) | Clock multiplier and clock generator having the same | |
| JP3347729B2 (ja) | 信号波生成装置および位相検出装置 | |
| JP3696386B2 (ja) | パルス幅変調信号生成回路 | |
| US5345186A (en) | Retriggered oscillator for jitter-free phase locked loop frequency synthesis | |
| US20150326211A1 (en) | Variable delay circuit | |
| EP0881767A1 (en) | Combinational delay circuit for a digital frequency multiplier | |
| US6259295B1 (en) | Variable phase shifting clock generator | |
| US5451911A (en) | Timing generator | |
| US6967512B2 (en) | Multiphase-clock processing circuit and clock multiplying circuit | |
| US7312668B2 (en) | High resolution PWM generator or digitally controlled oscillator | |
| US6577202B1 (en) | Multiple duty cycle tap points for a precise and programmable duty cycle generator | |
| KR100679862B1 (ko) | 지연고정루프를 이용한 주파수 체배기 | |
| US6900684B2 (en) | Pulse processing circuit and frequency multiplier circuit | |
| JP7239373B2 (ja) | 高電圧クロック生成回路 | |
| JP2010028244A (ja) | ヒステリシスコンパレータ回路及びそれを用いた遅延回路 | |
| JP2009055597A (ja) | タイミング発生回路 | |
| JP2004328448A (ja) | 半導体集積回路装置 | |
| CN114120928A (zh) | 显示驱动器 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040331 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20040511 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20040609 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080618 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080618 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090618 Year of fee payment: 5 |
|
| LAPS | Cancellation because of no payment of annual fees |