JP2573787B2 - パルス幅変調回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、種々の電気回路や、
電気的な装置に使用されるパルス幅変調回路に関するも
のである。

【０００２】

【従来の技術】図６は従来、制御信号の発生に使用され
る回路の一例である、ＰＬＬ(Phase Locked Loop) 回路
を示す。図において、１２１は入力クロックと本ＰＬＬ
回路の出力クロックとの位相差を検出する位相差検出回
路、１２２はこの位相差検出回路１２２により検出され
た位相差をこれに応じた電圧に変換する位相差電圧変換
回路、１２３はこの位相差電圧変換回路１２２により変
換された電圧に応じてその発振周波数が変化する電圧制
御発振回路である。

【０００３】次に動作について説明する。位相差検出回
路１２１に入力された入力クロックは本ＰＬＬ回路の出
力クロックと比較されてその位相差が検出される。この
位相差検出回路１２１により検出された位相差に応じた
信号は位相差電圧変換回路１２２に入力されて位相差に
応じた電圧に変換され、電圧制御発振回路１２３に入力
される。電圧制御発振回路１２３はその入力電圧に応じ
た発振周波数で発振しその発振信号が本ＰＬＬ回路の出
力クロックとして外部に出力される。

【０００４】このような構成により、電圧制御発振回路
の周波数および位相が入力クロックの周波数，位相に一
致するように入出力の位相差を検出し、フィードバック
制御を行なうＰＬＬ回路は公知の技術であり、単一周波
数の制御に用いられている。

【０００５】また、図７はディジタル回路で構成された
従来の遅延制御回路の一例としてのパルス幅変調（ＰＷ
Ｍ）回路であり、図において、１３１，１３２，１３
３，…，１３Ｎはそれぞれそのクロック信号に同期して
入力信号を１クロック分遅延するＤフリップフロップで
あり、Ｄフリップフロップ１３１のＤ入力には遅延すべ
き入力信号が、ＣＬＫ入力には必要とする時間分解能以
上の周波数を持つクロック信号が、それぞれ入力されて
おり、Ｑ出力からは１クロック分遅れた信号が出力され
る。Ｄフリップフロップ１３２のＤ入力にはこのＤフリ
ップフロップ１３１のＱ出力が入力されており、ＣＬＫ
入力にはＤフリップフロップ１３１に入力されたものと
同一のクロック信号が入力されており、Ｑ出力からは１
クロック分遅れた信号が出力される。以下、同様にＤフ
リップフロップが相互に直列に接続され、Ｄフリップフ
ロップ１３ＮのＤ入力にはＤフリップフロップ１３Ｎ−
１のＱ出力が入力されており、Ｄフリップフロップ１３
１〜１３ＮのそれぞれのＱ出力の組合せ論理でＰＷＭ信
号を作ることができる。

【０００６】次に動作について説明する。入力信号はＤ
フリップフロップ１３１に入力され、このＤフリップフ
ロップ１３１によりクロック信号の１クロック分遅延さ
れてＤフリップフロップ１３２に対して出力される。こ
のＤフリップフロップ１３１の出力信号はＤフリップフ
ロップ１３２によりＤフリップフロップ１３１と同様ク
ロック信号の１クロック分遅延されてＤフリップフロッ
プ１３３に出力される。以下同様にしてＤフリップフロ
ップを１段ずつ通過する毎にクロック信号の１クロック
分ずつ遅延量が増加し、最終的にＤフリップフロップ１
３Ｎからは入力信号を互いに直列接続されたＤフリップ
フロップ１３１〜１３Ｎの個数と同数のクロック数分遅
れた信号が出力される。

【０００７】さらに、図８はアナログ回路で構成された
従来の遅延制御回路の一例であり、これはランプ回路と
電圧比較器とを用いて構成できる。図において、１４１
はランプ波形を発生するランプ回路であり、これは定電
流を発生する定電流回路１４１１とこの定電流回路１４
１１が定電流を出力する定電流ノードと接地ノードとの
間に接続されたコンデンサ１４１２とで構成される。１
４２はこのランプ回路１４１の定電流回路１４１１とコ
ンデンサ１４１２との接続ノードから出力されたランプ
波形信号がその非反転入力端子に、設定電圧ＶR がその
反転入力端子にそれぞれ入力され、ランプ波形信号と設
定電圧ＶR とを電圧比較する電圧比較器である。

【０００８】次に動作について説明する。ランプ回路１
４１によって発生されたランプ波形信号は図９に示すよ
うに時間とともにその電圧値がリニアに上昇するもので
あり、このランプ波形信号が設定電圧ＶR より低い間は
電圧比較器１４２の出力はロウレベル（＝０Ｖ）のまま
であり、このランプ波形信号が設定電圧ＶR を越える
と、電圧比較器１４２の出力はロウレベルからハイレベ
ル（＝５Ｖ）に反転する。従って、コンデンサ１４１２
の充電電流Ｉ、設定電圧ＶR を変更することにより、電
圧比較器１４２の出力Ｖout が反転するまでの時間を変
えることができる。

【０００９】

【発明が解決しようとする課題】従来の制御信号発生回
路は以上のように構成されており、図６のＰＬＬ回路で
は、単一の周波数を合わせ込む用途にしか用いることが
できなかった。

【００１０】また、図７のＰＷＭ回路では、パルス幅は
その遅延素子の個数で決定されてしまい、回路の柔軟度
がなく、また所望の時間分解能を満たすために、非常に
高い周波数のクロックが必要となり、例えば、0.1 ナノ
秒の分解能とするには１０ＧＨｚの数倍のクロックが必
要となる。従って、高分解能とするのは現実的ではない
という問題があった。

【００１１】また、図８のアナログ回路では、アナログ
回路特有の素子の値のばらつき、温度変動があり、これ
によりその高分解能化は困難であるという問題があっ
た。

【００１２】この発明は上記のような従来のものの問題
点を解決するためになされたもので、非常に高い周波数
のクロックを必要とせず、かつ安定に高時間分解能の制
御信号を発生できる制御信号発生回路を備えたパルス幅
変調回路を得ることを目的とする。

【００１３】

【課題を解決するための手段】この発明に係るパルス幅
変調回路は、クロック信号発生回路と、クロック信号の
位相を制御電圧に応じて遅延する遅延素子を直列に複数
段接続し、上記クロック信号発生回路で発生したクロッ
ク信号を初段の遅延素子に入力し、各段の遅延素子の出
力を遅延信号としてそれぞれ取り出すようにした遅延回
路と、該遅延回路の最終段の遅延素子から出力される遅
延信号と前記クロック信号発生回路から出力されるクロ
ック信号との位相差を検出する位相差検出回路と、該位
相差検出回路から出力される位相差信号を上記位相差に
応じた電圧に変換し、この電圧を制御電圧として上記遅
延回路の各段の遅延素子にそれぞれ出力する位相差電圧
変換回路と、外部制御信号に基づき、上記遅延回路の各
段の遅延素子から出力される各遅延信号から、それぞれ
別個に２つの遅延信号を第１の選択信号，及び第２の選
択信号として少なくとも１組選択する出力選択回路と、
上記第１の選択信号が入力されると高レベルとなり、上
記第２の選択信号が入力されると低レベルとなるようパ
ルス幅変調信号を出力するパルス幅変調信号生成回路と
を設けるようにしたものである。

【００１４】

【００１５】

【００１６】

【００１７】

【００１８】

【００１９】

【００２０】

【００２１】

【００２２】

【００２３】

【００２４】

【００２５】

【作用】この発明におけるパルス幅変調回路において
は、クロック信号発生回路と、クロック信号の位相を制
御電圧に応じて遅延する遅延素子を直列に複数段接続
し、上記クロック信号発生回路で発生したクロック信号
を初段の遅延素子に入力し、各段の遅延素子の出力を遅
延信号としてそれぞれ取り出すようにした遅延回路と、
該遅延回路の最終段の遅延素子から出力される遅延信号
と前記クロック信号発生回路から出力されるクロック信
号との位相差を検出する位相差検出回路と、該位相差検
出回路から出力される位相差信号を上記位相差に応じた
電圧に変換し、この電圧を制御電圧として上記遅延回路
の各段の遅延素子にそれぞれ出力する位相差電圧変換回
路と、外部制御信号に基づき、上記遅延回路の各段の遅
延素子から出力される各遅延信号から、それぞれ別個に
２つの遅延信号を第１の選択信号，及び第２の選択信号
として少なくとも１組選択する出力選択回路と、上記第
１の選択信号が入力されると高レベルとなり、上記第２
の選択信号が入力されると低レベルとなるようパルス幅
変調信号を出力するパルス幅変調信号生成回路とを設け
るようにしたので、入力クロック信号と同一周波数に
て、任意のデューティを有し、任意の立ち上がりエッジ
位置を有するパルス幅変調信号を得ることができる。

【００２６】

【００２７】

【００２８】

【００２９】

【００３０】

【００３１】

【００３２】

【００３３】

【００３４】

【００３５】

【００３６】

【００３７】

【実施例】実施例１． 以下、この発明の一実施例を図について説明する。図１
は本発明の一実施例によるパルス幅変調回路における制
御信号発生回路を示す。図において、１は図示しないク
ロック発生回路により発生された入力クロック信号を遅
延する遅延回路であり、複数取り出されたタップより同
量分ずつ遅延された信号を出力するとともに、後述する
位相差電圧変換回路からの遅延量制御電圧に応じてその
遅延量が制御される。２は上記入力クロック信号と遅延
回路１により最大量遅延された信号との位相差を検出す
る位相差検出回路、３はこの位相差検出回路２により検
出された位相差をこれに応じた電圧に変換する位相差電
圧変換回路、４は上記遅延回路１から複数取り出された
タップの出力のうちの１つを選択してこれを制御信号と
して外部に出力する出力選択回路である。

【００３８】図２は図１の遅延回路１および出力選択回
路４の回路構成例を示す図であり、図において、遅延回
路１は相互に直列に接続された遅延素子Ｄ１〜Ｄｎによ
り構成されており、各遅延素子Ｄ１〜Ｄｎはその入力信
号を増幅するバッファアンプ１１〜１ｎ、このバッファ
アンプ１１〜１ｎの出力ノードＯ１〜Ｏｎと接地ノード
間に相互に直列接続されたトランジスタＴ１〜Ｔｎおよ
びコンデンサＣ１〜Ｃｎから構成されており、トランジ
スタＴ１〜Ｔｎのゲートには図１の位相差電圧変換回路
３からの遅延量制御電圧が印加される。また、出力選択
回路４は制御端子付きの複数のバッファアンプ４１〜４
ｎから構成されており、このバッファアンプ４１〜４ｎ
は制御端子に入力される制御信号Ｇ１〜Ｇｎによりその
いずれか１つのみが増幅動作可能なように制御される。

【００３９】次にこの制御信号発生回路の動作について
図１および図２を用いて説明する。まず、クロック信号
発生回路から入力された入力クロックは遅延回路１に入
力されて各遅延素子Ｄ１〜Ｄｎの出力Ｏ１〜Ｏｎから所
定量ずつ遅延量が増えた信号が複数のタップより出力さ
れる。そしてこの遅延回路１の最終段の遅延素子Ｄｎか
ら出力された遅延信号は他の遅延素子の出力と同様タッ
プから出力されるとともに位相差検出回路２に入力さ
れ、位相差検出回路２はこの遅延回路１の最終段の遅延
素子Ｄｎから出力された遅延信号ともともとの入力クロ
ックとを比較してその位相差を検出する。そして、この
検出結果は位相差電圧変換回路３によりその位相差に応
じた電圧に変換され、これが遅延回路１にその遅延量制
御電圧として印加される。この遅延量制御電圧は各遅延
素子のバッファアンプ１１〜１ｎの出力とグランド間に
コンデンサＣ１〜Ｃｎとともに接続されたトランジスタ
Ｔ１〜Ｔｎのゲートに印加されるので、この遅延量制御
電圧の大小に応じてトランジスタＴ１〜Ｔｎの開度が決
まり、これにより、コンデンサＣ１〜Ｃｎとともに構成
された時定数回路の時定数が変化し、その遅延量を制御
することができる。そしてこのように遅延量が制御され
た信号が遅延回路１の複数のタップから出力選択回路４
に並列に入力され、遅延回路１のどの遅延素子の出力を
選択するかを選択回路４の制御信号Ｇ１〜Ｇｎのどのひ
とつの信号を高レベルにするか選択することにより、入
力信号から所要の遅延量を遅延させた遅延時間を得るこ
とができる。

【００４０】このように、制御信号発生回路では遅延回
路を構成する、互いに直列に接続された遅延素子は、こ
の遅延回路に入力されたクロック信号とこの遅延素子の
最終段からの出力クロック信号の位相が一致するように
その遅延量が制御されるので、各タップから出力される
遅延信号は入力クロック信号の周期の（１／遅延素子
数）の時間分解能が得られ、従って、これを出力選択回
路により選択することにより、この時間分解能の制御信
号を発生することができる。

【００４１】例えば、入力クロック周波数が２０ＭHzの
とき、遅延素子数を５００個とすると、0.1 ナノ秒の分
解能の信号が得られる。

【００４２】従って、非常に高い周波数のクロックを必
要とすることなく、安定に高時間分解能の制御信号を発
生することができる。

【００４３】

【００４４】

【００４５】

【００４６】図３は本実施例によるパルス幅変調回路を
示すものであり、図において、１は図示しないクロック
発生回路により発生された入力クロック信号を遅延する
遅延回路であり、複数取り出されたタップより同量分ず
つ遅延された信号を出力するとともに、遅延量制御電圧
に応じてその遅延量が制御される。４は上記遅延回路１
から複数取り出されたタップの出力のうちの１つを選択
してこれを制御信号として外部に出力する出力選択回
路、６はこの出力選択回路４により選択された出力信号
に基づいてパルス幅変調信号を生成するＰＷＭ信号生成
回路である。なお、この図３では示していないが、遅延
回路１の遅延量制御電圧は図１と同様に位相差検出回路
により入力クロック信号と遅延回路１の最終段の出力信
号との位相差を検出し、これを位相差電圧変換回路によ
り電圧信号に変換して得られるものである。

【００４７】また、図４は図３の遅延回路１および出力
選択回路４の回路構成例を示す図であり、図において、
遅延回路１は相互に直列に接続された遅延素子Ｄ１〜Ｄ
２ｍにより構成されており、各遅延素子Ｄ１〜Ｄ２ｍは
その入力信号を増幅するバッファアンプ１１〜１２ｍ、
このバッファアンプ１１〜１２ｍの出力ノードＯ１〜Ｏ
２ｍと接地ノード間に相互に直列接続されたトランジス
タＴ１〜Ｔ２ｍおよびコンデンサＣ１〜Ｃ２ｍから構成
されており、トランジスタＴ１〜Ｔ２ｍのゲートには図
示しない位相差電圧変換回路からの遅延量制御電圧が印
加される。また、出力選択回路４は制御端子付きの複数
のバッファアンプ４１〜４２ｍおよび４１１〜４１２ｍ
から構成されており、このバッファアンプ４１〜４２ｍ
は制御端子に入力される制御信号（外部制御信号）Ｇ１
１〜Ｇ１２ｍにより、またバッファアンプ４１１〜４１
２ｍは制御信号（外部制御信号）Ｇ２１〜Ｇ２２ｍによ
り、そのいずれか１つのみが増幅動作可能なように制御
される。また、ＰＷＭ信号生成回路６は出力選択回路４
のバッファアンプ４１〜４ｍの出力がセット端子Ｓ１に
入力されバッファアンプ４ｍ＋１〜４２ｍの出力がリセ
ット端子Ｒ１に入力されるフリップフロップ６１と、バ
ッファアンプ４１１〜４１ｍの出力がセット端子Ｓ２に
入力されバッファアンプ４１ｍ＋１〜４１２ｍの出力が
リセット端子Ｒ２に入力されるフリップフロップ６２
と、このフリップフロップ６１および６２の出力の論理
和をＰＷＭ信号出力として出力する論理和回路６３とか
ら構成されている。

【００４８】次に動作について図３ないし図５を用いて
説明する。まず、クロック信号発生回路から入力された
入力クロックは遅延回路１に入力されて各遅延素子Ｄ１
〜Ｄ２ｍの出力Ｏ１〜Ｏ２ｍから所定量ずつ遅延量が増
えた信号が複数のタップより出力される。そしてこの遅
延回路１の最終段の遅延素子Ｄ２ｍから出力された遅延
信号は他の遅延素子の出力と同様タップから出力される
とともに図示しない位相差検出回路に入力され、位相差
検出回路はこの遅延回路１の最終段の遅延素子Ｄｎから
出力された遅延信号ともともとの入力クロックとを比較
してその位相差を検出する。そして、この検出結果は図
示しない位相差電圧変換回路によりその位相差に応じた
電圧に変換され、これが遅延回路１にその遅延量制御電
圧として印加される。この遅延量制御電圧は各遅延素子
のバッファアンプ１１〜１２ｍの出力とグランド間にコ
ンデンサＣ１〜Ｃ２ｍとともに接続されたトランジスタ
Ｔ１〜Ｔ２ｍのゲートに印加されるので、この遅延量制
御電圧の大小に応じてトランジスタＴ１〜Ｔ２ｍの開度
が決まり、これにより、コンデンサＣ１〜Ｃ２ｍととも
に構成された時定数回路の時定数が変化し、その遅延量
を制御することができる。そしてこのように遅延量が制
御された信号が遅延回路１の複数のタップから出力選択
回路４に並列に入力され、遅延回路１のどの遅延素子の
出力を選択するかを選択回路４の制御信号Ｇ１〜Ｇ２ｍ
のどの信号を高レベルにするか選択することにより、入
力信号から所要の遅延量を遅延させた遅延時間を得るこ
とができる。

【００４９】そして、この実施例では、出力選択回路４
の出力はそれぞれＰＷＭ信号生成回路６を構成するフリ
ップフロップ６１のセット入力端子Ｓ１，リセット入力
端子Ｒ１に入力されるとともに、フリップフロップ６２
のセット入力端子Ｓ２，リセット入力端子Ｒ２に入力さ
れており、信号Ｓ１は遅延回路１の出力端子Ｏ１〜Ｏｍ
の出力のうちのひとつが出力選択回路４の制御信号Ｇ１
１〜Ｇ１ｍにより選択されて入力され、信号Ｒ１は遅延
回路１の出力端子Ｏｍ＋１〜Ｏ２ｍの出力のうちのひと
つが出力選択回路４の制御信号Ｇ１ｍ＋１〜Ｇ１２ｍに
より選択されて入力され、信号Ｓ２は遅延回路１の出力
端子Ｏ１〜Ｏｍの出力のうちのひとつが出力選択回路４
の制御信号Ｇ２１〜Ｇ２ｍにより選択されて入力され、
信号Ｒ１は遅延回路１の出力端子Ｏｍ＋１〜Ｏ２ｍの出
力のうちのひとつが出力選択回路４の制御信号Ｇ２ｍ＋
１〜Ｇ２２ｍにより選択されて入力される。

【００５０】フリップフロップ６１，６２はそれぞれ信
号Ｓ１，Ｓ２が入力されることにより高レベルの電圧を
発生し、信号Ｒ１，Ｒ２が入力されることにより低レベ
ルの電圧を発生する。従って、出力選択回路４により遅
延回路１の遅延素子の出力を選択することにより、図５
に示すように、ＰＷＭ出力のパルス幅を得ることができ
る。

【００５１】

【００５２】

【００５３】

【００５４】

【００５５】

【００５６】

【発明の効果】以上のように、この発明に係るパルス幅
変調回路によれば、クロック信号発生回路と、クロック
信号の位相を制御電圧に応じて遅延する遅延素子を直列
に複数段接続し、上記クロック信号発生回路で発生した
クロック信号を初段の遅延素子に入力し、各段の遅延素
子の出力を遅延信号としてそれぞれ取り出すようにした
遅延回路と、該遅延回路の最終段の遅延素子から出力さ
れる遅延信号と前記クロック信号発生回路から出力され
るクロック信号との位相差を検出する位相差検出回路
と、該位相差検出回路から出力される位相差信号を上記
位相差に応じた電圧に変換し、この電圧を制御電圧とし
て上記遅延回路の各段の遅延素子にそれぞれ出力する位
相差電圧変換回路と、外部制御信号に基づき、上記遅延
回路の各段の遅延素子から出力される各遅延信号から、
それぞれ別個に２つの遅延信号を第１の選択信号，及び
第２の選択信号として少なくとも１組選択する出力選択
回路と、上記第１の選択信号が入力されると高レベルと
なり、上記第２の選択信号が入力されると低レベルとな
るようパルス幅変調信号を出力するパルス幅変調信号生
成回路とを設けるようにしたので、入力クロック信号と
同一周波数にて、任意のデューティを有し、任意の立ち
上がりエッジ位置を有するパルス幅変調信号を得ること
ができ、かつ安定に高時間分解能のパルス幅変調信号を
得ることができる効果がある。

【００５７】

【００５８】

【００５９】

【００６０】

【００６１】

【００６２】

【００６３】

【００６４】

【００６５】

【００６６】

【００６７】

【図面の簡単な説明】

【図１】この発明の一実施例によるパルス幅変調回路に
おける制御信号発生回路を示す構成図である。

【図２】この発明の一実施例によるパルス幅変調回路に
おける制御信号発生回路の回路内部の詳細な構成を示す
図である。

【図３】この発明の一実施例によるパルス幅変調回路を
示す構成図である。

【図４】この発明の一実施例によるパルス幅変調回路の
回路内部の詳細な構成を示す図である。

【図５】この発明の一実施例によるパルス幅変調回路の
動作波形の一例を示す図である。

【図６】従来の制御信号発生回路の一例であるＰＬＬ回
路を示す構成図である。

【図７】従来の制御信号発生回路の一例であるＰＷＭ回
路を示す構成図である。

【図８】従来の制御信号発生回路の一例であるアナログ
回路を示す構成図である。

【図９】図８の回路の動作波形を示す図である。

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平２−141121（ＪＰ，Ａ) 特開 平３−289813（ＪＰ，Ａ) 特開 平４−910（ＪＰ，Ａ) 特開 平２−296410（ＪＰ，Ａ) 特開 平４−192914（ＪＰ，Ａ)

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】 クロック信号発生回路と、クロック信号の位相を制御電圧に応じて遅延する遅延素
   子を直列に複数段接続し、上記クロック信号発生 回路で
   発生したクロック信号を初段の遅延素子に入力し、各段
   の遅延素子の出力を遅延信号としてそれぞれ取り出すよ
   うにした遅延回路と、 該遅延回路の最終段の遅延素子から出力される遅延信号
   と前記クロック信号発生回路から出力されるクロック信
   号との位相差を検出する位相差検出回路と、 該位相差検出回路から出力される位相差信号を上記位相
   差に応じた電圧に変換し、この電圧を制御電圧として上
   記遅延回路の各段の遅延素子にそれぞれ出力する位相差
   電圧変換回路と、外部制御信号に基づき、上記 遅延回路の各段の遅延素子
   から出力される各遅延信号から、それぞれ別個に２つの
   遅延信号を第１の選択信号，及び第２の選択信号として
   少なくとも１組選択する出力選択回路と、 上記第１の選択信号が入力されると高レベルとなり、上
   記第２の選択信号が入力されると低レベルとなるようパ
   ルス幅変調信号を出力するパルス幅変調信号生成回路と
   を備えたことを特徴とするパルス幅変調回路。