JPH09162728A - 位相比較器 - Google Patents
位相比較器Info
- Publication number
- JPH09162728A JPH09162728A JP8260815A JP26081596A JPH09162728A JP H09162728 A JPH09162728 A JP H09162728A JP 8260815 A JP8260815 A JP 8260815A JP 26081596 A JP26081596 A JP 26081596A JP H09162728 A JPH09162728 A JP H09162728A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- phase difference
- difference detection
- input
- phase
- Prior art date
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- Granted
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Measuring Phase Differences (AREA)
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】
【課題】 位相差の不感帯が小さく入出力特性が優れて
おり且つ低い電源電圧で安定動作可能な位相比較器を提
供する。 【解決手段】 基準クロック信号Ｆp 及び参照クロック
信号Ｆr の位相差を比較して、第１の位相差検出信号Ｐ
u 及び第２の位相差検出信号Ｐd を出力する。リセット
回路１１を２入力ＮＯＲ回路１１ａ及び３入力ＮＡＮＤ
回路１１ｂによって構成することにより、リセット回路
１１の遅延時間を適正化して位相比較器の入出力特性を
向上させることができる。しかも、位相比較器全体を３
入力以下の論理回路によって構成することができるの
で、従来よりも低い電源電圧で安定動作可能となる。
おり且つ低い電源電圧で安定動作可能な位相比較器を提
供する。 【解決手段】 基準クロック信号Ｆp 及び参照クロック
信号Ｆr の位相差を比較して、第１の位相差検出信号Ｐ
u 及び第２の位相差検出信号Ｐd を出力する。リセット
回路１１を２入力ＮＯＲ回路１１ａ及び３入力ＮＡＮＤ
回路１１ｂによって構成することにより、リセット回路
１１の遅延時間を適正化して位相比較器の入出力特性を
向上させることができる。しかも、位相比較器全体を３
入力以下の論理回路によって構成することができるの
で、従来よりも低い電源電圧で安定動作可能となる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路に
内蔵されるＰＬＬ回路等に用いられる位相比較器に関す
るものである。
内蔵されるＰＬＬ回路等に用いられる位相比較器に関す
るものである。
【０００２】
【従来の技術】半導体集積回路において、一つの半導体
基板上にフェーズ・ロック・ループ回路（以下ＰＬＬ回
路と称する）を組み込むことにより、半導体集積回路の
内部と外部とのクロックスキューの低減及び各回路に供
給するクロックの逓倍化を実現している。
基板上にフェーズ・ロック・ループ回路（以下ＰＬＬ回
路と称する）を組み込むことにより、半導体集積回路の
内部と外部とのクロックスキューの低減及び各回路に供
給するクロックの逓倍化を実現している。
【０００３】図７はＰＬＬ回路内蔵の半導体集積回路の
構成例を示すブロック図である。図７において、５０は
ＰＬＬ回路であり、位相比較器５１、ループフィルタ５
２、電圧制御発振器５３、及びプログラマブル分周器５
４により構成されている。６０はクロックバッファであ
り、電圧制御発振器５３から出力されるクロック信号を
半導体集積回路内の機能ブロックＡ６１及び機能ブロッ
クＢ６２に伝達する。機能ブロックＡ６１に伝達された
クロック信号はプログラマブル分周器５４にフィードバ
ックされ、プログラマブル分周器５４は位相比較対象の
参照クロック信号Ｆr を位相比較器５１に入力する。ま
た、外部の水晶発振器が発生した方形波を分周器で分周
することにより作られた基準クロック信号Ｆp も、位相
比較器５１に入力される。
構成例を示すブロック図である。図７において、５０は
ＰＬＬ回路であり、位相比較器５１、ループフィルタ５
２、電圧制御発振器５３、及びプログラマブル分周器５
４により構成されている。６０はクロックバッファであ
り、電圧制御発振器５３から出力されるクロック信号を
半導体集積回路内の機能ブロックＡ６１及び機能ブロッ
クＢ６２に伝達する。機能ブロックＡ６１に伝達された
クロック信号はプログラマブル分周器５４にフィードバ
ックされ、プログラマブル分周器５４は位相比較対象の
参照クロック信号Ｆr を位相比較器５１に入力する。ま
た、外部の水晶発振器が発生した方形波を分周器で分周
することにより作られた基準クロック信号Ｆp も、位相
比較器５１に入力される。
【０００４】図７に示すＰＬＬ回路内蔵の半導体集積回
路の動作について説明する。位相比較器５１に入力され
る基準クロック信号Ｆp の周波数をｆ1 とし、機能ブロ
ックＡ６１からプログラマブル分周器５４にフィードバ
ックされるクロック信号の周波数をｆ2 とする。電圧制
御発振器５３は、基準クロック信号Ｆp のＮ倍（Ｎは任
意の自然数）の周波数をもつクロック信号を出力する。
すなわち、電圧制御発振器５３からクロックバッファ６
０に出力されるクロック信号の周波数はｆ1 ×Ｎとな
る。プログラマブル分周器５４は、機能ブロックＡ６１
から出力されるクロック信号の周波数ｆ2 を１／Ｎに分
周し、参照クロック信号Ｆr として位相比較器５１に出
力する。
路の動作について説明する。位相比較器５１に入力され
る基準クロック信号Ｆp の周波数をｆ1 とし、機能ブロ
ックＡ６１からプログラマブル分周器５４にフィードバ
ックされるクロック信号の周波数をｆ2 とする。電圧制
御発振器５３は、基準クロック信号Ｆp のＮ倍（Ｎは任
意の自然数）の周波数をもつクロック信号を出力する。
すなわち、電圧制御発振器５３からクロックバッファ６
０に出力されるクロック信号の周波数はｆ1 ×Ｎとな
る。プログラマブル分周器５４は、機能ブロックＡ６１
から出力されるクロック信号の周波数ｆ2 を１／Ｎに分
周し、参照クロック信号Ｆr として位相比較器５１に出
力する。
【０００５】基準クロック信号Ｆp （周波数ｆ1 ）と参
照クロック信号Ｆr （周波数ｆ2 ／Ｎ）とに位相差のな
い場合は、電圧制御発振器５３はそのままの周波数（ｆ
1 ×Ｎ）で発振を続ける。基準クロック信号Ｆp と参照
クロック信号Ｆr との位相が異なる場合は、位相比較器
５１は２つの信号の位相差に応じた差信号電圧を出力す
る。この差信号電圧はループフィルタ５２により高周波
成分が取り除かれた後電圧制御発振器５３に入力され、
電圧制御発振器５３の発振周波数を制御する。ＰＬＬ回
路５０が正常に動作している限り、電圧制御発振器５３
から出力されるクロック信号の周波数はｆ1 ×Ｎで一定
に保たれる。これをＰＬＬ回路がロックした状態とい
う。
照クロック信号Ｆr （周波数ｆ2 ／Ｎ）とに位相差のな
い場合は、電圧制御発振器５３はそのままの周波数（ｆ
1 ×Ｎ）で発振を続ける。基準クロック信号Ｆp と参照
クロック信号Ｆr との位相が異なる場合は、位相比較器
５１は２つの信号の位相差に応じた差信号電圧を出力す
る。この差信号電圧はループフィルタ５２により高周波
成分が取り除かれた後電圧制御発振器５３に入力され、
電圧制御発振器５３の発振周波数を制御する。ＰＬＬ回
路５０が正常に動作している限り、電圧制御発振器５３
から出力されるクロック信号の周波数はｆ1 ×Ｎで一定
に保たれる。これをＰＬＬ回路がロックした状態とい
う。
【０００６】電圧制御発振器５３から出力されるクロッ
ク信号はクロックバッファ６０を介して各機能ブロック
に伝達される。すなわち、半導体集積回路は外部から供
給される基準クロック信号Ｆp のＮ倍の周波数を持つク
ロック信号によって動作することになる。また、外部か
ら入力される基準クロック信号Ｆp の遅延時間と参照ク
ロック信号Ｆr が位相比較器５１に入力されるまでの遅
延時間とを等しくすることにより、クロックスキューの
低減が実現される。
ク信号はクロックバッファ６０を介して各機能ブロック
に伝達される。すなわち、半導体集積回路は外部から供
給される基準クロック信号Ｆp のＮ倍の周波数を持つク
ロック信号によって動作することになる。また、外部か
ら入力される基準クロック信号Ｆp の遅延時間と参照ク
ロック信号Ｆr が位相比較器５１に入力されるまでの遅
延時間とを等しくすることにより、クロックスキューの
低減が実現される。
【０００７】従来の位相比較器は、入力される２つのパ
ルス信号の位相差を進み遅れ別に検出するディジタル位
相比較器とディジタル位相比較器の検出結果を基に出力
電圧を変化させるチャージポンプ回路とによって構成す
ることができる（例えば、平成６年７月１０日総合電子
出版社発行の「ＰＬＬ応用回路」第１３６〜１３９頁参
照）。
ルス信号の位相差を進み遅れ別に検出するディジタル位
相比較器とディジタル位相比較器の検出結果を基に出力
電圧を変化させるチャージポンプ回路とによって構成す
ることができる（例えば、平成６年７月１０日総合電子
出版社発行の「ＰＬＬ応用回路」第１３６〜１３９頁参
照）。
【０００８】図８は従来の位相比較器の構成を示す回路
図である。図８において、３０はディジタル位相比較
器、４０はチャージポンプ回路である。
図である。図８において、３０はディジタル位相比較
器、４０はチャージポンプ回路である。
【０００９】ディジタル位相比較器３０は、リセット回
路３１、第１のフリップ・フロップ３２、第２のフリッ
プ・フロップ３３、第１の３入力ＮＡＮＤ回路３４、第
２の３入力ＮＡＮＤ回路３５、第１のインバータ３６、
第１のＮＡＮＤ回路３７、第２のインバータ３８、及び
第２のＮＡＮＤ回路３９により構成される。
路３１、第１のフリップ・フロップ３２、第２のフリッ
プ・フロップ３３、第１の３入力ＮＡＮＤ回路３４、第
２の３入力ＮＡＮＤ回路３５、第１のインバータ３６、
第１のＮＡＮＤ回路３７、第２のインバータ３８、及び
第２のＮＡＮＤ回路３９により構成される。
【００１０】基準クロック信号Ｆp は第１のインバータ
３６を介して第１のＮＡＮＤ回路３７に入力される一
方、参照クロック信号Ｆr は第２のインバータ３８を介
して第２のＮＡＮＤ回路３９に入力される。第１のＮＡ
ＮＤ回路３７の出力信号は第１のフリップ・フロップ３
２及び第１の３入力ＮＡＮＤ回路３４に入力され、第２
のＮＡＮＤ回路３９の出力信号は第２のフリップ・フロ
ップ３３及び第２の３入力ＮＡＮＤ回路３５に入力され
る。第１のフリップ・フロップ３２の出力信号は第１の
３入力ＮＡＮＤ回路３４に入力され、第２のフリップ・
フロップ３３の出力信号は第２の３入力ＮＡＮＤ回路３
５に入力される。
３６を介して第１のＮＡＮＤ回路３７に入力される一
方、参照クロック信号Ｆr は第２のインバータ３８を介
して第２のＮＡＮＤ回路３９に入力される。第１のＮＡ
ＮＤ回路３７の出力信号は第１のフリップ・フロップ３
２及び第１の３入力ＮＡＮＤ回路３４に入力され、第２
のＮＡＮＤ回路３９の出力信号は第２のフリップ・フロ
ップ３３及び第２の３入力ＮＡＮＤ回路３５に入力され
る。第１のフリップ・フロップ３２の出力信号は第１の
３入力ＮＡＮＤ回路３４に入力され、第２のフリップ・
フロップ３３の出力信号は第２の３入力ＮＡＮＤ回路３
５に入力される。
【００１１】リセット回路３１は、第１のフリップ・フ
ロップ３２及び第２のフリップ・フロップ３３の出力信
号と第１のＮＡＮＤ回路３７及び第２のＮＡＮＤ回路３
９の出力信号とを入力とする４入力ＮＡＮＤ回路３１ａ
からなり、この出力信号は第１のフリップ・フロップ３
２及び第２のフリップ・フロップ３３にリセット信号と
して入力されると共に第１の３入力ＮＡＮＤ回路３４及
び第２の３入力ＮＡＮＤ回路３５に入力される。
ロップ３２及び第２のフリップ・フロップ３３の出力信
号と第１のＮＡＮＤ回路３７及び第２のＮＡＮＤ回路３
９の出力信号とを入力とする４入力ＮＡＮＤ回路３１ａ
からなり、この出力信号は第１のフリップ・フロップ３
２及び第２のフリップ・フロップ３３にリセット信号と
して入力されると共に第１の３入力ＮＡＮＤ回路３４及
び第２の３入力ＮＡＮＤ回路３５に入力される。
【００１２】第１の３入力ＮＡＮＤ回路３４からは、通
常は“Ｈ”であり、基準クロック信号Ｆp の位相が参照
クロック信号Ｆr より進んでいる間“Ｌ”となる第１の
位相差検出信号Ｐu が出力される。第２の３入力ＮＡＮ
Ｄ回路３５からは、通常は“Ｈ”であり、基準クロック
信号Ｆp の位相が参照クロック信号Ｆr より遅れている
間“Ｌ”となる第２の位相差検出信号Ｐd が出力され
る。
常は“Ｈ”であり、基準クロック信号Ｆp の位相が参照
クロック信号Ｆr より進んでいる間“Ｌ”となる第１の
位相差検出信号Ｐu が出力される。第２の３入力ＮＡＮ
Ｄ回路３５からは、通常は“Ｈ”であり、基準クロック
信号Ｆp の位相が参照クロック信号Ｆr より遅れている
間“Ｌ”となる第２の位相差検出信号Ｐd が出力され
る。
【００１３】チャージポンプ回路４０は、Ｐ型ＭＯＳト
ランジスタ４１、Ｎ型ＭＯＳトランジスタ４２及びイン
バータ４３により構成される。Ｐ型ＭＯＳトランジスタ
４１のソースは電源に接続されており、ドレインはＮ型
ＭＯＳトランジスタ４２のソースと接続されている。ま
た、Ｎ型ＭＯＳトランジスタ４２のドレインは接地され
ている。Ｐ型ＭＯＳトランジスタ４１のゲートには第１
の３入力ＮＡＮＤ回路３４から出力される第１の位相差
検出信号Ｐu が入力される一方、Ｎ型ＭＯＳトランジス
タ４２のゲートには第２の３入力ＮＡＮＤ回路３５から
出力される第２の位相差検出信号Ｐd がインバータ４３
により反転されて入力される。Ｐ型ＭＯＳトランジスタ
４１のドレイン（Ｎ型ＭＯＳトランジスタ４２のソー
ス）が、出力端子ＯＵＴに接続されている。
ランジスタ４１、Ｎ型ＭＯＳトランジスタ４２及びイン
バータ４３により構成される。Ｐ型ＭＯＳトランジスタ
４１のソースは電源に接続されており、ドレインはＮ型
ＭＯＳトランジスタ４２のソースと接続されている。ま
た、Ｎ型ＭＯＳトランジスタ４２のドレインは接地され
ている。Ｐ型ＭＯＳトランジスタ４１のゲートには第１
の３入力ＮＡＮＤ回路３４から出力される第１の位相差
検出信号Ｐu が入力される一方、Ｎ型ＭＯＳトランジス
タ４２のゲートには第２の３入力ＮＡＮＤ回路３５から
出力される第２の位相差検出信号Ｐd がインバータ４３
により反転されて入力される。Ｐ型ＭＯＳトランジスタ
４１のドレイン（Ｎ型ＭＯＳトランジスタ４２のソー
ス）が、出力端子ＯＵＴに接続されている。
【００１４】第１の位相差検出信号Ｐu が“Ｌ”のと
き、Ｐ型ＭＯＳトランジスタ４１が導通状態となるので
Ｐ型ＭＯＳトランジスタ４１のドレインの電位（出力端
子ＯＵＴの電位）は上昇する。また、第２の位相差検出
信号Ｐd が“Ｌ”のとき、インバータ４３の出力信号が
“Ｈ”となりＮ型ＭＯＳトランジスタ４２が導通状態と
なるのでＮ型ＭＯＳトランジスタ４２のソースの電位
（出力端子ＯＵＴの電位）は低下する。すなわち、出力
端子ＯＵＴの電位は、基準クロック信号Ｆp の位相が参
照クロック信号Ｆr よりも進んでいるときは上昇し遅れ
ているときは低下することになる。したがって、この位
相比較器の出力電圧によって、図７における電圧制御発
振器５３の発振周波数を制御することができる。
き、Ｐ型ＭＯＳトランジスタ４１が導通状態となるので
Ｐ型ＭＯＳトランジスタ４１のドレインの電位（出力端
子ＯＵＴの電位）は上昇する。また、第２の位相差検出
信号Ｐd が“Ｌ”のとき、インバータ４３の出力信号が
“Ｈ”となりＮ型ＭＯＳトランジスタ４２が導通状態と
なるのでＮ型ＭＯＳトランジスタ４２のソースの電位
（出力端子ＯＵＴの電位）は低下する。すなわち、出力
端子ＯＵＴの電位は、基準クロック信号Ｆp の位相が参
照クロック信号Ｆr よりも進んでいるときは上昇し遅れ
ているときは低下することになる。したがって、この位
相比較器の出力電圧によって、図７における電圧制御発
振器５３の発振周波数を制御することができる。
【００１５】
【発明が解決しようとする課題】しかしながら、従来の
位相比較器には以下のような問題がある。
位相比較器には以下のような問題がある。
【００１６】図９は位相比較器の入出力特性を示すグラ
フである。位相比較器では、図９（ａ）に示すように、
入力される２つの信号の位相差と出力される電圧との関
係には線形性があることが望ましい。ところが実際に
は、図９（ｂ）に示すように微小な位相差を検出するこ
とができず位相差の不感帯が存在したり、図９（ｃ）に
示すように感度が高すぎるために不連続点が存在する場
合がある。
フである。位相比較器では、図９（ａ）に示すように、
入力される２つの信号の位相差と出力される電圧との関
係には線形性があることが望ましい。ところが実際に
は、図９（ｂ）に示すように微小な位相差を検出するこ
とができず位相差の不感帯が存在したり、図９（ｃ）に
示すように感度が高すぎるために不連続点が存在する場
合がある。
【００１７】位相比較器の入出力特性には、リセット回
路における遅延時間の長さが大きな影響を及ぼすことが
すでにわかっている。言い換えると、位相比較器の入出
力特性を改善するためには、リセット回路における遅延
時間の適正化が必要となる。ところが図８に示す従来の
位相比較器では、リセット回路３１が１つの４入力ＮＡ
ＮＤ回路３１ａにより構成されているため遅延時間が適
正値よりも短くなり、図９（ｂ）のような入出力特性を
示してしまう。
路における遅延時間の長さが大きな影響を及ぼすことが
すでにわかっている。言い換えると、位相比較器の入出
力特性を改善するためには、リセット回路における遅延
時間の適正化が必要となる。ところが図８に示す従来の
位相比較器では、リセット回路３１が１つの４入力ＮＡ
ＮＤ回路３１ａにより構成されているため遅延時間が適
正値よりも短くなり、図９（ｂ）のような入出力特性を
示してしまう。
【００１８】リセット回路の遅延時間を適正化するため
にすでに様々な改良がなされている。例えば、特開昭６
３−１１９３１８に開示された発明によると、４入力Ｎ
ＡＮＤ回路を構成するトランジスタのチャネル幅を狭く
することによりリセット信号の出力を遅延させている。
また、米国特許第３６１０９５４に開示された発明によ
ると、リセット信号の出力を遅延させる手段としてコン
デンサを複数個使用している。しかし、前者の場合、ト
ランジスタのゲート幅がμｍ以下になった昨今では、チ
ャネル幅のばらつき等による歩留まりの悪化は必至であ
る。また、後者の場合、位相比較器の回路規模が大きく
なってしまうという問題がある。
にすでに様々な改良がなされている。例えば、特開昭６
３−１１９３１８に開示された発明によると、４入力Ｎ
ＡＮＤ回路を構成するトランジスタのチャネル幅を狭く
することによりリセット信号の出力を遅延させている。
また、米国特許第３６１０９５４に開示された発明によ
ると、リセット信号の出力を遅延させる手段としてコン
デンサを複数個使用している。しかし、前者の場合、ト
ランジスタのゲート幅がμｍ以下になった昨今では、チ
ャネル幅のばらつき等による歩留まりの悪化は必至であ
る。また、後者の場合、位相比較器の回路規模が大きく
なってしまうという問題がある。
【００１９】また、従来の位相比較器ではリセット信号
を生成するために４入力ＮＡＮＤ回路を使用しているた
め、低い電源電圧によって安定動作させることが困難で
あるという問題があった。例えば、電流源となるＮＭＯ
Ｓのしきい値電圧を０．７Ｖとすると、４入力ＮＡＮＤ
回路を安定動作させるためには電源電圧は（０．７＋
Δ）×４＝（２．８＋４Δ）Ｖ以上必要となる（Δは微
小値）。これ以下の電源電圧ではＮＭＯＳは非飽和領域
にあり抵抗成分となるので、リセット回路の遅延時間が
非常に大きくなってしまう。このため、電源電圧が低い
とき、図９（ｃ）のような入出力特性を示してしまう。
を生成するために４入力ＮＡＮＤ回路を使用しているた
め、低い電源電圧によって安定動作させることが困難で
あるという問題があった。例えば、電流源となるＮＭＯ
Ｓのしきい値電圧を０．７Ｖとすると、４入力ＮＡＮＤ
回路を安定動作させるためには電源電圧は（０．７＋
Δ）×４＝（２．８＋４Δ）Ｖ以上必要となる（Δは微
小値）。これ以下の電源電圧ではＮＭＯＳは非飽和領域
にあり抵抗成分となるので、リセット回路の遅延時間が
非常に大きくなってしまう。このため、電源電圧が低い
とき、図９（ｃ）のような入出力特性を示してしまう。
【００２０】また、チャージポンプ回路にも入出力特性
を悪化させる要因がある。図１０は基準クロック信号Ｆ
p の位相が参照クロック信号Ｆr よりもわずかに遅れた
ときの、インバータ４３の入出力電圧を示すグラフであ
る。図１０に示すように、インバータ４３の入力電圧Ａ
は、参照クロック信号Ｆr が立ち上がってから基準クロ
ック信号Ｆp が立ち上がるまでの間低下するが、２つの
信号の位相差がごくわずかであるためインバータ４３の
しきい値電圧Ｖthに達する前に再び上昇する。このと
き、インバータ４３の出力電圧Ｂは０Ｖのままであるの
で、入力される２つの信号に位相差があるにもかかわら
ず位相比較器の出力電圧は変化しない。すなわち、微小
な位相差を検出できないことになる。しかも、基準クロ
ック信号Ｆp の位相が参照クロック信号Ｆr よりも進ん
だときにはこのような問題は生じないので、位相の進み
遅れによって検出精度が異なることになり好ましくな
い。
を悪化させる要因がある。図１０は基準クロック信号Ｆ
p の位相が参照クロック信号Ｆr よりもわずかに遅れた
ときの、インバータ４３の入出力電圧を示すグラフであ
る。図１０に示すように、インバータ４３の入力電圧Ａ
は、参照クロック信号Ｆr が立ち上がってから基準クロ
ック信号Ｆp が立ち上がるまでの間低下するが、２つの
信号の位相差がごくわずかであるためインバータ４３の
しきい値電圧Ｖthに達する前に再び上昇する。このと
き、インバータ４３の出力電圧Ｂは０Ｖのままであるの
で、入力される２つの信号に位相差があるにもかかわら
ず位相比較器の出力電圧は変化しない。すなわち、微小
な位相差を検出できないことになる。しかも、基準クロ
ック信号Ｆp の位相が参照クロック信号Ｆr よりも進ん
だときにはこのような問題は生じないので、位相の進み
遅れによって検出精度が異なることになり好ましくな
い。
【００２１】前記の問題に鑑み、本発明は、位相差の不
感帯が小さく入出力特性が優れており且つ低い電源電圧
でも安定動作可能な位相比較器を提供することを目的と
する。
感帯が小さく入出力特性が優れており且つ低い電源電圧
でも安定動作可能な位相比較器を提供することを目的と
する。
【００２２】
【課題を解決するための手段】前記の目的を達成するた
め、本発明は、複数の論理ゲートを接続してリセット回
路を構成することによりその遅延時間を適正化すると共
に、前記複数の論理ゲートの入力数がいずれも３以下で
あることにより従来より低い電源電圧で安定動作可能に
するものである。
め、本発明は、複数の論理ゲートを接続してリセット回
路を構成することによりその遅延時間を適正化すると共
に、前記複数の論理ゲートの入力数がいずれも３以下で
あることにより従来より低い電源電圧で安定動作可能に
するものである。
【００２３】また、本発明は、２つの制御端子に位相差
検出信号とその反転信号とがそれぞれ入力される相補型
の伝送ゲートをチャージポンプ回路に用いることによ
り、微小な位相差の検出を可能にすると共に位相の進み
及び遅れの検出精度を同等にするものである。
検出信号とその反転信号とがそれぞれ入力される相補型
の伝送ゲートをチャージポンプ回路に用いることによ
り、微小な位相差の検出を可能にすると共に位相の進み
及び遅れの検出精度を同等にするものである。
【００２４】具体的に請求項１の発明が講じた解決手段
は、外部から入力される第１のパルス信号を入力とし第
１の状態信号を出力する第１の状態保持回路と、外部か
ら入力される第２のパルス信号を入力とし第２の状態信
号を出力する第２の状態保持回路と、前記第１及び第２
のパルス信号並びに前記第１及び第２の状態信号を基に
してリセット信号を生成し、生成したリセット信号を前
記第１及び第２の状態保持回路に出力するリセット回路
と、前記第１のパルス信号、第１の状態信号及びリセッ
ト信号を入力とし、前記第１のパルス信号の位相が前記
第２のパルス信号の位相よりも進んでいることを示す第
１の位相差検出信号を出力する第１の位相差検出回路
と、前記第２のパルス信号、第２の状態信号及びリセッ
ト信号を入力とし、前記第１のパルス信号の位相が前記
第２のパルス信号の位相よりも遅れていることを示す第
２の位相差検出信号を出力する第２の位相差検出回路と
を備えた位相比較器において、前記リセット回路は、入
力数が３以下である複数段の論理ゲートによって構成さ
れているものとする。
は、外部から入力される第１のパルス信号を入力とし第
１の状態信号を出力する第１の状態保持回路と、外部か
ら入力される第２のパルス信号を入力とし第２の状態信
号を出力する第２の状態保持回路と、前記第１及び第２
のパルス信号並びに前記第１及び第２の状態信号を基に
してリセット信号を生成し、生成したリセット信号を前
記第１及び第２の状態保持回路に出力するリセット回路
と、前記第１のパルス信号、第１の状態信号及びリセッ
ト信号を入力とし、前記第１のパルス信号の位相が前記
第２のパルス信号の位相よりも進んでいることを示す第
１の位相差検出信号を出力する第１の位相差検出回路
と、前記第２のパルス信号、第２の状態信号及びリセッ
ト信号を入力とし、前記第１のパルス信号の位相が前記
第２のパルス信号の位相よりも遅れていることを示す第
２の位相差検出信号を出力する第２の位相差検出回路と
を備えた位相比較器において、前記リセット回路は、入
力数が３以下である複数段の論理ゲートによって構成さ
れているものとする。
【００２５】請求項１の発明によると、リセット信号を
生成し出力するリセット回路が複数の論理ゲートによっ
て実現されているので、位相比較器の入出力特性を決定
するリセット回路の遅延時間が適正化される。また、従
来は１つの４入力ＮＡＮＤ回路によって実現されていた
リセット回路の論理を３入力以下の論理ゲートによって
実現しているので、安定動作するのに最低限必要な電源
電圧が従来よりも低くなる。
生成し出力するリセット回路が複数の論理ゲートによっ
て実現されているので、位相比較器の入出力特性を決定
するリセット回路の遅延時間が適正化される。また、従
来は１つの４入力ＮＡＮＤ回路によって実現されていた
リセット回路の論理を３入力以下の論理ゲートによって
実現しているので、安定動作するのに最低限必要な電源
電圧が従来よりも低くなる。
【００２６】そして、請求項２の発明では、前記請求項
１の位相比較器におけるリセット回路は、前記第１及び
第２の状態保持回路の出力信号を入力とする第１の論理
ゲートと、前記第１の論理ゲートの出力信号並びに前記
第１及び第２のパルス信号を入力とし、前記リセット信
号を出力する第２の論理ゲートとを備えているものとす
る。
１の位相比較器におけるリセット回路は、前記第１及び
第２の状態保持回路の出力信号を入力とする第１の論理
ゲートと、前記第１の論理ゲートの出力信号並びに前記
第１及び第２のパルス信号を入力とし、前記リセット信
号を出力する第２の論理ゲートとを備えているものとす
る。
【００２７】さらに、請求項３の発明では、前記請求項
１の位相比較器におけるリセット回路は、前記第１の状
態信号の反転信号及び前記第２の状態信号の反転信号を
入力とする２入力ＮＯＲ回路と、前記２入力ＮＯＲ回路
の出力信号と前記第１及び第２のパルス信号とを入力と
し、前記リセット信号を出力する３入力ＮＡＮＤ回路と
を備えているものとする。
１の位相比較器におけるリセット回路は、前記第１の状
態信号の反転信号及び前記第２の状態信号の反転信号を
入力とする２入力ＮＯＲ回路と、前記２入力ＮＯＲ回路
の出力信号と前記第１及び第２のパルス信号とを入力と
し、前記リセット信号を出力する３入力ＮＡＮＤ回路と
を備えているものとする。
【００２８】また、請求項４の発明では、前記請求項１
の位相比較器において、前記第１及び第２の位相差検出
信号を入力とし、前記第１及び第２のパルス信号の位相
の進み遅れを示す電圧を出力するチャージポンプ回路を
備えているものとする。
の位相比較器において、前記第１及び第２の位相差検出
信号を入力とし、前記第１及び第２のパルス信号の位相
の進み遅れを示す電圧を出力するチャージポンプ回路を
備えているものとする。
【００２９】そして、請求項５の発明では、前記請求項
４の位相比較器におけるチャージポンプ回路は、一の端
子が電源に接続され、かつ一の制御端子に前記第１の位
相差検出信号が入力されると共に他の制御端子に前記第
１の位相差検出信号の反転信号が入力される相補型の第
１の伝送ゲートと、一の端子が前記第１の伝送ゲートの
他の端子に接続されていると共に他の端子が接地され、
かつ一の制御端子に前記第２の位相差検出信号が入力さ
れると共に他の制御端子に前記第２の位相差検出信号の
反転信号が入力される相補型の第２の伝送ゲートとを備
え、前記第１の伝送ゲートの他の端子と前記第２の伝送
ゲートの一の端子との接続点の電圧を出力とするものと
する。
４の位相比較器におけるチャージポンプ回路は、一の端
子が電源に接続され、かつ一の制御端子に前記第１の位
相差検出信号が入力されると共に他の制御端子に前記第
１の位相差検出信号の反転信号が入力される相補型の第
１の伝送ゲートと、一の端子が前記第１の伝送ゲートの
他の端子に接続されていると共に他の端子が接地され、
かつ一の制御端子に前記第２の位相差検出信号が入力さ
れると共に他の制御端子に前記第２の位相差検出信号の
反転信号が入力される相補型の第２の伝送ゲートとを備
え、前記第１の伝送ゲートの他の端子と前記第２の伝送
ゲートの一の端子との接続点の電圧を出力とするものと
する。
【００３０】請求項５の発明によると、第１のパルス信
号の位相が第２のパルス信号よりも進んでいるときは、
第１の位相差検出信号及びその反転信号によって相補型
の第１の伝送ゲートが導通状態となりチャージポンプ回
路の出力電圧は上昇する。また、第１のパルス信号の位
相が第２のパルス信号よりも遅れているときは、第２の
位相差検出信号及びその反転信号によって相補型の第２
の伝送ゲートが導通状態となりチャージポンプ回路の出
力電圧は低下する。各伝送ゲートは位相差検出信号及び
その反転信号により制御されるので、位相差がわずかで
あり第１及び第２の位相差検出信号の変化が少なくて
も、チャージポンプ回路の出力電圧は変化する。また、
入力される第１のパルス信号及び第２のパルス信号の位
相の進み遅れを同等に検出することができる。
号の位相が第２のパルス信号よりも進んでいるときは、
第１の位相差検出信号及びその反転信号によって相補型
の第１の伝送ゲートが導通状態となりチャージポンプ回
路の出力電圧は上昇する。また、第１のパルス信号の位
相が第２のパルス信号よりも遅れているときは、第２の
位相差検出信号及びその反転信号によって相補型の第２
の伝送ゲートが導通状態となりチャージポンプ回路の出
力電圧は低下する。各伝送ゲートは位相差検出信号及び
その反転信号により制御されるので、位相差がわずかで
あり第１及び第２の位相差検出信号の変化が少なくて
も、チャージポンプ回路の出力電圧は変化する。また、
入力される第１のパルス信号及び第２のパルス信号の位
相の進み遅れを同等に検出することができる。
【００３１】さらに、請求項６の発明では、前記請求項
５の位相比較器におけるチャージポンプ回路は、前記第
１の位相差検出信号が前記第１の位相差検出回路から出
力されてから前記第１の伝送ゲートの一の制御端子に入
力されるまでに要する時間が、前記第１の位相差検出信
号が前記第１の位相差検出回路から出力されてから反転
されて前記第１の伝送ゲートの他の制御端子に入力され
るまでに要する時間と等しくなるよう、前記第１の位相
差検出回路と前記第１の伝送ゲートの一の制御端子との
間に設けられた第１の遅延時間調整手段と、前記第２の
位相差検出信号が前記第２の位相差検出回路から出力さ
れてから前記第２の伝送ゲートの一の制御端子に入力さ
れるまでに要する時間が、前記第２の位相差検出信号が
前記第２の位相差検出回路から出力されてから反転され
て前記第２の伝送ゲートの他の制御端子に入力されるま
でに要する時間と等しくなるよう、前記第２の位相差検
出回路と前記第２の伝送ゲートの一の制御端子との間に
設けられた第２の遅延時間調整手段とを備えているもの
とする。
５の位相比較器におけるチャージポンプ回路は、前記第
１の位相差検出信号が前記第１の位相差検出回路から出
力されてから前記第１の伝送ゲートの一の制御端子に入
力されるまでに要する時間が、前記第１の位相差検出信
号が前記第１の位相差検出回路から出力されてから反転
されて前記第１の伝送ゲートの他の制御端子に入力され
るまでに要する時間と等しくなるよう、前記第１の位相
差検出回路と前記第１の伝送ゲートの一の制御端子との
間に設けられた第１の遅延時間調整手段と、前記第２の
位相差検出信号が前記第２の位相差検出回路から出力さ
れてから前記第２の伝送ゲートの一の制御端子に入力さ
れるまでに要する時間が、前記第２の位相差検出信号が
前記第２の位相差検出回路から出力されてから反転され
て前記第２の伝送ゲートの他の制御端子に入力されるま
でに要する時間と等しくなるよう、前記第２の位相差検
出回路と前記第２の伝送ゲートの一の制御端子との間に
設けられた第２の遅延時間調整手段とを備えているもの
とする。
【００３２】請求項６の発明によると、伝送ゲートの一
の制御端子に入力される位相差検出信号が変化するタイ
ミングと伝送ゲートの他の制御端子に入力される位相差
検出信号の反転信号が変化するタイミングとが一致する
ので、チャージポンプ回路が駆動されるときに発生する
出力電圧のリップルを防止することができる。
の制御端子に入力される位相差検出信号が変化するタイ
ミングと伝送ゲートの他の制御端子に入力される位相差
検出信号の反転信号が変化するタイミングとが一致する
ので、チャージポンプ回路が駆動されるときに発生する
出力電圧のリップルを防止することができる。
【００３３】また、請求項７の発明が講じた解決手段
は、位相比較器として、各々外部から入力される第１の
パルス信号と第２のパルス信号との位相を比較し、前記
第１のパルス信号の位相が前記第２のパルス信号の位相
よりも進んでいることを示す第１の位相差検出信号及び
前記第１のパルス信号の位相が前記第２のパルス信号の
位相よりも遅れていることを示す第２の位相差検出信号
を出力するディジタル位相比較器と、前記第１及び第２
の位相差検出信号を入力とし、前記第１及び第２のパル
ス信号の位相の進み遅れを示す電圧を出力するチャージ
ポンプ回路を備え、前記チャージポンプ回路は、一の端
子が電源に接続され、かつ一の制御端子に前記第１の位
相差検出信号が入力されると共に他の制御端子に前記第
１の位相差検出信号の反転信号が入力される相補型の第
１の伝送ゲートと、一の端子が前記第１の伝送ゲートの
他の端子に接続されていると共に他の端子が接地され、
かつ一の制御端子に前記第２の位相差検出信号が入力さ
れると共に他の制御端子に前記第２の位相差検出信号の
反転信号が入力される相補型の第２の伝送ゲートとを備
え、前記第１の伝送ゲートの他の端子と前記第２の伝送
ゲートの一の端子との接続点の電圧を出力とするもので
あるものとする。
は、位相比較器として、各々外部から入力される第１の
パルス信号と第２のパルス信号との位相を比較し、前記
第１のパルス信号の位相が前記第２のパルス信号の位相
よりも進んでいることを示す第１の位相差検出信号及び
前記第１のパルス信号の位相が前記第２のパルス信号の
位相よりも遅れていることを示す第２の位相差検出信号
を出力するディジタル位相比較器と、前記第１及び第２
の位相差検出信号を入力とし、前記第１及び第２のパル
ス信号の位相の進み遅れを示す電圧を出力するチャージ
ポンプ回路を備え、前記チャージポンプ回路は、一の端
子が電源に接続され、かつ一の制御端子に前記第１の位
相差検出信号が入力されると共に他の制御端子に前記第
１の位相差検出信号の反転信号が入力される相補型の第
１の伝送ゲートと、一の端子が前記第１の伝送ゲートの
他の端子に接続されていると共に他の端子が接地され、
かつ一の制御端子に前記第２の位相差検出信号が入力さ
れると共に他の制御端子に前記第２の位相差検出信号の
反転信号が入力される相補型の第２の伝送ゲートとを備
え、前記第１の伝送ゲートの他の端子と前記第２の伝送
ゲートの一の端子との接続点の電圧を出力とするもので
あるものとする。
【００３４】請求項７の発明により、第１のパルス信号
の位相が第２のパルス信号よりも進んでいるときは第１
の位相差検出信号及びその反転信号によって相補型の第
１の伝送ゲートが導通状態となり、チャージポンプ回路
の出力電圧は上昇する。また、第１のパルス信号の位相
が記第２のパルス信号よりも遅れているときは第２の位
相差検出信号及びその反転信号によって相補型の第２の
伝送ゲートが導通状態となり、チャージポンプ回路の出
力電圧は低下する。各伝送ゲートは位相差検出信号及び
その反転信号により制御されるので、位相差がわずかで
あり位相差検出信号の変化が少なくてもチャージポンプ
回路の出力電圧は変化する。また、入力される第１のパ
ルス信号及び第２のパルス信号の位相の進み遅れを同等
に検出することができる。
の位相が第２のパルス信号よりも進んでいるときは第１
の位相差検出信号及びその反転信号によって相補型の第
１の伝送ゲートが導通状態となり、チャージポンプ回路
の出力電圧は上昇する。また、第１のパルス信号の位相
が記第２のパルス信号よりも遅れているときは第２の位
相差検出信号及びその反転信号によって相補型の第２の
伝送ゲートが導通状態となり、チャージポンプ回路の出
力電圧は低下する。各伝送ゲートは位相差検出信号及び
その反転信号により制御されるので、位相差がわずかで
あり位相差検出信号の変化が少なくてもチャージポンプ
回路の出力電圧は変化する。また、入力される第１のパ
ルス信号及び第２のパルス信号の位相の進み遅れを同等
に検出することができる。
【００３５】そして、請求項８の発明では、前記請求項
７の位相比較器におけるチャージポンプ回路は、前記第
１の位相差検出信号が前記第１の位相差検出回路から出
力されてから前記第１の伝送ゲートの一の制御端子に入
力されるまでに要する時間が、前記第１の位相差検出信
号が前記第１の位相差検出回路から出力されてから反転
されて前記第１の伝送ゲートの他の制御端子に入力され
るまでに要する時間と等しくなるよう、前記第１の位相
差検出回路と前記第１の伝送ゲートの一の制御端子との
間に設けられた第１の遅延時間調整手段と、前記第２の
位相差検出信号が前記第２の位相差検出回路から出力さ
れてから前記第２の伝送ゲートの一の制御端子に入力さ
れるまでに要する時間が、前記第２の位相差検出信号が
前記第２の位相差検出回路から出力されてから反転され
て前記第２の伝送ゲートの他の制御端子に入力されるま
でに要する時間と等しくなるよう、前記第２の位相差検
出回路と前記第２の伝送ゲートの一の制御端子との間に
設けられた第２の遅延時間調整手段とを備えているもの
とする。
７の位相比較器におけるチャージポンプ回路は、前記第
１の位相差検出信号が前記第１の位相差検出回路から出
力されてから前記第１の伝送ゲートの一の制御端子に入
力されるまでに要する時間が、前記第１の位相差検出信
号が前記第１の位相差検出回路から出力されてから反転
されて前記第１の伝送ゲートの他の制御端子に入力され
るまでに要する時間と等しくなるよう、前記第１の位相
差検出回路と前記第１の伝送ゲートの一の制御端子との
間に設けられた第１の遅延時間調整手段と、前記第２の
位相差検出信号が前記第２の位相差検出回路から出力さ
れてから前記第２の伝送ゲートの一の制御端子に入力さ
れるまでに要する時間が、前記第２の位相差検出信号が
前記第２の位相差検出回路から出力されてから反転され
て前記第２の伝送ゲートの他の制御端子に入力されるま
でに要する時間と等しくなるよう、前記第２の位相差検
出回路と前記第２の伝送ゲートの一の制御端子との間に
設けられた第２の遅延時間調整手段とを備えているもの
とする。
【００３６】請求項８の発明によると、伝送ゲートの一
の制御端子に入力される位相差検出信号が変化するタイ
ミングと伝送ゲートの他の制御端子に入力される位相差
検出信号の反転信号が変化するタイミングとが一致する
ので、チャージポンプ回路が駆動されるときに発生する
出力電圧のリップルを防止することができる。
の制御端子に入力される位相差検出信号が変化するタイ
ミングと伝送ゲートの他の制御端子に入力される位相差
検出信号の反転信号が変化するタイミングとが一致する
ので、チャージポンプ回路が駆動されるときに発生する
出力電圧のリップルを防止することができる。
【００３７】
【発明の実施の形態】本発明の一実施形態に係る位相比
較器について、図面を参照しながら説明する。
較器について、図面を参照しながら説明する。
【００３８】図１は、本実施形態に係る位相比較器を構
成するディジタル位相比較器を示す回路図である。図１
に示すように、ディジタル位相比較器は、リセット回路
１１、第１の状態保持回路としての第１のフリップ・フ
ロップ１２、第２の状態保持回路としての第２のフリッ
プ・フロップ１３、第１の位相差検出回路としての第１
の３入力ＮＡＮＤ回路１４、第２の位相差検出回路とし
ての第２の３入力ＮＡＮＤ回路１５、第１のインバータ
１６、第１のＮＡＮＤ回路１７、第２のインバータ１
８、及び第２のＮＡＮＤ回路１９により構成される。従
来のディジタル位相比較器と異なるのは、リセット回路
１１が２入力ＮＯＲ回路１１ａ及び３入力ＮＡＮＤ回路
１１ｂにより構成されている点である。
成するディジタル位相比較器を示す回路図である。図１
に示すように、ディジタル位相比較器は、リセット回路
１１、第１の状態保持回路としての第１のフリップ・フ
ロップ１２、第２の状態保持回路としての第２のフリッ
プ・フロップ１３、第１の位相差検出回路としての第１
の３入力ＮＡＮＤ回路１４、第２の位相差検出回路とし
ての第２の３入力ＮＡＮＤ回路１５、第１のインバータ
１６、第１のＮＡＮＤ回路１７、第２のインバータ１
８、及び第２のＮＡＮＤ回路１９により構成される。従
来のディジタル位相比較器と異なるのは、リセット回路
１１が２入力ＮＯＲ回路１１ａ及び３入力ＮＡＮＤ回路
１１ｂにより構成されている点である。
【００３９】第１のパルス信号としての基準クロック信
号Ｆp は第１のインバータ１６を介して第１のＮＡＮＤ
回路１７に入力される一方、第２のパルス信号としての
参照クロック信号Ｆr は第２のインバータ１８を介して
第２のＮＡＮＤ回路１９に入力される。第１のＮＡＮＤ
回路１７の出力信号（基準クロック信号Ｆp と実質上同
一である）は第１のフリップ・フロップ１２及び第１の
３入力ＮＡＮＤ回路１４に入力される一方、第２のＮＡ
ＮＤ回路１９の出力信号（参照クロック信号Ｆr と実質
上同一である）は第２のフリップ・フロップ１３及び第
２の３入力ＮＡＮＤ回路１５に入力される。第１のフリ
ップ・フロップ１２の出力信号Ｓ1 （第１の状態信号）
は第１の３入力ＮＡＮＤ回路１４に入力される一方、第
２のフリップ・フロップ１３の出力信号Ｓ2 （第２の状
態信号）は第２の３入力ＮＡＮＤ回路１５に入力され
る。リセット回路１１は、第１のフリップ・フロップ１
２及び第２のフリップ・フロップ１３の反転出力信号／
Ｓ1 ，／Ｓ2 を入力とする２入力ＮＯＲ回路１１ａと、
２入力ＮＯＲ回路１１ａの出力信号と第１のＮＡＮＤ回
路１７及び第２のＮＡＮＤ回路１９の出力信号とを入力
とする３入力ＮＡＮＤ回路１１ｂとからなり、この出力
信号Ｓr は第１のフリップ・フロップ１２及び第２のフ
リップ・フロップ１３にリセット信号として入力される
と共に第１の３入力ＮＡＮＤ回路１４及び第２の３入力
ＮＡＮＤ回路１５に入力される。
号Ｆp は第１のインバータ１６を介して第１のＮＡＮＤ
回路１７に入力される一方、第２のパルス信号としての
参照クロック信号Ｆr は第２のインバータ１８を介して
第２のＮＡＮＤ回路１９に入力される。第１のＮＡＮＤ
回路１７の出力信号（基準クロック信号Ｆp と実質上同
一である）は第１のフリップ・フロップ１２及び第１の
３入力ＮＡＮＤ回路１４に入力される一方、第２のＮＡ
ＮＤ回路１９の出力信号（参照クロック信号Ｆr と実質
上同一である）は第２のフリップ・フロップ１３及び第
２の３入力ＮＡＮＤ回路１５に入力される。第１のフリ
ップ・フロップ１２の出力信号Ｓ1 （第１の状態信号）
は第１の３入力ＮＡＮＤ回路１４に入力される一方、第
２のフリップ・フロップ１３の出力信号Ｓ2 （第２の状
態信号）は第２の３入力ＮＡＮＤ回路１５に入力され
る。リセット回路１１は、第１のフリップ・フロップ１
２及び第２のフリップ・フロップ１３の反転出力信号／
Ｓ1 ，／Ｓ2 を入力とする２入力ＮＯＲ回路１１ａと、
２入力ＮＯＲ回路１１ａの出力信号と第１のＮＡＮＤ回
路１７及び第２のＮＡＮＤ回路１９の出力信号とを入力
とする３入力ＮＡＮＤ回路１１ｂとからなり、この出力
信号Ｓr は第１のフリップ・フロップ１２及び第２のフ
リップ・フロップ１３にリセット信号として入力される
と共に第１の３入力ＮＡＮＤ回路１４及び第２の３入力
ＮＡＮＤ回路１５に入力される。
【００４０】第１の３入力ＮＡＮＤ回路１４からは、通
常は“Ｈ”であり基準クロック信号Ｆp が参照クロック
信号Ｆr よりも位相が進んでいる間“Ｌ”となる第１の
位相差検出信号Ｐu が出力される。第２の３入力ＮＡＮ
Ｄ回路１５からは、通常は“Ｈ”であり基準クロック信
号Ｆp が参照クロック信号Ｆr よりも位相が遅れている
間“Ｌ”となる第２の位相差検出信号Ｐd が出力され
る。
常は“Ｈ”であり基準クロック信号Ｆp が参照クロック
信号Ｆr よりも位相が進んでいる間“Ｌ”となる第１の
位相差検出信号Ｐu が出力される。第２の３入力ＮＡＮ
Ｄ回路１５からは、通常は“Ｈ”であり基準クロック信
号Ｆp が参照クロック信号Ｆr よりも位相が遅れている
間“Ｌ”となる第２の位相差検出信号Ｐd が出力され
る。
【００４１】図１に示すディジタル位相比較器は、入力
される２つの信号の立ち上がりエッジに応じて内部回路
が動作し、デューティサイクルや振幅には依存しない。
また、記憶回路を含む順序回路であるので、出力信号
は、入力信号と入力信号が与えられる前の内部回路の状
態によって決定される。
される２つの信号の立ち上がりエッジに応じて内部回路
が動作し、デューティサイクルや振幅には依存しない。
また、記憶回路を含む順序回路であるので、出力信号
は、入力信号と入力信号が与えられる前の内部回路の状
態によって決定される。
【００４２】
【表１】
【００４３】表１は、図１に示すディジタル位相比較器
の動作を示すフローテーブルである。表１におい
て、［］付きの数字は安定状態を示している。例えば、
Ｆp −Ｆrが１−１のとき（すなわち基準クロック信号
Ｆp 及び参照クロック信号Ｆr が共に“Ｈ”であると
き）、ディジタル位相比較器は［１］、［５］又は
［９］のいずれかの状態で安定する。状態［１］のとき
（Ｐu ，Ｐd ）＝（０，１）となり、第１の位相差検出
信号Ｐu が“Ｌ”であり第２の位相差検出信号Ｐd が
“Ｈ”となる。同様に、状態［５］のとき（Ｐu ，
Ｐd ）＝（１，１）となり、状態［９］のとき（Ｐu ，
Ｐd ）＝（１，０）となる。また、［］なしの数字は不
安定状態を示しており、このとき縦方向に移動して［］
付きの同じ数字の安定状態に移行する。
の動作を示すフローテーブルである。表１におい
て、［］付きの数字は安定状態を示している。例えば、
Ｆp −Ｆrが１−１のとき（すなわち基準クロック信号
Ｆp 及び参照クロック信号Ｆr が共に“Ｈ”であると
き）、ディジタル位相比較器は［１］、［５］又は
［９］のいずれかの状態で安定する。状態［１］のとき
（Ｐu ，Ｐd ）＝（０，１）となり、第１の位相差検出
信号Ｐu が“Ｌ”であり第２の位相差検出信号Ｐd が
“Ｈ”となる。同様に、状態［５］のとき（Ｐu ，
Ｐd ）＝（１，１）となり、状態［９］のとき（Ｐu ，
Ｐd ）＝（１，０）となる。また、［］なしの数字は不
安定状態を示しており、このとき縦方向に移動して［］
付きの同じ数字の安定状態に移行する。
【００４４】また同様に、Ｆp −Ｆr が１−０のとき
（すなわち基準クロック信号Ｆp が“Ｈ”であり参照ク
ロック信号Ｆr が“Ｌ”であるとき）、ディジタル位相
比較器は［２］、［６］又は［１０］のいずれかの状態
で安定し、Ｆp −Ｆr が０−０のとき（すなわち基準ク
ロック信号Ｆp 及び参照クロック信号Ｆr が共に“Ｌ”
であるとき）、［３］、［７］又は［１１］のいずれか
の状態で安定し、Ｆp −Ｆr が０−１のとき（すなわち
基準クロック信号Ｆp が“Ｌ”であり参照クロック信号
Ｆr が“Ｈ”であるとき）［４］、［８］又は［１２］
のいずれかの状態で安定する。状態［２］〜［４］のと
き（Ｐu ，Ｐd ）＝（０，１）となり、状態［６］〜
［８］のとき（Ｐu ，Ｐd ）＝（１，１）となり、状態
［１０］〜［１２］のとき（Ｐu ，Ｐd ）＝（１，０）
となる。
（すなわち基準クロック信号Ｆp が“Ｈ”であり参照ク
ロック信号Ｆr が“Ｌ”であるとき）、ディジタル位相
比較器は［２］、［６］又は［１０］のいずれかの状態
で安定し、Ｆp −Ｆr が０−０のとき（すなわち基準ク
ロック信号Ｆp 及び参照クロック信号Ｆr が共に“Ｌ”
であるとき）、［３］、［７］又は［１１］のいずれか
の状態で安定し、Ｆp −Ｆr が０−１のとき（すなわち
基準クロック信号Ｆp が“Ｌ”であり参照クロック信号
Ｆr が“Ｈ”であるとき）［４］、［８］又は［１２］
のいずれかの状態で安定する。状態［２］〜［４］のと
き（Ｐu ，Ｐd ）＝（０，１）となり、状態［６］〜
［８］のとき（Ｐu ，Ｐd ）＝（１，１）となり、状態
［１０］〜［１２］のとき（Ｐu ，Ｐd ）＝（１，０）
となる。
【００４５】図２はディジタル位相比較器の動作を示す
タイミングチャートである。図２（ａ）を例にとって、
ディジタル位相比較器の動作を説明する。
タイミングチャートである。図２（ａ）を例にとって、
ディジタル位相比較器の動作を説明する。
【００４６】まず、入力Ｆp −Ｆr が０−０であり状態
［７］で安定しているとする。このとき出力（Ｐu ，Ｐ
d ）＝（１，１）となる。基準クロック信号Ｆp が立ち
上がると入力Ｆp −Ｆr が１−０に変化し、表１におい
て左に移動し状態２となるが、状態２は不安定なため縦
方向に移動して安定状態［２］に移行する。このため、
出力（Ｐu ，Ｐd ）＝（０，１）となり、第１の位相差
検出信号Ｐu のみが立ち下がる。続いて参照クロック信
号Ｆr が立ち上がると入力Ｆp −Ｆr が１−１に変化
し、表１において左に移動し状態５となるが、状態５は
不安定なため縦方向に移動して安定状態［５］に移行す
る。このため、出力（Ｐu ，Ｐd ）＝（１，１）とな
り、第１の位相差検出信号Ｐu が再び立ち上がる。
［７］で安定しているとする。このとき出力（Ｐu ，Ｐ
d ）＝（１，１）となる。基準クロック信号Ｆp が立ち
上がると入力Ｆp −Ｆr が１−０に変化し、表１におい
て左に移動し状態２となるが、状態２は不安定なため縦
方向に移動して安定状態［２］に移行する。このため、
出力（Ｐu ，Ｐd ）＝（０，１）となり、第１の位相差
検出信号Ｐu のみが立ち下がる。続いて参照クロック信
号Ｆr が立ち上がると入力Ｆp −Ｆr が１−１に変化
し、表１において左に移動し状態５となるが、状態５は
不安定なため縦方向に移動して安定状態［５］に移行す
る。このため、出力（Ｐu ，Ｐd ）＝（１，１）とな
り、第１の位相差検出信号Ｐu が再び立ち上がる。
【００４７】次に、基準クロック信号Ｆp が立ち下がる
と入力Ｆp −Ｆr が０−１に変化し、表１において右に
移動し状態８となるが、状態８は不安定なため縦方向に
移動して安定状態［８］に移行する。このため、出力
（Ｐu ，Ｐd ）＝（１，１）となり変化しない。続いて
参照クロック信号Ｆr が立ち下がると入力Ｆp −Ｆr が
０−０に変化し、表１において左に移動し状態７となる
が、状態７は不安定なため縦方向に移動して安定状態
［７］に移行する。このため、出力（Ｐu ，Ｐd ）＝
（１，１）となり変化しない。
と入力Ｆp −Ｆr が０−１に変化し、表１において右に
移動し状態８となるが、状態８は不安定なため縦方向に
移動して安定状態［８］に移行する。このため、出力
（Ｐu ，Ｐd ）＝（１，１）となり変化しない。続いて
参照クロック信号Ｆr が立ち下がると入力Ｆp −Ｆr が
０−０に変化し、表１において左に移動し状態７となる
が、状態７は不安定なため縦方向に移動して安定状態
［７］に移行する。このため、出力（Ｐu ，Ｐd ）＝
（１，１）となり変化しない。
【００４８】この結果、図２（ａ）に示すように、基準
クロック信号Ｆp の位相が参照クロック信号Ｆr より進
んでいる間のみ、第１の位相差検出信号Ｐu は“Ｌ”に
なる。第２の位相差検出信号Ｐd は常に“Ｈ”のままで
ある。したがって、第１の位相差検出信号Ｐu により、
基準クロック信号Ｆp の位相が参照クロック信号Ｆrよ
り進んでいるか否かを検出できることになる。
クロック信号Ｆp の位相が参照クロック信号Ｆr より進
んでいる間のみ、第１の位相差検出信号Ｐu は“Ｌ”に
なる。第２の位相差検出信号Ｐd は常に“Ｈ”のままで
ある。したがって、第１の位相差検出信号Ｐu により、
基準クロック信号Ｆp の位相が参照クロック信号Ｆrよ
り進んでいるか否かを検出できることになる。
【００４９】また、図２（ｂ）に示すように、基準クロ
ック信号Ｆp の位相が参照クロック信号Ｆr より遅れて
いる間のみ第２の位相差検出信号Ｐd は“Ｌ”になるの
で、第２の位相差検出信号Ｐd により、基準クロック信
号Ｆp の位相が参照クロック信号Ｆr より遅れているか
否かを検出できる。さらに、図２（ｃ）に示すように、
基準クロック信号Ｆp の周波数が参照クロック信号Ｆr
より高いときも、第１の位相差検出信号Ｐu により検出
することができる。
ック信号Ｆp の位相が参照クロック信号Ｆr より遅れて
いる間のみ第２の位相差検出信号Ｐd は“Ｌ”になるの
で、第２の位相差検出信号Ｐd により、基準クロック信
号Ｆp の位相が参照クロック信号Ｆr より遅れているか
否かを検出できる。さらに、図２（ｃ）に示すように、
基準クロック信号Ｆp の周波数が参照クロック信号Ｆr
より高いときも、第１の位相差検出信号Ｐu により検出
することができる。
【００５０】ここで、本実施形態では、リセット回路１
１が２入力ＮＯＲ回路１１ａ及び３入力ＮＡＮＤ回路１
１ｂにより構成されている。課題の項で説明したよう
に、位相比較器の入出力特性にはリセット回路における
遅延時間が大きな影響を与えるのだが、ここでは２段の
論理回路によって従来例の４入力ＮＡＮＤ回路と同じ論
理を実現することにより、遅延時間の適性化を実現して
いる。このため、位相差の不感帯が小さく入出力特性に
優れた位相比較器を実現することができる。しかも、従
来の改良のようにトランジスタのチャネル幅を狭める必
要がないのでチャネル幅のばらつき等による歩留まりの
悪化は生じないし、複数個のコンデンサを用いる必要が
ないので位相比較器の回路規模が大きくなることはな
い。
１が２入力ＮＯＲ回路１１ａ及び３入力ＮＡＮＤ回路１
１ｂにより構成されている。課題の項で説明したよう
に、位相比較器の入出力特性にはリセット回路における
遅延時間が大きな影響を与えるのだが、ここでは２段の
論理回路によって従来例の４入力ＮＡＮＤ回路と同じ論
理を実現することにより、遅延時間の適性化を実現して
いる。このため、位相差の不感帯が小さく入出力特性に
優れた位相比較器を実現することができる。しかも、従
来の改良のようにトランジスタのチャネル幅を狭める必
要がないのでチャネル幅のばらつき等による歩留まりの
悪化は生じないし、複数個のコンデンサを用いる必要が
ないので位相比較器の回路規模が大きくなることはな
い。
【００５１】また、リセット回路に４入力ＮＡＮＤ回路
を用いていないので、従来よりも低い電源電圧で位相比
較器を安定動作させることができる。例えば、従来の位
相比較器を安定動作させるための電源電圧は、電流源と
なるＮＭＯＳのしきい値電圧を０．７Ｖとすると（０．
７＋Δ）×４＝（２．８＋４Δ）Ｖ以上必要であった
が、本実施形態では、３入力ＮＡＮＤ回路を正常に駆動
するための電源電圧すなわち（０．７＋Δ）×３＝
（２．１＋３Δ）Ｖ以上の電源電圧を供給すれば位相比
較器を安定動作させることができる。
を用いていないので、従来よりも低い電源電圧で位相比
較器を安定動作させることができる。例えば、従来の位
相比較器を安定動作させるための電源電圧は、電流源と
なるＮＭＯＳのしきい値電圧を０．７Ｖとすると（０．
７＋Δ）×４＝（２．８＋４Δ）Ｖ以上必要であった
が、本実施形態では、３入力ＮＡＮＤ回路を正常に駆動
するための電源電圧すなわち（０．７＋Δ）×３＝
（２．１＋３Δ）Ｖ以上の電源電圧を供給すれば位相比
較器を安定動作させることができる。
【００５２】なお、本発明に係る位相比較器におけるリ
セット回路１１は、図１に示す構成に限られるものでな
く、回路の論理が等しく、かつ入力数が３以下である複
数段の論理ゲートによって構成されたものであればどの
ようなものでもかまわない。図３は本発明に係る位相比
較器におけるリセット回路１１の構成の例を示す図であ
り、（ａ）は図１に示したものと同じ回路、（ｂ）〜
（ｄ）はその変形例の回路である。図３に示すように、
位相比較器の入出力特性が適正になるよう、遅延時間が
適当なリセット回路を構成すればよい。
セット回路１１は、図１に示す構成に限られるものでな
く、回路の論理が等しく、かつ入力数が３以下である複
数段の論理ゲートによって構成されたものであればどの
ようなものでもかまわない。図３は本発明に係る位相比
較器におけるリセット回路１１の構成の例を示す図であ
り、（ａ）は図１に示したものと同じ回路、（ｂ）〜
（ｄ）はその変形例の回路である。図３に示すように、
位相比較器の入出力特性が適正になるよう、遅延時間が
適当なリセット回路を構成すればよい。
【００５３】図４は、本実施形態に係る位相比較器を構
成するチャージポンプ回路を示す回路図である。図４に
おいて、２１は相補型の第１の伝送ゲート、２２は相補
型の第２の伝送ゲートであり、第１の伝送ゲート２１の
一の端子は電源に接続される一方、他の端子は第２の伝
送ゲート２２の一の端子に接続されると共にチャージポ
ンプ回路の出力端子ＯＵＴに接続される。第２の伝送ゲ
ート２２の他の端子は接地されている。
成するチャージポンプ回路を示す回路図である。図４に
おいて、２１は相補型の第１の伝送ゲート、２２は相補
型の第２の伝送ゲートであり、第１の伝送ゲート２１の
一の端子は電源に接続される一方、他の端子は第２の伝
送ゲート２２の一の端子に接続されると共にチャージポ
ンプ回路の出力端子ＯＵＴに接続される。第２の伝送ゲ
ート２２の他の端子は接地されている。
【００５４】ディジタル位相比較器から出力される第１
の位相差検出信号Ｐu は、第１の遅延時間調整手段とし
ての第３の伝送ゲート２３を介して第１の伝送ゲート２
１のＰchゲートに入力される。第３の伝送ゲート２３
は、Ｎchゲートが電源に接続されＰchゲートが接地され
ているので常に導通状態である。また、第１の位相差検
出信号Ｐu は、インバータ２５によって反転され第２の
伝送ゲート２１のＮchゲートに入力される。
の位相差検出信号Ｐu は、第１の遅延時間調整手段とし
ての第３の伝送ゲート２３を介して第１の伝送ゲート２
１のＰchゲートに入力される。第３の伝送ゲート２３
は、Ｎchゲートが電源に接続されＰchゲートが接地され
ているので常に導通状態である。また、第１の位相差検
出信号Ｐu は、インバータ２５によって反転され第２の
伝送ゲート２１のＮchゲートに入力される。
【００５５】ディジタル位相比較器から出力される第２
の位相差検出信号Ｐd は、インバータ２６によって反転
され第２の伝送ゲート２２のＮchゲートに入力される。
また、第２の遅延時間調整手段としての第４の伝送ゲー
ト２４を介して第２の伝送ゲート２２のＰchゲートにも
入力される。第４の伝送ゲート２４は、Ｎchゲートが電
源に接続されＰchゲートが接地されているので常に導通
状態である。
の位相差検出信号Ｐd は、インバータ２６によって反転
され第２の伝送ゲート２２のＮchゲートに入力される。
また、第２の遅延時間調整手段としての第４の伝送ゲー
ト２４を介して第２の伝送ゲート２２のＰchゲートにも
入力される。第４の伝送ゲート２４は、Ｎchゲートが電
源に接続されＰchゲートが接地されているので常に導通
状態である。
【００５６】図４に示すチャージポンプ回路について、
その動作を説明する。
その動作を説明する。
【００５７】基準クロック信号Ｆp の位相が参照クロッ
ク信号Ｆr より進んだとき、第１の位相差検出信号Ｐu
は“Ｌ”となる。このとき、第１の伝送ゲート２１のＰ
chゲートには“Ｌ”レベルの電圧が印加され、Ｎchゲー
トには“Ｈ”レベルの電圧が印加される。このため第１
の伝送ゲート２１は導通状態となるので、出力端子ＯＵ
Ｔの電位は上昇する。
ク信号Ｆr より進んだとき、第１の位相差検出信号Ｐu
は“Ｌ”となる。このとき、第１の伝送ゲート２１のＰ
chゲートには“Ｌ”レベルの電圧が印加され、Ｎchゲー
トには“Ｈ”レベルの電圧が印加される。このため第１
の伝送ゲート２１は導通状態となるので、出力端子ＯＵ
Ｔの電位は上昇する。
【００５８】また、基準クロック信号Ｆp の位相が参照
クロック信号Ｆr より遅れたとき、第２の位相差検出信
号Ｐd は“Ｌ”となる。このとき、第１の伝送ゲート２
２のＰchゲートには“Ｌ”レベルの電圧が印加され、Ｎ
chゲートには“Ｈ”レベルの電圧が印加される。このた
め第２の伝送ゲート２２は導通状態となるので、出力端
子ＯＵＴの電位は低下する。
クロック信号Ｆr より遅れたとき、第２の位相差検出信
号Ｐd は“Ｌ”となる。このとき、第１の伝送ゲート２
２のＰchゲートには“Ｌ”レベルの電圧が印加され、Ｎ
chゲートには“Ｈ”レベルの電圧が印加される。このた
め第２の伝送ゲート２２は導通状態となるので、出力端
子ＯＵＴの電位は低下する。
【００５９】本実施形態によると、第１の位相差検出信
号Ｐu 及びその反転信号を制御信号とする第１の伝送ゲ
ート２１と第２の位相差検出信号Ｐd 及びその反転信号
を制御信号とする第２の伝送ゲート２２とによりチャー
ジポンプ回路を構成しているので、位相の進み遅れによ
って検出精度が異なることがない。
号Ｐu 及びその反転信号を制御信号とする第１の伝送ゲ
ート２１と第２の位相差検出信号Ｐd 及びその反転信号
を制御信号とする第２の伝送ゲート２２とによりチャー
ジポンプ回路を構成しているので、位相の進み遅れによ
って検出精度が異なることがない。
【００６０】また、基準クロック信号Ｆp と参照クロッ
ク信号Ｆr との位相差が極めて小さいときでもその位相
差を検出することができる。例えば、基準クロック信号
Ｆpの位相が参照クロック信号Ｆr よりわずかに遅れた
とき、第２の位相差検出信号Ｐd の変化が小さくインバ
ータ２６のしきい値電圧Ｖthに達しない場合がある。こ
の場合、インバータ２６の出力電圧は変化しないが、第
２の伝送ゲート２２のＰchゲートには第２の位相差検出
信号Ｐd が第４の伝送ゲート２４を介して伝達されるの
で、第２の伝送ゲート２２は導通状態となり出力端子Ｏ
ＵＴの電位は低下することになる。
ク信号Ｆr との位相差が極めて小さいときでもその位相
差を検出することができる。例えば、基準クロック信号
Ｆpの位相が参照クロック信号Ｆr よりわずかに遅れた
とき、第２の位相差検出信号Ｐd の変化が小さくインバ
ータ２６のしきい値電圧Ｖthに達しない場合がある。こ
の場合、インバータ２６の出力電圧は変化しないが、第
２の伝送ゲート２２のＰchゲートには第２の位相差検出
信号Ｐd が第４の伝送ゲート２４を介して伝達されるの
で、第２の伝送ゲート２２は導通状態となり出力端子Ｏ
ＵＴの電位は低下することになる。
【００６１】図４に示す本実施形態に係るチャージポン
プ回路による効果を、シミュレーション結果を用いて具
体的に説明する。図５は、第２の位相差検出信号Ｐd の
パルス幅が微小であるときの本実施形態及び従来のチャ
ージポンプ回路の出力電圧のシミュレーション結果を示
すグラフである。同図中、（ａ）はパルス幅が１００ｐ
ｓ程度の第２の位相差検出信号Ｐd （すなわち基準クロ
ック信号Ｆp の位相が参照クロック信号Ｆr の位相より
も約１００ｐｓ遅れている場合）を、（ｂ）は（ａ）に
示す第２の位相差検出信号Ｐd が入力されたときの図４
に示す本実施形態に係るチャージポンプ回路の出力電圧
を、（ｃ）は（ａ）に示す第２の位相差検出信号Ｐd が
入力されたときの図８に示す従来のチャージポンプ回路
の出力電圧を示している。シミュレーションの条件は、
以下の通りである。 Ｐ型ＭＯＳトランジスタ … ドレイン電流Ｉd ＝１５０μＡ （Ｐchゲートを含む） ゲート幅 Ｗ ＝８μｍ ゲート長 Ｌ ＝０．５μｍ Ｎ型ＭＯＳトランジスタ … ドレイン電流Ｉd ＝３００μＡ （Ｎchゲートを含む） ゲート幅 Ｗ ＝４μｍ ゲート長 Ｌ ＝０．５μｍ トランジスタのしきい値電圧 … ０．７Ｖ
プ回路による効果を、シミュレーション結果を用いて具
体的に説明する。図５は、第２の位相差検出信号Ｐd の
パルス幅が微小であるときの本実施形態及び従来のチャ
ージポンプ回路の出力電圧のシミュレーション結果を示
すグラフである。同図中、（ａ）はパルス幅が１００ｐ
ｓ程度の第２の位相差検出信号Ｐd （すなわち基準クロ
ック信号Ｆp の位相が参照クロック信号Ｆr の位相より
も約１００ｐｓ遅れている場合）を、（ｂ）は（ａ）に
示す第２の位相差検出信号Ｐd が入力されたときの図４
に示す本実施形態に係るチャージポンプ回路の出力電圧
を、（ｃ）は（ａ）に示す第２の位相差検出信号Ｐd が
入力されたときの図８に示す従来のチャージポンプ回路
の出力電圧を示している。シミュレーションの条件は、
以下の通りである。 Ｐ型ＭＯＳトランジスタ … ドレイン電流Ｉd ＝１５０μＡ （Ｐchゲートを含む） ゲート幅 Ｗ ＝８μｍ ゲート長 Ｌ ＝０．５μｍ Ｎ型ＭＯＳトランジスタ … ドレイン電流Ｉd ＝３００μＡ （Ｎchゲートを含む） ゲート幅 Ｗ ＝４μｍ ゲート長 Ｌ ＝０．５μｍ トランジスタのしきい値電圧 … ０．７Ｖ
【００６２】図５から分かるように、本実施形態による
と、従来では検出されなかった１００ｐｓ程度の微小な
位相差を検出することが可能になる。位相比較器の性能
はＰＬＬ回路の位相誤差に反映し、位相比較器の不感帯
をａ（ｐｓ）、電圧制御発振器のジッタをｂ（ｐｓ）と
するとＰＬＬ回路の位相誤差は（ａ＋ｂ）となる。この
ＰＬＬ回路の位相誤差に従ってチップ内部と外部デバイ
スとのセットアップマージンが設定されるが、クロック
周波数が数十〜数百ＭＨｚ以上のときはクロック周期は
数ｎｓ程度の値となるので、本実施形態のように１００
ｐｓ程度の位相差が検出可能になると、内部チップ及び
外部チップの動作マージンを相対的に大幅に低減するこ
とができる。
と、従来では検出されなかった１００ｐｓ程度の微小な
位相差を検出することが可能になる。位相比較器の性能
はＰＬＬ回路の位相誤差に反映し、位相比較器の不感帯
をａ（ｐｓ）、電圧制御発振器のジッタをｂ（ｐｓ）と
するとＰＬＬ回路の位相誤差は（ａ＋ｂ）となる。この
ＰＬＬ回路の位相誤差に従ってチップ内部と外部デバイ
スとのセットアップマージンが設定されるが、クロック
周波数が数十〜数百ＭＨｚ以上のときはクロック周期は
数ｎｓ程度の値となるので、本実施形態のように１００
ｐｓ程度の位相差が検出可能になると、内部チップ及び
外部チップの動作マージンを相対的に大幅に低減するこ
とができる。
【００６３】さらに、第３の伝送ゲート２３によって、
第１の位相差検出信号Ｐu が第１の伝送ゲート２１の一
の制御端子に入力されるまでに要する時間が第１の位相
差検出信号Ｐu が反転されて前記第１の伝送ゲート２１
の他の制御端子に入力されるまでに要する時間と等しく
なるようにすると共に、第４の伝送ゲート２４によっ
て、第２の位相差検出信号Ｐd が第１の伝送ゲート２２
の一の制御端子に入力されるまでに要する時間が第２の
位相差検出信号Ｐd が反転されて前記第２の伝送ゲート
２２の他の制御端子に入力されるまでに要する時間と等
しくなるようにしている。これによって、出力端子ＯＵ
Ｔの電位のリップルを防止することができる。
第１の位相差検出信号Ｐu が第１の伝送ゲート２１の一
の制御端子に入力されるまでに要する時間が第１の位相
差検出信号Ｐu が反転されて前記第１の伝送ゲート２１
の他の制御端子に入力されるまでに要する時間と等しく
なるようにすると共に、第４の伝送ゲート２４によっ
て、第２の位相差検出信号Ｐd が第１の伝送ゲート２２
の一の制御端子に入力されるまでに要する時間が第２の
位相差検出信号Ｐd が反転されて前記第２の伝送ゲート
２２の他の制御端子に入力されるまでに要する時間と等
しくなるようにしている。これによって、出力端子ＯＵ
Ｔの電位のリップルを防止することができる。
【００６４】なお、図４は、第１の位相差検出信号Ｐu
及び第２の位相差検出信号Ｐd が通常は“Ｈ”であり位
相差を検出したとき“Ｌ”になるものである場合のチャ
ージポンプ回路を示したが、第１の位相差検出信号Ｐu
及び第２の位相差検出信号Ｐd が共に、あるいはいずれ
か一方が通常は“Ｌ”であり位相差を検出したとき
“Ｈ”になるものであっても、もちろん本発明は実現可
能である。図６は、第１の位相差検出信号Ｐu 及び第２
の位相差検出信号Ｐd が共に、通常は“Ｌ”であり位相
差を検出したとき“Ｈ”になる場合の本発明に係るチャ
ージポンプ回路の構成を示す回路図である。図６に示す
ように、この場合は、第１の位相差検出信号Ｐu が第３
の伝送ゲート２３を介して第１の伝送ゲート２１のＮch
ゲートに入力される一方，第１の位相差検出信号Ｐu の
反転信号が第１の伝送ゲート２１のＰchゲートに入力さ
れると共に、第２の位相差検出信号Ｐd が第４の伝送ゲ
ート２４を介して第２の伝送ゲート２２のＮchゲートに
入力される一方，第２の位相差検出信号Ｐd の反転信号
が第２の伝送ゲート２２のＰchゲートに入力されるよう
に、チャージポンプ回路を構成すればよい。
及び第２の位相差検出信号Ｐd が通常は“Ｈ”であり位
相差を検出したとき“Ｌ”になるものである場合のチャ
ージポンプ回路を示したが、第１の位相差検出信号Ｐu
及び第２の位相差検出信号Ｐd が共に、あるいはいずれ
か一方が通常は“Ｌ”であり位相差を検出したとき
“Ｈ”になるものであっても、もちろん本発明は実現可
能である。図６は、第１の位相差検出信号Ｐu 及び第２
の位相差検出信号Ｐd が共に、通常は“Ｌ”であり位相
差を検出したとき“Ｈ”になる場合の本発明に係るチャ
ージポンプ回路の構成を示す回路図である。図６に示す
ように、この場合は、第１の位相差検出信号Ｐu が第３
の伝送ゲート２３を介して第１の伝送ゲート２１のＮch
ゲートに入力される一方，第１の位相差検出信号Ｐu の
反転信号が第１の伝送ゲート２１のＰchゲートに入力さ
れると共に、第２の位相差検出信号Ｐd が第４の伝送ゲ
ート２４を介して第２の伝送ゲート２２のＮchゲートに
入力される一方，第２の位相差検出信号Ｐd の反転信号
が第２の伝送ゲート２２のＰchゲートに入力されるよう
に、チャージポンプ回路を構成すればよい。
【００６５】以上説明したように、本実施形態に係る位
相比較器によると、ディジタル位相比較器のリセット回
路が２入力ＮＯＲ回路及び３入力ＮＡＮＤ回路により構
成されているので、遅延時間の適正化が実現され、従来
よりも位相差の不感帯が小さくなり入出力特性が改善さ
れる。さらに、ディジタル位相比較器全体が３入力以下
の論理回路によって構成されるので、従来よりも低い電
源電圧において安定動作させることが可能となる。
相比較器によると、ディジタル位相比較器のリセット回
路が２入力ＮＯＲ回路及び３入力ＮＡＮＤ回路により構
成されているので、遅延時間の適正化が実現され、従来
よりも位相差の不感帯が小さくなり入出力特性が改善さ
れる。さらに、ディジタル位相比較器全体が３入力以下
の論理回路によって構成されるので、従来よりも低い電
源電圧において安定動作させることが可能となる。
【００６６】また、チャージポンプ回路が位相差検出信
号及びその反転信号を制御信号とする伝送ゲートにより
構成されるので、微小な位相差を検出できると共に位相
の進み及び遅れに対して同等の検出精度を得ることがで
きる。このような位相比較器を用いることにより、ジッ
タの小さなＰＬＬ回路を実現することができる。
号及びその反転信号を制御信号とする伝送ゲートにより
構成されるので、微小な位相差を検出できると共に位相
の進み及び遅れに対して同等の検出精度を得ることがで
きる。このような位相比較器を用いることにより、ジッ
タの小さなＰＬＬ回路を実現することができる。
【００６７】なお、図１に示す本実施形態に係るディジ
タル位相比較器は、単独で位相比較器としても利用可能
である。
タル位相比較器は、単独で位相比較器としても利用可能
である。
【００６８】
【発明の効果】以上のように本発明によると、位相比較
器の入出力特性を決定するリセット回路の遅延時間が適
正化されるので位相差の不感帯が小さくなり入出力特性
の線形性が改善される。また、リセット回路が３入力以
下の論理回路によって構成されるので、従来よりも低い
電源電圧でも安定して動作させることができる。
器の入出力特性を決定するリセット回路の遅延時間が適
正化されるので位相差の不感帯が小さくなり入出力特性
の線形性が改善される。また、リセット回路が３入力以
下の論理回路によって構成されるので、従来よりも低い
電源電圧でも安定して動作させることができる。
【００６９】また、第１及び第２の位相差検出信号の変
化が少なくてもチャージポンプ回路の出力電圧は変化す
るので、微小な位相差でも検出することができ、しか
も、入力される第１及び第２のパルス信号の位相の進み
及び遅れを同等に検出することができる。
化が少なくてもチャージポンプ回路の出力電圧は変化す
るので、微小な位相差でも検出することができ、しか
も、入力される第１及び第２のパルス信号の位相の進み
及び遅れを同等に検出することができる。
【００７０】さらに、チャージポンプ回路が駆動される
ときに発生する出力電圧のリップルを防止することがで
きる。
ときに発生する出力電圧のリップルを防止することがで
きる。
【図１】本発明の一実施形態に係るディジタル位相比較
器の回路図である。
器の回路図である。
【図２】本発明の一実施形態に係るディジタル位相比較
器の動作を示すタイミングチャートである。
器の動作を示すタイミングチャートである。
【図３】リセット回路の構成の例を示す回路図である。
【図４】本発明の一実施形態に係るチャージポンプ回路
の回路図である。
の回路図である。
【図５】図４に示すチャージポンプ回路による効果を示
すグラフであり、（ａ）は第２の位相差検出信号Ｐd の
変化を示すグラフ、（ｂ）は（ａ）に示す第２の位相差
検出信号Ｐd が入力されたときの図４に示すチャージポ
ンプ回路の出力電圧の変化を示すグラフ、（ｃ）は
（ａ）に示す第２の位相差検出信号Ｐd が入力されたと
きの従来のチャージポンプ回路の出力電圧の変化を示す
グラフである。
すグラフであり、（ａ）は第２の位相差検出信号Ｐd の
変化を示すグラフ、（ｂ）は（ａ）に示す第２の位相差
検出信号Ｐd が入力されたときの図４に示すチャージポ
ンプ回路の出力電圧の変化を示すグラフ、（ｃ）は
（ａ）に示す第２の位相差検出信号Ｐd が入力されたと
きの従来のチャージポンプ回路の出力電圧の変化を示す
グラフである。
【図６】本発明の一実施形態に係るチャージポンプ回路
の他の構成例を示す回路図である。
の他の構成例を示す回路図である。
【図７】一般的なＰＬＬ回路の構成を示すブロック図で
ある。
ある。
【図８】従来の位相比較器の回路図である。
【図９】位相比較器の入出力特性を示すグラフである。
【図１０】従来の位相比較器の問題を説明するためのタ
イミングチャートである。
イミングチャートである。
１１ リセット回路 １１ａ ２入力ＮＯＲ回路 １１ｂ ３入力ＮＡＮＤ回路 １２ 第１のフリップ・フロップ（第１の状態保持回
路） １３ 第２のフリップ・フロップ（第２の状態保持回
路） １４ 第１の３入力ＮＡＮＤ回路（第１の位相差検出回
路） １５ 第２の３入力ＮＡＮＤ回路（第２の位相差検出回
路） Ｆp 基準クロック信号（第１のパルス信号） Ｆr 参照クロック信号（第２のパルス信号） Ｐu 第１の位相差検出信号 Ｐd 第２の位相差検出信号 Ｓr リセット信号 Ｓ1 第１の状態信号 Ｓ2 第２の状態信号 ２１ 第１の伝送ゲート ２２ 第２の伝送ゲート ２３ 第３の伝送ゲート（第１の遅延時間調整手段） ２４ 第４の伝送ゲート（第２の遅延時間調整手段） ２５，２６ インバータ
路） １３ 第２のフリップ・フロップ（第２の状態保持回
路） １４ 第１の３入力ＮＡＮＤ回路（第１の位相差検出回
路） １５ 第２の３入力ＮＡＮＤ回路（第２の位相差検出回
路） Ｆp 基準クロック信号（第１のパルス信号） Ｆr 参照クロック信号（第２のパルス信号） Ｐu 第１の位相差検出信号 Ｐd 第２の位相差検出信号 Ｓr リセット信号 Ｓ1 第１の状態信号 Ｓ2 第２の状態信号 ２１ 第１の伝送ゲート ２２ 第２の伝送ゲート ２３ 第３の伝送ゲート（第１の遅延時間調整手段） ２４ 第４の伝送ゲート（第２の遅延時間調整手段） ２５，２６ インバータ
Claims (8)
- 【請求項１】 外部から入力される第１のパルス信号を
入力とし、第１の状態信号を出力する第１の状態保持回
路と、 外部から入力される第２のパルス信号を入力とし、第２
の状態信号を出力する第２の状態保持回路と、 前記第１及び第２のパルス信号並びに前記第１及び第２
の状態信号を基にしてリセット信号を生成し、生成した
リセット信号を前記第１及び第２の状態保持回路に出力
するリセット回路と、 前記第１のパルス信号、第１の状態信号及びリセット信
号を入力とし、前記第１のパルス信号の位相が前記第２
のパルス信号の位相よりも進んでいることを示す第１の
位相差検出信号を出力する第１の位相差検出回路と、 前記第２のパルス信号、第２の状態信号及びリセット信
号を入力とし、前記第１のパルス信号の位相が前記第２
のパルス信号の位相よりも遅れていることを示す第２の
位相差検出信号を出力する第２の位相差検出回路とを備
えた位相比較器において、 前記リセット回路は、 入力数が３以下である複数段の論理ゲートによって構成
されていることを特徴とする位相比較器。 - 【請求項２】 請求項１に記載の位相比較器において、 前記リセット回路は、 前記第１及び第２の状態保持回路の出力信号を入力とす
る第１の論理ゲートと、 前記第１の論理ゲートの出力信号並びに前記第１及び第
２のパルス信号を入力とし、前記リセット信号を出力す
る第２の論理ゲートとを備えていることを特徴とする位
相比較器。 - 【請求項３】 請求項１に記載の位相比較器において、 前記リセット回路は、 前記第１の状態信号の反転信号及び前記第２の状態信号
の反転信号を入力とする２入力ＮＯＲ回路と、 前記２入力ＮＯＲ回路の出力信号と前記第１及び第２の
パルス信号とを入力とし、前記リセット信号を出力する
３入力ＮＡＮＤ回路とを備えていることを特徴とする位
相比較器。 - 【請求項４】 請求項１に記載の位相比較器において、 前記第１及び第２の位相差検出信号を入力とし、前記第
１及び第２のパルス信号の位相の進み遅れを示す電圧を
出力するチャージポンプ回路を備えていることを特徴と
する位相比較器。 - 【請求項５】 請求項４に記載の位相比較器において、 前記チャージポンプ回路は、 一の端子が電源に接続され、かつ一の制御端子に前記第
１の位相差検出信号が入力されると共に他の制御端子に
前記第１の位相差検出信号の反転信号が入力される相補
型の第１の伝送ゲートと、 一の端子が前記第１の伝送ゲートの他の端子に接続され
ていると共に他の端子が接地され、かつ一の制御端子に
前記第２の位相差検出信号が入力されると共に他の制御
端子に前記第２の位相差検出信号の反転信号が入力され
る相補型の第２の伝送ゲートとを備え、 前記第１の伝送ゲートの他の端子と前記第２の伝送ゲー
トの一の端子との接続点の電圧を出力とすることを特徴
とする位相比較器。 - 【請求項６】 請求項５に記載の位相比較器において、 前記チャージポンプ回路は、 前記第１の位相差検出信号が前記第１の位相差検出回路
から出力されてから前記第１の伝送ゲートの一の制御端
子に入力されるまでに要する時間が、前記第１の位相差
検出信号が前記第１の位相差検出回路から出力されてか
ら反転されて前記第１の伝送ゲートの他の制御端子に入
力されるまでに要する時間と等しくなるよう、前記第１
の位相差検出回路と前記第１の伝送ゲートの一の制御端
子との間に設けられた第１の遅延時間調整手段と、 前記第２の位相差検出信号が前記第２の位相差検出回路
から出力されてから前記第２の伝送ゲートの一の制御端
子に入力されるまでに要する時間が、前記第２の位相差
検出信号が前記第２の位相差検出回路から出力されてか
ら反転されて前記第２の伝送ゲートの他の制御端子に入
力されるまでに要する時間と等しくなるよう、前記第２
の位相差検出回路と前記第２の伝送ゲートの一の制御端
子との間に設けられた第２の遅延時間調整手段とを備え
ていることを特徴とする位相比較器。 - 【請求項７】 各々外部から入力される第１のパルス信
号と第２のパルス信号との位相を比較し、前記第１のパ
ルス信号の位相が前記第２のパルス信号の位相よりも進
んでいることを示す第１の位相差検出信号及び前記第１
のパルス信号の位相が前記第２のパルス信号の位相より
も遅れていることを示す第２の位相差検出信号を出力す
るディジタル位相比較器と、 前記第１及び第２の位相差検出信号を入力とし、前記第
１及び第２のパルス信号の位相の進み遅れを示す電圧を
出力するチャージポンプ回路とを備え、 前記チャージポンプ回路は、 一の端子が電源に接続され、かつ一の制御端子に前記第
１の位相差検出信号が入力されると共に他の制御端子に
前記第１の位相差検出信号の反転信号が入力される相補
型の第１の伝送ゲートと、 一の端子が前記第１の伝送ゲートの他の端子に接続され
ていると共に他の端子が接地され、かつ一の制御端子に
前記第２の位相差検出信号が入力されると共に他の制御
端子に前記第２の位相差検出信号の反転信号が入力され
る相補型の第２の伝送ゲートとを備え、 前記第１の伝送ゲートの他の端子と前記第２の伝送ゲー
トの一の端子との接続点の電圧を出力とするものである
ことを特徴とする位相比較器。 - 【請求項８】 請求項７に記載の位相比較器において、 前記チャージポンプ回路は、 前記第１の位相差検出信号が前記第１の位相差検出回路
から出力されてから前記第１の伝送ゲートの一の制御端
子に入力されるまでに要する時間が、前記第１の位相差
検出信号が前記第１の位相差検出回路から出力されてか
ら反転されて前記第１の伝送ゲートの他の制御端子に入
力されるまでに要する時間と等しくなるよう、前記第１
の位相差検出回路と前記第１の伝送ゲートの一の制御端
子との間に設けられた第１の遅延時間調整手段と、 前記第２の位相差検出信号が前記第２の位相差検出回路
から出力されてから前記第２の伝送ゲートの一の制御端
子に入力されるまでに要する時間が、前記第２の位相差
検出信号が前記第２の位相差検出回路から出力されてか
ら反転されて前記第２の伝送ゲートの他の制御端子に入
力されるまでに要する時間と等しくなるよう、前記第２
の位相差検出回路と前記第２の伝送ゲートの一の制御端
子との間に設けられた第２の遅延時間調整手段とを備え
ていることを特徴とする位相比較器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8260815A JP2928485B2 (ja) | 1995-10-03 | 1996-10-01 | 位相比較器 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25596695 | 1995-10-03 | ||
| JP7-255966 | 1995-10-03 | ||
| JP8260815A JP2928485B2 (ja) | 1995-10-03 | 1996-10-01 | 位相比較器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09162728A true JPH09162728A (ja) | 1997-06-20 |
| JP2928485B2 JP2928485B2 (ja) | 1999-08-03 |
Family
ID=26542497
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8260815A Expired - Fee Related JP2928485B2 (ja) | 1995-10-03 | 1996-10-01 | 位相比較器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2928485B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100365486B1 (ko) * | 2000-02-16 | 2002-12-18 | 가부시끼가이샤 도시바 | 위상비교회로, 피엘엘회로, 텔레비전방송 수신기 및,위상비교방법 |
| CN110208603A (zh) * | 2019-06-05 | 2019-09-06 | 江南大学 | 一种变压器电压相位差测量仪及测量方法 |
-
1996
- 1996-10-01 JP JP8260815A patent/JP2928485B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100365486B1 (ko) * | 2000-02-16 | 2002-12-18 | 가부시끼가이샤 도시바 | 위상비교회로, 피엘엘회로, 텔레비전방송 수신기 및,위상비교방법 |
| CN110208603A (zh) * | 2019-06-05 | 2019-09-06 | 江南大学 | 一种变压器电压相位差测量仪及测量方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2928485B2 (ja) | 1999-08-03 |
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