JP4242712B2 - クロック生成回路 - Google Patents
クロック生成回路 Download PDFInfo
- Publication number
- JP4242712B2 JP4242712B2 JP2003176743A JP2003176743A JP4242712B2 JP 4242712 B2 JP4242712 B2 JP 4242712B2 JP 2003176743 A JP2003176743 A JP 2003176743A JP 2003176743 A JP2003176743 A JP 2003176743A JP 4242712 B2 JP4242712 B2 JP 4242712B2
- Authority
- JP
- Japan
- Prior art keywords
- phase
- clock
- clock signal
- circuit
- delay
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Manipulation Of Pulses (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、クロック信号を生成するクロック生成回路に関し、特に位相ロックループ（ＰＬＬ）回路と遅延ロックループ（ＤＬＬ）回路と用いて多相のクロック信号を生成するクロック生成回路に関する。
【０００２】
【従来の技術】
近年、デジタル放送に対応したテレビ又はＤＶＤ機器等の大量のデータを高速に伝送する電子機器の需要が高まっている。これに伴って、これらの電子機器に搭載されるＬＳＩにおいても、大量のデータを高速に伝送できるように、データ伝送に用いるクロック信号を高速化するための高速クロッキング技術が重要となっている。
【０００３】
従来の高速クロッキング技術として、水晶発振子等から発振される基準クロック信号の周波数を逓倍した周波数を持つクロック信号を生成するＰＬＬ回路が知られている。従来のＰＬＬ回路は、複数の遅延素子がリング状に接続された電圧制御発振器（ＶＣＯ）と、基準クロック信号を分周する分周器とを用いて基準クロック信号の周波数を逓倍にすることにより、高周波数のクロック信号を生成する。また、従来のＰＬＬ回路において、ＶＣＯの各遅延素子から１相ずつクロック信号を出力することにより、各相の位相が異なる多相クロックを得ることができる。このようにして得られた多相クロックは、各相のクロック信号を位相が異なるため、各相のクロック信号を用いてより高速なデータ伝送に用いることが可能である。
【０００４】
近年では、インターポレータやＤＬＬ回路を用いて、ＰＬＬ回路から出力された多相クロックの各クロックエッジの間にさらにクロックエッジを補間して、クロックエッジ間がより小さくされた多相クロックを生成するクロック生成回路が開発されている。
【０００５】
図７は、従来のＤＬＬ回路のブロック構成を示している。図７に示すように、従来のＤＬＬ回路１００は、電圧制御遅延線（ＶＣＤＬ）回路１０１により、入力されたクロック信号ＣＫＡを、それぞれが同じ遅延量ずつ遅延された複数のクロック信号ＣＫＢ１〜ＣＫＢｎを生成する。ここで、ＶＣＤＬ回路１０１は、互いに直列に接続されたｎ（但し、ｎは整数）個の遅延素子を有し、制御電圧ＶCT RLに基づいて各遅延素子の遅延量を制御することにより、各遅延素子から、それぞれが１／ｎ周期ずつ遅延されたクロック信号ＣＫＢ１〜ＣＫＢｎが出力される。
【０００６】
ＤＬＬ回路１００において、位相比較器１０２は、入力されたクロック信号ＣＫＡとＶＣＤＬ回路１０１からのフィードバック信号ＦＢＣＫとの位相差を検出し、検出した位相差に応じてチャージポンプ１０３のＵＰ端子又はＤＮ端子に所定の制御信号を出力する。また、チャージポンプ１０３は、位相比較器１０２からの制御信号に基づいてループフィルタ１０４に所定の電圧を印加する。これにより、ループフィルタ１０４内のキャパシタに蓄積される電荷量がフィードバック制御されて、クロック信号ＣＫＡとフィードバック信号ＦＢＣＫとの位相が一致するようなＶCTRLが供給される。
【０００７】
以下に、ＰＬＬ回路とＤＬＬ回路とを用いた従来のクロック生成回路について説明する。
【０００８】
従来のクロック生成回路は、外部からの基準クロック信号に基づいて、ＰＬＬ回路から第１の多相クロックを生成する。ＤＬＬ回路には、図７に示すＤＬＬ回路１００において、ＰＬＬ回路から出力される各クロック信号と１対１に対応するようにＶＣＤＬ回路１０１を複数用いて、各ＶＣＤＬ回路から複数のクロック信号を生成することにより、第２の多相クロックを生成する。第１の多相クロックの第１相目のクロック信号を受けるＶＣＤＬ回路からのフィードバック信号と、第２相目のクロック信号とを位相比較器１０２に入力することにより、各ＶＣＤＬ回路の制御電圧ＶCTRLを調整する。
【０００９】
図８は、ＰＬＬ回路に５つの遅延素子を有するＶＣＯを用い、ＤＬＬ回路には、それぞれが３個の遅延素子を有する５つのＶＣＤＬ回路を用いたクロック生成回路によって生成される各クロック信号の波形を示している。
【００１０】
図８に示すように、従来のクロック生成回路において、ＰＬＬ回路は、外部から入力された基準クロックＲＥＦＣＫの周波数を逓倍すると共に、各遅延素子から１相ずつクロック信号を出力することにより、５相のクロック信号ＣＫＡ１〜ＣＫＡ５として第１の多相クロックＰＬＬＣＫを生成する。ここで、第１の多相クロックＰＬＬＣＫにおいて、ＶＣＯの各遅延素子の遅延量はほぼ同一であるため、各クロック信号ＣＫＡ１〜ＣＫＡ５は、５分の１周期に相当する位相差Ｄ１ずつ遅延される。
【００１１】
また、従来のクロック生成回路において、ＤＬＬ回路は、図７に示すＤＬＬ回路１００において、ＰＬＬ回路から出力される各クロック信号と１対１に対応するようにＶＣＤＬ回路を複数形成し、各ＶＣＤＬ回路から複数のクロック信号を生成することにより、第２の多相クロックを生成する。ここで、第１の多相クロックＰＬＬＣＫの第１相目のクロック信号ＣＫＡ１を受けるＶＣＤＬ回路からのフィードバック信号と、第２相目のクロック信号ＣＫＡ２とを位相比較器に入力することにより、各ＶＣＤＬ回路の制御電圧ＶCTRLを調整するため、ＰＬＬ回路から入力された各クロック信号ＣＫＡ１〜ＣＫＡ５を、各ＶＣＤＬ回路により、第１相目のクロック信号ＣＫＡ１と第２相目のクロック信号ＣＫＡ２との位相差を３等分する位相差Ｄ２ずつ遅延して、各クロック信号ＣＫＡ１〜ＣＫＡ５について３相ずつのクロック信号を生成する。
【００１２】
これにより、それぞれの位相が１５分の１周期ずつ異なる１５相のクロック信号ＣＫＢ１〜ＣＫＢ１５からなる第２の多相クロックＤＬＬＣＫを生成し、より高速なデータ伝送を可能としている。
【００１３】
【非特許文献１】
ジョン・マネアティス（John G. Maneatis），「セルフバイアス技術に基づいた低ジッタ性で且つプロセス依存性のないＤＬＬ及びＰＬＬ（ Low-Jitter Process-Independent DLL and PLL Based on Self-Biased Techniques）」，アイイーイーイー・ジャーナル・オブ・ソリッドステート・サーキット（IEEE Journal of Solid-State Circuits），ＩＥＥＥ，１９９６年，第３１巻，第１１号，ｐ．１７２３−１７３２
【００１４】
【発明が解決しようとする課題】
前記従来のクロック生成回路において、さらなる高速化を実現しようとする場合には、ＰＬＬ回路の分周率を上げることにより第１の多相クロックＰＬＬＣＫの各クロック信号ＣＫＡ１〜ＣＫＡ５の周波数を高くするか、又は、ＤＬＬ回路において、各ＶＣＤＬ回路に遅延素子を追加して第２の多相クロックＤＬＬＣＫの相の数を増大させ、クロックエッジの間隔を小さくする必要がある。
【００１５】
しかしながら、前記従来のクロック生成回路において、ＤＬＬ回路では第１相目のクロック信号ＣＫＡ１と第２相目のクロック信号ＣＫＡ２との間が補間されるように遅延量を設定しているため、第１の多相クロックＰＬＬＣＫの周波数を高くすると、ＤＬＬ回路での遅延量を極端に小さくする必要がある。
【００１６】
ここで、ＤＬＬ回路内のＶＣＤＬ回路において、制御電圧ＶCTRLに対する遅延量ＤＬのゲインＫDLは、ＣB を遅延素子の容量成分とし、ＩD を遅延素子の電流量とし、ｋ，ＶT を定数とすると、以下の式（１）で表される（非特許文献１参照）。
【００１７】
ＫDL＝ｄＤＬ／ｄＶCTRL＝ＣB ／｛２・ｋ（ＶCTRL−ＶT ）｝0.5
＝ＣB ／４ＩD ‥‥‥（１）
従って、ＶＣＤＬ回路１０１の遅延量ＤＬを小さくするためには、電流量ＩD を大きくするか又は容量成分ＣB を小さくする必要がある。しかし、電流量ＩD を大きくすることは低電流化に反することとなり、また、容量成分ＣB を大きくすることは利得の低下を招くこととなる。
【００１８】
また、ＶＣＤＬ回路１０１の遅延量を小さくするための別の方法として、遅延素子を構成するＭＯＳＦＥＴのトランスコンダクタンスｇm を大きくすることもできる。トランスコンダクタンスｇm は、ドレイン電流をＩd とし、電子の移動度をμとし、単位面積当たりのゲート酸化膜の容量をＣoxとし、Ｗ及びＬをそれぞれゲート幅及びゲート長とすると、以下の式（２）で表される。
【００１９】
ｇm ＝（２μ・Ｃox・Ｉd ・Ｗ／Ｌ）0.5 ‥‥‥（２）
ここで、μ、Ｃox及びＷ，Ｌといった値は製造プロセスによって制限される値であり、トランジスタの設計上の限界がある。従って、トランスコンダクタンスｇm を大きくするためには、ドレイン電流Ｉｄを大きくすることが必要となる。
【００２０】
このように、前記従来のクロック生成回路は、ＰＬＬ回路から出力される第１の多相クロックＰＬＬＣＫの周波数が高くされているため、第１相目のクロック信号ＣＫＡ１と第２相目のクロック信号ＣＫＡ２との間にさらに多数のクロック信号を生成しようとすると、ＤＬＬ回路において遅延量を極端に小さくする必要があるので、消費電流量が大きくなるという問題を有している。
【００２１】
さらに、消費電流量を大きくすることによりＤＬＬ回路における遅延量を小さくする場合であっても、設計上の限界を越えて遅延量を小さくすることはできないため、消費電流を増大させることなく遅延量を小さくできるようにすることが望ましい。
【００２２】
本発明は、前記従来の問題を解決し、ＰＬＬ回路とＤＬＬ回路とを用いたクロック生成回路において、ＤＬＬ回路の消費電流量を低減できるようにすることを目的とする。
【００２３】
【課題を解決するための手段】
前記の目的を達成するため、本発明は、ｎ相のクロック信号からなる第１の多相クロックにおける第１相目のクロック信号と第２相目以外のクロック信号とに基づいて、ＤＬＬ回路の遅延量を制御する構成とする。
【００２４】
具体的に、本発明に係る第１のクロック生成回路は、それぞれの位相が第１の位相差ずつ遅延されたｎ（但し、ｎは整数である。）相の第１クロック信号を生成する第１の多相クロック生成手段と、ｎ相の第１クロック信号と対応して設けられたｎ個の遅延線回路を有し、該各遅延線回路において、それぞれの位相が第２の位相差ずつ遅延されたｋ（但し、ｋは整数である。）相の第２クロック信号を生成する第２の多相クロック生成手段とを備え、各遅延線回路は、第２の位相差が、第ｉ（但し、ｉはｉ＜ｎの整数である。）相目の第１クロック信号と、第ｊ（但し、ｊはｉ＋１＜ｊ≦ｎの整数である。）相目の第１クロック信号との位相差をｋ等分する位相差となるように制御される。
【００２５】
本発明の第１のクロック生成回路によると、各遅延線回路において、それぞれの位相が第２の位相差ずつ遅延されたｋ相の第２クロック信号を生成し、各遅延線回路は、第２の位相差が、第ｉ相目の第１クロック信号と、第ｊ相目の第１クロック信号との位相差をｋ等分するように制御されるため、各第１クロック信号からｋ相ずつ得られる第２クロック信号を適当に並べ替えることにより、第１のクロック生成手段が生成する多相クロックよりも立ち上がりエッジの間隔が小さい多相クロックを得ることができる。従って、ｎ相の第１クロック信号からｎ×ｋ相の第２クロック信号を得る場合に、第ｉ相目の第１クロック信号と第ｉ＋１相目の第１クロック信号との位相間をｋ等分するように制御する従来のクロック生成回路と比べて、各遅延線回路の遅延量を大きくできるため、消費電流を低減しながらも高速な多相クロックを得ることができる。また、遅延旋回路の遅延量を従来よりも大きくできるため、遅延線回路の設計に余裕を持たせることができる。
【００２６】
本発明に係る第２のクロック生成回路は、それぞれの位相が第１の位相差ずつ遅延されたｎ（但し、ｎは整数である。）相の第１クロック信号を生成する第１の多相クロック生成手段と、それぞれが、互いに直列に接続されたｋ（但し、ｋは整数である。）個の遅延素子からなり、ｎ相の第１クロック信号と対応して設けられたｎ個の遅延線回路と、該各遅延線回路に各遅延素子の遅延量を決定するための制御電圧を供給する制御電圧供給手段とを有し、各遅延線回路において、各遅延素子から１相ずつ第２クロック信号を生成する第２の多相クロック生成手段とを備え、制御電圧供給手段は、ｎ個の遅延線回路のうちの第ｉ（但し、ｉはｉ＜ｎの整数である。）相目の第１クロック信号を受ける遅延線回路から出力されるフィードバック信号と、第ｊ（但し、ｊはｉ＋１＜ｊ≦ｎの整数である。）相目の第１クロック信号との位相が一致するように制御電圧を調整する。
【００２７】
本発明の第２のクロック生成回路によると、それぞれがｋ個の遅延素子からなるｎ個の遅延線回路と、制御電圧供給手段とを有する第２の多相クロック生成手段を備え、制御電圧供給手段は、ｎ個の遅延線回路のうちの第ｉ相目の第１クロック信号を受ける遅延線回路から出力されるフィードバック信号と、第ｊ相目の第１クロック信号との位相が一致するように制御電圧を調整するため、各第１クロック信号からｋ相ずつ得られる第２クロック信号同士の位相差は、第ｉ相目の第１クロック信号と第ｊ相目の第１クロック信号との位相差をｋ等分する位相差となるので、各遅延線回路からｋ相ずつ出力される第２クロック信号を適当に並べ替えることにより、対１のクロック生成回路が出力する多相クロックよりも立ち上がりエッジの間隔が小さい多相クロックを得ることができる。従って、ｎ相の第１クロック信号からｎ×ｋ相の第２クロック信号を得る場合に、第ｉ相目の第１クロック信号と第ｉ＋１相目の第１クロック信号との間にｋ相のクロック信号を生成する従来の従来のクロック生成回路と比べて、各遅延線回路の遅延量を大きくできるため、消費電流量を低減しながらも高速な多相クロックを得ることができる。また、遅延旋回路の遅延量を従来よりも大きくできるため、遅延線回路の設計に余裕を持たせることができる。
【００２８】
本発明の第２のクロック生成回路において、制御電圧供給手段は、フィードバック信号の位相と、第ｊ相目の第１クロック信号の位相とを比較する位相比較器と、位相比較器と接続され、第ｊ相目の第１クロック信号とフィードバック信号との位相差に応じた電荷を供給するチャージポンプ回路と、チャージポンプ回路が供給する電荷に応じて遅延線回路に制御電圧を供給するループフィルタとを有していることが好ましい。
【００２９】
このようにすると、各遅延線回路に供給される制御電圧は、第ｉ相目の第１クロック信号を受ける遅延線回路において、フィードバック信号の位相が第ｊ相目の第１クロック信号の位相と一致するように制御されるため、各遅延素子の遅延量を、第ｉ相目の第１クロック信号と第ｊ相目の第１クロック信号との間をｋ等分するような位相差に確実に設定できる。
【００３０】
本発明の第２のクロック生成回路において、入力された各第１クロック信号の位相を調整するための調整バッファを有していることが好ましい。
【００３１】
このようにすると、各遅延素子で生じる位相のずれや、各遅延線回路内の配線容量等を調整して、入力されたクロック信号とフィードバック信号との位相ずれを補償できる。
【００３２】
本発明の第２のクロック生成回路において、制御電圧供給手段は、位相比較器に入力される第ｊ相目の第１クロック信号の位相を調整するための遅延調整回路を有していることが好ましい。
【００３３】
このようにすると、第１のクロック生成回路から出力された第ｉ相目の第１クロック信号と、第ｊ相目の第１クロック信号との間に異なる配線遅延が生じている場合であっても、遅延調整回路により位相比較器に入力される第ｊ相目の第１クロック信号の遅延量を調整できるので、遅延調整回路を用いて各ＶＣＤＬ回路の遅延量を精密に制御することができる。
【００３４】
本発明の第２のクロック生成回路は、それぞれが、各第２クロック信号と対応する複数のラッチ回路をさらに備えていることが好ましい。
【００３５】
このようにすると、第１のクロック生成回路と同期して入力されたデータを、第２の多相クロック生成回路と同期してラッチ回路を駆動することにより、入力クロックよりも高速にデータをサンプリングできるので、高速に入力されるデータのオーバーサンプリングに用いることができる。
【００３６】
本発明の第２のクロック生成回路は、各第２クロック信号に基づいて動作する少なくとも１つの送受信回路をさらに備えていることが好ましい。
【００３７】
このようにすると、送受信用回路内の各クロック信号間のスキューを低減することができる。また、複数の送受信回路間における多相クロック間のスキューをも低減できる。
【００３８】
本発明の第２のクロック生成回路において、送受信回路は、それぞれが各第２クロック信号を受ける複数の送受信用遅延線回路を有していることが好ましい。
【００３９】
このようにすると、送受信回路において、送受信用遅延線回路の構成を適当に変更することにより、送受信回路の動作周波数を変更することができる。また、複数の送受信回路を用いる場合には、送受信回路毎に動作周波数を変更することができる。
【００４０】
【発明の実施の形態】
（第１の実施形態）
本発明の第１の実施形態について図面を参照しながら説明する。
【００４１】
図１（ａ）は本発明の第１の実施形態に係るクロック生成回路のブロック構成を示している。図１（ａ）に示すように、第１の実施形態に係るクロック生成回路は、水晶発振器等により外部から入力された基準クロックＲＥＦＣＫに基づいて第１の多相クロックＰＬＬＣＫを生成する位相ロックループ（Phase Locked Loop ：ＰＬＬ）回路１０と、第１の多相クロックＰＬＬＣＫのクロックエッジ間にさらにクロックエッジを補間して第２の多相クロック信号ＤＬＬＣＫを生成する遅延ロックループ（Delay Locked Loop：ＤＬＬ）回路２０とを備えている。
【００４２】
第１の実施形態に係るクロック生成回路は、ＰＬＬ回路１０により、例えば周波数が約１００ＭＨｚの基準クロックＲＥＦＣＫに基づいて、周波数が約４００ＭＨｚで５相のクロック信号からなる第１の多相クロックＰＬＬＣＫを生成する。そして、ＤＬＬ回路２０により、第１の多相クロックＰＬＬＣＫの各クロックエッジの間にさらにクロックエッジを補間する。これにより、周波数が４００ＭＨｚでそれぞれの位相が互いに異なる１５相のクロック信号として第２の多相クロックＤＬＬＣＫが生成されるため、実質的に６ＧＨｚ（４００ＭＨｚ×１５）のクロックとして高速なデータ伝送に用いることができる。
【００４３】
ＰＬＬ回路１０は、図示はしていないが、位相比較器と、チャージポンプと、ループフィルタと、複数の遅延素子がリング状に接続された電圧制御発振器（Voltage Controlled Oscillator ：ＶＣＯ）と、該ＶＣＯの出力信号を分周する分周器とを有している。
【００４４】
ＰＬＬ回路１０において、位相比較器の一方の入力端子には、外部から入力された基準クロック信号ＲＥＦＣＫが入力され、他方の入力端子にはＶＣＯからの出力信号が分周器を介して入力される。位相比較器の出力により、基準クロック信号ＲＥＦＣＫとＶＣＯからのフィードバック信号との位相差に応じてチャージポンプが駆動されてループフィルタの電荷量が調整される。これにより、ＶＣＯの発振周波数は基準クロック信号ＲＥＦＣＫが逓倍された周波数にロックされる。そして、ＶＣＯの各遅延素子から１相ずつのクロック信号を出力することにより、基準クロック信号ＲＥＦＣＫの周波数が逓倍にされた周波数を有する第１の多相クロックＰＬＬＣＫを生成する。例えば、ＶＣＯに５つの遅延素子を用いることにより、それぞれの位相が第１相目から順に５分の１周期ずつ遅延された５相のクロック信号ＣＫＡ１〜ＣＫＡ５を生成して第１の多相クロックＰＬＬＣＫとして出力する。
【００４５】
図１（ｂ）は、図１（ａ）に示すＤＬＬ回路２０のブロック構成を示している。図１（ｂ）に示すように、ＤＬＬ回路２０は、ＰＬＬ回路１０からの各クロック信号ＣＫＡ１〜ＣＫＡ５と１対１に対応する電圧制御遅延線（Voltage Controlled Delay Line ：ＶＣＤＬ）回路２１〜２５を有している。ＶＣＤＬ回路２１〜２５は、入力された各クロック信号ＣＫＡ１〜ＣＫＡ５を遅延して３相ずつのクロック信号を生成し、合計１５相のクロック信号ＣＫＢ１〜１５として第２の多相クロックＤＬＬＣＫを生成する。また、ＤＬＬ回路２０は、各ＶＣＤＬ回路２１〜２５に制御電圧ＶCTRLを供給するための制御電圧供給手段として、遅延回路３１、位相比較器３２、チャージポンプ３３及びループフィルタ３４を有している。
【００４６】
ＶＣＤＬ回路２１は、第１の多相クロックＰＬＬＣＫの第１相目のクロック信号ＣＫＡ１を受けて３相のクロック信号ＣＫＢ１〜ＣＫＢ３を生成し、ＶＣＤＬ回路２２は、第１の多相クロックＰＬＬＣＫの第２相目のクロック信号ＣＫＡ２を受けて３相のクロック信号ＣＫＢ４〜ＣＫＢ９を生成し、ＶＣＤＬ回路２３は、第１の多相クロックＰＬＬＣＫの第３相目のクロック信号ＣＫＡ３を受けて３相のクロック信号ＣＫＢ７〜ＣＫＢ９を生成し、ＶＣＤＬ回路２４は、第１の多相クロックＰＬＬＣＫの第４相目のクロック信号ＣＫＡ４を受けて３相のクロック信号ＣＫＢ１０〜ＣＫＢ１２を生成し、ＶＣＤＬ回路２５は、第１の多相クロックＰＬＬＣＫの第５相目のクロック信号ＣＫＡ５を受けて３相のクロック信号ＣＫＢ１３〜ＣＫＢ１５を生成する。
【００４７】
遅延回路３１は、ＰＬＬ回路１０が出力する第５相目のクロック信号ＣＫＡ５の遅延量を調整して、位相比較用のクロック信号ＰＣＫを出力する。
【００４８】
位相比較器３２は、ＶＣＤＬ回路２１から出力されるフィードバック信号ＦＢＣＫの位相と、遅延回路３１が出力するクロック信号ＰＣＫの位相とを比較し、フィードバック信号ＦＢＣＫの立ち上がりエッジがクロック信号ＰＣＫの立ち上がりエッジよりも早い場合には、ＵＰ端子を所定の期間“Ｈ”レベルにし、フィードバック信号ＦＢＣＫの立ち上がりエッジがクロック信号ＰＣＫの立ち上がりエッジよりも遅い場合にはＤＮ端子を所定の期間“Ｈ”レベルにする。
【００４９】
チャージポンプ３３は、位相比較器３２からの出力に応じた期間にわたって、所定の電圧をループフィルタ３４に印加する。ループフィルタ３４は、チャージポンプ３３が出力する電荷を放充電するキャパシタを有し、チャージポンプ３３の出力に応じたバイアス電圧を制御電圧ＶCTRLとして各ＶＣＤＬ回路２１〜２５に供給される。
【００５０】
以上のような構成により、ＤＬＬ回路２０は、ＶＣＤＬ回路２１から出力されるフィードバック信号ＦＢＣＫの位相と第１の多相クロックＰＬＬＣＫの第５相目のクロック信号ＣＫＡ５との位相が一致するように制御電圧ＶCTRLが各ＶＣＤＬ回路２１〜２５に供給される。
【００５１】
図２は、本発明の第１の実施形態におけるＶＣＤＬ回路２１の具体的なブロック構成を示している。図２に示すように、ＶＣＤＬ回路２１は、ループフィルタ３４から入力されるＶCTRLを所望の電圧に調整するバイアス制御回路４１と、互いに直列に接続された３つの差動遅延素子４２と、３つの差動遅延素子４２の前段及び後段のそれぞれに設けられた２つの遅延量調整バッファ４３と、各差動遅延素子４２と接続された３つのシングル変換素子４４と、各シングル変換素子４４と接続された出力バッファ４５と有している。
【００５２】
ＶＣＤＬ回路２１において、入力された第１相目のクロック信号ＣＫＡ１は、遅延量調整バッファ４３を介して、各差動遅延素子４２から出力される差動信号は、シングル変換素子４４及び出力バッファ４５を介して、第２の多相クロックＤＬＬＣＫのうちの３相のクロック信号ＣＫＢ１〜ＣＫＢ３として出力される。
【００５３】
また、最終段の差動遅延素子４２から出力される差動クロック信号は、遅延量調整バッファ４３及びシングル変換素子４４を介してフィードバック信号ＦＢＣＫとして位相比較器３２に出力される。ここで、２つの遅延量調整バッファ４３は、入力されたクロック信号ＣＫＡ１の位相とフィードバック信号ＦＢＣＫの位相とが等しくなるように入力されたクロック信号の位相を調整する。
【００５４】
なお、第２相目のクロック信号ＣＫＡ２〜第５相目のクロック信号ＣＫＡ５を受ける各ＶＣＤＬ回路２２〜２５の具体的なブロック構成は図２に示すＶＣＤＬ回路２１と同様である。
【００５５】
図３は、本発明の第１の実施形態における遅延回路３１の具体的なブロック構成を示している。図３に示すように、遅延回路３１は、ループフィルタ３４から入力されるＶCTRLを所望の電圧に調整するバイアス制御回路５１と、ＰＬＬ回路１０からのクロック信号ＣＫＡ５の位相を調整する遅延量調整バッファ５２とを有している。
【００５６】
ここで、ＰＬＬ回路１０から出力された各クロック信号は、各ＶＣＤＬ回路２１〜２５に入力されるまでの間に、配線容量の違いや各バッファの入力容量の違いにより、位相のずれが生じる。従って、第５相目のクロック信号ＣＫＡ５は、第１相目のクロック信号ＣＫＡ１と比べて余分な位相ずれが生じているため、第５相目のクロック信号ＣＫＡ５を直接に位相比較器３２に入力すると、制御電圧ＶCTRLが所望の値に調整できない。
【００５７】
そこで、第１の実施形態では、遅延回路３１を、ＰＬＬ回路１０の出力から、第１相目のクロック信号に対して、第５相目のクロック信号ＣＫＡ５が余分に遅延された遅延量を差し引いて、位相比較用のクロック信号ＰＣＫを生成して位相比較器３２に入力している。
【００５８】
具体的には、遅延回路３１において、バイアス制御回路５１と遅延量調整バッファ５２とにより第５相目のクロック信号ＣＫＡ５を遅延することにより、第１相目のクロック信号ＣＫＡ１の位相に対して、所定の遅延量よりも余分に遅延された分を補償するように位相比較用のクロック信号ＰＣＫを出力する。
【００５９】
従って、ＶＣＤＬ回路２１からのフィードバック信号ＦＢＣＫと、遅延回路３１からのクロック信号ＰＣＫと位相比較器３２に入力することにより、ＶＣＤＬ回路２１における各遅延素子の遅延量は、第１相目のクロック信号ＣＫＡ１と第５相目のクロック信号ＣＫＡ５との位相差を３等分する位相差となる。他のＶＣＤＬ回路２２〜２５においても、同じ制御電圧ＶCTRLが供給されるため、同じ遅延量ずつ遅延して第２の多相クロックＤＬＬＣＫを生成できる。
【００６０】
以上のように構成された第１の実施形態に係るクロック生成回路の動作について図面を参照しながら説明する。
【００６１】
図４は本発明の第１の実施形態に係るクロック生成回路により生成されるクロックの波形を示している。図４に示すように、ＰＬＬ回路１０の動作により、第１の多相クロックＰＬＬＣＫとして、それぞれが基準クロック信号ＲＥＦＣＫの逓倍の周波数を持ち、且つそれぞれの位相が第１の位相差Ｄ１ずつ異なるクロック信号ＣＫＡ１〜ＣＫＡ５を出力する。ここで、ＰＬＬ回路１０のＶＣＯに５つの遅延素子が用いられており、各遅延素子において５分の１周期ずつ遅延されるため、第１の位相差Ｄ１は各クロック信号の１周期の約５分の１となる。
【００６２】
ＤＬＬ回路２０に入力されたクロック信号ＣＫＡ１は、ＶＣＤＬ回路２１の３段の差動遅延素子４２により第２の位相差Ｄ２ずつ遅延されて、３相のクロック信号ＣＫＢ１〜ＣＫＢ３として出力される。
【００６３】
同様に、ＶＣＤＬ回路２２〜２５により、第２相目のクロック信号ＣＫＡ２〜第５相目のクロック信号のそれぞれから、それぞれの位相が第２の位相差Ｄ２ずつ遅延された３相ずつのクロック信号ＣＫＢ４〜ＣＫＢ６，ＣＫＢ７〜ＣＫＢ９，ＣＫＢ１０〜ＣＫＢ１２，ＣＫＢ１３〜ＣＫＢ１５が生成される。
【００６４】
ここで、各ＶＣＤＬ回路２１〜２５から出力される各クロック信号を、ＣＫＢ１，ＣＫＢ１４，ＣＫＢ１２，ＣＫＢ４，ＣＫＢ２，ＣＫＢ１５，ＣＫＢ７，ＣＫＢ５，ＣＫＢ３，ＣＫＢ１０，ＣＫＢ８，ＣＫＢ６，ＣＫＢ１３，ＣＫＢ１１，ＣＫＢ９の順に並べ替えることにより、それぞれの位相が第１相目から順に１５分の１周期ずつ遅延された第２の多相クロックＤＬＬＣＫを得ることができる。
【００６５】
以上説明したように、第１の実施形態に係るクロック生成回路は、ＤＬＬ回路２０において、ＰＬＬ回路１０が生成する第１の多相クロックＰＬＬＣＫのクロックエッジを補間するための基準となる２つのクロック信号として、第１の多相クロックＰＬＬＣＫのうちの第１相目のクロック信号ＣＫＡ１と第５相目のクロック信号ＣＫＡ５を用い、各クロック信号ＣＫＢ１〜ＣＫＢ１５を立ち上がりエッジの順に並べ替えることにより、クロックエッジの間隔が小さくされた第２の多相クロックを得ることを特徴としている。
【００６６】
ここで、従来のクロック生成回路では、第１の多相クロックＰＬＬＣＫのクロックエッジを補間するための基準となる２つのクロック信号として、第１の多相クロックＰＬＬＣＫのうちの第１相目のクロック信号ＣＫＡ１と第２相目のクロック信号ＣＫＡ２を用いているため、第１の多相クロックＰＬＬＣＫのクロックエッジの間隔が小さくされていると、ＤＬＬ回路によってクロックエッジの間隔をさらに小さくしようとする場合に遅延量を極端に小さくする必要がある。具体的に、第２の多相クロックＤＬＬＣＫとして１５相のクロック信号を得る場合には、各ＶＣＤＬ回路における各遅延素子の遅延量を１５分の１周期とする必要がある。
【００６７】
これに対し、第１の実施形態に係るクロック生成回路は、相対的にクロックエッジの間隔が大きい２つのクロック信号を基準として遅延し、それを並べ替えて用いるため、第１の多相クロックＰＬＬＣＫのクロックエッジの間隔が小さくされていても遅延量を小さくする必要がない。具体的に、第１相目のクロック信号ＣＫＡ１と第５相目のクロック信号ＣＫＡ５との位相差は、各クロック信号ＣＫＡ１〜ＣＫＡ５の５分の４周期に相当するため、第２の位相差Ｄ２は、各クロック信号ＣＫＡ１〜ＣＫＡ５の１５分の４周期に相当する。このように、各ＶＣＤＬ回路２１〜２５における各遅延素子の遅延量は従来よりも大きくされている。
【００６８】
従って、第１の実施形態に係るクロック生成回路によると、ＶＣＤＬ回路２１〜２５の遅延量を大きくできるため、クロック生成回路の消費電流量を小さくすることができる。さらに、ＤＬＬ回路２０において第２位相差Ｄ２を大きく設定することができるため、ＶＣＤＬ回路２１〜２５の設計に余裕を持たせることができ、ＶＣＤＬ回路２１〜２５の遅延量を小さくしても製造プロセスに基づく遅延量の限界に到達し難くなる。
【００６９】
なお、第１の実施形態に係るクロック生成回路では、ＰＬＬ回路１０から５相のクロック信号を生成し、ＤＬＬ回路２０から１５相のクロック信号を生成しているが、ＰＬＬ回路１０及びＤＬＬ回路２０が生成する多相クロック信号の構成は、このような組み合わせに限られない。
【００７０】
すなわち、第１の実施形態に係るクロック生成回路において、ＰＬＬ回路１０のＶＣＯの構成を変更することにより、第１の多相クロックＰＬＬＣＫとしてｎ（但し、ｎは整数）相のクロック信号を生成し、ＤＬＬ回路２０のＶＣＤＬ回路の構成を変更することにより、第２の多相クロックＤＬＬＣＫとしてｍ（但し、ｍはｍ＞ｎの整数）相のクロック信号を生成することができる。
【００７１】
具体的に、ＰＬＬ回路１０においては、ｎ個の遅延素子からなるＶＣＯを用いることにより、それぞれの位相がｎ分の１周期（第１の位相差）ずつ異なるｎ相のクロック信号ＣＫＡ１〜ＣＫＡｎとして第１の多相クロックＰＬＬＣＫを生成する。また、ＤＬＬ回路２０においては、第１の多相クロックＰＬＬＣＫの第１相目〜第ｎ相目までの各クロック信号を受けるｎ個のＶＣＤＬ回路を設け、第ｉ（但し、ｉはｉ＜ｎの整数）相目のクロック信号を受けるＶＣＤＬ回路から出力されるフィードバック信号を位相比較器３２の一方の端子に入力し、第ｊ（但し、ｊはｉ＋１＜ｊ≦ｎの整数）相目のクロック信号を遅延回路３１を介して位相比較器３２の他方の端子に入力する。
【００７２】
これにより、ｎ個のＶＣＤＬ回路には、第ｉ相目のクロック信号とを受けるＶＣＤＬ回路からのフィードバック信号と、第ｊ相目のクロック信号との位相が一致するように制御電圧ＶCTRLが供給される。従って、各ＶＣＤＬ回路内に設けられたｋ（但し、ｋは整数）個の遅延素子の遅延量は、第ｉ相目のクロック信号と第ｊ相目のクロック信号との位相差をｋ等分するような位相差（第２の位相差）となり、各ＶＣＤＬ回路に設けられたｋ個の遅延素子から、それぞれの位相が第２の位相差ずつ遅延されたｋ相のクロック信号を得ることができる。そして、生成された各クロック信号を立ち上がりエッジの順に並び替えて用いることにより、高速なデータ伝送を制御するクロック信号として用いることができる。
【００７３】
ここで、第２の位相差は、第ｉ相目と第ｉ＋１相目との間にｋ相ずつのクロック信号を生成する場合と比べて、ＤＬＬ回路２０における遅延量を大きくできる。従って、ＤＬＬ回路２０において、遅延量を小さくしても消費電流量が増大することがない。
【００７４】
また、第１の実施形態に係るクロック生成回路において、第ｉ相目のクロック信号を受けるＶＣＤＬ回路からのフィードバック信号と第ｊ相目のクロック信号とを位相比較器３２に入力する場合、第ｉ相目のクロック信号と第ｊ相目のクロック信号との位相差が大きいほど遅延量を大きくできるため、クロック生成回路における消費電流量をさらに小さくできるので、消費電流を低減する効果が大きくなる。即ち、ｉの値が小さく且つｊの値が大きいほど好ましく、特にｉの値が１であり且つｊの値がｎであることがさらに好ましい。
【００７５】
（第２の実施形態）
以下、本発明に係る第２の実施形態について図面を参照しながら説明する。
【００７６】
図５は本発明の第２の実施形態に係るクロック生成回路６０のブロック構成を示している。図５に示すように、第２の実施形態に係るクロック生成回路６０は、基準クロック信号ＲＥＦＣＫの周波数を逓倍にして５相のクロック信号ＣＫＡ１〜ＣＫＡ５からなる第１の多相クロックＰＬＬＣＫを生成するＰＬＬ回路１０と、各クロック信号ＣＫＡ１〜ＣＫＡ５同士の間を補間するように１５相のクロック信号ＣＫＢ１〜ＣＫＢ１５からなる第２の多相クロックＤＬＬＣＫを生成するＤＬＬ回路２０と、それぞれが第２の多相クロックＤＬＬＣＫの各クロック信号ＣＫＢ１〜ＣＫＢ１５と１対１に対応して設けられた１５個のラッチ回路６１とを備えている。
【００７７】
ここで、ＰＬＬ回路１０及びＤＬＬ回路２０の構成は第１の実施形態と同様であるため説明を省略する。
【００７８】
ラッチ回路６１は、外部から入力される所定ビット速度の入力データＤＩＮを受けて、クロック信号ＣＫＢ１〜ＣＫＢ１５と同期して動作することにより、１５ビット幅の出力データＤＯＵＴ［１：１５］を出力する。このような構成により、入力データＤＩＮの入力クロックよりも高速にデータをラッチできる。例えば入力データＤＩＮをＰＬＬ回路１０と同期しながら受信するような通常のデータ受信装置等に本発明のクロック生成回路を用いることにより、入力クロックの３倍の速度でラッチでき、従って、入力データに対して３倍のオーバーサンプリングが可能となるため、高速で且つ信頼性の高いデータ伝送を実現できる。
【００７９】
（第３の実施形態）
以下、本発明の第３の実施形態について図面を参照しながら説明する。
【００８０】
図６は本発明の第３の実施形態に係るクロック生成回路のブロック構成を示している。図６に示すように、第３の実施形態に係るクロック生成回路７０は、基準クロック信号ＲＥＦＣＫの周波数を逓倍にして５相のクロック信号ＣＫＡ１〜ＣＫＡ５からなる第１の多相クロックＰＬＬＣＫを生成するＰＬＬ回路１０と、各クロック信号ＣＫＡ１〜ＣＫＡ５同士の間が補間された１５相のクロック信号ＣＫＢ１〜ＣＫＢ１５からなる第２の多相クロックＤＬＬＣＫを生成するＤＬＬ回路２０と、それぞれに第２の多相クロックＤＬＬＣＫが入力された２つの送受信回路（送受信用クロック生成回路）７１とを備えている。各送受信回路７１は複数のＶＣＤＬ回路７２からなる。ここで、送受信回路７１内の各ＶＣＤＬ回路７２は、第１の実施形態のクロック生成回路におけるＶＣＤＬ回路２１〜２５とほぼ同一の構成であるため、説明を省略する。
【００８１】
第３の実施形態に係るクロック生成回路７０において、送受信回路７１内の各ＶＣＤＬ回路７２は、ＤＬＬ回路２０内のＶＣＤＬ回路２１〜２５を駆動するための制御電圧ＶCTRLにより駆動している。従って、各送受信回路７１において、各クロック信号はほぼ同じ量だけ遅延されることとなるため、各送受信回路７１から出力されるクロック信号間のスキューを減少させることができると共に、複数の送受信回路７１から出力される送受信用クロックＴＲＣＫ同士の間でのスキューをも減少することができる。
【００８２】
これにより、第３の実施形態に係るクロック生成回路７０を用いることにより、消費電力を低減しながらもデータを高速に送受信する送受信装置を得ることができる。
【００８３】
また、第３の実施形態のクロック生成回路７０によると、送受信回路７１ごとにＶＣＤＬ回路７２の数を変更することにより、目的に応じた送受信用クロックＴＲＣＫを生成することができる。従って、データ送受信装置等のアプリケーションに応じて送受信回路ごとに周波数を変更するように構成しても消費電流の低減が可能である。
【００８４】
なお、第３の実施形態では、クロック生成回路７０として送受信回路７１を２つ備えた構成について説明したが、送受信生成回路７０は２つに限られず、データ送受信を行うアプリケーションに応じて適当に変更することができる。
【００８５】
【発明の効果】
本発明のクロック生成回路によると、第２の多相クロック生成手段における各遅延線回路の遅延量は、第１の多相クロックのうちの第ｉ相目のクロック信号と第ｊ相目クロック信号との位相差をｋ等分する第２の位相差となるため、各遅延線回路の遅延量を第ｉ相目のクロック信号と第ｉ＋１相目のクロック信号との間をｋ等分する場合と比べて、各遅延線回路の遅延量が大きくなるので、各遅延線回路の消費電流量を小さくすることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係るクロック生成回路を示すブロック図である。
【図２】本発明の第１の実施形態に係るクロック生成回路におけるＶＣＤＬ回路の具体的構成を示すブロック図である。
【図３】本発明の第１の実施形態に係るクロック生成回路における遅延回路の具体的構成を示すブロック図である。
【図４】本発明の第１の実施形態に係るクロック生成回路によって生成される各クロック信号の波形を示すタイミング図である。
【図５】本発明の第２の実施形態に係るクロック生成回路の構成を示すブロック図である。
【図６】本発明の第３の実施形態に係るクロック生成回路の構成を示すブロック図である。
【図７】従来のクロック生成回路に用いるＤＬＬ回路の構成を示すブロック図である。
【図８】従来のクロック生成回路によって生成されるクロック信号の波形を示すタイミング図である。
【符号の説明】
１０ ＰＬＬ回路（第１のクロック生成回路）
２０ ＤＬＬ回路（第２のクロック生成回路）
２１〜２５ ＶＣＤＬ回路（遅延線回路）
３１ 遅延回路（遅延量調整回路）
３２ 位相比較器
３３ チャージポンプ
３４ ループフィルタ
４１ バイアス制御回路
４２ 差動遅延素子
４３ 遅延量調整バッファ
４４ シングル変換素子
４５ 出力バッファ
５１ バイアス制御回路
５２ 遅延量調整バッファ
５３ シングル変換素子
６０ クロック生成回路
６１ ラッチ回路
７０ クロック生成回路
７１ 送受信回路（送受信用クロック生成回路）
７２ ＶＣＤＬ回路（送受信用遅延線回路）
ＲＥＦＣＫ 基準クロック信号
ＰＬＬＣＫ 第１の多相クロック
ＣＫＡ１〜ＣＫＡ５ クロック信号（第１クロック信号）
ＤＬＬＣＫ 第２の多相クロック
ＣＫＢ１〜ＣＫＢ１５ クロック信号（第２クロック信号）
ＶCTRL 制御電圧
ＦＢＣＫ フィードバック信号
Ｄ１ 第１の位相差
Ｄ２ 第２の位相差
【発明の属する技術分野】
本発明は、クロック信号を生成するクロック生成回路に関し、特に位相ロックループ（ＰＬＬ）回路と遅延ロックループ（ＤＬＬ）回路と用いて多相のクロック信号を生成するクロック生成回路に関する。
【０００２】
【従来の技術】
近年、デジタル放送に対応したテレビ又はＤＶＤ機器等の大量のデータを高速に伝送する電子機器の需要が高まっている。これに伴って、これらの電子機器に搭載されるＬＳＩにおいても、大量のデータを高速に伝送できるように、データ伝送に用いるクロック信号を高速化するための高速クロッキング技術が重要となっている。
【０００３】
従来の高速クロッキング技術として、水晶発振子等から発振される基準クロック信号の周波数を逓倍した周波数を持つクロック信号を生成するＰＬＬ回路が知られている。従来のＰＬＬ回路は、複数の遅延素子がリング状に接続された電圧制御発振器（ＶＣＯ）と、基準クロック信号を分周する分周器とを用いて基準クロック信号の周波数を逓倍にすることにより、高周波数のクロック信号を生成する。また、従来のＰＬＬ回路において、ＶＣＯの各遅延素子から１相ずつクロック信号を出力することにより、各相の位相が異なる多相クロックを得ることができる。このようにして得られた多相クロックは、各相のクロック信号を位相が異なるため、各相のクロック信号を用いてより高速なデータ伝送に用いることが可能である。
【０００４】
近年では、インターポレータやＤＬＬ回路を用いて、ＰＬＬ回路から出力された多相クロックの各クロックエッジの間にさらにクロックエッジを補間して、クロックエッジ間がより小さくされた多相クロックを生成するクロック生成回路が開発されている。
【０００５】
図７は、従来のＤＬＬ回路のブロック構成を示している。図７に示すように、従来のＤＬＬ回路１００は、電圧制御遅延線（ＶＣＤＬ）回路１０１により、入力されたクロック信号ＣＫＡを、それぞれが同じ遅延量ずつ遅延された複数のクロック信号ＣＫＢ１〜ＣＫＢｎを生成する。ここで、ＶＣＤＬ回路１０１は、互いに直列に接続されたｎ（但し、ｎは整数）個の遅延素子を有し、制御電圧ＶCT RLに基づいて各遅延素子の遅延量を制御することにより、各遅延素子から、それぞれが１／ｎ周期ずつ遅延されたクロック信号ＣＫＢ１〜ＣＫＢｎが出力される。
【０００６】
ＤＬＬ回路１００において、位相比較器１０２は、入力されたクロック信号ＣＫＡとＶＣＤＬ回路１０１からのフィードバック信号ＦＢＣＫとの位相差を検出し、検出した位相差に応じてチャージポンプ１０３のＵＰ端子又はＤＮ端子に所定の制御信号を出力する。また、チャージポンプ１０３は、位相比較器１０２からの制御信号に基づいてループフィルタ１０４に所定の電圧を印加する。これにより、ループフィルタ１０４内のキャパシタに蓄積される電荷量がフィードバック制御されて、クロック信号ＣＫＡとフィードバック信号ＦＢＣＫとの位相が一致するようなＶCTRLが供給される。
【０００７】
以下に、ＰＬＬ回路とＤＬＬ回路とを用いた従来のクロック生成回路について説明する。
【０００８】
従来のクロック生成回路は、外部からの基準クロック信号に基づいて、ＰＬＬ回路から第１の多相クロックを生成する。ＤＬＬ回路には、図７に示すＤＬＬ回路１００において、ＰＬＬ回路から出力される各クロック信号と１対１に対応するようにＶＣＤＬ回路１０１を複数用いて、各ＶＣＤＬ回路から複数のクロック信号を生成することにより、第２の多相クロックを生成する。第１の多相クロックの第１相目のクロック信号を受けるＶＣＤＬ回路からのフィードバック信号と、第２相目のクロック信号とを位相比較器１０２に入力することにより、各ＶＣＤＬ回路の制御電圧ＶCTRLを調整する。
【０００９】
図８は、ＰＬＬ回路に５つの遅延素子を有するＶＣＯを用い、ＤＬＬ回路には、それぞれが３個の遅延素子を有する５つのＶＣＤＬ回路を用いたクロック生成回路によって生成される各クロック信号の波形を示している。
【００１０】
図８に示すように、従来のクロック生成回路において、ＰＬＬ回路は、外部から入力された基準クロックＲＥＦＣＫの周波数を逓倍すると共に、各遅延素子から１相ずつクロック信号を出力することにより、５相のクロック信号ＣＫＡ１〜ＣＫＡ５として第１の多相クロックＰＬＬＣＫを生成する。ここで、第１の多相クロックＰＬＬＣＫにおいて、ＶＣＯの各遅延素子の遅延量はほぼ同一であるため、各クロック信号ＣＫＡ１〜ＣＫＡ５は、５分の１周期に相当する位相差Ｄ１ずつ遅延される。
【００１１】
また、従来のクロック生成回路において、ＤＬＬ回路は、図７に示すＤＬＬ回路１００において、ＰＬＬ回路から出力される各クロック信号と１対１に対応するようにＶＣＤＬ回路を複数形成し、各ＶＣＤＬ回路から複数のクロック信号を生成することにより、第２の多相クロックを生成する。ここで、第１の多相クロックＰＬＬＣＫの第１相目のクロック信号ＣＫＡ１を受けるＶＣＤＬ回路からのフィードバック信号と、第２相目のクロック信号ＣＫＡ２とを位相比較器に入力することにより、各ＶＣＤＬ回路の制御電圧ＶCTRLを調整するため、ＰＬＬ回路から入力された各クロック信号ＣＫＡ１〜ＣＫＡ５を、各ＶＣＤＬ回路により、第１相目のクロック信号ＣＫＡ１と第２相目のクロック信号ＣＫＡ２との位相差を３等分する位相差Ｄ２ずつ遅延して、各クロック信号ＣＫＡ１〜ＣＫＡ５について３相ずつのクロック信号を生成する。
【００１２】
これにより、それぞれの位相が１５分の１周期ずつ異なる１５相のクロック信号ＣＫＢ１〜ＣＫＢ１５からなる第２の多相クロックＤＬＬＣＫを生成し、より高速なデータ伝送を可能としている。
【００１３】
【非特許文献１】
ジョン・マネアティス（John G. Maneatis），「セルフバイアス技術に基づいた低ジッタ性で且つプロセス依存性のないＤＬＬ及びＰＬＬ（ Low-Jitter Process-Independent DLL and PLL Based on Self-Biased Techniques）」，アイイーイーイー・ジャーナル・オブ・ソリッドステート・サーキット（IEEE Journal of Solid-State Circuits），ＩＥＥＥ，１９９６年，第３１巻，第１１号，ｐ．１７２３−１７３２
【００１４】
【発明が解決しようとする課題】
前記従来のクロック生成回路において、さらなる高速化を実現しようとする場合には、ＰＬＬ回路の分周率を上げることにより第１の多相クロックＰＬＬＣＫの各クロック信号ＣＫＡ１〜ＣＫＡ５の周波数を高くするか、又は、ＤＬＬ回路において、各ＶＣＤＬ回路に遅延素子を追加して第２の多相クロックＤＬＬＣＫの相の数を増大させ、クロックエッジの間隔を小さくする必要がある。
【００１５】
しかしながら、前記従来のクロック生成回路において、ＤＬＬ回路では第１相目のクロック信号ＣＫＡ１と第２相目のクロック信号ＣＫＡ２との間が補間されるように遅延量を設定しているため、第１の多相クロックＰＬＬＣＫの周波数を高くすると、ＤＬＬ回路での遅延量を極端に小さくする必要がある。
【００１６】
ここで、ＤＬＬ回路内のＶＣＤＬ回路において、制御電圧ＶCTRLに対する遅延量ＤＬのゲインＫDLは、ＣB を遅延素子の容量成分とし、ＩD を遅延素子の電流量とし、ｋ，ＶT を定数とすると、以下の式（１）で表される（非特許文献１参照）。
【００１７】
ＫDL＝ｄＤＬ／ｄＶCTRL＝ＣB ／｛２・ｋ（ＶCTRL−ＶT ）｝0.5
＝ＣB ／４ＩD ‥‥‥（１）
従って、ＶＣＤＬ回路１０１の遅延量ＤＬを小さくするためには、電流量ＩD を大きくするか又は容量成分ＣB を小さくする必要がある。しかし、電流量ＩD を大きくすることは低電流化に反することとなり、また、容量成分ＣB を大きくすることは利得の低下を招くこととなる。
【００１８】
また、ＶＣＤＬ回路１０１の遅延量を小さくするための別の方法として、遅延素子を構成するＭＯＳＦＥＴのトランスコンダクタンスｇm を大きくすることもできる。トランスコンダクタンスｇm は、ドレイン電流をＩd とし、電子の移動度をμとし、単位面積当たりのゲート酸化膜の容量をＣoxとし、Ｗ及びＬをそれぞれゲート幅及びゲート長とすると、以下の式（２）で表される。
【００１９】
ｇm ＝（２μ・Ｃox・Ｉd ・Ｗ／Ｌ）0.5 ‥‥‥（２）
ここで、μ、Ｃox及びＷ，Ｌといった値は製造プロセスによって制限される値であり、トランジスタの設計上の限界がある。従って、トランスコンダクタンスｇm を大きくするためには、ドレイン電流Ｉｄを大きくすることが必要となる。
【００２０】
このように、前記従来のクロック生成回路は、ＰＬＬ回路から出力される第１の多相クロックＰＬＬＣＫの周波数が高くされているため、第１相目のクロック信号ＣＫＡ１と第２相目のクロック信号ＣＫＡ２との間にさらに多数のクロック信号を生成しようとすると、ＤＬＬ回路において遅延量を極端に小さくする必要があるので、消費電流量が大きくなるという問題を有している。
【００２１】
さらに、消費電流量を大きくすることによりＤＬＬ回路における遅延量を小さくする場合であっても、設計上の限界を越えて遅延量を小さくすることはできないため、消費電流を増大させることなく遅延量を小さくできるようにすることが望ましい。
【００２２】
本発明は、前記従来の問題を解決し、ＰＬＬ回路とＤＬＬ回路とを用いたクロック生成回路において、ＤＬＬ回路の消費電流量を低減できるようにすることを目的とする。
【００２３】
【課題を解決するための手段】
前記の目的を達成するため、本発明は、ｎ相のクロック信号からなる第１の多相クロックにおける第１相目のクロック信号と第２相目以外のクロック信号とに基づいて、ＤＬＬ回路の遅延量を制御する構成とする。
【００２４】
具体的に、本発明に係る第１のクロック生成回路は、それぞれの位相が第１の位相差ずつ遅延されたｎ（但し、ｎは整数である。）相の第１クロック信号を生成する第１の多相クロック生成手段と、ｎ相の第１クロック信号と対応して設けられたｎ個の遅延線回路を有し、該各遅延線回路において、それぞれの位相が第２の位相差ずつ遅延されたｋ（但し、ｋは整数である。）相の第２クロック信号を生成する第２の多相クロック生成手段とを備え、各遅延線回路は、第２の位相差が、第ｉ（但し、ｉはｉ＜ｎの整数である。）相目の第１クロック信号と、第ｊ（但し、ｊはｉ＋１＜ｊ≦ｎの整数である。）相目の第１クロック信号との位相差をｋ等分する位相差となるように制御される。
【００２５】
本発明の第１のクロック生成回路によると、各遅延線回路において、それぞれの位相が第２の位相差ずつ遅延されたｋ相の第２クロック信号を生成し、各遅延線回路は、第２の位相差が、第ｉ相目の第１クロック信号と、第ｊ相目の第１クロック信号との位相差をｋ等分するように制御されるため、各第１クロック信号からｋ相ずつ得られる第２クロック信号を適当に並べ替えることにより、第１のクロック生成手段が生成する多相クロックよりも立ち上がりエッジの間隔が小さい多相クロックを得ることができる。従って、ｎ相の第１クロック信号からｎ×ｋ相の第２クロック信号を得る場合に、第ｉ相目の第１クロック信号と第ｉ＋１相目の第１クロック信号との位相間をｋ等分するように制御する従来のクロック生成回路と比べて、各遅延線回路の遅延量を大きくできるため、消費電流を低減しながらも高速な多相クロックを得ることができる。また、遅延旋回路の遅延量を従来よりも大きくできるため、遅延線回路の設計に余裕を持たせることができる。
【００２６】
本発明に係る第２のクロック生成回路は、それぞれの位相が第１の位相差ずつ遅延されたｎ（但し、ｎは整数である。）相の第１クロック信号を生成する第１の多相クロック生成手段と、それぞれが、互いに直列に接続されたｋ（但し、ｋは整数である。）個の遅延素子からなり、ｎ相の第１クロック信号と対応して設けられたｎ個の遅延線回路と、該各遅延線回路に各遅延素子の遅延量を決定するための制御電圧を供給する制御電圧供給手段とを有し、各遅延線回路において、各遅延素子から１相ずつ第２クロック信号を生成する第２の多相クロック生成手段とを備え、制御電圧供給手段は、ｎ個の遅延線回路のうちの第ｉ（但し、ｉはｉ＜ｎの整数である。）相目の第１クロック信号を受ける遅延線回路から出力されるフィードバック信号と、第ｊ（但し、ｊはｉ＋１＜ｊ≦ｎの整数である。）相目の第１クロック信号との位相が一致するように制御電圧を調整する。
【００２７】
本発明の第２のクロック生成回路によると、それぞれがｋ個の遅延素子からなるｎ個の遅延線回路と、制御電圧供給手段とを有する第２の多相クロック生成手段を備え、制御電圧供給手段は、ｎ個の遅延線回路のうちの第ｉ相目の第１クロック信号を受ける遅延線回路から出力されるフィードバック信号と、第ｊ相目の第１クロック信号との位相が一致するように制御電圧を調整するため、各第１クロック信号からｋ相ずつ得られる第２クロック信号同士の位相差は、第ｉ相目の第１クロック信号と第ｊ相目の第１クロック信号との位相差をｋ等分する位相差となるので、各遅延線回路からｋ相ずつ出力される第２クロック信号を適当に並べ替えることにより、対１のクロック生成回路が出力する多相クロックよりも立ち上がりエッジの間隔が小さい多相クロックを得ることができる。従って、ｎ相の第１クロック信号からｎ×ｋ相の第２クロック信号を得る場合に、第ｉ相目の第１クロック信号と第ｉ＋１相目の第１クロック信号との間にｋ相のクロック信号を生成する従来の従来のクロック生成回路と比べて、各遅延線回路の遅延量を大きくできるため、消費電流量を低減しながらも高速な多相クロックを得ることができる。また、遅延旋回路の遅延量を従来よりも大きくできるため、遅延線回路の設計に余裕を持たせることができる。
【００２８】
本発明の第２のクロック生成回路において、制御電圧供給手段は、フィードバック信号の位相と、第ｊ相目の第１クロック信号の位相とを比較する位相比較器と、位相比較器と接続され、第ｊ相目の第１クロック信号とフィードバック信号との位相差に応じた電荷を供給するチャージポンプ回路と、チャージポンプ回路が供給する電荷に応じて遅延線回路に制御電圧を供給するループフィルタとを有していることが好ましい。
【００２９】
このようにすると、各遅延線回路に供給される制御電圧は、第ｉ相目の第１クロック信号を受ける遅延線回路において、フィードバック信号の位相が第ｊ相目の第１クロック信号の位相と一致するように制御されるため、各遅延素子の遅延量を、第ｉ相目の第１クロック信号と第ｊ相目の第１クロック信号との間をｋ等分するような位相差に確実に設定できる。
【００３０】
本発明の第２のクロック生成回路において、入力された各第１クロック信号の位相を調整するための調整バッファを有していることが好ましい。
【００３１】
このようにすると、各遅延素子で生じる位相のずれや、各遅延線回路内の配線容量等を調整して、入力されたクロック信号とフィードバック信号との位相ずれを補償できる。
【００３２】
本発明の第２のクロック生成回路において、制御電圧供給手段は、位相比較器に入力される第ｊ相目の第１クロック信号の位相を調整するための遅延調整回路を有していることが好ましい。
【００３３】
このようにすると、第１のクロック生成回路から出力された第ｉ相目の第１クロック信号と、第ｊ相目の第１クロック信号との間に異なる配線遅延が生じている場合であっても、遅延調整回路により位相比較器に入力される第ｊ相目の第１クロック信号の遅延量を調整できるので、遅延調整回路を用いて各ＶＣＤＬ回路の遅延量を精密に制御することができる。
【００３４】
本発明の第２のクロック生成回路は、それぞれが、各第２クロック信号と対応する複数のラッチ回路をさらに備えていることが好ましい。
【００３５】
このようにすると、第１のクロック生成回路と同期して入力されたデータを、第２の多相クロック生成回路と同期してラッチ回路を駆動することにより、入力クロックよりも高速にデータをサンプリングできるので、高速に入力されるデータのオーバーサンプリングに用いることができる。
【００３６】
本発明の第２のクロック生成回路は、各第２クロック信号に基づいて動作する少なくとも１つの送受信回路をさらに備えていることが好ましい。
【００３７】
このようにすると、送受信用回路内の各クロック信号間のスキューを低減することができる。また、複数の送受信回路間における多相クロック間のスキューをも低減できる。
【００３８】
本発明の第２のクロック生成回路において、送受信回路は、それぞれが各第２クロック信号を受ける複数の送受信用遅延線回路を有していることが好ましい。
【００３９】
このようにすると、送受信回路において、送受信用遅延線回路の構成を適当に変更することにより、送受信回路の動作周波数を変更することができる。また、複数の送受信回路を用いる場合には、送受信回路毎に動作周波数を変更することができる。
【００４０】
【発明の実施の形態】
（第１の実施形態）
本発明の第１の実施形態について図面を参照しながら説明する。
【００４１】
図１（ａ）は本発明の第１の実施形態に係るクロック生成回路のブロック構成を示している。図１（ａ）に示すように、第１の実施形態に係るクロック生成回路は、水晶発振器等により外部から入力された基準クロックＲＥＦＣＫに基づいて第１の多相クロックＰＬＬＣＫを生成する位相ロックループ（Phase Locked Loop ：ＰＬＬ）回路１０と、第１の多相クロックＰＬＬＣＫのクロックエッジ間にさらにクロックエッジを補間して第２の多相クロック信号ＤＬＬＣＫを生成する遅延ロックループ（Delay Locked Loop：ＤＬＬ）回路２０とを備えている。
【００４２】
第１の実施形態に係るクロック生成回路は、ＰＬＬ回路１０により、例えば周波数が約１００ＭＨｚの基準クロックＲＥＦＣＫに基づいて、周波数が約４００ＭＨｚで５相のクロック信号からなる第１の多相クロックＰＬＬＣＫを生成する。そして、ＤＬＬ回路２０により、第１の多相クロックＰＬＬＣＫの各クロックエッジの間にさらにクロックエッジを補間する。これにより、周波数が４００ＭＨｚでそれぞれの位相が互いに異なる１５相のクロック信号として第２の多相クロックＤＬＬＣＫが生成されるため、実質的に６ＧＨｚ（４００ＭＨｚ×１５）のクロックとして高速なデータ伝送に用いることができる。
【００４３】
ＰＬＬ回路１０は、図示はしていないが、位相比較器と、チャージポンプと、ループフィルタと、複数の遅延素子がリング状に接続された電圧制御発振器（Voltage Controlled Oscillator ：ＶＣＯ）と、該ＶＣＯの出力信号を分周する分周器とを有している。
【００４４】
ＰＬＬ回路１０において、位相比較器の一方の入力端子には、外部から入力された基準クロック信号ＲＥＦＣＫが入力され、他方の入力端子にはＶＣＯからの出力信号が分周器を介して入力される。位相比較器の出力により、基準クロック信号ＲＥＦＣＫとＶＣＯからのフィードバック信号との位相差に応じてチャージポンプが駆動されてループフィルタの電荷量が調整される。これにより、ＶＣＯの発振周波数は基準クロック信号ＲＥＦＣＫが逓倍された周波数にロックされる。そして、ＶＣＯの各遅延素子から１相ずつのクロック信号を出力することにより、基準クロック信号ＲＥＦＣＫの周波数が逓倍にされた周波数を有する第１の多相クロックＰＬＬＣＫを生成する。例えば、ＶＣＯに５つの遅延素子を用いることにより、それぞれの位相が第１相目から順に５分の１周期ずつ遅延された５相のクロック信号ＣＫＡ１〜ＣＫＡ５を生成して第１の多相クロックＰＬＬＣＫとして出力する。
【００４５】
図１（ｂ）は、図１（ａ）に示すＤＬＬ回路２０のブロック構成を示している。図１（ｂ）に示すように、ＤＬＬ回路２０は、ＰＬＬ回路１０からの各クロック信号ＣＫＡ１〜ＣＫＡ５と１対１に対応する電圧制御遅延線（Voltage Controlled Delay Line ：ＶＣＤＬ）回路２１〜２５を有している。ＶＣＤＬ回路２１〜２５は、入力された各クロック信号ＣＫＡ１〜ＣＫＡ５を遅延して３相ずつのクロック信号を生成し、合計１５相のクロック信号ＣＫＢ１〜１５として第２の多相クロックＤＬＬＣＫを生成する。また、ＤＬＬ回路２０は、各ＶＣＤＬ回路２１〜２５に制御電圧ＶCTRLを供給するための制御電圧供給手段として、遅延回路３１、位相比較器３２、チャージポンプ３３及びループフィルタ３４を有している。
【００４６】
ＶＣＤＬ回路２１は、第１の多相クロックＰＬＬＣＫの第１相目のクロック信号ＣＫＡ１を受けて３相のクロック信号ＣＫＢ１〜ＣＫＢ３を生成し、ＶＣＤＬ回路２２は、第１の多相クロックＰＬＬＣＫの第２相目のクロック信号ＣＫＡ２を受けて３相のクロック信号ＣＫＢ４〜ＣＫＢ９を生成し、ＶＣＤＬ回路２３は、第１の多相クロックＰＬＬＣＫの第３相目のクロック信号ＣＫＡ３を受けて３相のクロック信号ＣＫＢ７〜ＣＫＢ９を生成し、ＶＣＤＬ回路２４は、第１の多相クロックＰＬＬＣＫの第４相目のクロック信号ＣＫＡ４を受けて３相のクロック信号ＣＫＢ１０〜ＣＫＢ１２を生成し、ＶＣＤＬ回路２５は、第１の多相クロックＰＬＬＣＫの第５相目のクロック信号ＣＫＡ５を受けて３相のクロック信号ＣＫＢ１３〜ＣＫＢ１５を生成する。
【００４７】
遅延回路３１は、ＰＬＬ回路１０が出力する第５相目のクロック信号ＣＫＡ５の遅延量を調整して、位相比較用のクロック信号ＰＣＫを出力する。
【００４８】
位相比較器３２は、ＶＣＤＬ回路２１から出力されるフィードバック信号ＦＢＣＫの位相と、遅延回路３１が出力するクロック信号ＰＣＫの位相とを比較し、フィードバック信号ＦＢＣＫの立ち上がりエッジがクロック信号ＰＣＫの立ち上がりエッジよりも早い場合には、ＵＰ端子を所定の期間“Ｈ”レベルにし、フィードバック信号ＦＢＣＫの立ち上がりエッジがクロック信号ＰＣＫの立ち上がりエッジよりも遅い場合にはＤＮ端子を所定の期間“Ｈ”レベルにする。
【００４９】
チャージポンプ３３は、位相比較器３２からの出力に応じた期間にわたって、所定の電圧をループフィルタ３４に印加する。ループフィルタ３４は、チャージポンプ３３が出力する電荷を放充電するキャパシタを有し、チャージポンプ３３の出力に応じたバイアス電圧を制御電圧ＶCTRLとして各ＶＣＤＬ回路２１〜２５に供給される。
【００５０】
以上のような構成により、ＤＬＬ回路２０は、ＶＣＤＬ回路２１から出力されるフィードバック信号ＦＢＣＫの位相と第１の多相クロックＰＬＬＣＫの第５相目のクロック信号ＣＫＡ５との位相が一致するように制御電圧ＶCTRLが各ＶＣＤＬ回路２１〜２５に供給される。
【００５１】
図２は、本発明の第１の実施形態におけるＶＣＤＬ回路２１の具体的なブロック構成を示している。図２に示すように、ＶＣＤＬ回路２１は、ループフィルタ３４から入力されるＶCTRLを所望の電圧に調整するバイアス制御回路４１と、互いに直列に接続された３つの差動遅延素子４２と、３つの差動遅延素子４２の前段及び後段のそれぞれに設けられた２つの遅延量調整バッファ４３と、各差動遅延素子４２と接続された３つのシングル変換素子４４と、各シングル変換素子４４と接続された出力バッファ４５と有している。
【００５２】
ＶＣＤＬ回路２１において、入力された第１相目のクロック信号ＣＫＡ１は、遅延量調整バッファ４３を介して、各差動遅延素子４２から出力される差動信号は、シングル変換素子４４及び出力バッファ４５を介して、第２の多相クロックＤＬＬＣＫのうちの３相のクロック信号ＣＫＢ１〜ＣＫＢ３として出力される。
【００５３】
また、最終段の差動遅延素子４２から出力される差動クロック信号は、遅延量調整バッファ４３及びシングル変換素子４４を介してフィードバック信号ＦＢＣＫとして位相比較器３２に出力される。ここで、２つの遅延量調整バッファ４３は、入力されたクロック信号ＣＫＡ１の位相とフィードバック信号ＦＢＣＫの位相とが等しくなるように入力されたクロック信号の位相を調整する。
【００５４】
なお、第２相目のクロック信号ＣＫＡ２〜第５相目のクロック信号ＣＫＡ５を受ける各ＶＣＤＬ回路２２〜２５の具体的なブロック構成は図２に示すＶＣＤＬ回路２１と同様である。
【００５５】
図３は、本発明の第１の実施形態における遅延回路３１の具体的なブロック構成を示している。図３に示すように、遅延回路３１は、ループフィルタ３４から入力されるＶCTRLを所望の電圧に調整するバイアス制御回路５１と、ＰＬＬ回路１０からのクロック信号ＣＫＡ５の位相を調整する遅延量調整バッファ５２とを有している。
【００５６】
ここで、ＰＬＬ回路１０から出力された各クロック信号は、各ＶＣＤＬ回路２１〜２５に入力されるまでの間に、配線容量の違いや各バッファの入力容量の違いにより、位相のずれが生じる。従って、第５相目のクロック信号ＣＫＡ５は、第１相目のクロック信号ＣＫＡ１と比べて余分な位相ずれが生じているため、第５相目のクロック信号ＣＫＡ５を直接に位相比較器３２に入力すると、制御電圧ＶCTRLが所望の値に調整できない。
【００５７】
そこで、第１の実施形態では、遅延回路３１を、ＰＬＬ回路１０の出力から、第１相目のクロック信号に対して、第５相目のクロック信号ＣＫＡ５が余分に遅延された遅延量を差し引いて、位相比較用のクロック信号ＰＣＫを生成して位相比較器３２に入力している。
【００５８】
具体的には、遅延回路３１において、バイアス制御回路５１と遅延量調整バッファ５２とにより第５相目のクロック信号ＣＫＡ５を遅延することにより、第１相目のクロック信号ＣＫＡ１の位相に対して、所定の遅延量よりも余分に遅延された分を補償するように位相比較用のクロック信号ＰＣＫを出力する。
【００５９】
従って、ＶＣＤＬ回路２１からのフィードバック信号ＦＢＣＫと、遅延回路３１からのクロック信号ＰＣＫと位相比較器３２に入力することにより、ＶＣＤＬ回路２１における各遅延素子の遅延量は、第１相目のクロック信号ＣＫＡ１と第５相目のクロック信号ＣＫＡ５との位相差を３等分する位相差となる。他のＶＣＤＬ回路２２〜２５においても、同じ制御電圧ＶCTRLが供給されるため、同じ遅延量ずつ遅延して第２の多相クロックＤＬＬＣＫを生成できる。
【００６０】
以上のように構成された第１の実施形態に係るクロック生成回路の動作について図面を参照しながら説明する。
【００６１】
図４は本発明の第１の実施形態に係るクロック生成回路により生成されるクロックの波形を示している。図４に示すように、ＰＬＬ回路１０の動作により、第１の多相クロックＰＬＬＣＫとして、それぞれが基準クロック信号ＲＥＦＣＫの逓倍の周波数を持ち、且つそれぞれの位相が第１の位相差Ｄ１ずつ異なるクロック信号ＣＫＡ１〜ＣＫＡ５を出力する。ここで、ＰＬＬ回路１０のＶＣＯに５つの遅延素子が用いられており、各遅延素子において５分の１周期ずつ遅延されるため、第１の位相差Ｄ１は各クロック信号の１周期の約５分の１となる。
【００６２】
ＤＬＬ回路２０に入力されたクロック信号ＣＫＡ１は、ＶＣＤＬ回路２１の３段の差動遅延素子４２により第２の位相差Ｄ２ずつ遅延されて、３相のクロック信号ＣＫＢ１〜ＣＫＢ３として出力される。
【００６３】
同様に、ＶＣＤＬ回路２２〜２５により、第２相目のクロック信号ＣＫＡ２〜第５相目のクロック信号のそれぞれから、それぞれの位相が第２の位相差Ｄ２ずつ遅延された３相ずつのクロック信号ＣＫＢ４〜ＣＫＢ６，ＣＫＢ７〜ＣＫＢ９，ＣＫＢ１０〜ＣＫＢ１２，ＣＫＢ１３〜ＣＫＢ１５が生成される。
【００６４】
ここで、各ＶＣＤＬ回路２１〜２５から出力される各クロック信号を、ＣＫＢ１，ＣＫＢ１４，ＣＫＢ１２，ＣＫＢ４，ＣＫＢ２，ＣＫＢ１５，ＣＫＢ７，ＣＫＢ５，ＣＫＢ３，ＣＫＢ１０，ＣＫＢ８，ＣＫＢ６，ＣＫＢ１３，ＣＫＢ１１，ＣＫＢ９の順に並べ替えることにより、それぞれの位相が第１相目から順に１５分の１周期ずつ遅延された第２の多相クロックＤＬＬＣＫを得ることができる。
【００６５】
以上説明したように、第１の実施形態に係るクロック生成回路は、ＤＬＬ回路２０において、ＰＬＬ回路１０が生成する第１の多相クロックＰＬＬＣＫのクロックエッジを補間するための基準となる２つのクロック信号として、第１の多相クロックＰＬＬＣＫのうちの第１相目のクロック信号ＣＫＡ１と第５相目のクロック信号ＣＫＡ５を用い、各クロック信号ＣＫＢ１〜ＣＫＢ１５を立ち上がりエッジの順に並べ替えることにより、クロックエッジの間隔が小さくされた第２の多相クロックを得ることを特徴としている。
【００６６】
ここで、従来のクロック生成回路では、第１の多相クロックＰＬＬＣＫのクロックエッジを補間するための基準となる２つのクロック信号として、第１の多相クロックＰＬＬＣＫのうちの第１相目のクロック信号ＣＫＡ１と第２相目のクロック信号ＣＫＡ２を用いているため、第１の多相クロックＰＬＬＣＫのクロックエッジの間隔が小さくされていると、ＤＬＬ回路によってクロックエッジの間隔をさらに小さくしようとする場合に遅延量を極端に小さくする必要がある。具体的に、第２の多相クロックＤＬＬＣＫとして１５相のクロック信号を得る場合には、各ＶＣＤＬ回路における各遅延素子の遅延量を１５分の１周期とする必要がある。
【００６７】
これに対し、第１の実施形態に係るクロック生成回路は、相対的にクロックエッジの間隔が大きい２つのクロック信号を基準として遅延し、それを並べ替えて用いるため、第１の多相クロックＰＬＬＣＫのクロックエッジの間隔が小さくされていても遅延量を小さくする必要がない。具体的に、第１相目のクロック信号ＣＫＡ１と第５相目のクロック信号ＣＫＡ５との位相差は、各クロック信号ＣＫＡ１〜ＣＫＡ５の５分の４周期に相当するため、第２の位相差Ｄ２は、各クロック信号ＣＫＡ１〜ＣＫＡ５の１５分の４周期に相当する。このように、各ＶＣＤＬ回路２１〜２５における各遅延素子の遅延量は従来よりも大きくされている。
【００６８】
従って、第１の実施形態に係るクロック生成回路によると、ＶＣＤＬ回路２１〜２５の遅延量を大きくできるため、クロック生成回路の消費電流量を小さくすることができる。さらに、ＤＬＬ回路２０において第２位相差Ｄ２を大きく設定することができるため、ＶＣＤＬ回路２１〜２５の設計に余裕を持たせることができ、ＶＣＤＬ回路２１〜２５の遅延量を小さくしても製造プロセスに基づく遅延量の限界に到達し難くなる。
【００６９】
なお、第１の実施形態に係るクロック生成回路では、ＰＬＬ回路１０から５相のクロック信号を生成し、ＤＬＬ回路２０から１５相のクロック信号を生成しているが、ＰＬＬ回路１０及びＤＬＬ回路２０が生成する多相クロック信号の構成は、このような組み合わせに限られない。
【００７０】
すなわち、第１の実施形態に係るクロック生成回路において、ＰＬＬ回路１０のＶＣＯの構成を変更することにより、第１の多相クロックＰＬＬＣＫとしてｎ（但し、ｎは整数）相のクロック信号を生成し、ＤＬＬ回路２０のＶＣＤＬ回路の構成を変更することにより、第２の多相クロックＤＬＬＣＫとしてｍ（但し、ｍはｍ＞ｎの整数）相のクロック信号を生成することができる。
【００７１】
具体的に、ＰＬＬ回路１０においては、ｎ個の遅延素子からなるＶＣＯを用いることにより、それぞれの位相がｎ分の１周期（第１の位相差）ずつ異なるｎ相のクロック信号ＣＫＡ１〜ＣＫＡｎとして第１の多相クロックＰＬＬＣＫを生成する。また、ＤＬＬ回路２０においては、第１の多相クロックＰＬＬＣＫの第１相目〜第ｎ相目までの各クロック信号を受けるｎ個のＶＣＤＬ回路を設け、第ｉ（但し、ｉはｉ＜ｎの整数）相目のクロック信号を受けるＶＣＤＬ回路から出力されるフィードバック信号を位相比較器３２の一方の端子に入力し、第ｊ（但し、ｊはｉ＋１＜ｊ≦ｎの整数）相目のクロック信号を遅延回路３１を介して位相比較器３２の他方の端子に入力する。
【００７２】
これにより、ｎ個のＶＣＤＬ回路には、第ｉ相目のクロック信号とを受けるＶＣＤＬ回路からのフィードバック信号と、第ｊ相目のクロック信号との位相が一致するように制御電圧ＶCTRLが供給される。従って、各ＶＣＤＬ回路内に設けられたｋ（但し、ｋは整数）個の遅延素子の遅延量は、第ｉ相目のクロック信号と第ｊ相目のクロック信号との位相差をｋ等分するような位相差（第２の位相差）となり、各ＶＣＤＬ回路に設けられたｋ個の遅延素子から、それぞれの位相が第２の位相差ずつ遅延されたｋ相のクロック信号を得ることができる。そして、生成された各クロック信号を立ち上がりエッジの順に並び替えて用いることにより、高速なデータ伝送を制御するクロック信号として用いることができる。
【００７３】
ここで、第２の位相差は、第ｉ相目と第ｉ＋１相目との間にｋ相ずつのクロック信号を生成する場合と比べて、ＤＬＬ回路２０における遅延量を大きくできる。従って、ＤＬＬ回路２０において、遅延量を小さくしても消費電流量が増大することがない。
【００７４】
また、第１の実施形態に係るクロック生成回路において、第ｉ相目のクロック信号を受けるＶＣＤＬ回路からのフィードバック信号と第ｊ相目のクロック信号とを位相比較器３２に入力する場合、第ｉ相目のクロック信号と第ｊ相目のクロック信号との位相差が大きいほど遅延量を大きくできるため、クロック生成回路における消費電流量をさらに小さくできるので、消費電流を低減する効果が大きくなる。即ち、ｉの値が小さく且つｊの値が大きいほど好ましく、特にｉの値が１であり且つｊの値がｎであることがさらに好ましい。
【００７５】
（第２の実施形態）
以下、本発明に係る第２の実施形態について図面を参照しながら説明する。
【００７６】
図５は本発明の第２の実施形態に係るクロック生成回路６０のブロック構成を示している。図５に示すように、第２の実施形態に係るクロック生成回路６０は、基準クロック信号ＲＥＦＣＫの周波数を逓倍にして５相のクロック信号ＣＫＡ１〜ＣＫＡ５からなる第１の多相クロックＰＬＬＣＫを生成するＰＬＬ回路１０と、各クロック信号ＣＫＡ１〜ＣＫＡ５同士の間を補間するように１５相のクロック信号ＣＫＢ１〜ＣＫＢ１５からなる第２の多相クロックＤＬＬＣＫを生成するＤＬＬ回路２０と、それぞれが第２の多相クロックＤＬＬＣＫの各クロック信号ＣＫＢ１〜ＣＫＢ１５と１対１に対応して設けられた１５個のラッチ回路６１とを備えている。
【００７７】
ここで、ＰＬＬ回路１０及びＤＬＬ回路２０の構成は第１の実施形態と同様であるため説明を省略する。
【００７８】
ラッチ回路６１は、外部から入力される所定ビット速度の入力データＤＩＮを受けて、クロック信号ＣＫＢ１〜ＣＫＢ１５と同期して動作することにより、１５ビット幅の出力データＤＯＵＴ［１：１５］を出力する。このような構成により、入力データＤＩＮの入力クロックよりも高速にデータをラッチできる。例えば入力データＤＩＮをＰＬＬ回路１０と同期しながら受信するような通常のデータ受信装置等に本発明のクロック生成回路を用いることにより、入力クロックの３倍の速度でラッチでき、従って、入力データに対して３倍のオーバーサンプリングが可能となるため、高速で且つ信頼性の高いデータ伝送を実現できる。
【００７９】
（第３の実施形態）
以下、本発明の第３の実施形態について図面を参照しながら説明する。
【００８０】
図６は本発明の第３の実施形態に係るクロック生成回路のブロック構成を示している。図６に示すように、第３の実施形態に係るクロック生成回路７０は、基準クロック信号ＲＥＦＣＫの周波数を逓倍にして５相のクロック信号ＣＫＡ１〜ＣＫＡ５からなる第１の多相クロックＰＬＬＣＫを生成するＰＬＬ回路１０と、各クロック信号ＣＫＡ１〜ＣＫＡ５同士の間が補間された１５相のクロック信号ＣＫＢ１〜ＣＫＢ１５からなる第２の多相クロックＤＬＬＣＫを生成するＤＬＬ回路２０と、それぞれに第２の多相クロックＤＬＬＣＫが入力された２つの送受信回路（送受信用クロック生成回路）７１とを備えている。各送受信回路７１は複数のＶＣＤＬ回路７２からなる。ここで、送受信回路７１内の各ＶＣＤＬ回路７２は、第１の実施形態のクロック生成回路におけるＶＣＤＬ回路２１〜２５とほぼ同一の構成であるため、説明を省略する。
【００８１】
第３の実施形態に係るクロック生成回路７０において、送受信回路７１内の各ＶＣＤＬ回路７２は、ＤＬＬ回路２０内のＶＣＤＬ回路２１〜２５を駆動するための制御電圧ＶCTRLにより駆動している。従って、各送受信回路７１において、各クロック信号はほぼ同じ量だけ遅延されることとなるため、各送受信回路７１から出力されるクロック信号間のスキューを減少させることができると共に、複数の送受信回路７１から出力される送受信用クロックＴＲＣＫ同士の間でのスキューをも減少することができる。
【００８２】
これにより、第３の実施形態に係るクロック生成回路７０を用いることにより、消費電力を低減しながらもデータを高速に送受信する送受信装置を得ることができる。
【００８３】
また、第３の実施形態のクロック生成回路７０によると、送受信回路７１ごとにＶＣＤＬ回路７２の数を変更することにより、目的に応じた送受信用クロックＴＲＣＫを生成することができる。従って、データ送受信装置等のアプリケーションに応じて送受信回路ごとに周波数を変更するように構成しても消費電流の低減が可能である。
【００８４】
なお、第３の実施形態では、クロック生成回路７０として送受信回路７１を２つ備えた構成について説明したが、送受信生成回路７０は２つに限られず、データ送受信を行うアプリケーションに応じて適当に変更することができる。
【００８５】
【発明の効果】
本発明のクロック生成回路によると、第２の多相クロック生成手段における各遅延線回路の遅延量は、第１の多相クロックのうちの第ｉ相目のクロック信号と第ｊ相目クロック信号との位相差をｋ等分する第２の位相差となるため、各遅延線回路の遅延量を第ｉ相目のクロック信号と第ｉ＋１相目のクロック信号との間をｋ等分する場合と比べて、各遅延線回路の遅延量が大きくなるので、各遅延線回路の消費電流量を小さくすることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係るクロック生成回路を示すブロック図である。
【図２】本発明の第１の実施形態に係るクロック生成回路におけるＶＣＤＬ回路の具体的構成を示すブロック図である。
【図３】本発明の第１の実施形態に係るクロック生成回路における遅延回路の具体的構成を示すブロック図である。
【図４】本発明の第１の実施形態に係るクロック生成回路によって生成される各クロック信号の波形を示すタイミング図である。
【図５】本発明の第２の実施形態に係るクロック生成回路の構成を示すブロック図である。
【図６】本発明の第３の実施形態に係るクロック生成回路の構成を示すブロック図である。
【図７】従来のクロック生成回路に用いるＤＬＬ回路の構成を示すブロック図である。
【図８】従来のクロック生成回路によって生成されるクロック信号の波形を示すタイミング図である。
【符号の説明】
１０ ＰＬＬ回路（第１のクロック生成回路）
２０ ＤＬＬ回路（第２のクロック生成回路）
２１〜２５ ＶＣＤＬ回路（遅延線回路）
３１ 遅延回路（遅延量調整回路）
３２ 位相比較器
３３ チャージポンプ
３４ ループフィルタ
４１ バイアス制御回路
４２ 差動遅延素子
４３ 遅延量調整バッファ
４４ シングル変換素子
４５ 出力バッファ
５１ バイアス制御回路
５２ 遅延量調整バッファ
５３ シングル変換素子
６０ クロック生成回路
６１ ラッチ回路
７０ クロック生成回路
７１ 送受信回路（送受信用クロック生成回路）
７２ ＶＣＤＬ回路（送受信用遅延線回路）
ＲＥＦＣＫ 基準クロック信号
ＰＬＬＣＫ 第１の多相クロック
ＣＫＡ１〜ＣＫＡ５ クロック信号（第１クロック信号）
ＤＬＬＣＫ 第２の多相クロック
ＣＫＢ１〜ＣＫＢ１５ クロック信号（第２クロック信号）
ＶCTRL 制御電圧
ＦＢＣＫ フィードバック信号
Ｄ１ 第１の位相差
Ｄ２ 第２の位相差
Claims (8)
- それぞれの位相が第１の位相差ずつ遅延されたｎ（但し、ｎはｎ≧３の整数である。）相の第１クロック信号を生成する第１の多相クロック生成手段と、
前記ｎ相の第１クロック信号と対応して設けられたｎ個の遅延線回路を有し、該各遅延線回路において、それぞれの位相が第２の位相差ずつ遅延されたｋ（但し、ｋは正の整数である。）相の第２クロック信号を生成する第２の多相クロック生成手段とを備え、
前記各遅延線回路は、前記第２の位相差が、第ｉ（但し、ｉは１≦ｉ＜ｎの整数である。）相目の第１クロック信号と、第ｊ（但し、ｊはｉ＋１＜ｊ≦ｎの整数である。）相目の第１クロック信号との位相差をｋ等分する位相差となるように制御されることを特徴とするクロック生成回路。 - それぞれの位相が第１の位相差ずつ遅延されたｎ（但し、ｎはｎ≧３の整数である。）相の第１クロック信号を生成する第１の多相クロック生成手段と、
それぞれが、互いに直列に接続されたｋ（但し、ｋは正の整数である。）個の遅延素子からなり、前記ｎ相の第１クロック信号と対応して設けられたｎ個の遅延線回路と、該各遅延線回路に前記各遅延素子の遅延量を決定するための制御電圧を供給する制御電圧供給手段とを有し、前記各遅延線回路において、前記各遅延素子から１相ずつ第２クロック信号を生成する第２の多相クロック生成手段とを備え、
前記制御電圧供給手段は、前記ｎ個の遅延線回路のうちの第ｉ（但し、ｉは１≦ｉ＜ｎの整数である。）相目の第１クロック信号を受ける遅延線回路から出力されるフィードバック信号と、第ｊ（但し、ｊはｉ＋１＜ｊ≦ｎの整数である。）相目の第１クロック信号との位相が一致するように前記制御電圧を調整することを特徴とするクロック生成回路。 - 前記制御電圧供給手段は、
前記フィードバック信号の位相と、前記第ｊ相目の第１クロック信号の位相とを比較する位相比較器と、
前記位相比較器と接続され、前記フィードバック信号と前記第ｊ相目の第１クロック信号との位相差に応じた電荷を供給するチャージポンプ回路と、
前記チャージポンプ回路が供給する電荷に応じて前記遅延線回路に前記制御電圧を供給するループフィルタとを有していることを特徴とする請求項２に記載のクロック生成回路。 - 前記各遅延線回路は、入力された前記各第１クロック信号の位相を調整するための調整バッファを有していることを特徴とする請求項２又は３に記載のクロック生成回路。
- 前記制御電圧供給手段は、前記位相比較器に入力される前記第ｊ相目の第１クロック信号の位相を調整するための遅延調整回路を有していることを特徴とする請求項２〜４のうちのいずれか１項に記載のクロック生成回路。
- それぞれが、前記各第２クロック信号と対応する複数のラッチ回路をさらに備えていることを特徴とする請求項２〜５のうちのいずれか１項に記載のクロック生成回路。
- 前記各第２クロック信号に基づいて動作する少なくとも１つの送受信回路をさらに備えていることを特徴とする請求項２〜６のうちのいずれか１項に記載のクロック生成回路。
- 前記送受信回路は、それぞれが前記各第２クロック信号を受ける複数の送受信用遅延線回路を有していることを特徴とする請求項７に記載のクロック生成回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003176743A JP4242712B2 (ja) | 2003-06-20 | 2003-06-20 | クロック生成回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003176743A JP4242712B2 (ja) | 2003-06-20 | 2003-06-20 | クロック生成回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2005012666A JP2005012666A (ja) | 2005-01-13 |
| JP4242712B2 true JP4242712B2 (ja) | 2009-03-25 |
Family
ID=34099539
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003176743A Expired - Fee Related JP4242712B2 (ja) | 2003-06-20 | 2003-06-20 | クロック生成回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4242712B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5023605B2 (ja) * | 2006-08-09 | 2012-09-12 | 富士通セミコンダクター株式会社 | ディレイ調整回路およびその制御方法 |
| KR100891335B1 (ko) * | 2007-07-02 | 2009-03-31 | 삼성전자주식회사 | 비트 에러율 측정을 수행 할 수 있는 클럭 발생 장치 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3566051B2 (ja) * | 1997-11-14 | 2004-09-15 | 株式会社ルネサステクノロジ | 位相の異なる複数のクロック信号を出力するクロック信号発生回路およびそれを用いたクロック位相制御回路 |
| JP3696386B2 (ja) * | 1997-11-14 | 2005-09-14 | 株式会社ルネサステクノロジ | パルス幅変調信号生成回路 |
| US6259295B1 (en) * | 1999-06-28 | 2001-07-10 | Agere Systems Guardian Corp. | Variable phase shifting clock generator |
-
2003
- 2003-06-20 JP JP2003176743A patent/JP4242712B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2005012666A (ja) | 2005-01-13 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100811766B1 (ko) | 주파수-체배 지연 동기 루프 및 그를 이용하여 출력 클록 신호를 생성하는 방법 | |
| US7103855B2 (en) | Clock control circuit and method | |
| CN109639272B (zh) | 一种自适应宽带锁相环电路 | |
| JP3564392B2 (ja) | 二重ループの遅延同期ループ | |
| US6844765B2 (en) | Multi-phase clock generation circuit | |
| US7782103B2 (en) | Phase adjustment circuit | |
| JP2004104522A (ja) | クロック再生装置、および、クロック再生装置を用いた電子機器 | |
| JP2001515695A (ja) | デジタルワードにより同調される周波数合成回路 | |
| US7372340B2 (en) | Precision frequency and phase synthesis with fewer voltage-controlled oscillator stages | |
| US7619451B1 (en) | Techniques for compensating delays in clock signals on integrated circuits | |
| JP4029568B2 (ja) | クロック生成回路、シリアル／パラレル変換装置及びパラレル／シリアル変換装置並びに半導体装置 | |
| US6859079B2 (en) | Semiconductor device capable of accurately producing internal multi-phase clock signal | |
| WO2006033518A1 (en) | Frequency multiplier | |
| JP4393111B2 (ja) | ハーフレートｃｄｒ回路 | |
| JP4242712B2 (ja) | クロック生成回路 | |
| KR100531457B1 (ko) | 다 위상 클럭신호 발생을 위한 발진기가 배제된 지연 동기루프 | |
| JP2006211208A (ja) | スペクトラム拡散クロック生成回路 | |
| US7113014B1 (en) | Pulse width modulator | |
| JP4597681B2 (ja) | 時間サイクルサプレッサを用いた低ロック時間遅延ロックループ | |
| US6657466B1 (en) | System and method for generating interleaved multi-phase outputs from a nested pair of phase locked loops | |
| Cheng et al. | A 2GHz fully differential DLL-based frequency multiplier for high speed serial link circuit | |
| JP2005354271A (ja) | 半導体装置、クロック位相調整回路、送信回路及び受信回路。 | |
| Lin et al. | An 833-MHz 132-phase multiphase clock generator with self-calibration circuits | |
| JP2010074562A (ja) | Ｐｌｌ回路 | |
| CN117713807A (zh) | 延迟锁相环电路以及多相位时钟信号占空比调整方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20060426 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20080717 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080729 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080925 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20081202 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20081225 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120109 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| LAPS | Cancellation because of no payment of annual fees |