JP3327413B2 - パルス幅変調回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【目次】以下の順序で本発明を説明する。 産業上の利用分野 従来の技術 発明が解決しようとする課題 課題を解決するための手段（図１） 作用（図９） 実施例（図１〜図９） （１）第１の実施例（図１〜図９） （１−１）パルスモード（図１及び図２） （１−２）実施例の全体構成（図１〜図８） （１−２−１）プログラマブル遅延回路及び制御パルス
選択回路の構成（図１） （１−２−２）レジスタ、データ発生回路及びデコーダ
の構成（図１、図３及び図４） （１−２−３）シフタの構成（図１、図３及び図４） （１−２−４）モード発生回路及びＲＳ−ＦＦ回路の構
成（図１、図６〜図８） （１−３）実施例の動作及び効果（図９） （２）他の実施例 発明の効果

【０００２】

【産業上の利用分野】本発明はパルス幅変調回路に関
し、例えば文字や図形をレーザパルスのパルス幅を可変
することにより印字するいわゆるレーザビームプリンタ
のレーザパルス発生回路に適用して好適なものである。

【０００３】

【従来の技術】今日、文字や図形を高品質かつ高速に印
字することができる印字装置としてレーザビームプリン
タの重要性が高まつてきている。このレーザビームプリ
ンタは文字や図形に対応する出力情報をレーザ光によつ
て光導電体ドラムに書き込み、当該光導電体ドラムに書
き込まれた画像を電子写真方式によつて印刷するため、
レーザ光のパルス幅を印字したい情報に即して制御する
技術がレーザビームプリンタを実現する上で重要な技術
の一つになつている。

【０００４】このようなレーザ光のパルス幅制御手段と
しては、従来より各種のパルス幅変調回路が提案されて
いるが、出力パルスをセツトリセツト−フリツプフロツ
プ回路（以下ＲＳ−ＦＦ回路という）を用いて発生する
ものが提案されている（特願平4-210819号）。

【０００５】このパルス幅変調回路は、ＲＳ−ＦＦ回路
に与えられるセツトパルス及びリセツトパルスが入力さ
れるタイミングをクロツク周期内で任意に可変制御する
もので、特定の基準点（例えばクロツク周期の始点）よ
り任意の幅の出力パルスを発生させるようになされてい
る。

【０００６】

【発明が解決しようとする課題】ところがこのように出
力パルスの基準点を全てクロツク周期の始点（すなわち
左寄せ）に設定すると、複数周期に亘るパルス幅の出力
パルスを発生させる場合に、印字したい原画像に対して
出力画像が劣化する等の問題があつた。例えば連続する
３つクロツク周期Ｔ１、Ｔ２、Ｔ３に亘つて１クロツク
周期に対してわずかに長い出力パルスを発生させようと
すると、原画像では一本の線であつた図形がこのパルス
幅変調回路を介して再現すると左端の図形部分に対応す
る１番目のクロツク周期Ｔ１において発生されるパルス
と本体部分に対応する２番目のクロツク周期Ｔ２におい
て発生されるパルスとの間に空白が発生し、画質が劣化
する場合があつた。

【０００７】また基準点をクロツク周期の中点や終点
（すなわち右寄せ）に固定する場合にも同様の原因によ
る画質の劣化が発生するため、このような画質の劣化を
なくすためにはデイレイラインを長くしてクロツク周期
以上の遅延時間を発生させることが考えられるが、この
ようにすると消費電力や回路規模が大きくならざるを得
なかつた。

【０００８】本発明は以上の点を考慮してなされたもの
で、消費電力や回路規模を大きくすることなくクロツク
周期に対して長い周期のパルス幅も容易に発生すること
ができるパルス幅変調回路を提案しようとするものであ
る。

【０００９】

【課題を解決するための手段】かかる課題を解決するた
め本発明においては、クロツク信号ＣＬＫに基づいて、
出力パルスＰＷＭのパルス幅を変調するパルス幅変調回
路１について、クロツク信号ＣＬＫのパルス幅を当該パ
ルス周期Ｔに比して狭く圧縮し、制御パルスＣＬＫＰと
して出力するパルス圧縮手段２と、パルス周期Ｔを分割
したときにおける当該期間の数だけ直列接続され、制御
パルスＣＬＫＰを遅延させて遅延制御パルスＳ３、Ｓ４
を生成する複数の遅延手段３、４と、出力パルスＰＷＭ
を発生する際の基準としてパルス周期Ｔの始点ＬＰ、中
点ＣＰ又は終点ＲＰのいずれかを選択する選択データＰ
ＷＤ、ＰＭに基づいて各々の期間の開始前に、対応する
遅延手段の遅延時間を設定する遅延時間制御手段８、９
と、遅延制御パルスＳ３、Ｓ４をセツト入力端及びリセ
ツト入力端にそれぞれ入力し、当該入力された遅延制御
パルスに基づいてＳ３、Ｓ４出力パルスＰＷＭを出力す
るラツチ手段５とを設ける。また、セツト入力端に入力
される遅延制御パルスＳ３を優先する期間と、当該セツ
ト入力端に入力される遅延制御パルスＳ３に対してリセ
ツト入力端に入力される遅延制御パルスＳ４を優先する
期間とを切り換える切換信号Ｓ１０をラツチ手段５に供
給する切換信号発生手段１６を設ける。

【００１０】また本発明においては、クロツク信号ＣＬ
Ｋに基づいて、ラツチ手段５により出力される出力パル
スＰＷＭのパルス幅を変調するパルス幅変調回路１につ
いて、クロツク信号ＣＬＫのパルス幅を当該パルス周期
Ｔに比して狭く圧縮し、制御パルスＣＬＫＰとして出力
するパルス圧縮手段２と、パルス周期Ｔを前半周期及び
後半周期にそれぞれ分割し、当該各周期に対応して直列
接続された第１及び第２の遅延手段３、４と、出力パル
スＰＷＭを発生する際の基準としてパルス周期Ｔの始点
ＬＰ、中点ＣＰ又は終点ＲＰのいずれかを選択する選択
データＰＷＤ、ＰＭに基づいて第１及び第２の遅延手段
３、４における遅延時間を、前半周期と後半周期とにお
いて交互に設定する第１及び第２のデコーダ手段８、９
と、ラツチ手段５のセツト入力端又はリセツト入力端に
入力される信号のいずれの信号を優先させるかを切り換
える切換信号Ｓ１０をラツチ手段５に供給する切換信号
発生手段１６とを設ける。そしてラツチ手段５において
は、選択データＰＷＤ、ＰＭに基づいて設定された遅延
時間だけそれぞれ遅延された遅延制御パルスＳ３、Ｓ４
を第１及び第２の遅延手段３、４よりセツト入力端及び
リセツト入力端にそれぞれ入力し、当該入力された遅延
制御パルスＳ３、Ｓ４と切換信号Ｓ１０とに基づいて出
力パルスＰＷＭを出力するようにした。

【００１１】

【作用】出力パルスＰＷＭを発生する際の基準としてパ
ルス周期Ｔの始点ＬＰ、中点ＣＰ及び終点ＲＰを選択す
る選択データＰＷＤ、ＰＭに基づいて、当該パルス周期
Ｔの各期間に対応する複数段の遅延手段３、４の遅延時
間を設定し、その結果得られる遅延制御パルスＳ３、Ｓ
４によつてラツチ手段５の立ち上げ又は立ち下げを制御
することにより、クロツク周期Ｔを長くすることなく、
クロツク周期Ｔに比して長い周期の出力パルスＰＷＭを
容易に得ることができる。またセツト入力端に入力され
る遅延制御パルスＳ３を優先する期間と、当該セツト入
力端に入力される遅延制御パルスＳ３に対してリセツト
入力端に入力される遅延制御パルスＳ４を優先する期間
とを切り換える切換信号Ｓ１０をラツチ手段５に供給す
ることにより、当該セツト入力端及びリセツト入力端に
入力される遅延制御パルスＳ３、Ｓ４がいずれも論理
「Ｈ」であつた場合においてもラツチ手段５の不定状態
を確実に回避することができる。

【００１２】

【実施例】以下図面について、本発明の一実施例を詳述
する。

【００１３】（１）第１の実施例 （１−１）パルスモード 図１において、１は全体としてパルス幅変調回路を示
し、任意のパルス幅を有する出力パルスの発生基準位置
を、クロツク周期ごとに複数の発生基準位置のなかから
選択することができるようになされている。

【００１４】この実施例の場合、パルス幅変調回路１に
は、発生基準位置を定めるパルスモードとしてセンター
パルスモード（ＣＰ）、レフトパルスモード（ＬＰ）、
ライトパルスモード（ＲＰ）の３種類が用意されてお
り、それぞれクロツク周期Ｔの中心位置を基準に出力パ
ルスＰＷＭOUT を発生するモード（図２（Ｂ））、クロ
ツク周期Ｔの左端より出力パルスＰＷＭOUT を発生する
モード（図２（Ｃ））、クロツク周期Ｔの右端より出力
パルスＷＭOUT を発生させるモードに対応している。

【００１５】（１−２）実施例の全体構成 以下、順にパルス幅変調回路１の各部の構成を説明す
る。 （１−２−１）プログラマブル遅延回路及び制御パルス
選択回路の構成 ここではプログラマブル遅延回路に入力されるクロツク
パルスＣＬＫＰの生成より説明する。

【００１６】パルス幅変調回路１は、出力パルスのパル
ス周期Ｔに対応するデユーテイ比５０〔％〕のクロツク
信号ＣＬＫをパルスシエイパ２に入力し、パルスシエイ
パ２を介してパルス幅の細いクロツクパルスに変換する
ようになされている。続いて、パルス幅変調回路１は、
このクロツクパルスＣＬＫＰをパルス周期Ｔの前後半に
対応する２段のプログラマブル遅延回路３及び４に入力
する。

【００１７】このプログラマブル遅延回路３及び４は、
パルスシエイパ２より出力されるクロツクパルスＣＬＫ
Ｐを一定時間づつ遅延して出力する複数段の遅延ゲート
とそれに対応する選択ゲートの直列接続によつて構成さ
れており、パルス幅設定データＰＷＤに基づいて設定さ
れたタイミングによつて第１の遅延パルスＳ１及び第２
の遅延パルスＳ２を出力するようになされている。

【００１８】一般にはこの第１及び第２の遅延パルスＳ
１及びＳ２をそのままＲＳ−ＦＦ回路５のセツト入力端
Ｓ及びリセツト入力端Ｒに与えて出力パルスを発生する
のであるが、この実施例の場合には各モードに応じた位
置で出力パルスを立上げ又は立下げるため、第１及び第
２の遅延パルスＳ１及びＳ２をセツト／リセツト制御回
路６及び７によつて補正するようになされている。

【００１９】このセツト／リセツト制御回路６及び７の
スイツチングゲートＣＰ、ＬＰ、ＲＰは、それぞれセン
ターパルスモード、レフトパルスモード、ライトパルス
モードに対応し、対応するモードが選択された場合のみ
入力されたパルスをゲートより出力し、他のモードの場
合には「Ｌ」レベルになるゲートである。例えばセンタ
ーパルスモードＣＰが選択された場合には、スイツチン
グゲートＣＰを介して出力される第１及び第２の遅延パ
ルスＳ１及びＳ２を通過させ、これをセツトパルスＳ３
及びリセツトパルスＳ４としてＲＳ−ＦＦ回路５に与え
るようになされている。

【００２０】またレフトパルスモードＬＰが選択された
場合には、クロツクパルスＣＬＫＰによつて立上げられ
ているため、第１又は第２の遅延パルスＳ１又はＳ２を
リセツトパルスＳ４としてリセツト入力端Ｒに与えるよ
うになされている。同様に、ライトパルスモードＲＰが
選択された場合には、出力パルはスクロツクパルスＣＬ
ＫＰによつて立下げられているため、第１又は第２の遅
延パルスＳ１又はＳ２をセツトパルスＳ３としてセツト
入力端Ｓに与えるようになされている。

【００２１】（１−２−２）レジスタ、データ発生回路
及びデコーダの構成 このセツト／リセツト制御回路６及び７におけるモード
の切換えと、第１及び第２の遅延パルスＳ１及びＳ２を
出力するプログラマブル遅延回路３及び４の遅延時間の
設定は次の回路によつて制御される。

【００２２】まずプログラマブル遅延回路３及び４の遅
延時間は、データ発生回路１０及び１１の出力データを
デコードする２組のデコーダ８及び９によつて制御され
る。このときデータ発生回路１０及び１１は、２分の１
周期ずれたタイミングで取り込まれたパルス幅設定デー
タＰＷＤをモード選択データＰＭに基づいて並び換える
ようになされている（図４）。

【００２３】データ発生回路１０及び１１は、センター
パルスモードＣＰの場合にはパルス幅設定データＰＷＤ
はそのままデコーダ８及び９に与え、レフトパルスモー
ドＬＰの場合にはパルス幅設定データＰＷＤは前半周期
のデータを反転して与える（図４（Ｄ））。 これはデ
コーダ１０及び１１がセンターパルスモードＣＰ用に下
位ビツトを周期Ｔの中心位置に設定し、最大振幅を左端
又は右端に設定しているためであり、与えられるパルス
幅が大きくなるにつれてデコーダが選択する遅延ゲート
の位置が左側より右側に移るようにするためである。同
様に、ライトパルスモードＲＰの場合には後半周期のデ
ータを反転して与え、パルス幅が大きくなるにつれてデ
コーダ１１が選択する遅延ゲートの位置が右側より左側
に移るようになされている（図４（Ｅ））。

【００２４】またデータ発生回路１０及び１１へのパル
ス幅設定データＰＷＤ及びモード選択データＰＭの転送
は次のタイミングによつてなされる。まずパルス幅変調
回路１は、クロツク信号ＣＬＫの立ち上がりのタイミン
グで次のパルス周期のパルス幅設定データＰＷＤとその
モード選択データＰＭ（図３（Ｃ））を１段目のレジス
タ１２に取り込んで保持する（図３（Ｄ））。続いて、
前段のプログラマブル遅延回路３より２分の１周期分、
遅延された遅延パルスＳ６（図３（Ｅ））が出力される
と、２段目のレジスタ１３は現在は休止状態にある前半
周期用のデコーダ８に出力するパルス幅設定データＰＷ
Ｄとモード選択データＰＭを１段目のレジスタ１２より
取り込んで書き換える（図３（Ｆ））。

【００２５】この遅延パルスＳ６は、前半周期の終了後
に出力されるため、デコーダ８は、クロツクパルスＣＬ
ＫＰがプログラマブル遅延回路４の最終段まで到達する
までの間にパルス幅設定データＰＷＤのデコードを終了
する。そして次のパルス周期Ｔに対応するクロツクパル
スＣＬＫＰがプログラマブル遅延回路３に入力される前
に何段目の遅延ゲートの出力を選択するかを設定するよ
うになされている。

【００２６】やがて次のパルス周期Ｔのクロツクパルス
ＣＬＫＰがパルスシエイパ２より出力されると、３段目
のレジスタ１４は現在は休止状態にある後半周期用のデ
コーダ９に出力するパルス幅設定データＰＷＤとモード
選択データＰＭを２段目のレジスタ１３より取り込んで
書き換える（図３（Ｈ））。

【００２７】そしてデコーダ９は、デコーダ８について
説明した場合と同様に、クロツクパルスＣＬＫＰがプロ
グラマブル遅延回路３の最終段まで到達するまでの間に
パルス幅設定データＰＷＤのデコードを終了し、このク
ロツクパルスＣＬＫＰがプログラマブル遅延回路４に入
力される前に何段目の遅延ゲートの出力を選択するかを
設定する。このようにプログラマブル遅延回路３及び４
による出力パルスの立ち上げ位置と下げ位置の設定を出
力パルスの前半周期と後半周期に分割し、他方の動作中
に一方の遅延時間を設定することにより出力パルスの開
始時においてもデコードの遅れによるブランク期間が発
生しないようになされている。

【００２８】（１−２−３）シフタの構成 ところで実際に１段目のレジスタ１２に取り込まれるパ
ルス幅設定データＰＷＤは、パルス幅変調回路１に実際
に入力される８ビツトの設定データＰＷＤ（０）〜ＰＷ
Ｄ（７）に対して１ビツト分大きな９ビツトのデイジタ
ルデータである。この１ビツトは論理「Ｌ」のデータで
あり、モード選択データＰＭによつてパルス幅設定デー
タＰＷＤを１ビツト分シフトするのか否かを切換制御す
るようになされている。

【００２９】この関係を図５を用いて説明する。この図
はセンターパルスモードＣＰが選択されている場合の例
であり、シフタ１５に設けられた１０個のスイツチが全
て左側に切り換えられているためパルス幅設定データＰ
ＷＤはそのまま転送され、第９ビツト目に論理「Ｌ」の
データが書き込まれるようになされている。

【００３０】これに対して、他のモード、すなわちレフ
トパルスモードＬＰやライトパルスモードＲＰが選択さ
れる場合スイツチが全て右側に切り換えられ、１ビツト
分、パルス幅設定データＰＷＤが上位ビツト側にシフト
されるようになされている。

【００３１】（１−２−４）モード発生回路及びＲＳ−
ＦＦ回路の構成 またこの実施例の場合、ＲＳ−ＦＦ回路のセツト入力端
Ｓ及びリセツト入力端Ｒに与えられるセツト信号Ｓ３及
びＳ４が共に「Ｈ」レベルの場合にもＲＳ−ＦＦ回路５
が不定状態とならないようにＲＳ−ＦＦ回路５にはセツ
ト入力とリセツト入力のいずれかを優先する優先順位切
換モードが設けられている。

【００３２】この優先順位の切換えは、図６に示す論理
ゲート１６Ａ、１６Ｂ、１６Ｃによつて構成されるモー
ド切換信号発生回路１６より出力されるモード切換信号
Ｓ１０によつて切り換え制御され、モード切換信号Ｓ１
０が「Ｈ」レベルのときリセツト優先モードに切れ換
え、また「Ｌ」レベルのときセツト優先モードに切り換
えるようになされている。

【００３３】因に、モード切換信号Ｓ１０が「Ｈ」レベ
ルに立ち上がるのはプログラマブル遅延回路３のより出
力されるタイミング信号Ｓ７（これは前半周期の２分の
１の時点（すなわちパルス周期の４分の１の時点）に出
力される）のときであり、また「Ｌ」レベルに立ち下が
るのはプログラマブル遅延回路４のより出力されるタイ
ミング信号Ｓ８（これは前半周期の２分の１の時点（す
なわちパルス周期の４分の３の時点）に出力される）の
ときである（図７（Ｂ）及び（Ｄ））。

【００３４】但しレフトパルスモードＬＰのときには、
タイミング信号Ｓ８よつて「Ｈ」レベルに立ち上がり、
常にリセツト優先状態に制御されるようになされている
（図７（Ｃ））。このとき各パルスモードによつて発生
される出力波形と各モードにおいて関係がある優先モー
ドの期間を表すと図８のようになる。

【００３５】すなわちセンターパルスモードＣＰの場合
には、パルス周期Ｔの始点より一定期間と中点より一定
期間が優先モードが有効な期間であり、レフトパルスモ
ードＬＰとライトパルスモードＲＰは共にパルス周期Ｔ
の始点より一定期間が優先モードが有効な期間である。
このとき各優先期間の長さＢは、クロツクパルスＣＬＫ
Ｐのパルス幅以下である。

【００３６】（１−３）実施例の動作及び効果 以上の構成おいて、クロツク信号ＣＬＫの周期Ｔはその
ままでクロツク信号ＣＬＫに対して低い周期の出力パル
スＰＷＭを発生することができることを図９を用いて説
明する。ここで「００」はパルス幅設定データＰＷＤが
全て「Ｌ」レベルであることを意味し、「ＦＦ」はパル
ス幅設定データＰＷＤが全て「Ｈ」レベルであることを
意味する。

【００３７】例えばパルス幅を設定する８ビツトのデー
タ又はモードの切換データＰＭとして順に「ＲＰ」、
「ＦＦ」、「ＬＰ」、「００」、「ＲＰ」……を与える
と、ＲＳ−ＦＦ回路８から出力される出力パルスＰＷＭ
は、１クロツク周期分の出力パルスの両側に設定データ
に応じたパルス幅の出力パルスが一体に付け加えられて
なる３つの周期にまたがるパルス、空白期間、２つの周
期にまたがるパルス、……が得られる（図９（Ｂ
１））。

【００３８】この波形は見かけ上、プログラマブル遅延
回路３及び４のデイレイラインの長さがクロツク信号Ｃ
ＬＫの周期Ｔのほぼ３倍分のデイレイラインがある場合
に得ることができる波形である（図９（Ｂ２））。しか
しこの実施例の場合には、その場合に必要なデイレイラ
インの長さに対して３分の１で良く、回路規模の上でも
消費電力の上でも格段に小さくできる。

【００３９】また同様に、パルス幅を設定する８ビツト
のデータ又はモードの切換データＰＭとして順に「Ｒ
Ｐ」、「ＦＦ」、「ＦＦ」、「ＬＰ」、「００」、「Ｒ
Ｐ」、「ＬＰ」……を与えると、ＲＳ−ＦＦ回路８から
出力される出力パルスＰＷＭは、２クロツク周期分の出
力パルスの両側に設定データに応じたパルス幅の出力パ
ルスが一体に付け加えられてなる４つの周期にまたがる
パルス、空白期間、２つの周期にまたがるパルス、……
が得られる（図９（Ｃ１））。

【００４０】この波形は見かけ上、プログラマブル遅延
回路３及び４のデイレイラインの長さがクロツク信号Ｃ
ＬＫの周期Ｔのほぼ４倍分に当たるデイレイラインを有
する場合に得ることができる波形である（図９（Ｃ
２））。

【００４１】以上の構成によれば、パルス幅設定データ
ＰＷＤと共にモード切換データＰＭを与え、クロツク周
期ごとに出力パルスの発生基準位置を切り換えて任意の
幅の出力パルスを発生することにより、クロツク周期を
越えるような低分解能の出力パルスを従来に比して格段
的に小さな処理回路を用いて実現できる。またデイレイ
ラインの長さを分解能に比して短くできるため消費電力
を一段と低減することもできる。

【００４２】また任意の場所で出力パルスの発生基準位
置を切換制御できるため、斜線等を印字する場合には特
に好適である。

【００４３】（２）他の実施例 なお上述の実施例においては、出力パルスの発生基準位
置を設定するモードとしてセンターパルスモードＣＰ、
ライトパルスモードＲＰ、レフトパルスモードＬＰの３
種類を用意する場合について述べたが、本発明はこれに
限らず、４種類以上用意しても良い。

【００４４】また上述の実施例においては、優先順位の
切換機能を有するＲＳ−ＦＦ回路５のモードを図 に示
す構成のモード切換信号発生回路１６によつて切り換え
る場合について述べたが、他の回路構成のものを用いて
切り換えても良い。

【００４５】またモード切換信号発生回路１６のモード
の切換にはパルス周期Ｔに対して４分の１周期（Ｔ／
４）又は４分の３周期（３Ｔ／４）のタイミングで切り
換える場合について述べたが、これに本発明はこれに限
らず、他の時点においてモードを切り換えても良い。こ
の場合、パルス周期Ｔの始点又は中点から優先期間が切
り換えられるまでの期間をτ１とすると、この期間τ１
はクロツクパルスＣＬＫＰのパルス幅τ２に対して大き
ければどの時点でも良い。

【００４６】さらに上述の実施例においては、データ発
生回路１０及び１１は、図４に示すようにデータの並び
を入れ替える場合について述べたが、本発明はこれに限
らず、どのモードのデータを基準にするかは適宜選択し
得る。

【００４７】さらに上述の実施例においては、パルス周
期Ｔを前後半の２つの期間に分け、各期間について出力
パルスの立上げ又は立下げを制御する場合について述べ
たが、本発明はこれに限らず、パルス周期Ｔを分割しな
くとも良く、また３つ以上の複数の期間に分割し、各周
期に対応して直列接続された複数段のプログラマブル遅
延回路のそれぞれによつて出力パルスの立上げ又は立下
げを制御するようにしても良い。

【００４８】さらに上述の実施例においては、ＲＳ−Ｆ
Ｆ回路５に入力されるセツトパルスＳ１とリセツトパル
スＳ２の立ち上がりが重ならないようにパルスシエイパ
２を用いてクロツク信号ＣＬＫをパルス幅の狭いクロツ
クパルスＣＬＫＰに変換する場合について述べたが、本
発明はこれに限らず、パルスシエイパ２を用いなくても
同様の効果を得ることができる。これにより消費電力を
少なくすることができ、かつ素子数も一段と低減するこ
とができる。

【００４９】さらに上述の実施例においては、オア回路
ＯＲ２より出力されるセツトパルスＳ３によつてＲＳ−
ＦＦ回路５をセツトし、またオア回路ＯＲ３より出力さ
れるリセツトＳ４によつてＲＳ−ＦＦ回路５をリセツト
する場合について述べたが、本発明はこれに限らず、セ
ツトパルスＳ３及びリセツトパルスＳ４をそれぞれ逆の
入力端に与えても良い。このようにすれば実施例の場合
とは出力パルスの陰陽を反転させることができる。

【００５０】さらに上述の実施例においては、パルス幅
変調回路１より出力される出力パルスによつてレーザビ
ームプリンタのレーザダイオードを駆動する場合につい
て述べたが、本発明はこれに限らず、デイジタル複写機
等、広く一般の電子機器に適用し得る。

【００５１】

【発明の効果】上述のように本発明によれば、出力パル
スを発生する際の基準としてパルス周期の始点、中点又
は終点を選択する選択データに基づいて、当該パルス周
期の各期間に対応する複数段の遅延手段の遅延時間を設
定し、その結果得られる遅延制御パルスによつてラツチ
手段の立ち上げ又は立ち下げを制御することにより、ク
ロツク周期を長くすることなく、クロツク周期に比して
長い周期の出力パルスを容易に得ることができる。かく
して、消費電力や回路規模を大きくすることなくクロツ
ク周期に比して長い周期の出力パルスを出力し得るパル
ス幅変調回路を実現できる。

【図面の簡単な説明】

【図１】本発明によるパルス幅変調回路の一実施例を示
すブロツク図である。

【図２】複数の基準位置に対応する出力パルスの説明に
供する略線図である。

【図３】パルス幅変調回路の動作の説明に供するタイミ
ングチヤートである。

【図４】データ発生回路の動作の説明に供する略線図で
ある。

【図５】シフタの説明に供する略線図である。

【図６】モード切換信号切換回路を示すブロツク図であ
る。

【図７】パルス発生位置を定めるパルスモードと優先期
間の関係の説明に供する信号波形図である。

【図８】各モードにおいて出力される出力パルスと優先
期間の関係の説明に供する信号波形図である。

【図９】クロツク周期を越えるパルス幅の出力の説明に
供する信号波形図である。

【符号の説明】

１……パルス幅変調回路、２……パルスシエイパ、３、
４……プログラマブル遅延回路、５……ＲＳ−ＦＦ回
路、６、７……セツト／リセツト制御回路、８、９……
デコーダ、１０、１１……データ発生回路、１２、１
３、１４……レジスタ、１５……シフタ、１６……モー
ド切換信号発生回路。

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) H03K 5/13 B41J 3/00 H03K 7/00

Claims (3)

(57)【特許請求の範囲】
1. 【請求項１】クロツク信号に基づいて出力パルスのパル
   ス幅を変調するパルス幅変調回路において、上記クロツク信号のパルス幅を当該パルス周期に比して
   狭く圧縮し、制御パルスとして出力するパルス圧縮手段
   と、 上記パルス周期を分割したときにおける当該期間の数だ
   け直列接続され、上記制御パルスを遅延させて遅延制御
   パルスを生成する複数の遅延手段と、 上記出力パルスを発生する際の基準として上記パルス周
   期の始点、中点又は終点のいずれかを選択する選択デー
   タに基づいて各々の上記期間の開始前に、対応する遅延
   手段の遅延時間を設定する遅延時間制御手段と、 上記遅延制御パルスをセツト入力端及びリセツト入力端
   にそれぞれ入力し、当該入力された遅延制御パルスに基
   づいて上記出力パルスを出力するラツチ手段と を具える
   ことを特徴とするパルス幅変調回路。
2. 【請求項２】上記遅延時間制御手段は、 上記セツト入力端に入力される遅延制御パルスを優先す
   る期間と、当該セツト入力端に入力される遅延制御パル
   スに対して上記リセツト入力端に入力される遅延制御パ
   ルスを優先する期間とを切り換える切換信号を上記ラツ
   チ手段に供給する切換信号発生手段 を具えることを特徴
   とする請求項１に記載のパルス幅変調回路。
3. 【請求項３】クロツク信号に基づいてラツチ手段により
   出力される出力パルスのパルス幅を変調するパルス幅変
   調回路において、上記クロツク信号のパルス幅を当該パルス周期に比して
   狭く圧縮し、制御パルスとして出力するパルス圧縮手段
   と、 上記パルス周期を前半周期及び後半周期にそれぞれ分割
   し、当該各周期に対応して直列接続された第１及び第２
   の遅延手段と、 上記出力パルスを発生する際の基準として上記パルス周
   期の始点、中点又は終 点のいずれかを選択する選択デー
   タに基づいて上記第１及び第２の遅延手段における遅延
   時間を、上記前半周期と上記後半周期とにおいて交互に
   設定する第１及び第２のデコーダ手段と、 上記ラツチ手段のセツト入力端又はリセツト入力端に入
   力される信号のいずれの信号を優先させるかを切り換え
   る切換信号を上記ラツチ手段に供給する切換信号発生手
   段とを具え、 上記ラツチ手段は、上記選択データに基づいて設定され
   た遅延時間だけそれぞれ遅延された上記遅延制御パルス
   を上記第１及び第２の遅延手段よりセツト入力端及びリ
   セツト入力端にそれぞれ入力し、当該入力された遅延制
   御パルスと上記切換信号とに基づいて上記出力パルスを
   出力する ことを特徴とするパルス幅変調回路。