JPH05191234A

JPH05191234A - タイミング制御回路

Info

Publication number: JPH05191234A
Application number: JP4100812A
Authority: JP
Inventors: Yoshihito Nishimichi; 佳人西道
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1991-04-23
Filing date: 1992-04-21
Publication date: 1993-07-30

Abstract

(57)【要約】【目的】位相同期ループ（ＰＬＬ）に用いられるタイ
ミング制御回路に関するもので、タイミング制御を行う
信号遅延回路の遅延量を調整する機能を提供することを
目的とする。【構成】信号遅延回路３０として遅延量を制御できる
遅延回路要素１０を複数個直列に接続したものを用い、
各々の遅延回路要素１０の遅延制御信号２０を共通接続
して全ての遅延回路要素１０の遅延値を同時に変更でき
るようにし、選択回路４０と双方向シフトレジスタ回路
５０と位相検出回路１２０とシフト制御回路１２４と遅
延制御回路６０の組み合わせで遅延制御信号２０を制御
して所望の遅延量を選択することによって、広範囲なタ
イミング制御を実現する。【効果】遅延制御信号２０を用いた遅延値制御と選択
回路４０と双方向シフトレジスタ回路５０及び遅延制御
回路６０との組み合わせで、位相制御の情報をダイナミ
ックに信号遅延回路にフィードバックして所望の遅延量
を選択することによって広範囲な位相制御を行うことが
できる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は入力されたディジタル信
号をある制御のもとに一定時間遅延させて出力するタイ
ミング制御回路を有する集積回路装置に関し、特にその
中でも、位相同期ループ（ＰＬＬ）おいてダイナミック
に信号の遅延を制御する場合に用いられるタイミング制
御回路に関するものである。

【０００２】

【従来の技術】４０ＭＨｚを超える動作周波数を有する
マイクロプロセッサやその周辺システムにおいては、高
い性能を得るために、クロック同期型の広帯域バスイン
タフェースが要求されている。特に、バスクロックが２
５ｎｓ以下にもなると、各々の機能デバイス（特に集積
回路）がバスクロックに同期して動作するにもかかわら
ず、その機能デバイスの内部クロックとバスクロックと
のスキューの存在がバスクロックに対して無視できない
ものとなり、メモリサブシステムへのアクセスの高速化
（特にセットアップタイムやホールドタイムの確保）が
困難になってきている。

【０００３】以下、図面を参照しながら上記した機能デ
バイスの内部クロックとバスクロックとのスキューの存
在によるセットアップタイムやホールドタイムへの影響
の一例について説明する。

【０００４】図１１はバスクロックに同期したメモリサ
ブシステムからの読み出しデータと機能デバイスの内部
クロックの関係を示したものである。ここでは、全ての
タイミングはバスクロックの立ち上がりに対して規定さ
れるものとする。また、バスクロックの立ち上がりに対
する読み出しデータのセットアップタイムをｄ１、ホー
ルドタイムをｄ２とする。さらに、読み出しデータは、
内部クロックの立ち上がりエッジでサンプリングされる
ものとする。

【０００５】図１１（ａ）に示す様に、バスクロックに
対して内部クロックが時間ｄ遅延すると、内部クロック
の立ち上がりに対するホールドタイムがｄ２−ｄとな
り、この値が機能デバイスの規格を逸脱すると、機能デ
バイスにおいて読み出しデータを正しくサンプリングで
きなくなる。この様な状況は、バスクロックから内部ク
ロックを生成して動作する機能デバイスにおいて生じ
る。一般的には、ホールドタイムの最小値は０ｎｓと規
定されることが多く、内部クロックの負荷の大きさにも
よるが、ｄ＝３〜５ｎｓであればバスクロックに対する
ホールドタイムは少なくとも３〜５ｎｓ程度必要とな
る。

【０００６】また、図１１（ｂ）に示す様に、内部クロ
ックに対してバスクロックが時間ｄ遅延すると、内部ク
ロックの立ち上がりに対するセットアップタイムがｄ１
−ｄとなり、この値が機能デバイスの規格を逸脱する
と、機能デバイスにおいて読み出しデータを正しくサン
プリングできなくなる。この様な状況は、内部クロック
からバスクロックを生成して供給している機能デバイス
において生じる。一般的には、セットアップタイムの最
大値は３ｎｓ程度が望ましいとされており、バスの負荷
の大きさにもよるが、ｄ＝５〜１０ｎｓであればバスク
ロックに対するセットアップタイムは少なくとも５〜１
０ｎｓ程度必要となる。

【０００７】従って、バスクロックの立ち上がりに対す
る読み出しデータのセットアップタイムｄ１やホールド
タイムｄ２に対し、バスクロックに対する内部クロック
の時間差ｄを考慮したマージンを持たせる必要があり、
このことがメモリサブシステムへのアクセスの高速化を
困難なものにしている。

【０００８】そこで、これらのクロックスキューをでき
るだけ小さなものとして高い性能を得るために、機能デ
バイスの内部クロックとバスクロックとのスキューをで
きるだけ小さくすることを目的として、タイミング制御
回路を用いて位相を制御する位相同期ループ（ＰＬＬ）
が用いられている。

【０００９】以下、図面を参照しながら、タイミング制
御回路を用いて位相を制御する位相同期ループ（ＰＬ
Ｌ）の一従来例について説明する。

【００１０】図１２はタイミング制御回路を用いて位相
を制御する位相同期ループ（ＰＬＬ）の一従来例を示す
ものである。図１２において、信号遅延回路３０は、複
数個の遅延回路要素の直列接続で構成され、クロック信
号３２を入力信号とし、クロック信号３２を遅延させた
信号を各々の遅延回路要素の出力から遅延クロック信号
３４として出力する。これらの遅延クロック信号３４
は、選択回路４０によってその内の１つが選択されて内
部クロック発生回路１１０に与えられる。バス制御回路
１１２は、内部クロック発生回路１１０が発生する内部
クロック４８によって内部バスクロック１１４を生成す
る。バスクロック１１６は、クロック信号３２の２倍の
周期をもつクロックであり、内部バスクロック１１４と
共に位相検出回路１２０に入力され、その位相差に応じ
た位相制御信号１２２を生成する。位相制御信号１２２
は、シフト制御回路１２４に入力され、シフト制御回路
１２４は、双方向シフトレジスタ回路５０のシフト動作
を制御し、双方向シフトレジスタ回路５０は選択回路４
０を制御する。

【００１１】信号遅延回路３０と、選択回路４０と、双
方向シフトレジスタ回路５０と、バス制御回路１１２
と、内部クロック発生回路１１０と、位相検出回路１２
０と、シフト制御回路１２４は、位相同期ループ（ＰＬ
Ｌ）を構成する。位相検出回路１２０は、内部バスクロ
ック１１４とバスクロック１１６との位相差に応じた位
相制御信号１２２を生成する。シフト制御回路１２４は
位相制御信号１２２を用いて双方向シフトレジスタ回路
５０のセットビットをシフトさせる。セットビットは、
双方向シフトレジスタ回路５０内の唯一のレジスタに存
在し、他は全てリセットビットである。セットビット及
びリセットビットは、選択回路４０の制御信号となり、
セットビットに対応する信号遅延回路３０の遅延クロッ
ク信号３４を選択する。リセットビットに対応する信号
遅延回路３０の遅延クロック信号３４は選択されない。
このようにして、バスクロック１１６に対する内部バス
クロック１１４の位相差が最小になるようにクロック信
号３２の遅延量を選択する。例えば、バスクロック１１
６に対して内部バスクロック１１４が遅れている場合
は、選択回路４０及び双方向シフトレジスタ回路５０を
用いて遅延量の小さい遅延クロク信号３４を選択し内部
バスクロック１１４を進める。一方、バスクロック１１
６に対して内部バスクロック１１４が進んでいる場合
は、選択回路４０と双方向シフトレジスタ回路５０を用
いて遅延量の大きい遅延クロック信号３４を選択し内部
バスクロック１１４を遅らせる。

【００１２】以上のようにして、バスクロック１１６に
対して内部バスクロック１１４の位相を一致させるよう
に制御してそのクロック間のスキューを最小にしてい
る。このような位相同期ループ（ＰＬＬ）の一実現例は
「 The 68040 32-b MonolithicProcessor ( IEEE Journ
al of Solid-State Circuits ( アイトリフ゜ルイーシ゛ャーナルオフ゛ソ
リット゛ステートサーキッツ ), Vol.25, No.5, Oct.1990, p1178-11
80 ) 」に述べられている。

【００１３】

【発明が解決しようとする課題】しかしながら、上記の
ような構成では以下のような課題が存在する。

【００１４】（１）信号遅延回路３０を構成している各
々の遅延回路要素の遅延量が一定であるため、位相制御
の範囲や精度を変更することが困難である。この課題を
解決するためには、信号遅延回路３０を構成している遅
延回路要素の遅延量を可変にし、位相制御の状況によっ
てその位相範囲や精度を変更すればよいことが容易に推
測されるが、位相制御の状況を的確に把握する手段が実
現されない限りは位相制御の範囲や精度を容易に変更す
ることができない。

【００１５】（２）位相同期に必要な遅延量が、信号遅
延回路３０で制御可能な遅延量の範囲にあるかどうかを
知る手段がない。

【００１６】（３）位相同期を容易にするために２種類
のクロック信号（バスクロックとその２倍の周波数を持
つクロック）を用いているが、バスクロックしか用いる
ことができない場合（バスクロック自身の周波数が十分
高く、その２倍の周波数を持つクロックが使用困難な場
合）は、バスクロックの位相を３６０゜（論理反転回路
で論理を反転させた場合は１８０゜）遅延させる必要が
あり、広い周波数範囲に対応するためには、信号遅延回
路３０だけでは遅延量が不足し制御不能となる。

【００１７】本発明は上記課題に鑑み、双方向シフトレ
ジスタ内のセットビットの位置を検出することによって
遅延制御信号や警告信号や遅延線選択制御信号を生成
し、信号遅延回路を構成している各々の遅延回路要素の
遅延量を調整したり、信号遅延回路に先だって信号を予
め所定の時間遅延させることによって柔軟な遅延制御を
可能としするタイミング制御回路を提供するものであ
る。

【００１８】

【課題を解決するための手段】上記課題を解決するため
に、請求項１の発明は、与えられた信号を一定時間遅延
させて出力する複数の遅延値を有する遅延回路要素をｎ
個（ｎ≧２，ｎは整数）直列に接続してなる遅延回路
と、前記遅延回路要素各々の出力の内の１つを選択して
出力する選択回路と、前記遅延回路に与えられる信号と
前記選択回路の出力信号の位相が一致するように選択す
べき前記遅延回路要素の出力を決定する位相制御回路
と、前記遅延回路要素自身の遅延値を制御する遅延制御
回路を具備し、前記位相制御回路が位相同期には前記遅
延回路全体での遅延量が不足していると判断した場合
に、前記遅延制御回路が前記遅延回路要素の遅延値を変
更して前記遅延回路における遅延制御範囲を変更するこ
とを特徴とするものである。

【００１９】請求項２の発明は、請求項１記載のタイミ
ング制御回路において、選択回路として、遅延回路要素
各々の出力を入力とするｎ入力１出力選択回路を用い、
位相制御回路として、遅延回路に与えられる信号と選択
回路の出力信号の位相を比較する位相検出回路と、この
位相検出回路からの位相差情報を元にシフトクロックと
シフト方向制御信号を出力するシフト制御回路と、前記
シフトクロックとシフト方向制御信号に従って唯一のセ
ットビットを双方向にシフトさせるｎビットの双方向シ
フトレジスタ回路を用い、遅延制御回路として、双方向
シフトレジスタ回路内の最上位ビットの出力をセット信
号とするＲＳラッチを用い、このＲＳラッチの出力信号
により遅延回路要素の遅延値を変更して遅延回路全体の
遅延値を変更するとともに、前記双方向シフトレジスタ
回路内のセットビットにより遅延回路に与えられる信号
とｎ入力１出力選択回路が出力する信号の位相差が最小
になるように遅延回路要素のいずれかの出力を選択する
ことを特徴とするものである。

【００２０】請求項３の発明は、請求項１記載のタイミ
ング制御回路において、遅延回路として、与えられた信
号を共通の入力とするそれぞれ異なる固定期間だけ遅延
させる複数の遅延線と、これら複数の遅延線の出力の内
から１つの出力を選択する遅延線選択回路と、この遅延
線選択回路の出力信号を入力とする一定の遅延値を持つ
遅延回路要素をｎ個直列に接続したものを用い、選択回
路として、前記遅延線選択回路の出力信号と遅延回路要
素各々の出力を入力とするｎ＋１入力１出力選択回路を
用い、位相制御回路として、遅延回路に与えられる信号
と選択回路の出力信号の位相を比較する位相検出回路
と、この位相検出回路からの位相差情報を元にシフトク
ロックとシフト方向制御信号を出力するシフト制御回路
と、シフトクロックとシフト方向制御信号に従って唯一
のセットビットを双方向にシフトさせるｎビットの双方
向シフトレジスタ回路を用い、遅延制御回路として、双
方向シフトレジスタ回路内のセットビットが最上位ビッ
トに一定期間留まっていることを検出するオーバーフロ
ー検出回路と、このオーバーフロー検出回路の出力信号
により遅延回路内の遅延線選択回路で選択される遅延線
の出力を切り替える遅延線選択制御回路を用い、遅延回
路全体の遅延値を変更して位相同期に必要な遅延量を得
るとともに、前記双方向シフトレジスタ回路内のセット
ビットにより遅延回路に与えられる信号とｎ＋１入力１
出力選択回路が出力する信号の位相差が最小になるよう
に遅延回路要素のいずれかの出力を選択することを特徴
とするものである。

【００２１】請求項４の発明は、請求項１記載のタイミ
ング制御回路において、遅延回路として、与えられた信
号を一定時間遅延させて出力する遅延回路要素をｎ個直
列に接続してなる第１及び第２の遅延回路を直列に接続
するとともに第１の遅延回路のｍ番目（１≦ｍ≦ｎ，ｍ
は整数）の遅延回路要素の出力または第２の遅延回路の
ｍ番目の遅延回路要素の出力のどちらかを選択するｎ個
の２入力１出力選択回路要素を備えたものを用い、選択
回路として、前記選択回路要素各々の出力を入力とする
ｎ入力１出力選択回路を用い、位相制御回路として、遅
延回路に与えられる信号と選択回路の出力信号の位相を
比較する位相検出回路と、この位相検出回路からの位相
差情報を元にシフトクロックとシフト方向制御信号を出
力するシフト制御回路と、シフトクロックとシフト方向
制御信号に従って唯一のセットビットを双方向にシフト
させるｎビットの双方向シフトレジスタ回路を用い、遅
延制御回路として、前記双方向シフトレジスタ回路内の
最上位ビットの出力をセット信号とするＲＳラッチを用
い、このＲＳラッチの出力信号により遅延回路内の選択
回路要素が選択する遅延回路を切り替えるとともに、前
記双方向シフトレジスタ回路内のセットビットにより遅
延回路に与えられる信号とｎ入力１出力選択回路が出力
する信号の位相差が最小になるように遅延回路内の選択
回路要素のいずれかの出力を選択することを特徴とする
ものである。

【００２２】請求項５の発明は、与えられた信号を一定
時間遅延させて出力する複数の遅延値を有する遅延回路
要素をｎ個（ｎ≧２, ｎは整数）直列に接続してなる遅
延回路と、前記遅延回路要素各々の特定の遅延値を選択
するｎビットの遅延制御レジスタと、前記遅延回路要素
各々の出力を入力とするｎ入力１出力選択回路と、唯一
のセットビットを双方向にシフトさせるｎビットの双方
向シフトレジスタ回路を具備し、前記双方向シフトレジ
スタ回路内のセットビットにより前記ｎ入力１出力選択
回路の選択動作を制御することを特徴とするものであ
る。

【００２３】

【作用】請求項１の発明では、遅延制御回路及び位相制
御回路がそれぞれ、位相制御回路の位相差情報を元にし
て、遅延量を制御できる遅延回路要素を複数個直列に接
続した信号遅延回路とその各々の遅延回路要素の出力の
内の１つを選択して出力する選択回路を制御して、信号
の位相差が最小となる遅延量が得られる遅延回路要素の
遅延値やその組み合せを変更することによって、広範囲
な周波数レンジにわたってタイミング制御を実現するこ
とができる。

【００２４】請求項２の発明では、信号遅延回路として
遅延量を制御できる遅延回路要素を複数個直列に接続し
たものを用い、各々の遅延回路要素の遅延制御信号を共
通接続して全ての遅延回路要素の遅延値を同時に変更で
きるようにし、選択回路と双方向シフトレジスタ回路と
遅延制御回路の組み合わせで遅延制御信号を制御して遅
延回路全体の遅延量を制御することによって、広範囲な
周波数レンジにわたってタイミング制御を実現すること
ができる。

【００２５】請求項３の発明では、遅延量が制御可能な
信号遅延回路にクロック信号を入力するのに先だって、
予め異なる遅延量を持つ複数の遅延線でクロック信号を
遅延させ、遅延されたクロック信号をさらに信号遅延回
路で遅延させ、そのときの双方向シフトレジスタ回路内
のセットビットの位置情報をフィードバックし、信号遅
延回路でタイミング制御可能な範囲になるように複数の
遅延線の内の１つを選択することによって、広範囲な周
波数レンジにわたってタイミング制御を実現することが
できる。

【００２６】請求項４の発明では、信号遅延回路とし
て、遅延回路要素を複数個直列に接続した遅延回路要素
を２組直列に接続し、その２組の遅延回路内の遅延回路
要素の出力のどちらかを選択できる機構を設け、選択回
路と双方向シフトレジスタ回路と遅延制御回路の組み合
せで遅延制御信号を制御して２組の遅延回路を切り替え
ることによって所望の遅延量を得て、広範囲な周波数レ
ンジにわたってタイミング制御を実現することができ
る。

【００２７】請求項５の発明では、信号遅延回路として
遅延量を制御できる遅延回路要素を複数個直列に接続し
たものを用い、遅延制御レジスタに保持されたデータに
よって、信号遅延回路を構成する各々の遅延回路要素を
独立に制御し、選択回路と双方向シフトレジスタ回路の
組合せで所望の遅延量を選択することによって、広範囲
な周波数レンジにわたってタイミング制御を実現するこ
とができる。

【００２８】

【実施例】（実施例１）以下、本発明の第１の実施例に
おけるタイミング制御回路について図面を参照しながら
説明する。図１は本発明の第１の実施例におけるタイミ
ング制御回路の構成を示すものであり、信号遅延回路３
０として信号遅延回路１０を８個（ｎ＝８）用いたもの
を考える。ここでは、説明を簡略化するために、遅延回
路要素１０として２種の遅延値を有するものを考える。
なお、遅延回路要素１０として複数（２種以上）の遅延
値を有してもよいことは言うまでもない。

【００２９】遅延回路要素１０は、インバータ１２とイ
ンバータ１４を直列接続し、インバータ１２の出力に第
１のＮチャネルＭＯＳトランジスタ１６のドレインを接
続し、第１のＮチャネルＭＯＳトランジスタ１６のゲー
トに遅延制御信号２０を接続し、第１のＮチャネルＭＯ
Ｓトランジスタ１６のソースを第２のＮチャネルＭＯＳ
トランジスタ１８のゲートに接続するとともに、第２の
ＮチャネルＭＯＳトランジスタ１８のドレイン及びソー
スを共に接地電位に接続して構成される。信号遅延回路
３０は、８個の遅延回路要素１０を直列接続し、第１段
目の遅延回路要素１０内のインバータ１２の入力にクロ
ック信号３２を与え、各遅延回路要素１０内のインバー
タ１４の出力を第１〜第８の遅延クロック信号３４ａ〜
３４ｈとし、各遅延回路要素１０に与えられる遅延制御
信号２０を共通に接続して構成される。選択回路４０
は、８本の選択制御信号４２ａ〜４２ｈにより制御され
る８入力１出力セレクト回路とバッファ回路４６から構
成される。双方向シフトレジスタ回路５０は、リセット
信号５２とシフト方向制御信号５４とシフトクロック５
６とにより制御される８個のレジスタ（フリップフロッ
プ）５８ａ〜５８ｈを用いたシフトレジスタで構成さ
れ、各レジスタ５８ａ〜５８ｈが保持する値を選択制御
信号４２ａ〜４２ｈとして出力する。遅延制御回路６０
は、セット入力（Ｓ）とリセット入力（Ｒ）を持つＲＳ
ラッチである。位相検出回路１２０は、クロック信号３
２と内部クロック４８の位相差を検出する機能を有する
回路であり、内部クロック４８に同期した位相差信号１
２２を生成する。シフト制御回路１２４は、位相差信号
１２２を元にシフト方向制御信号５４とシフトクロック
５６を生成する機能を有する回路であり、双方向シフト
レジスタ回路５０のシフト動作を制御する。

【００３０】本実施例のタイミング制御回路は、以上の
様にして構成された信号遅延回路３０と選択回路４０と
双方向シフトレジスタ回路５０と遅延制御回路６０と位
相検出回路１２０とシフト制御回路１２４からなり、遅
延クロック信号３４ａ〜３４ｈを、選択回路４０内の８
入力１出力セレクト回路に入力し、双方向シフトレジス
タ回路５０から出力される選択制御信号４２ａ〜４２ｈ
を選択回路４０に入力し、クロック信号３２と内部クロ
ック信号４８を位相検出回路１２０に入力し、位相差信
号１２２をシフト制御回路１２４に入力し、シフト方向
制御信号５４とシフトクロック５６を双方向シフトレジ
スタ５０に入力し、リセット信号５２と選択制御信号４
２ｈをそれぞれ遅延制御回路６０のリセット入力及びセ
ット入力とし、遅延制御回路６０の出力を遅延制御信号
２０とすることによって構成される。

【００３１】以上のように構成された本実施例における
タイミング制御回路について、以下にその動作を説明す
る。

【００３２】遅延回路要素１０において、第１のＮチャ
ネルＭＯＳトランジスタ１６は、遅延制御信号２０に与
えられる信号によってオン・オフするスイッチ回路とな
り、第２のＮチャネルＭＯＳトランジスタ１８は容量性
負荷となる。遅延制御信号２０が「Ｌ」レベルになる
と、第１のＮチャネルＭＯＳトランジスタ１６がオフと
なり、第２のＮチャネルＭＯＳトランジスタ１８からな
る容量性負荷が切り離され、遅延回路要素１０での遅延
がτ０（＝第１のＮチャネルＭＯＳトランジスタ１６が
オフのときの遅延）となる。逆に、遅延選択信号２０が
「Ｈ」レベルになると、第１のＮチャネルＭＯＳトラン
ジスタ１６がオンとなり、第２のＮチャネルＭＯＳトラ
ンジスタ１８からなる容量性負荷が接続され、遅延回路
要素１０での遅延がτ１（＝第１のＮチャネルＭＯＳト
ランジスタ１６がオンのときの遅延）となる（ここでは
明らかにτ０＜τ１である）。従って、遅延制御信号２
０を「Ｌ」または「Ｈ」に制御することによって、信号
遅延回路３０の第ｍ番目（１≦ｍ≦ｎ＝８, ｍは整数）
の出力（＝遅延クロック信号３４ａ〜３４ｈのいずれ
か）における遅延量をｍ×τ０またはｍ×τ１の２通り
の値に制御することができる。

【００３３】選択回路４０は選択制御信号４２ａ〜４２
ｈを用いて遅延クロック信号３４ａ〜３４ｈの中から１
本の信号を選択する。本実施例ではＮチャネルＭＯＳト
ランジスタ４４を８個用いて８入力１出力のセレクト回
路を構成し、バッファ回路４６を用いて波形成形をした
後、内部クロック４８として出力する構成を持つ選択回
路を用いている。

【００３４】双方向シフトレジスタ回路５０は、シフト
方向制御信号５４とシフトクロック５６とを用いてセッ
トビットをシフトさせる。シフト方向制御信号５４とシ
フトクロック５６は、位相検出回路１２０によって制御
されるシフト制御回路１２４によって与えられ、位相検
出回路１２０においてクロック信号３２と内部クロック
信号４８の間に位相差が検出された場合にその状態を変
える。つまり、シフト方向制御信号５４は位相の進み／
遅れをシフト方向の情報に変換したものであり、シフト
クロック５６は位相差が生じたときのみ生成される内部
クロック４８に同期したパルスである。セットビット
は、双方向シフトレジスタ回路５０内のレジスタ５８ａ
〜５８ｈの内の唯一に存在し、他は全てリセットビット
である。さらに、セットビットは、必ず双方向シフトレ
ジスタ回路５０内のレジスタ５８ａ〜５８ｈのいずれか
に存在し、シフトレジスタの端までシフトされた場合は
それ以上シフトされない様に制御される。リセット信号
５２はレジスタ５８ａ〜５８ｈ全てに入力され、全ての
レジスタに初期値を与えるのに用いられる。レジスタ５
８ａの初期値のみ「Ｈ」とし、他は全て「Ｌ」である。
つまり、セットビットが最下位のレジスタ５８ａにのみ
設定された状態となる。セットビット及びリセットビッ
トは、選択回路４０内の８入力１出力セレクト回路の選
択制御信号４２ａ〜４２ｈとなり、セットビットに対応
する信号遅延回路３０内の遅延信号３４ａ〜３４ｈの内
の１つを選択して内部クロック４８として出力するよう
に制御する。リセットビットに対応するものは選択され
ない。このようにして、信号遅延回路３０から所望の遅
延量だけ遅延した信号を取り出して内部クロック４８と
して出力する。

【００３５】遅延制御回路６０は、リセット信号５２と
選択制御信号４２ｈを用いて遅延制御信号２０を生成す
る。リセット信号５２が「Ｈ」のとき、遅延制御信号２
０は「Ｌ」となる。この状態は、リセット信号５２によ
って回路全体が初期化された場合を表しており、遅延制
御信号２０を「Ｌ」にすることにより遅延回路要素１０
による遅延を小さくするように制御する。一方、選択制
御信号４２ｈが「Ｈ」のとき、遅延制御信号２０は
「Ｈ」になる。この状態は、遅延回路要素１０による遅
延が小さいために遅延量の大きい遅延クロック信号３４
ｈが選択された場合を表しており、遅延制御信号２０を
「Ｈ」に設定することにより遅延回路要素１０による遅
延を大きくするように制御する。

【００３６】以上の動作をタイミングチャートで表すと
図２のようになる。図２においては、クロック信号３２
の周期を３０ｎｓであるとし、選択回路４０における信
号の遅延を５ｎｓであるとし（内部クロック４８の負荷
によるバッファ回路４６の遅延も含む）、τ０＝１ｎ
ｓ、τ１＝２ｎｓであるとする。リセット信号５２を
「Ｌ」にした次のサイクルでは、遅延クロック信号３４
ａが選択されるが、この時点では内部クロック４８の位
相はクロック信号３２の位相に対し９ｎｓ（＝１５ｎｓ
−５ｎｓ−１ｎｓ）進んでいる。位相検出回路１２０
は、この位相の進みを検出して、シフト制御回路１２４
を介して双方向シフトレジスタ５０にセットビットをシ
フトするように指示を出す。この指示により、次のサイ
クル（２サイクル目）では、遅延クロック信号３４ｂが
選択される。以下この動作を繰り返し、７サイクル目に
は遅延クロック信号３４ｈが選択されるに至る。遅延ク
ロック信号３４ｈが選択されるときは即ち選択制御信号
４２ｈが活性化されているときであり、活性化された選
択制御信号４２ｈによって遅延制御回路６０のＲＳラッ
チがセットされ遅延選択信号２０を「Ｈ」にする。これ
により、遅延回路要素各々の遅延値はτ１（＝２ｎｓ）
となり、信号遅延回路３０全体の遅延量が１６ｎｓ（＝
τ１×８）となる。従って、８サイクル目には内部クロ
ック４８の位相がクロック信号３２の位相に対し６ｎｓ
（＝１６ｎｓ＋５ｎｓ−１５ｎｓ）遅れる。これに対
し、位相検出回路１２０は、この位相の遅れを検出し
て、シフト制御回路１２４を介して双方向シフトレジス
タ５０にセットビットを逆方向にシフトするように指示
を出す。この指示により、９サイクル目にはその位相遅
れが４ｎｓとなる（τ１＝２ｎｓなので２ｎｓずつ変化
する）。以下この動作を繰り返し、１１サイクル目には
位相が一致する。

【００３７】この様子を図示すると図３のようになる。
リセット直後の遅延は、選択回路４０における信号の遅
延を含めて６ｎｓである。位相同期までの遅延量選択の
軌跡は、図３に点線で示す軌跡となる。本実施例では、
遅延選択信号２０＝「Ｌ」のとき、遅延量が６ｎｓ〜１
３ｎｓ、周波数換算で８３．３〜３８．５ＭＨｚの範囲
にある特定の周波数に対応でき、遅延選択信号２０＝
「Ｈ」のとき、遅延量が７ｎｓ〜２１ｎｓ、周波数換算
で７１．４〜２３．８ＭＨｚの範囲にある特定の周波数
に対応できることになる。

【００３８】以上のように、本実施例によれば、信号遅
延回路３０として、スイッチ回路とそれにつながる容量
性負荷を有し、そのスイッチ回路オン・オフを制御する
ことによって遅延量を制御できる遅延回路要素１０を用
い、遅延制御信号２０を用いた遅延値制御と選択回路４
０と双方向シフトレジスタ回路５０及び遅延制御回路６
０との組み合わせで、位相制御の情報をダイナミックに
信号遅延回路３０にフィードバックして所望の遅延量を
選択することによって、信号遅延回路３０における位相
制御の範囲を制御することが可能となる。本実施例にお
いては、遅延制御信号２０＝「Ｌ」のときのときの信号
遅延回路３０の遅延量制御範囲は１〜８ｎｓ、遅延制御
信号２０＝「Ｈ」のときのときの信号遅延回路３０の遅
延量制御範囲は２〜１６ｎｓとなる。さらに、本実施例
におけるタイミング制御回路は、遅延制御回路６０を用
いて、遅延回路要素１０当りの遅延量をダイナミックに
制御するため、入力されるクロック信号３２の周波数変
動に対しても安定的に動作できる。なお、円滑な位相制
御を行うためには、遅延制御信号２０＝「Ｌ」の場合の
信号遅延回路３０全体の遅延が、遅延制御信号２０＝
「Ｈ」の場合の遅延回路要素１０当りの遅延値より大き
く設定されることが望ましく、また、信号遅延回路３０
全体の遅延が、遅延制御信号２０＝「Ｌ」の場合と遅延
制御信号２０＝「Ｈ」の場合でオーバーラップをもって
設定されることが望ましい。

【００３９】この結果からもわかる通り、１つの信号遅
延回路３０で２通りの遅延が制御できるため、遅延回路
要素の段数が同一であるにもかかわらず、その制御範囲
を広げたり狭めたりすることができる。特に、遅延制御
回路６０を用いて、ある時点での信号遅延情報を次の遅
延値を設定するためにフィードバックすることによっ
て、遅延量をダイナミックに制御することができる。こ
のように、複数種類の遅延が制御できる遅延回路要素１
０を用いて構成した信号遅延回路３０を用い、遅延値の
選択を制御する双方向シフトレジスタ５０の情報を遅延
制御回路６０を介して信号遅延回路３０にフィードバッ
クすることが本実施例のタイミング制御回路のポイント
となる。

【００４０】なお、遅延回路要素１０として、インバー
タ１２の出力の代わりにインバータ１４の出力に第１の
ＮチャネルＭＯＳトランジスタ１６のドレインを接続し
たものを用いてもよい。また、遅延回路要素１０に用い
る第１及び第２のＭＯＳトランジスタ１６及び１８や選
択回路４０に用いるＮチャネルＭＯＳトランジスタ４４
は、ＮチャネルＭＯＳトランジスタに限定する必要はな
く、ＰチャネルＭＯＳトランジスタ、ＮチャネルＭＯＳ
トランジスタとＰチャネルＭＯＳトランジスタとの併用
等、適宜設計に応じて選択することができる。特に、第
２のＭＯＳトランジスタ１８は、トランジスタである必
要はなく、容量性負荷になるものであれば何でもよく、
例えば、配線〜基板間容量や拡散層〜基版間容量を用い
ても構わない。さらに、遅延回路要素１０として、図４
に示すように、制御信号で駆動能力を調整できるインバ
ータと通常のインバータの直列接続からなる遅延回路要
素を用いてもよい。また、制御信号で遅延値を変えるこ
とのできる回路であればどのような回路を用いてもよ
い。また、本実施例では、選択回路４０としてＮチャネ
ルＭＯＳトランジスタからなる回路を用いたが、同様な
動作をするものであればどのような実現方法によって構
成しても構わない。さらに、バッファ回路４６の代わり
に、単相クロックから多相クロックを発生する等の種々
の機能を持ったクロック発生回路を用いてもよい。

【００４１】（実施例２）以下、本発明の第２の実施例
におけるタイミング制御回路について図面を参照しなが
ら説明する。図５は本発明の第２の実施例におけるタイ
ミング制御回路の構成を示すものであり、クロック信号
を固定期間だけ遅延させる遅延線として３つの遅延線
を、信号遅延回路３０として信号遅延回路１０を８個
（ｎ＝８）用いたものを考える。

【００４２】遅延回路要素１０は、インバータ１２とイ
ンバータ１４を直列接続し、インバータ１２の出力にＮ
チャネルＭＯＳトランジスタ１８のゲートに接続すると
ともに、ＮチャネルＭＯＳトランジスタ１８のドレイン
及びソースを共に接地電位に接続して構成される。信号
遅延回路３０は、８個の遅延回路要素１０を直列接続
し、各遅延回路要素１０内のインバータ１４の出力を第
１〜第８の遅延クロック信号３４ａ〜３４ｈとして構成
される。選択回路４０は、９本の選択制御信号４２,４
２ａ〜４２ｈにより制御される９入力１出力セレクト回
路とバッファ回路４６から構成される。双方向シフトレ
ジスタ回路５０は、リセット信号５２とシフト方向制御
信号５４とシフトクロック５６とにより制御される９個
のレジスタ（フリップフロップ）５８，５８ａ〜５８ｈ
を用いたシフトレジスタで構成され、各レジスタ５８，
５８ａ〜５８ｈが保持する値を選択制御信号４２，４２
ａ〜４２ｈとして出力する。オーバーフロー検出回路７
０は、双方向シフトレジスタ回路５０の最上位のレジス
タ５８ｈが保持する選択制御信号４２ｈとシフトクロッ
ク５６とリセット信号５２とにより制御される４個のレ
ジスタ（フリップフロップ）７２ａ〜７２ｄを用いた４
ビットシフトレジスタと、レジスタ７２ａ〜７２ｄの４
つの出力を入力とする論理積回路７４で構成され、論理
積回路７４からオーバーフロー信号７６が出力される。
３つの信号遅延線８０, ８２, ８４は、インバータチェ
ーン等で構成されたそれぞれ異なる遅延量を持つ遅延線
であり、その遅延量は８０＜８２＜８４である。遅延線
選択回路９０は３入力１出力セレクト回路であり、固定
遅延クロック信号９４を出力する。遅延線選択制御回路
９２は、リセット信号５２とオーバーフロー信号７６と
により制御されるシフトレジスタで構成され、遅延線選
択制御信号９６を出力する。位相検出回路１２０は、ク
ロック信号３２と内部クロック４８の位相差を検出する
機能を有する回路であり、内部クロック４８に同期した
位相差信号１２２を生成する。シフト制御回路１２４
は、位相差信号１２２を元にシフト方向制御信号５４と
シフトクロック５６を生成する機能を有する回路であ
り、双方向シフトレジスタ回路５０のシフト動作を制御
する。本実施例のタイミング制御回路は、以上の様にし
て構成された信号遅延回路３０と選択回路４０と双方向
シフトレジスタ回路５０とオーバーフロー検出回路７０
と信号遅延線８０, ８２, ８４と遅延選択回路９０と遅
延選択制御回路９２と位相検出回路１２０とシフト制御
回路１２４からなり、クロック信号３２を信号遅延線８
０, ８２, ８４に共通に入力し、信号遅延線８０, ８
２, ８４各々の出力を遅延線選択回路９０に入力し、固
定遅延クロック信号９４を信号遅延回路３０内の第１段
目の遅延回路要素１０に入力し、固定遅延クロック信号
９４と信号遅延回路３０の８本の遅延クロック信号３４
ａ〜３４ｈを選択回路４０内の９入力１出力セレクト回
路に入力し、双方向シフトレジスタ回路から出力される
９本の選択制御信号５８，５８ａ〜５８ｈを選択回路４
０に入力し、クロック信号３２と内部クロック信号４８
を位相検出回路１２０に入力し、位相差信号１２２をシ
フト制御回路１２４に入力し、シフト方向制御信号５４
とシフトクロック５６を双方向シフトレジスタ５０に入
力し、リセット信号５２と選択制御信号４２ｈをオーバ
ーフロー検出回路７０に入力し、リセット信号５２とオ
ーバーフロー信号７６を遅延線選択制御回路９２に入力
し、遅延線選択制御信号９６を遅延線選択回路９０に入
力することによって構成される。

【００４３】以上のように構成された本実施例における
タイミング制御回路について、以下にその動作を説明す
る。

【００４４】遅延回路要素１０において、ＮチャネルＭ
ＯＳトランジスタ１８は容量性負荷となり、インバータ
１２, １４と組み合わせて遅延素子を構成している。こ
の遅延回路要素１０での遅延がτ２とすると、遅延回路
要素１０を８個直列に接続して構成した信号遅延回路３
０の第ｔ番目（０≦ｔ≦ｎ＝８, ｔは整数）の出力（＝
遅延クロック信号３４ａ〜３４ｈのいずれか）における
遅延量はｔ×τ２となり、９通りの遅延量を得ることが
できる。

【００４５】選択回路４０は９本の選択制御信号４２，
４２ａ〜４２ｈを用いて固定遅延クロック信号９４と８
本の遅延クロック信号３４ａ〜３４ｈの中から１本の信
号を選択する。本実施例ではＮチャネルＭＯＳトランジ
スタ４４を９個用いて９入力１出力のセレクト回路を構
成し、バッファ回路４６を用いて波形成形をした後、内
部クロック４８として出力する構成を持つ選択回路を用
いている。

【００４６】双方向シフトレジスタ回路５０は、シフト
方向制御信号５４とシフトクロック５６とを用いてセッ
トビットをシフトさせる。シフト方向制御信号５４とシ
フトクロック５６は、位相検出回路１２０によって制御
されるシフト制御回路１２４によって与えられ、位相検
出回路１２０においてクロック信号３２と内部クロック
信号４８の間に位相差が検出された場合にその状態を変
える。つまり、シフト方向制御信号５４は位相の進み／
遅れをシフト方向の情報に変換したものであり、シフト
クロック５６は位相差が生じたときのみ生成される内部
クロック４８に同期したパルスである。セットビット
は、双方向シフトレジスタ回路５０内のレジスタ５８，
５８ａ〜５８ｈの内の唯一に存在し、他は全てリセット
ビットである。さらに、セットビットは、必ず双方向シ
フトレジスタ回路５０内のレジスタ５８，５８ａ〜５８
ｈのいずれかに存在し、シフトレジスタの端までシフト
された場合はそれ以上シフトされない様に制御される。
リセット信号５２はレジスタ５８，５８ａ〜５８ｈ全て
に入力され、全てのレジスタに初期値を与えるのに用い
られる。レジスタ５８の初期値のみ「Ｈ」とし、他は全
て「Ｌ」である。つまり、セットビットが最下位のレジ
スタ５８にのみ設定された状態となる。セットビット及
びリセットビットは、選択回路４０内の９入力１出力セ
レクト回路の選択制御信号４２，４２ａ〜４２ｈとな
り、セットビットに対応する固定遅延クロック信号９４
及び信号遅延回路３０内の遅延信号３４ａ〜３４ｈの内
の１つを選択して内部クロック４８として出力するよう
に制御する。リセットビットに対応するものは選択され
ない。このようにして、信号遅延回路３０から所望の遅
延量だけ遅延した信号を取り出して内部クロック４８と
して出力する。

【００４７】オーバーフロー検出回路７０は、双方向シ
フトレジスタ回路５０内の最上位のレジスタ５８ｈに保
持されているデータ（＝選択制御信号４２ｈ）を、シフ
トクロック５６に同期して取り込みシフトする。オーバ
ーフロー検出回路７０内のシフトレジスタを構成するレ
ジスタ７２ａ〜７２ｄ全ての出力は、論理積回路７４に
入力され、レジスタ７２ａ〜７２ｄ全ての出力が「Ｈ」
になった場合にのみ、オーバーフロー信号７６として
「Ｈ」が出力される。この制御により、信号遅延回路３
０において信号の遅延量が遅延制御範囲の最大値に達し
たことを知ることができる。つまり、本実施例の場合、
シフトクロック５６が４回発生する間（シフトレジスタ
が４つのレジスタ７２ａ〜７２ｄによって構成されてい
ることによる）、選択制御信号４２ｈが「Ｈ」であり続
けると、オーバーフロー信号７６が「Ｈ」となる。シフ
トクロック５６が４回発生する間選択信号４２ｈが
「Ｈ」であり続けることを条件としているのは、あるシ
フトクロック５６のタイミングで信号遅延回路３０にお
いて信号の遅延量が遅延制御範囲の最大値に達しても、
位相検出回路１２０での位相比較の結果、引き続くシフ
トクロック５６のタイミングでは遅延制御範囲の最大値
にまで達しないことがあるからである。つまり、ある所
定の期間（ここではシフトクロック５６が４回発生する
期間）遅延制御範囲の最大値を取り続けることで、遅延
制御範囲の最大値を越えたことを判断している。リセッ
ト信号５２はレジスタ７２ａ〜７２ｄ全てに入力され、
全てのレジスタに初期値を与えるのに用いられる。この
場合の初期値は、すべて「Ｌ」である。なお、本実施例
では、シフトレジスタを構成するレジスタ７２ａ〜７２
ｄが４個であるとしたが、この個数は１個以上であれば
いくらでもよく、適宜設計に応じて設定することができ
る。

【００４８】信号遅延線８０, ８２, ８４は、インバー
タチェーン等で構成されたそれぞれ異なる遅延量を持つ
遅延線であり、クロック信号３２を共通な入力として、
所定の期間クロック信号を遅延させて出力する。ここで
は、その遅延量の大きさ関係が８０＜８２＜８４である
としている。なお、本実施例では、信号遅延線が３個で
あるとしたが、この個数は２個以上であればいくらでも
よく、適宜設計に応じて設定することができる。

【００４９】遅延線選択回路９０は、図６に示す様に、
３入力１出力セレクト回路であり、遅延線選択制御信号
９６の制御に従って３つの入力から１つを選択し、固定
遅延クロック信号９４として出力する。なお、本実施例
では、遅延線選択回路９０が３入力１出力のセレクト回
路からなるとしたが、その入力数は限定されず、用いる
信号遅延線の数に応じて、適宜設定することができる。

【００５０】遅延線選択制御回路９２は、図６に示す様
に、オーバーフロー信号７６とリセット信号５２により
遅延線選択制御信号９６を生成して遅延線選択回路９０
における遅延線選択動作を制御する。つまり、リセット
信号５２が「Ｈ」であるか、オーバーフロー信号７６が
一度も「Ｈ」にならなければ信号遅延線８０の出力を選
択し、オーバーフロー信号７６が「Ｈ」になると、信号
遅延線８２の出力を選択する。さらに引き続いてオーバ
ーフロー信号７６が「Ｈ」になると、信号遅延線８４の
出力を選択する。

【００５１】以上の動作をタイミングチャートで表すと
図７の様になる。図７においては、クロック信号３２の
周期を３０ｎｓであるとし、選択回路４０における信号
の遅延を３ｎｓであるとし（内部クロック４８の負荷に
よるバッファ回路４６の遅延も含む）、信号遅延線８０
の遅延量を２ｎｓ、信号遅延線８２の遅延量を８ｎｓ、
信号遅延線８４の遅延量を１４ｎｓであるとし、τ２＝
１ｎｓであるとする。図７では、図面を簡略化するため
に、リセット信号５２を「Ｌ」にした後の７サイクル目
以降を示した。７サイクル目では、遅延クロック信号３
４ｆが選択されるが、この時点では内部クロック４８の
位相はクロック信号３２の位相に対し４ｎｓ（＝１５ｎ
ｓ−３ｎｓ−２ｎｓ−６ｎｓ）進んでいる。位相検出回
路１２０は、この位相の進みを検出して、シフト制御回
路１２４を介して双方向シフトレジスタ５０にセットビ
ットをシフトするように指示を出す。この指示により、
次のサイクル（８サイクル目）では遅延クロック信号３
４ｇが選択される。以下この動作を繰り返し、９サイク
ル目には遅延クロック信号３４ｈが選択されるに至る。
また、同じサイクルにおいて、セットビットの情報は、
オーバーフロー検出回路７０内のレジスタ７２ａに取り
込まれる。以下３サイクルの間、セットビットはレジス
タ５８ｈに留まり、その間セットビット情報は、オーバ
ーフロー検出回路７０内の全てのレジスタ７２ａ〜７２
ｄに取り込まれ、１２サイクル目にはオーバーフロー信
号７６が出力される。これにより、遅延線選択制御回路
９２が遅延線選択回路９０に指示を出し、１３サイクル
目には信号遅延線８２が選択され、内部クロック４８の
位相はクロック信号３２の位相に対し４ｎｓ（＝８ｎｓ
＋８ｎｓ＋３ｎｓ−１５ｎｓ）遅れる。これに対し、位
相検出回路１２０は、この位相遅れを検出して、シフト
制御回路１２４を介して双方向シフトレジスタ５０にセ
ットビットを逆方向にシフトするように指示を出す。こ
の指示により、１４サイクル目にはその位相遅れが３ｎ
ｓとなる。以下この動作を繰り返し、１７サイクル目に
は位相が一致する。

【００５２】以上のように、本実施例によれば、信号遅
延回路３０の遅延制御範囲では制御できない範囲の遅延
量を扱う場合、信号遅延回路３０にクロック信号を入力
するのに先だって、予め異なる遅延量を持つ複数の遅延
線８０, ８２, ８４の内の１つでクロック信号を遅延さ
せ、その後、信号遅延回路３０と選択回路４０と双方向
シフトレジスタ回路５０で遅延量を制御し、タイミング
制御を行う。オーバーフロー検出回路７０は、双方向シ
フトレジスタ回路５０の選択制御信号４２ｈの情報を用
いて、信号遅延回路３０の遅延制御範囲でタイミング制
御が可能か否かを判断し、さらなる遅延が必要な場合
は、遅延線選択制御回路９２へ指示を出して、遅延線選
択回路９０でより大きな遅延を持つ信号遅延線の出力を
選択するように制御を行うことによって、広範囲なタイ
ミング制御を実現することができる。

【００５３】例えば、従来例及び本実施例における信号
遅延回路３０がそれぞれ８段の遅延回路要素からなり、
その遅延回路要素１段分の遅延を１ｎｓとすると、信号
遅延回路３０のみの遅延量制御範囲は０〜８ｎｓでしか
ない。本実施例においては、信号遅延線８０, ８２, ８
４の遅延値をそれぞれ２, ８, １４ｎｓとすると、タイ
ミング制御回路全体で、５〜１３ｎｓ, １１〜１９ｎ
ｓ, １７〜２５ｎｓの範囲の遅延量制御範囲を得ること
ができる。それぞれ周波数換算で１００〜３８．５ＭＨ
ｚ，４５．５〜２６．３ＭＨｚ，２９．４〜２０ＭＨｚ
の範囲にある特定の周波数に対応できることになる。な
お、円滑なタイミング制御を行うためには、信号遅延線
８０, ８２, ８４各々を用いる場合のタイミング制御回
路全体の遅延量にオーバーラップを持たせることが望ま
しい。前述した例では、オーバーラップ値が２ｎｓとな
っている。

【００５４】この結果からもわかる通り、固定遅延を有
する信号遅延線８０, ８２, ８４と信号遅延回路３０を
用いて遅延量を制御し、遅延量が制御可能な範囲を越え
たことをオーバーフロー検出回路７０で検出して、信号
遅延線からの出力を自動的にダイナミックに切り替える
ことにより、タイミング制御範囲を広げたり狭めたりす
ることができる。特に、オーバーフロー検出回路７０を
用いて信号遅延線からの出力を自動的にダイナミックに
切り替える制御を行なうことが本実施例のタイミング制
御回路のポイントとなる。

【００５５】なお、遅延回路要素１０として、インバー
タ１２の出力の代わりにインバータ１４の出力にＮチャ
ネルＭＯＳトランジスタ１８のゲートを接続したものを
用いてもよい。また、選択回路４０に用いるＮチャネル
ＭＯＳトランジスタ４４は、ＮチャネルＭＯＳトランジ
スタに限定する必要はなく、ＰチャネルＭＯＳトランジ
スタ、ＮチャネルＭＯＳトランジスタとＰチャネルＭＯ
Ｓトランジスタとの併用等、適宜設計に応じて選択する
ことができる。さらに、ＮチャネルＭＯＳトランジスタ
１８は、トランジスタである必要はなく、容量性負荷に
なるものであれば何でもよく、例えば、配線〜基板間容
量や拡散層〜基版間容量を用いても構わない。また、容
量性負荷を持たせずに、単なるインバータ１２，１４の
直列接続であってもよい。さらに極論すれば、所望の遅
延値が得られる回路であればどの様な回路を用いてもよ
い。また、本実施例では、選択回路４０としてＮチャネ
ルＭＯＳトランジスタからなる回路を用いたが、同様な
動作をするものであればどのような実現方法によって構
成しても構わない。さらに、バッファ回路４６の代わり
に、単相クロックから多相クロックを発生する等の種々
の機能を持ったクロック発生回路を用いてもよい。

【００５６】（実施例３）以下、本発明の第３の実施例
におけるタイミング制御回路について図面を参照しなが
ら説明する。図８は本発明の第３の実施例におけるタイ
ミング制御回路の構成を示すものであり、信号遅延回路
３０を構成する遅延回路として、遅延回路要素１０を８
個（ｎ＝８）ずつ用いた第１および第２の遅延回路を直
列に接続してなるものを考える。

【００５７】遅延回路要素１０は、実施例２で用いたも
のと同じものとし、第１の遅延回路を構成する遅延回路
要素１０各々の出力３４ａ〜３４ｈをそれぞれｎ個のＰ
チャネルＭＯＳトランジスタのドレインに接続し、第２
の遅延回路を構成する遅延回路要素１０各々の出力３５
ａ〜３５ｈをそれぞれｎ個（本実施例では８個）のＮチ
ャネルＭＯＳトランジスタのドレインに接続し、ｎ個
（本実施例では８個）のＰチャネルＭＯＳトランジスタ
のそれぞれのソースとｎ個のＮチャネルＭＯＳトランジ
スタのそれぞれのソースを共通に接続して、ｎ本の遅延
クロック信号とする。クロック信号３２は、第１の遅延
回路の入力に接続し、第１の遅延回路を構成する遅延回
路要素１０の出力３４ｆを第２の遅延回路の入力とす
る。その他の構成要素およびその接続関係は、実施例１
と同じである。

【００５８】以下、本実施例の動作説明を行なう。本実
施例では、信号遅延回路３０の構成のみが実施例１と異
なるため、ここでは信号遅延回路３０の動作についての
み説明する。

【００５９】リセット時、信号遅延回路３０において
は、遅延制御信号２０＝「Ｌ」であるため、ｎ個のＰチ
ャネルＭＯＳトランジスタ側に接続されている遅延クロ
ック信号３４ａ〜３４ｈが選択回路４０に入力される状
態になっている。クロック信号３２と内部クロック信号
４８の位相同期のために必要な信号の遅延量が、遅延ク
ロック信号３４ａ〜３４ｇのいずれかによって得られた
場合は、第１の遅延回路のみでタイミングが制御可能で
ある。しかしながら、第１の遅延回路のみの遅延量だけ
では遅延量が不足する場合は、位相検出回路１２０とシ
フト制御回路１２４と双方向シフトレジスタ回路５０に
よって遅延制御回路６０が制御され、遅延制御信号２０
＝「Ｈ」となり、ｎ個のＮチャネルＭＯＳトランジスタ
側に接続されている遅延クロック信号３５ａ〜３５ｈが
選択回路４０に入力される状態になる。これによって、
さらに遅延量を増やすことができる。

【００６０】ＰチャネルＭＯＳトランジスタまたはＮチ
ャネルＭＯＳトランジスタにおける信号の遅延と選択回
路４０における信号の遅延の合計を６ｎｓであるとし
（内部クロック４８の負荷によるバッファ回路４６の遅
延も含む）、遅延回路要素１０での遅延を１ｎｓとする
と、タイミング制御回路全体で７ｎｓ〜２２ｎｓの範囲
の遅延量制御範囲を得ることができる。周波数に換算す
ると、７１．４〜２２．７ＭＨｚの範囲にある特定の周
波数に対応できることになる。

【００６１】本実施例では、第１の遅延回路内の遅延回
路要素１０各々の出力と第２の遅延回路内の遅延回路要
素１０各々の出力との切り替えに、それぞれＰチャネル
ＭＯＳトランジスタとＮチャネルＭＯＳトランジスタを
用いたが、同等な動作を行なうものであれば何を用いて
も構わない。

【００６２】（実施例４）以下、本発明の第４の実施例
におけるタイミング制御回路について図面を参照しなが
ら説明する。図９は本発明の第４の実施例におけるタイ
ミング制御回路の構成を示すものであり、信号遅延回路
３０として信号遅延回路１０を８個（ｎ＝８）用いたも
のを考える。ここでは、説明を簡略化するために、遅延
回路要素１０として２種の遅延値を有するものを考え
る。なお、遅延回路要素１０として複数（２種以上）の
遅延値を有してもよいことは言うまでもない。

【００６３】遅延回路要素１０は、インバータ１２とイ
ンバータ１４を直列接続し、インバータ１２の出力に第
１のＮチャネルＭＯＳトランジスタ１６のドレインを接
続し、第１のＮチャネルＭＯＳトランジスタ１６のゲー
トに遅延制御信号２０を接続し、第１のＮチャネルＭＯ
Ｓトランジスタ１６のソースを第２のＮチャネルＭＯＳ
トランジスタ１８のゲートに接続するとともに、第２の
ＮチャネルＭＯＳトランジスタ１８のドレイン及びソー
スを共に接地電位に接続して構成される。信号遅延回路
３０は、８個の遅延回路要素１０を直列接続し、第１段
目の遅延回路要素１０内のインバータ１２の入力にクロ
ック信号３２を与え、各遅延回路要素１０内のインバー
タ１４の出力を第１〜第８の遅延クロック信号３４ａ〜
３４ｈとして構成される。選択回路４０は、８本の選択
制御信号４２ａ〜４２ｈにより制御される８入力１出力
セレクト回路とバッファ回路４６から構成される。双方
向シフトレジスタ回路５０は、リセット信号５２とシフ
ト方向制御信号５４とシフトクロック５６とにより制御
される８個のレジスタ（フリップフロップ）５８ａ〜５
８ｈを用いたシフトレジスタで構成され、各レジスタ５
８ａ〜５８ｈが保持する値を選択制御信号４２ａ〜４２
ｈとして出力する。遅延制御レジスタ１００は、リセッ
ト信号５２と遅延制御レジスタ書き込み信号１０４の制
御下で遅延制御データを書き込み／保持／読み出しする
８ビットのレジスタ１０２ａ〜１０２ｈから構成され
る。位相検出回路１２０は、クロック信号３２と内部ク
ロック４８の位相差を検出する機能を有する回路であ
り、内部クロック４８に同期した位相差信号１２２を生
成する。シフト制御回路１２４は、位相差信号１２２を
元にシフト方向制御信号５４とシフトクロック５６を生
成する機能を有する回路であり、双方向シフトレジスタ
回路５０のシフト動作を制御する。

【００６４】本実施例のタイミング制御回路は、以上の
様にして構成された信号遅延回路３０と、選択回路４０
と、双方向シフトレジスタ回路５０と、遅延制御レジス
タ１００からなり、遅延制御レジスタ１００の８ビット
のレジスタ出力を、それぞれ、信号遅延回路３０の８本
の遅延制御信号２０ａ〜２０ｈとし、信号遅延回路３０
の遅延クロック信号３４ａ〜３４ｈを、選択回路４０内
の８入力１出力セレクト回路に入力し、クロック信号３
２と内部クロック信号４８を位相検出回路１２０に入力
し、位相差信号１２２をシフト制御回路１２４に入力
し、シフト方向制御信号５４とシフトクロック５６を双
方向シフトレジスタ５０に入力し、双方向シフトレジス
タ回路５０から出力される８本の選択制御信号４２ａ〜
４２ｈとすることによって構成される。

【００６５】以上のように構成された本実施例における
タイミング制御回路について、以下にその動作を説明す
る。

【００６６】遅延回路要素１０において、第１のＮチャ
ネルＭＯＳトランジスタ１６は、遅延選択信号２０に与
えられる信号によってオン・オフするスイッチ回路とな
り、第２のＮチャネルＭＯＳトランジスタ１８は容量性
負荷となる。遅延選択信号２０が「Ｌ」レベルになる
と、第１のＮチャネルＭＯＳトランジスタ１６がオフと
なり、第２のＮチャネルＭＯＳトランジスタ１８からな
る容量性負荷が切り離され、遅延回路要素１０での遅延
がτ０（第１のＮチャネルＭＯＳトランジスタ１６がオ
フのときの遅延）となる。逆に、遅延選択信号２０が
「Ｈ」レベルになると、第１のＮチャネルＭＯＳトラン
ジスタ１６がオンとなり、第２のＮチャネルＭＯＳトラ
ンジスタ１８からなる容量性負荷が接続され、遅延回路
要素１０での遅延がτ１（第１のＮチャネルＭＯＳトラ
ンジスタ１６がオンのときの遅延）となる（ここでは明
らかにτ０＜τ１である）。信号遅延回路３０では、第
１〜第８の遅延制御信号２０ａ〜２０ｈは、その信号レ
ベル「Ｌ」または「Ｈ」の組み合わせによって信号遅延
回路３０の第ｍ番目（１≦ｍ≦ｎ＝８, ｍは整数）の出
力（＝遅延クロック信号３４ａ〜３４ｈのいずれか）に
おける遅延量をτ０とτ１の２通りの値に制御する。第
１〜第８の遅延制御信号２０ａ〜２０ｈは、遅延制御レ
ジスタ１００内に設定された値によって与えられる。従
って、遅延制御レジスタ１００内に設定される値を制御
することによって、信号遅延回路３０内の個々の遅延回
路要素１０の遅延量を独立に制御することができる。

【００６７】双方向シフトレジスタ回路５０は、シフト
方向制御信号５４とシフトクロック５６とを用いてセッ
トビットをシフトさせる。シフト方向制御信号５４とシ
フトクロック５６は、位相検出回路１２０によって制御
されるシフト制御回路１２４によって与えられ、位相検
出回路１２０においてクロック信号３２と内部クロック
４８の間に位相差が検出された場合にその状態を変え
る。つまり、シフト方向制御信号５４は位相の進み／遅
れをシフト方向の情報に変換したものであり、シフトク
ロック５６は位相差が生じたときのみ生成される内部ク
ロック４８に同期したパルスである。セットビットは、
双方向シフトレジスタ回路５０内のレジスタ５８ａ〜５
８ｈの内の唯一に存在し、他は全てリセットビットであ
る。さらに、セットビットは、必ず双方向シフトレジス
タ回路５０内のレジスタ５８ａ〜５８ｈのいずれかに存
在し、シフトレジスタの端までシフトされた場合はそれ
以上シフトされない様に制御される。リセット信号５２
はレジスタ５８ａ〜５８ｈすべてに入力され、全てのレ
ジスタに初期値を与えるのに用いられる。レジスタ５８
ａの初期値のみ「Ｈ」とし、他は全て「Ｌ」である。つ
まり、セットビットが最下位のレジスタ５８ａにのみ設
定された状態となる。セットビット及びリセットビット
は、選択回路４０内の８入力１出力セレクト回路の選択
制御信号４２ａ〜４２ｈとなり、セットビットに対応す
る信号遅延回路３０内の遅延信号３４ａ〜３４ｈの内の
１つを選択して内部クロック４８として出力するように
制御する。リセットビットに対応するものは選択されな
い。このようにして、信号遅延回路３０から所望の遅延
量だけ遅延した信号を取り出して内部クロック４８とし
て出力する。

【００６８】以上の動作をタイミングチャートで表すと
図１０の様になる。図１０においては、クロック信号３
２の周期を３０ｎｓであるとし、選択回路４０における
信号の遅延を５ｎｓであるとし（内部クロック４８の負
荷によるバッファ回路４６の遅延も含む）、τ０＝１ｎ
ｓ、τ１＝３ｎｓであるとする。また、遅延制御レジス
タ１００においては、レジスタ１０２ａ，１０２ｂ，１
０２ｇ，１０２ｈに「Ｈ」が、１０２ｃ〜１０２ｆに
「Ｌ」が設定されているものとする。リセット信号５２
を「Ｌ」にした次のサイクルでは、遅延クロック信号３
４ａが選択されるが、この時点では内部クロック４８の
位相はクロック信号３２の位相に対し７ｎｓ（＝１５ｎ
ｓ−５ｎｓ−３ｎｓ）進んでいる。位相検出回路１２０
は、この位相の進みを検出して、シフト制御回路１２４
を介して双方向シフトレジスタ５０にセットビットをシ
フトするように指示を出す。この指示により、次のサイ
クル（２サイクル目）では遅延クロック信号３４ｂが選
択される。遅延クロック信号３４ａ，３４ｂは、遅延制
御レジスタ１００によって大きな遅延τ１を持つように
設定されており、クロック信号３２は位相同期ポイント
近くまで急速に位相を遅らされる。以下この動作を繰り
返し、６サイクル目には遅延クロック信号３４ｆが選択
され位相が一致する。遅延クロック信号３４ｃ〜３４ｆ
は、各々その差がτ０（＝１ｎｓ）になるように設定さ
れているため、位相同期ポイント近くではきめ細かな時
間単位で遅延を制御することが可能となる。

【００６９】以上のように、本実施例によれば、信号遅
延回路３０として、スイッチ回路とそれにつながる容量
性負荷を有し、そのスイッチ回路のオン・オフを制御す
ることによって遅延量を制御できる遅延回路要素１０を
複数個直列に接続したものを用い、遅延制御レジスタ１
００に保持されたデータによって信号遅延回路３０を構
成する各々の遅延回路要素１０を独立に制御し、選択回
路４０と双方向シフトレジスタ回路５０との組み合わせ
で所望の遅延量を選択することによって、信号遅延回路
３０内の遅延回路要素１０の数を増やすことなく広範囲
な遅延を制御することが可能となる。

【００７０】本実施例においては、信号遅延回路３０が
８段（ｎ＝８）の遅延回路要素１０からなるとし、その
遅延を１ｎｓ（＝τ０）及び３ｎｓ（＝τ１）とし、位
相同期ループ（ＰＬＬ）をロックするのに必要とされる
遅延量が８〜１０ｎｓの場合、第１, ２, ７, ８番目の
遅延回路要素１０の遅延量をτ１に、第３〜６番目の遅
延回路要素１０の遅延量をτ０に設定する様なデータを
遅延制御レジスタ１００に設定することによって、ロッ
クポイント近辺の遅延制御の精度をτ０とすることがで
き細かな制御が可能となる。またロックポイントを外れ
た場合は、粗い精度の遅延量としてτ１を用いることに
なるため、ロックポイントへの収束が高速に行われる。
このように、遅延制御レジスタ１００を用いて、信号遅
延回路３０における各遅延回路要素１０の遅延量を自由
に設定できることが本実施例のタイミング制御回路のポ
イントである。

【００７１】なお、遅延回路要素１０として、インバー
タ１２の出力の代わりにインバータ１４の出力に第１の
ＮチャネルＭＯＳトランジスタ１６のドレインを接続し
たものを用いてもよい。また、遅延回路要素１０に用い
る第１及び第２のＭＯＳトランジスタ１６及び１８や選
択回路４０に用いるＮチャネルＭＯＳトランジスタ４４
は、ＮチャネルＭＯＳトランジスタに限定する必要はな
く、ＰチャネルＭＯＳトランジスタ、ＮチャネルＭＯＳ
トランジスタとＰチャネルＭＯＳトランジスタとの併用
等、適宜設計に応じて選択することができる。特に、第
２のＭＯＳトランジスタ１８は、トランジスタである必
要はなく、容量性負荷になるものであれば何でもよく、
例えば、配線〜基板間容量や拡散層〜基版間容量を用い
ても構わない。さらに、遅延回路要素１０として、図４
に示すように、制御信号で駆動能力を調整できるインバ
ータと通常のインバータの直列接続からなる遅延回路要
素を用いてもよい。また、制御信号で遅延値を変えるこ
とのできる回路であればどのような回路を用いてもよ
い。また、本実施例では、選択回路４０としてＮチャネ
ルＭＯＳトランジスタからなる回路を用いたが、同様な
動作をするものであればどのような実現方法によって構
成しても構わない。さらに、バッファ回路４６の代わり
に、単相クロックから多相クロックを発生する等の種々
の機能を持ったクロック発生回路を用いてもよい。

【００７２】また、本実施例では遅延回路要素１０とし
て２種類の遅延値を有する場合を考えたが、ｉ種類の遅
延値を有する場合は、ｎビット×ｊワード（ｊはｊ≧ｌ
ｏｇ ₂ｉを満たす最小の自然数）の制御データを用いる
ことにより、ｎビット×ｊワードの遅延値を設定でき
る。

【００７３】

【発明の効果】以上詳細に説明したように、請求項１の
発明によると、遅延制御回路及び位相制御回路がそれぞ
れ、位相制御回路の位相差情報を元にして、遅延量を制
御できる遅延回路要素を複数個直列に接続した信号遅延
回路とその各々の遅延回路要素の出力の内の１つを選択
して出力する選択回路を制御して、信号の位相差が最小
となる遅延量が得られる遅延回路要素の遅延値やその組
み合せを変更することによって、広範囲な周波数レンジ
にわたってタイミング制御を実現することができる。

【００７４】また、請求項２の発明によると、信号遅延
回路として遅延値を制御できる遅延回路要素を複数個直
列に接続したものを用い、遅延制御信号を用いた遅延値
制御と選択回路と双方向シフトレジスタ回路及び遅延制
御回路との組み合わせで、位相制御の情報をダイナミッ
クに信号遅延回路にフィードバックして所望の遅延量を
選択することによって、信号遅延回路における位相制御
の範囲を制御することが可能となる。特に、小さな回路
規模で広範囲な遅延制御ができる特徴によって、位相同
期ループ（ＰＬＬ）の遅延回路として最適なものとな
る。

【００７５】また、請求項３の発明によると、信号遅延
回路の遅延制御範囲では制御できない範囲の遅延量を扱
う場合、信号遅延回路にクロック信号を入力するのに先
だって、予め異なる遅延量を持つ複数の遅延線の内の１
つでクロック信号を遅延させ、その後、信号遅延回路と
選択回路と双方向シフトレジスタ回路で遅延量を制御
し、タイミング制御を行い、オーバーフロー検出回路
は、双方向シフトレジスタ回路の最上位の選択制御信号
の情報を用いて、信号遅延回路の遅延制御範囲でタイミ
ング制御が可能か否かを判断し、さらなる遅延が必要な
場合は、遅延線選択制御回路へ指示を出して、遅延線選
択回路でより大きな遅延を持つ信号遅延線の出力を選択
するように制御を行うことによって、広範囲なタイミン
グ制御を実現することができる。特に、細かな遅延制御
を行う前に、必要な遅延量に応じた遅延線を選択する手
段を用いて、信号遅延回路で制御可能な範囲にまで遅延
させておくことによって、広範囲なタイミング制御を実
現することができ、位相同期ループ（ＰＬＬ）の遅延回
路として最適なものとなる。

【００７６】また、請求項４の発明によると、信号遅延
回路として、遅延回路要素を複数個直列に接続した遅延
回路要素を２組直列に接続し、その２組の遅延回路内の
遅延回路要素の出力のどちらかを選択できる機構を設
け、選択回路と双方向シフトレジスタ回路と遅延制御回
路の組み合せで遅延制御信号を制御して２組の遅延回路
を切り替えることによって所望の遅延量を得て、広範囲
な周波数レンジにわたってタイミング制御を実現するこ
とができる。

【００７７】また、請求項５の発明によると、遅延量を
制御できる遅延回路要素を複数個直列に接続したものを
用い、遅延制御レジスタに保持されたデータによって遅
延回路を構成する各々の遅延回路要素を独立に制御し、
選択回路と双方向シフトレジスタ回路との組み合わせで
所望の遅延量を選択することによって、信号遅延回路内
の遅延回路要素の数を増やすことなく広範囲な遅延を制
御することが可能となる。特に、位相同期ループ（ＰＬ
Ｌ）の遅延回路として用いる場合、クロック信号の入力
側のいくらかの遅延回路要素と遅延回路要素列の終端側
のいくらかの遅延回路要素の遅延量を大きく設定し、そ
の間の遅延回路要素の遅延量を小さく設定する様なデー
タを遅延制御レジスタに設定するとともに、位相ロック
に必要な遅延が遅延回路要素列の中間付近で得られるよ
うにすることによって、ロックポイント近辺の遅延制御
の精度を向上させることができる。また、ロックポイン
トを外れた場合は、遅延回路要素列両端の遅延量が大き
く設定されているため、ロックポイントへの収束を高速
に行わせることができる。

【図面の簡単な説明】

【図１】本発明の第１の実施例におけるタイミング制御
回路の構成を示すブロック図

【図２】同実施例におけるタイミング制御回路の動作を
示すタイミング図

【図３】同実施例におけるタイミング制御回路のタイミ
ング制御範囲を示す説明図

【図４】遅延回路要素１０の他の構成例を示す回路図

【図５】本発明の第２の実施例におけるタイミング制御
回路の構成を示すブロック図

【図６】遅延線選択回路９０及び遅延線選択制御回路９
２の構成例を示す回路図

【図７】本発明の第２の実施例におけるタイミング制御
回路の動作を示すタイミング図

【図８】本発明の第３の実施例におけるタイミング制御
回路の構成を示すブロック図

【図９】本発明の第４の実施例におけるタイミング制御
回路の構成を示すブロック図

【図１０】同実施例におけるタイミング制御回路の動作
を示すタイミング図

【図１１】位相同期制御の必要性を説明するタイミング
図

【図１２】従来のタイミング制御回路の構成を示すブロ
ック図

【符号の説明】

１０遅延回路要素１２, １４インバータ１６, １８, ４４ＮチャネルＭＯＳトランジスタ２０遅延選択信号３０信号遅延回路３２クロック信号３４ａ〜３４ｈ遅延クロック信号４０選択回路４２ａ〜４２ｈ選択制御信号４６バッファ回路４８内部クロック５０双方向シフトレジスタ回路５２リセット信号５４シフト方向制御信号５６シフトクロック５８ａ〜５８ｈレジスタ６０遅延制御回路

Claims

【特許請求の範囲】

【請求項１】与えられた信号を一定時間遅延させて出力
する複数の遅延値を有する遅延回路要素をｎ個（ｎ≧
２，ｎは整数）直列に接続してなる遅延回路と、前記遅
延回路要素各々の出力の内の１つを選択して出力する選
択回路と、前記遅延回路に与えられる信号と前記選択回
路の出力信号の位相が一致するように選択すべき前記遅
延回路要素の出力を決定する位相制御回路と、前記遅延
回路要素自身の遅延値を制御する遅延制御回路を具備
し、前記位相制御回路が位相同期には前記遅延回路全体
での遅延量が不足していると判断した場合に、前記遅延
制御回路が前記遅延回路要素の遅延値を変更して前記遅
延回路における遅延制御範囲を変更することを特徴とす
るタイミング制御回路。
【請求項２】請求項１記載のタイミング制御回路におい
て、選択回路として、遅延回路要素各々の出力を入力と
するｎ入力１出力選択回路を用い、位相制御回路とし
て、遅延回路に与えられる信号と選択回路の出力信号の
位相を比較する位相検出回路と、この位相検出回路から
の位相差情報を元にシフトクロックとシフト方向制御信
号を出力するシフト制御回路と、前記シフトクロックと
シフト方向制御信号に従って唯一のセットビットを双方
向にシフトさせるｎビットの双方向シフトレジスタ回路
を用い、遅延制御回路として、双方向シフトレジスタ回
路内の最上位ビットの出力をセット信号とするＲＳラッ
チを用い、このＲＳラッチの出力信号により遅延回路要
素の遅延値を変更して遅延回路全体の遅延値を変更する
とともに、前記双方向シフトレジスタ回路内のセットビ
ットにより遅延回路に与えられる信号とｎ入力１出力選
択回路が出力する信号の位相差が最小になるように遅延
回路要素のいずれかの出力を選択することを特徴とする
タイミング制御回路。
【請求項３】請求項１記載のタイミング制御回路におい
て、遅延回路として、与えられた信号を共通の入力とす
るそれぞれ異なる固定期間だけ遅延させる複数の遅延線
と、これら複数の遅延線の出力の内から１つの出力を選
択する遅延線選択回路と、この遅延線選択回路の出力信
号を入力とする一定の遅延値を持つ遅延回路要素をｎ個
直列に接続したものを用い、選択回路として、前記遅延
線選択回路の出力信号と遅延回路要素各々の出力を入力
とするｎ＋１入力１出力選択回路を用い、位相制御回路
として、遅延回路に与えられる信号と選択回路の出力信
号の位相を比較する位相検出回路と、この位相検出回路
からの位相差情報を元にシフトクロックとシフト方向制
御信号を出力するシフト制御回路と、前記シフトクロッ
クとシフト方向制御信号に従って唯一のセットビットを
双方向にシフトさせるｎビットの双方向シフトレジスタ
回路を用い、遅延制御回路として、双方向シフトレジス
タ回路内のセットビットが最上位ビットに一定期間留ま
っていることを検出するオーバーフロー検出回路と、こ
のオーバーフロー検出回路の出力信号により遅延回路内
の遅延線選択回路で選択される遅延線の出力を切り替え
る遅延線選択制御回路を用い、遅延回路全体の遅延値を
変更して位相同期に必要な遅延量を得るとともに、前記
双方向シフトレジスタ回路内のセットビットにより遅延
回路に与えられる信号とｎ＋１入力１出力選択回路が出
力する信号の位相差が最小になるように遅延回路要素の
いずれかの出力を選択することを特徴とするタイミング
制御回路。
【請求項４】請求項１記載のタイミング制御回路におい
て、遅延回路として、与えられた信号を一定時間遅延さ
せて出力する遅延回路要素をｎ個直列に接続してなる第
１及び第２の遅延回路を直列に接続するとともに第１の
遅延回路のｍ番目（１≦ｍ≦ｎ，ｍは整数）の遅延回路
要素の出力または第２の遅延回路のｍ番目の遅延回路要
素の出力のどちらかを選択するｎ個の２入力１出力選択
回路要素を備えたものを用い、選択回路として、前記選
択回路要素各々の出力を入力とするｎ入力１出力選択回
路を用い、位相制御回路として、遅延回路に与えられる
信号と選択回路の出力信号の位相を比較する位相検出回
路と、この位相検出回路からの位相差情報を元にシフト
クロックとシフト方向制御信号を出力するシフト制御回
路と、シフトクロックとシフト方向制御信号に従って唯
一のセットビットを双方向にシフトさせるｎビットの双
方向シフトレジスタ回路を用い、遅延制御回路として、
前記双方向シフトレジスタ回路内の最上位ビットの出力
をセット信号とするＲＳラッチを用い、このＲＳラッチ
の出力信号により遅延回路内の選択回路要素が選択する
遅延回路を切り替えるとともに、前記双方向シフトレジ
スタ回路内のセットビットにより遅延回路に与えられる
信号とｎ入力１出力選択回路が出力する信号の位相差が
最小になるように遅延回路内の選択回路要素のいずれか
の出力を選択することを特徴とするタイミング制御回
路。
【請求項５】与えられた信号を一定時間遅延させて出力
する複数の遅延値を有する遅延回路要素をｎ個（ｎ≧
２, ｎは整数）直列に接続してなる遅延回路と、前記遅
延回路要素各々の特定の遅延値を選択するｎビットの遅
延制御レジスタと、前記遅延回路要素各々の出力を入力
とするｎ入力１出力選択回路と、唯一のセットビットを
双方向にシフトさせるｎビットの双方向シフトレジスタ
回路を具備し、前記双方向シフトレジスタ回路内のセッ
トビットにより前記ｎ入力１出力選択回路の選択動作を
制御することを特徴とするタイミング制御回路。