JPH06122232A - 画素変調装置 - Google Patents
画素変調装置Info
- Publication number
- JPH06122232A JPH06122232A JP4274320A JP27432092A JPH06122232A JP H06122232 A JPH06122232 A JP H06122232A JP 4274320 A JP4274320 A JP 4274320A JP 27432092 A JP27432092 A JP 27432092A JP H06122232 A JPH06122232 A JP H06122232A
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- Japan
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- circuit
- delay
- delay circuit
- clock
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Abstract
(57)【要約】
【目的】 入力画素クロックより高い周波数のクロック
を用いることなく可変ディレー回路を用いる簡易な構成
で画素クロック内をＮ分割した変調を行なう。 【構成】 画素クロックＳＣＫ１を入力し、前記ＳＣＫ
１を９０°ディレー回路１でディレーさせ信号Ｅを出力
する。ＳＣＫ１と信号Ｅに基づきＳＷ６〜８を制御し、
１画素を４分割した変調データＡ〜Ｄを順次セレクトす
る。
を用いることなく可変ディレー回路を用いる簡易な構成
で画素クロック内をＮ分割した変調を行なう。 【構成】 画素クロックＳＣＫ１を入力し、前記ＳＣＫ
１を９０°ディレー回路１でディレーさせ信号Ｅを出力
する。ＳＣＫ１と信号Ｅに基づきＳＷ６〜８を制御し、
１画素を４分割した変調データＡ〜Ｄを順次セレクトす
る。
Description
【０００１】
【産業上の利用分野】本発明は、基本クロックをＮ分割
した時間間隔で変調データを出力する画素変調装置に関
するものである。
した時間間隔で変調データを出力する画素変調装置に関
するものである。
【０００２】
【従来の技術】たとえば、デジタル複写機、レーザー・
ビーム・プリンタ（ＬＢＰ）において画像は、画素クロ
ックの単位で表現されている。図７に”Ａ”という文字
をデジタル信号で表現した場合の例を示す。図７（Ａ）
を理想形とすると図７（Ｂ）は画素クロック単位で表現
したものである。図７（Ｂ）を見てわかるように解像度
が低く斜め線の直線性が損なわれ（曲線も同様）鮮明な
画像として表現できていない。これを改善したものを図
７（Ｃ）に示す。図７（Ｃ）は図７（Ｂ）の画素クロッ
ク周期を４分割した単位で任意に画素変調を行ったもの
である。
ビーム・プリンタ（ＬＢＰ）において画像は、画素クロ
ックの単位で表現されている。図７に”Ａ”という文字
をデジタル信号で表現した場合の例を示す。図７（Ａ）
を理想形とすると図７（Ｂ）は画素クロック単位で表現
したものである。図７（Ｂ）を見てわかるように解像度
が低く斜め線の直線性が損なわれ（曲線も同様）鮮明な
画像として表現できていない。これを改善したものを図
７（Ｃ）に示す。図７（Ｃ）は図７（Ｂ）の画素クロッ
ク周期を４分割した単位で任意に画素変調を行ったもの
である。
【０００３】４分割した画素の白又は黒の決定は図７
（Ｂ）のデータを参照し行なわれる。つまり、図７
（Ｂ）のデータで斜めラインと認識されるとその斜めラ
インの段差が滑らかになる様４分割した各画素の白，黒
を決定する。
（Ｂ）のデータを参照し行なわれる。つまり、図７
（Ｂ）のデータで斜めラインと認識されるとその斜めラ
インの段差が滑らかになる様４分割した各画素の白，黒
を決定する。
【０００４】図７（Ｃ）の変調の動作を図８に示すタイ
ミングチャートで説明する。図８においてＣＫ１は図７
（Ｂ）を表現した画像クロックと同じである。ＣＫ２は
ＣＫ１の４倍の周波数のクロック信号でり、Ａ〜Ｄは画
素クロックの１／４単位を変調する変調データである。
ミングチャートで説明する。図８においてＣＫ１は図７
（Ｂ）を表現した画像クロックと同じである。ＣＫ２は
ＣＫ１の４倍の周波数のクロック信号でり、Ａ〜Ｄは画
素クロックの１／４単位を変調する変調データである。
【０００５】つまり、Ａ〜Ｄのデータは図７（Ｃ）に示
した如く、１画素を４分割したそれぞれの領域の白又は
黒を表わすデータである。
した如く、１画素を４分割したそれぞれの領域の白又は
黒を表わすデータである。
【０００６】変調はＡ〜Ｄの４ビットパラレルデータを
ＣＫ２のタイミングでパラレル−シリアル変換すること
で行っている。パラレルシリアル変換はシフトレジスタ
により容易に行うことができ、図９にシフトレジスタ回
路とそのタイミングチャートを図１０に示す。このよう
に図７（Ｂ）の画素クロックの４倍のクロックと４ビッ
トの変調データにより図７（Ｃ）のように画像が改善さ
れる。
ＣＫ２のタイミングでパラレル−シリアル変換すること
で行っている。パラレルシリアル変換はシフトレジスタ
により容易に行うことができ、図９にシフトレジスタ回
路とそのタイミングチャートを図１０に示す。このよう
に図７（Ｂ）の画素クロックの４倍のクロックと４ビッ
トの変調データにより図７（Ｃ）のように画像が改善さ
れる。
【０００７】
【発明が解決しようとする課題】デジタル複写機・ＬＢ
Ｐは高速・高精細化が進んで行くため図７（Ｂ）の記録
に使用するクロックはどんどん高くなている。しかしな
がら、前述した図７（Ｃ）に示す例では図７（Ｂ）に比
べさらに４倍のクロックが必要となる。従って、変調の
ためのクロック周波数が８０〜１００ＭＨｚを越えると
ＣＭＯＳプロセスの動作限界、Ｘ’ｔａｌ発振器使用の
コストアップなどの問題がある。
Ｐは高速・高精細化が進んで行くため図７（Ｂ）の記録
に使用するクロックはどんどん高くなている。しかしな
がら、前述した図７（Ｃ）に示す例では図７（Ｂ）に比
べさらに４倍のクロックが必要となる。従って、変調の
ためのクロック周波数が８０〜１００ＭＨｚを越えると
ＣＭＯＳプロセスの動作限界、Ｘ’ｔａｌ発振器使用の
コストアップなどの問題がある。
【０００８】
【課題を解決するための手段及び作用】本発明によれば
基本クロックを任意のディレー量でディレーさせる可変
ディレー回路と、前記可変ディレー回路のディレー量を
制御するディレー量制御手段と、前記基本クロック及び
前記可変ディレー回路からのディレークロックに基づ
き、変調されたデータをセレクトするスイッチ手段とを
設け、前記セレクト手段が基本クロックをＮ分割した時
間間隔で変調データをセレクトし、セレクトされた変調
データを出力するようにしたものである。
基本クロックを任意のディレー量でディレーさせる可変
ディレー回路と、前記可変ディレー回路のディレー量を
制御するディレー量制御手段と、前記基本クロック及び
前記可変ディレー回路からのディレークロックに基づ
き、変調されたデータをセレクトするスイッチ手段とを
設け、前記セレクト手段が基本クロックをＮ分割した時
間間隔で変調データをセレクトし、セレクトされた変調
データを出力するようにしたものである。
【０００９】これにより、入力する画素クロックより高
い周波数のクロックを必要とせずに鮮明な画像の変調を
行うものである。
い周波数のクロックを必要とせずに鮮明な画像の変調を
行うものである。
【００１０】
【実施例】図１に本発明の第１の実施例のブロック図、
図２に図１の動作を説明するタイミングチャートを示
す。図１において、ＳＣＫ１は画素クロックであり９０
゜ディレーブロック１の入力端子、データラッチ２〜５
のクロック入力端子、ＳＷ６、７の制御端子に接続され
ている。尚、ＳＣＫ１は２倍のクロックを分周するなど
してデューティを５０％にしておく。又、ＳＣＫ１はＳ
Ｗ６、７に接続されている。データラッチ２〜５のデー
タ入力端子には１画素を４分割した、各領域の変調デー
タＡ、Ｂ、Ｃ、Ｄがそれぞれ入力されている。９０゜デ
ィレーブロック１の出力ＥはＳＷ８の制御端子に接続さ
れている。ＳＷ６、７、８は制御端子にＨＩレベルが入
力されたとき○端子側に、ＬＯレベル時●端子側に切り
替わるような極性になっている。
図２に図１の動作を説明するタイミングチャートを示
す。図１において、ＳＣＫ１は画素クロックであり９０
゜ディレーブロック１の入力端子、データラッチ２〜５
のクロック入力端子、ＳＷ６、７の制御端子に接続され
ている。尚、ＳＣＫ１は２倍のクロックを分周するなど
してデューティを５０％にしておく。又、ＳＣＫ１はＳ
Ｗ６、７に接続されている。データラッチ２〜５のデー
タ入力端子には１画素を４分割した、各領域の変調デー
タＡ、Ｂ、Ｃ、Ｄがそれぞれ入力されている。９０゜デ
ィレーブロック１の出力ＥはＳＷ８の制御端子に接続さ
れている。ＳＷ６、７、８は制御端子にＨＩレベルが入
力されたとき○端子側に、ＬＯレベル時●端子側に切り
替わるような極性になっている。
【００１１】図２のタイミングチャートから明らかな如
く、データラッチ２〜５に入力される変調データＡ〜Ｅ
はＳＣＫ１、及びＳＣＫ１を９０°ディレーさせた信号
Ｅに基づきそれぞれセレクトされる。つまり、ＳＣＫ１
がＨＩレベル、信号ＥがＬＯレベルの時は変調データＳ
Ｗ６が○側、ＳＷ８が●側となり変調データＤｄがセレ
クトされる。同様にＳＣＫ１、信号Ｅに基づきＳＷ６〜
８が制御され変調データがセレクトされる。
く、データラッチ２〜５に入力される変調データＡ〜Ｅ
はＳＣＫ１、及びＳＣＫ１を９０°ディレーさせた信号
Ｅに基づきそれぞれセレクトされる。つまり、ＳＣＫ１
がＨＩレベル、信号ＥがＬＯレベルの時は変調データＳ
Ｗ６が○側、ＳＷ８が●側となり変調データＤｄがセレ
クトされる。同様にＳＣＫ１、信号Ｅに基づきＳＷ６〜
８が制御され変調データがセレクトされる。
【００１２】尚、信号Ｆは変調データＦがセレクトされ
るタイミングを示している。
るタイミングを示している。
【００１３】次に９０゜ディレーブロック１の詳細ブロ
ック図を図３に示す。可変ディレー回路９には前述のＳ
ＣＫ１が入力される。可変ディレー回路９は、入力され
たＳＣＫ１をディレー量制御端子１６の電圧に応じてＳ
ＣＫ１をディレーさせて出力する。可変ディレー回路９
の出力は、図１のＳＷ６、７の制御端子に接続されると
同時に、排他的論理和１０の入力端子の一方に接続され
る。もう一方の排他的論理和の入力端子にはＳＣＫ１が
接続されている。排他的論理和の出力はチャージポンプ
部のＳＷ１７の制御端子に接続され、ＬＯレベル時にＳ
Ｗ１７をＯＮさせる。チャージポンプ部では電流値（Ｉ
１）の定電流源１４と、その２倍の電流値（２・Ｉ１）
の定電流源１５により、ＳＷ１７がＯＦＦしているとき
Ｉ１の電流でコンデンサＣ１を充電し、ＳＷ１７がＯＮ
しているとき（２Ｉ１−Ｉ１）、すなわちＩ１の電流で
Ｃ１を放電する。
ック図を図３に示す。可変ディレー回路９には前述のＳ
ＣＫ１が入力される。可変ディレー回路９は、入力され
たＳＣＫ１をディレー量制御端子１６の電圧に応じてＳ
ＣＫ１をディレーさせて出力する。可変ディレー回路９
の出力は、図１のＳＷ６、７の制御端子に接続されると
同時に、排他的論理和１０の入力端子の一方に接続され
る。もう一方の排他的論理和の入力端子にはＳＣＫ１が
接続されている。排他的論理和の出力はチャージポンプ
部のＳＷ１７の制御端子に接続され、ＬＯレベル時にＳ
Ｗ１７をＯＮさせる。チャージポンプ部では電流値（Ｉ
１）の定電流源１４と、その２倍の電流値（２・Ｉ１）
の定電流源１５により、ＳＷ１７がＯＦＦしているとき
Ｉ１の電流でコンデンサＣ１を充電し、ＳＷ１７がＯＮ
しているとき（２Ｉ１−Ｉ１）、すなわちＩ１の電流で
Ｃ１を放電する。
【００１４】チャージポンプ出力はバッファ１２を介し
ローパスフィルタ（ＬＰＦ）１３により直流化され可変
ディレー回路９のディレー量制御端子に接続される。排
他的論理和１０の周期はＳＣＫ１の２倍で一定のため、
そのデューティＤＹに応じてチャージポンプの充放電の
割合を変化させ、ＬＰＦ出力の直流レベルを増減し、デ
ィレー量を制御してフィードバックループを形成してい
る。このフィードバックループの安定点はチャージポン
プ１１の充電放電の比が１：１のときであり、すなわち
排他的論理和のデューティが５０％の時で、これはＳＣ
Ｋ１に対して可変ディレー回路９の出力が９０゜のディ
レー量になったことを示す。図４に可変ディレー回路の
回路例を示す。図４においてディレー量Ｔｄは、 Ｔｄ≒（Ｉ１・Ｒ３・Ｃ２）／Ｉ２ で表現される。
ローパスフィルタ（ＬＰＦ）１３により直流化され可変
ディレー回路９のディレー量制御端子に接続される。排
他的論理和１０の周期はＳＣＫ１の２倍で一定のため、
そのデューティＤＹに応じてチャージポンプの充放電の
割合を変化させ、ＬＰＦ出力の直流レベルを増減し、デ
ィレー量を制御してフィードバックループを形成してい
る。このフィードバックループの安定点はチャージポン
プ１１の充電放電の比が１：１のときであり、すなわち
排他的論理和のデューティが５０％の時で、これはＳＣ
Ｋ１に対して可変ディレー回路９の出力が９０゜のディ
レー量になったことを示す。図４に可変ディレー回路の
回路例を示す。図４においてディレー量Ｔｄは、 Ｔｄ≒（Ｉ１・Ｒ３・Ｃ２）／Ｉ２ で表現される。
【００１５】ＳＣＫ１のデューティは５０％でないと排
他的論理和のデューティが５０％でないところで可変デ
ィレー回路が安定してしまい、画素クロックの４等分の
時間間隔が変わってしまうが、その間隔にそれほど精度
が必要でなければ２倍のクロックをカウントダウンして
デューティを５０％に直さなくてもよい。
他的論理和のデューティが５０％でないところで可変デ
ィレー回路が安定してしまい、画素クロックの４等分の
時間間隔が変わってしまうが、その間隔にそれほど精度
が必要でなければ２倍のクロックをカウントダウンして
デューティを５０％に直さなくてもよい。
【００１６】図５に本発明の第２の実施例の回路、図６
にタイミングチャートを示す。図５においてＳＣＫは画
素クロックであり、２分周回路１１８の入力端子に接続
されている。ただし、ＳＣＫは第１の実施例での画素ク
ロックとは異なりそのデューティは５０％に限定される
ものではない。２分周回路１１８の出力Ｈは、ＳＣＫの
１／２の周波数でデューティ５０％のパルス信号で９０
゜ディレーブロック１０１に入力される。９０゜ディレ
ーブロックは第１の実施例で説明した動作により排他的
論理和１１０がデューティ５０％で、さらに９０゜ディ
レーブロック入力信号Ｈの２倍の周波数であるパルス信
号ＳＣＫ１を出力する。以上の動作によりＳＣＫと同周
波数でデューティが５０％のクロック信号ＳＣＫ１を得
ることができる。ＳＣＫ１はディレー回路９の入力端子
とＳＷ６、７の制御端子に接続されている。ディレー回
路９のディレー量はＳＣＫ１の９０゜とする。このディ
レー量はディレー回路１１９のディレー量と１／２の関
係にあるため、ＩＣ回路で実現する場合は、ＩＣ回路素
子の相対精度が非常によいことを利用し、図４に示した
ディレー回路の充放電用コンデンサＣ２の容量値を、デ
ィレー回路１１９と９で２：１の関係にすれば、ディレ
ー回路９ではディレー回路１１９の１／２のディレー量
が得られる。以上説明した第２の実施例のＳＣＫ１と９
０゜ディレー回路９の出力Ｅは、図１、図２で示したＳ
ＣＫ１及びＥと同じとなったので、以後、第１の実施例
と同様の動作でＳＷ６、７、８を制御することにより、
ＳＣＫの１／４周期毎に変調データに応じて変調を行う
ことができる。
にタイミングチャートを示す。図５においてＳＣＫは画
素クロックであり、２分周回路１１８の入力端子に接続
されている。ただし、ＳＣＫは第１の実施例での画素ク
ロックとは異なりそのデューティは５０％に限定される
ものではない。２分周回路１１８の出力Ｈは、ＳＣＫの
１／２の周波数でデューティ５０％のパルス信号で９０
゜ディレーブロック１０１に入力される。９０゜ディレ
ーブロックは第１の実施例で説明した動作により排他的
論理和１１０がデューティ５０％で、さらに９０゜ディ
レーブロック入力信号Ｈの２倍の周波数であるパルス信
号ＳＣＫ１を出力する。以上の動作によりＳＣＫと同周
波数でデューティが５０％のクロック信号ＳＣＫ１を得
ることができる。ＳＣＫ１はディレー回路９の入力端子
とＳＷ６、７の制御端子に接続されている。ディレー回
路９のディレー量はＳＣＫ１の９０゜とする。このディ
レー量はディレー回路１１９のディレー量と１／２の関
係にあるため、ＩＣ回路で実現する場合は、ＩＣ回路素
子の相対精度が非常によいことを利用し、図４に示した
ディレー回路の充放電用コンデンサＣ２の容量値を、デ
ィレー回路１１９と９で２：１の関係にすれば、ディレ
ー回路９ではディレー回路１１９の１／２のディレー量
が得られる。以上説明した第２の実施例のＳＣＫ１と９
０゜ディレー回路９の出力Ｅは、図１、図２で示したＳ
ＣＫ１及びＥと同じとなったので、以後、第１の実施例
と同様の動作でＳＷ６、７、８を制御することにより、
ＳＣＫの１／４周期毎に変調データに応じて変調を行う
ことができる。
【００１７】尚、本実施例では９０°ディレー回路を１
つ用いることにより１画素を４分割する例を説明した
が、ディレー量の異なる回路を更に設け例えば４５°デ
ィレー回路からの出力と９０°ディレー回路からの出力
により１画素をＮ分割することが可能となる。
つ用いることにより１画素を４分割する例を説明した
が、ディレー量の異なる回路を更に設け例えば４５°デ
ィレー回路からの出力と９０°ディレー回路からの出力
により１画素をＮ分割することが可能となる。
【００１８】
【発明の効果】以上説明したように、本発明の画素変調
装置は画素クロックより高いクロックを使わず可変ディ
レー回路を用いる簡易な構成で画素クロック内をＮ分割
した変調を行うことができる。
装置は画素クロックより高いクロックを使わず可変ディ
レー回路を用いる簡易な構成で画素クロック内をＮ分割
した変調を行うことができる。
【図１】本発明の第１の実施例のブロック図
【図２】第１の実施例のタイミングチャート図
【図３】９０゜ディレー回路のブロック図
【図４】９０゜ディレー回路の一例図
【図５】第２の実施例のブロック図
【図６】第２の実施例のタイミングチャート図
【図７】画像のドットイメージ図
【図８】従来例のタイミングチャート図
【図９】シフトレジスタ回路の一例図
【図１０】図９のタイミングチャート図
１ ９０゜ディレーブロック ２ ラッチ回路 ３ ラッチ回路 ４ ラッチ回路 ５ ラッチ回路 ９ 可変ディレー回路 １０ 排他的論理和 １１ チャージポンプ １３ ローパスフィルタ １４ 定電流源 １５ 定電流源 １１８ ２分周回路 １１９ 可変ディレー回路
Claims (2)
- 【請求項１】 基本クロックを任意のディレー量でディ
レーさせる可変ディレー回路と、 前記可変ディレー回路のディレー量を制御するディレー
量制御手段と、 前記基本クロック及び前記可変ディレー回路からのディ
レークロックに基づき、変調されたデータをセレクトす
るスイッチ手段とを有し、 前記セレクト手段は基本クロックをＮ分割した時間間隔
で変調データをセレクトし、セレクトされた変調データ
を出力することを特徴とする画素変調装置。 - 【請求項２】 入力クロック信号を１／２にカウントダ
ウンする２分周回路と、 前記２分周回路出力を入力とする第１の可変ディレー回
路と、 前記第１の可変ディレー回路のディレー量を制御すると
ともに前記第１のディレー回路の入力信号を２逓倍する
ディレー量制御手段と、前記ディレー量制御手段の２逓
倍出力を入力とする第２のディレー回路とを有し、前記
第２のディレー回路のディレー量を前記第１のディレー
回路のディレー量と相関をもたせたことを特徴とする画
素変調装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4274320A JPH06122232A (ja) | 1992-10-13 | 1992-10-13 | 画素変調装置 |
| US08/070,876 US5502419A (en) | 1992-06-05 | 1993-06-03 | Pulse width modulation signal generation and triangular wave signal generator for the same |
| US08/516,210 US5629696A (en) | 1992-06-05 | 1995-08-17 | Parallel to serial data converter |
| US08/547,122 US5640131A (en) | 1992-06-05 | 1995-10-23 | Pulse width modulation signal generator and triangular wave signal generator for the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4274320A JPH06122232A (ja) | 1992-10-13 | 1992-10-13 | 画素変調装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06122232A true JPH06122232A (ja) | 1994-05-06 |
Family
ID=17540010
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4274320A Pending JPH06122232A (ja) | 1992-06-05 | 1992-10-13 | 画素変調装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06122232A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11138893A (ja) * | 1997-11-14 | 1999-05-25 | Mitsubishi Electric Corp | パルス幅変調信号生成回路 |
-
1992
- 1992-10-13 JP JP4274320A patent/JPH06122232A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11138893A (ja) * | 1997-11-14 | 1999-05-25 | Mitsubishi Electric Corp | パルス幅変調信号生成回路 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20030325 |