JPH07202656A

JPH07202656A - 遅延回路装置

Info

Publication number: JPH07202656A
Application number: JP35344593A
Authority: JP
Inventors: Shozo Nitta; 田昌三新
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1993-12-28
Filing date: 1993-12-28
Publication date: 1995-08-04

Abstract

(57)【要約】【目的】連続したパルス列を遅延させるに当たり、簡
単で少ないゲート数の回路で、大きな遅延可変量を得る
ことを可能としながら、高速なオンザフライ動作にも適
した構成を実現する。【構成】入力端子１より入力される連続するパルス列
信号である入力信号ＩＮを、パルス分配回路９におい
て、時間軸方向に複数のパルスに分配し、これを個別に
出力させ、これらのパルス毎に対応して設けられる可変
遅延回路８１、８２、８Ｎにより、各パルスを個別にそ
れぞれのパルス間隔以内の時間範囲で遅延させ、遅延し
た各パルスを論理和回路１０により合成して、入力パル
ス列に対して遅延された連続した出力パルス列を出力端
子６より出力信号ＯＵＴとして出力する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は遅延回路装置、特にアナ
ログ回路とデジタル回路を混載したＬＳＩにおいて、デ
ジタルパルスの遅延幅を大きく取るのに適した回路構成
に関する。

【０００２】

【従来の技術】図５は従来の遅延回路装置の回路図で、
特にデジタル信号に基づきその遅延量を自由に変化させ
ることのできる構成を例示するものである。

【０００３】図において示すように、入力端子１からの
入力信号ＩＮはランプ発生器２の入力端子Ｉに与えられ
る。ランプ発生器２の出力端子Ｑからの信号はコンパレ
ータ３の入力端子Ａ１Ｎに入力される。コンパレータ３
の入力端子Ａ１にはＤＡコンバータ７の出力信号が入力
される。コンパレータ３の出力端子Ｙからの信号はラン
プ発生器４の入力端子Ｉに与えられる。ランプ発生器４
の出力端子Ｑからの信号はコンパレータ５の入力端子Ａ
１Ｎに入力される。コンパレータ５の入力端子Ａ１には
ＤＡコンバータ７の出力信号が入力される。コンパレー
タ５の出力端子Ｙからの信号は出力端子６から出力信号
ＯＵＴとして出力される。

【０００４】なお、ランプ発生器２、４は入力端子Ｉに
与えられたパルス信号の立ち上りエッジ部と共に出力端
子Ｑの信号を立ち上げ、入力パルス信号の立ち下がりエ
ッジ部をトリガとして逓減するランプ波形を発生させる
機能を有する。

【０００５】コンパレータ３、５は入力端子Ａ１Ｎのレ
ベルをＤＡコンバータ７から入力端子Ａ１に与えられる
信号のレベルと比較して、入力端子Ａ１Ｎのレベルが大
きい場合に出力端子Ｙをロウレベルにし、入力端子Ａ１
Ｎのレベルが小さい場合に出力端子Ｙをハイレベルにす
るように動作する。

【０００６】上記のような機能を有するランプ発生器
２、コンパレータ３、ランプ発生器４、コンパレータ
５、ＤＡコンバータ７により、入力端子１からの入力信
号ＩＮをデータＤ０−Ｄｎ−１に応じた遅延時間分だけ
遅延して出力端子６に出力する可変遅延回路８を構成す
る。

【０００７】一方、ＤＡコンバータ７はデータＤ０−Ｄ
ｎ−１に応じたレベルの信号を出力し、コンパレータ
３、５の入力端子Ａ１に与える。つまり、コンパレータ
３、５に参照電圧を与える機能を有する。

【０００８】以上述べたような構成において、その動作
を、図６のタイミングチャートに基づいて説明する。ち
なみに、図６（Ａ）は図５のノードａの状態を、（Ｂ）
はノードｆに対応するノードｂの状態を、（Ｃ）はノー
ドｃの状態を、（Ｄ）はノードｆに対応するノードｄの
状態を、（Ｅ）はノードｅの状態を、それぞれ示すもの
である。

【０００９】今、入力端子１からノードａに与えられる
入力信号ＩＮが、図６（Ａ）に示すように、時刻ｔ１に
立ち上り、期間Ｔｐの間はハイレベルにあり、次の時刻
ｔ３には立ち下がり、期間Ｔｎの間、ロウレベルにあ
り、時刻ｔ５に再び立ち上り、同様に時刻ｔ７に立ち下
がり、時刻ｔ９に立ち上る繰り返しパルスであるものと
する。

【００１０】以上のような、パルス列を入力端子Ｉに入
力されたランプ発生器２は、図６（Ｂ）に示すように、
時刻ｔ１にはその出力端子Ｑからノードｂに送出する信
号をハイレベルとし、時刻ｔ３にノードａの信号がロウ
レベルに立ち下がるのを受けて、時刻ｔ３時点を起点に
逓減するランプ波形を出力する。この動作は、繰り返さ
れ、時刻ｔ５にはその出力端子Ｑからノードｂに送出す
る信号をハイレベルとし、時刻ｔ７にノードａの信号が
ロウレベルに立ち下がるのを受けて、時刻ｔ７時点を起
点に逓減するランプ波形を出力する。

【００１１】ランプ発生器２の出力端子Ｑの出力信号は
コンパレータ３の入力端子Ａ１Ｎに与えられる。コンパ
レータ３の入力端子Ａ１にはＤＡコンバータ７よりノー
ドｆの参照電圧が印加されており、コンパレータ３は、
図６（Ｂ）に示すように、ノードｂの信号をノードｆの
信号と比較する。その結果、コンパレータ３は、図６
（Ｃ）に示すように、ノードｂの信号がノードｆの信号
よりも大きい場合にロウレベル、ノードｂの信号がノー
ドｆの信号よりも小さくなった場合にハイレベルの信号
を、出力端子Ｙよりノードｃに送出する。その結果、ノ
ードｃの信号は時刻ｔ４に立ち上り、時刻ｔ５に立ち下
がり、時刻ｔ８に再び立ち上るという動作を繰り返すパ
ルス信号となる。

【００１２】以上のような、パルス信号を入力端子Ｉに
入力されたランプ発生器４は、図６（Ｄ）に示すよう
に、時刻ｔ４、時刻ｔ８にはその出力端子Ｑからノード
ｄに送出する信号をハイレベルとし、時刻ｔ１、時刻ｔ
５にノードｃの信号がロウレベルに立ち下がるのを受け
て、時刻ｔ１、時刻ｔ５時点を起点に逓減するランプ波
形を出力する。

【００１３】ランプ発生器４の出力端子Ｑの出力信号は
コンパレータ５の入力端子Ａ１Ｎに与えられる。コンパ
レータ５の入力端子Ａ１にはＤＡコンバータ７よりノー
ドｆの参照電圧が印加されており、コンパレータ５は、
図６（Ｄ）に示すように、ノードｄの信号をノードｆの
信号と比較する。その結果、コンパレータ５は、図６
（Ｅ）に示すように、ノードｄの信号がノードｆの信号
よりも大きい場合にロウレベル、ノードｄの信号がノー
ドｆの信号よりも小さくなった場合にハイレベルの信号
を、出力端子Ｙよりノードｅに送出する。

【００１４】その結果、ノードｅの信号、つまり出力端
子６から出力される信号は、時刻ｔ２に立ち上り、時刻
ｔ４に立ち下がり、時刻ｔ６に再び立ち上り、時刻ｔ８
に立ち下がるという動作を繰り返すパルス信号となる。
つまり、入力端子１から入力されたパルス列よりも遅延
期間Ｔｄ分だけ遅延したパルス列となる。

【００１５】なお、ＤＡコンバータ７に与えるべきデー
タＤ０−Ｄｎ−１を変化させると、ノードｆの電圧が変
化するので、コンパレータ３およびコンパレータ５の参
照電圧が変化するので、遅延時間Ｔｄが変化する。な
お、ランプ発生器２によるランプ発生とコンパレータ３
によるレベル比較は、入力端子１からの入力信号ＩＮの
立ち下がりを遅延時間Ｔｄだけ遅延させるためであり、
ランプ発生器４によるランプ発生とコンパレータ５によ
るレベル比較は、入力端子１からの入力信号ＩＮの立ち
上りを遅延時間Ｔｄだけ遅延させるためである。

【００１６】ランプ発生器２、４の発生するランプ波形
の直線性および、ＤＡコンバータ７の出力電圧のデータ
Ｄ０−Ｄｎ−１に対する直線性がよければ、それだけ、
データＤ０−Ｄｎ−１に対応してリニアな遅延量を得る
ことができる。

【００１７】以上のように、可変遅延回路８は、入力端
子１から与えられた入力信号ＩＮを、データＤ０−Ｄｎ
−１に与えるデータＤ０−Ｄｎ−１に応じた遅延時間Ｔ
ｄだけ遅延させて、出力端子６に出力信号ＯＵＴとして
出力する機能を有する。一方、ＤＡコンバータ７の出力
を固定する、つまり、ＤＡコンバータ７の代わりに定電
圧源を設置することにより、予め遅延量の定まった固定
遅延回路とすることもできる。

【００１８】

【発明が解決しようとする課題】従来の遅延回路装置
は、以上のように構成されるので、以下に説明するよう
な問題点がある。

【００１９】つまり、入力信号ＩＮのパルスのハイレベ
ル期間Ｔｐの長さ、またはロウレベル期間Ｔｎの長さと
ランプ発生器２、４の発生するランプ波形の持続時間の
間にはある関係が生じる。つまり、ランプ波形の持続時
間はパルス間隔以内に抑制する必要がある。

【００２０】ここで、ＤＡコンバータ７の出力振幅をマ
ージンをとって、ランプ発生器２、４の出力振幅の半分
とすると、可変遅延回路８による遅延の可変幅は、せい
ぜいパルス間隔に対応する期間Ｔｎや期間Ｔｐの半分し
か取れない。したがって、パルス間隔の期間Ｔｎや期間
Ｔｐの短い高速のパルス列信号を取り扱う場合、遅延量
の可変幅は、もともと非常に短い期間Ｔｎや期間Ｔｐの
半分以上は取れないので、所望の可変量を得ることがで
きなくなる。

【００２１】このような問題点に対処する方法として、
可変遅延回路８をシリーズに接続して、所望の遅延量を
得るような構成にすることが考えられるが、例えば、５
倍の可変幅を得るために５倍のゲート数の回路数を必要
とするため、回路規模が膨大になってしまうという問題
点があり、短い遅延量しか必要としない場合に、余分の
回路が無駄になってしまう。さらに、各可変遅延回路８
の遅延量の誤差が蓄積されるので、精度の維持にも問題
が残る。

【００２２】一方、ＬＳＩテスタでパターンを走らせな
がら、タイミング条件を変える、いわゆるリアルタイム
コントロールに、可変遅延回路８を適用した場合を考え
る。これは、可変遅延回路８において、その遅延量を、
ＤＡコンバータ７に対するデータＤ０−Ｄｎ−１を連続
的に切り換えながら、オンザフライで変化させることを
いう。

【００２３】ここで、入力端子１からの入力信号ＩＮの
サイクルをＴ（＝Ｔｎ＋Ｔｐ）とし、ＤＡコンバータ７
のセトリングタイムをＴｓｅｔ、可変遅延回路８の伝播
遅延時間をＴｐｄ、最大可変幅をＴｖｍとすると、Ｔ＞＝Ｔｓｅｔ＋Ｔｐ＋Ｔｐｄ＋Ｔｖｍ＋Ｍａｒｇｉｎ・・・（１）の関係が成立する。仮に、それぞれの時間をＴｓｅｔ＝３．０ｎｓ・・・（２）Ｔｐ＝２．５ｎｓ・・・（３）Ｔｐｄ＝１．０ｎｓ・・・（４）Ｔｖｍ＝２．５ｎｓ・・・（５）Ｍａｒｇｉｎ＝１．０ｎｓ・・・（６）とすると、Ｔ＞＝１０．０ｎｓ・・・（７）となり、周波数ｆはｆ＜＝１００ＭＨｚ・・・（８）となる。つまり、可変遅延回路８の構成では、１００Ｍ
Ｈｚ以上の高速パルス列信号をオンザフライで動作させ
ることは困難である。

【００２４】本発明は、上記のような問題点を解消する
ためになされたものであり、簡単で少ないゲート数の回
路で、大きな遅延可変量を得ることが可能であり、しか
も高速なオンザフライ動作が可能な遅延回路装置を提供
することを目的とする。

【００２５】

【課題を解決するための手段】上記目的を達成するため
に、本発明は、請求項１に記載の装置として、連続する
入力パルス列を複数のパルスに分配するパルス分配手段
と、前記複数のパルス毎に対応して設けられ、前記パル
スを遅延するパルス遅延手段と、前記パルス遅延手段の
出力を合成して連続する出力パルス列を生成する論理手
段と、を備える遅延回路装置を提供するものである。

【００２６】上記目的を達成するために、本発明は、請
求項２に記載の装置として、連続する入力パルス列を複
数のパルスに分配するパルス分配手段と、前記複数のパ
ルス毎に対応して設けられ、前記パルスを遅延するパル
ス遅延手段と、前記パルス遅延手段の遅延時間を個別に
調整する遅延時間調整手段と、前記パルス遅延手段の出
力を合成して連続する出力パルス列を生成する論理手段
と、を備える遅延回路装置を提供するものである。

【００２７】

【作用】上記手段において、本発明の請求項１に記載の
遅延回路装置は、パルス分配手段において、連続する入
力パルス列を、時間軸方向に複数のパルスに分配し、こ
れを個別に出力させ、これらのパルス毎に対応して設け
られるパルス遅延手段により、各パルスを個別にそれぞ
れのパルス間隔以内の時間範囲で遅延させ、遅延した各
パルスを論理手段により合成して、入力パルス列に対し
て遅延された連続した出力パルス列を得る。

【００２８】上記手段において、本発明の請求項２に記
載の遅延回路装置は、パルス分配手段において、連続す
る入力パルス列を、時間軸方向に複数のパルスに分配
し、これを個別に出力させ、これらのパルス毎に対応し
て設けられるパルス遅延手段により、遅延時間調整手段
によりパルス遅延手段の遅延時間を個別に調整しなが
ら、各パルスを個別にそれぞれのパルス間隔以内の時間
範囲で遅延させ、遅延した各パルスを論理手段により合
成して、入力パルス列に対して遅延された連続した出力
パルス列を得る。

【００２９】

【実施例】以下、図面を参照しながら、本発明の実施例
を説明する。実施例１．図１は本発明の実施例１に係る遅延回路装置
の回路図である。図において示すように、入力端子１か
らの入力信号ＩＮはパルス分配回路９のクロック入力端
子ＣＫに入力され、ここでＮ個のパルスに振り分けら
れ、クロック出力端子ＣＫ１−ＣＫＮから出力される。
パルス分配回路９のクロック出力端子ＣＫ１−ＣＫＮの
各出力信号は可変遅延回路８１、８２・・・８Ｎにそれ
ぞれ入力され、それぞれの回路で設定された遅延時間分
づつ遅延される。可変遅延回路８１、８２・・・８Ｎの
出力は論理和回路１０でひとつのパルス列にまとめら
れ、出力端子６より出力信号ＯＵＴとして出力される。
ちなみに、可変遅延回路８１、８２・・・８Ｎは図５の
構成と同様の構成を有する。

【００３０】以上述べたような構成において、その動作
を、図２のタイミングチャートに基づいて説明する。ち
なみに、図２（Ａ）は図１のノードａの状態を、（Ｂ）
はノードｂの状態を、（Ｃ）はノードｃの状態を、
（Ｄ）はノードｄの状態を、（Ｅ）はノードｅの状態
を、（Ｆ）はノードｆの状態を、（Ｇ）はノードｇの状
態を、（Ｈ）はノードｈの状態を、それぞれ示す。

【００３１】入力端子１からの入力信号ＩＮは図２
（Ａ）に示すように、時刻ｔ１で立ち上り、時間Ｔ／２
だけハイレベルにあり、次に時刻ｔ２で立ち下がり、時
間Ｔ／２だけロウレベルにあり、次の時刻ｔ３で立ち上
るという動作を繰り返すパルス列である。つまり、Ｔｐ
＝Ｔ／２、Ｔｎ＝Ｔ／２のパルス列ということになる。
ここで、時刻ｔ１から時刻ｔ２までの間にハイレベルに
あるパルスを“１”、時刻ｔ３から時刻ｔ４までの間に
ハイレベルにあるパルスを“２”、時刻ｔ３から時刻ｔ
４までの間にハイレベルにあるパルスを“２”、時刻ｔ
６から時刻ｔ７までの間にハイレベルにあるパルスを
“Ｎ”、時刻ｔ８から時刻ｔ９までの間にハイレベルに
あるパルスを“Ｎ＋１”、時刻ｔ１０から時刻ｔ１１ま
での間にハイレベルにあるパルスを“Ｎ＋２”で表す。

【００３２】ノードａの入力信号ＩＮはパルス分配回路
９のクロック入力端子ＣＫに入力され、Ｎ−１回を間引
きされたパルス信号に分配され、クロック出力端子ＣＫ
１−ＣＫＮよりノードｂ、ｃ、ｄに導出される。

【００３３】つまり、クロック出力端子ＣＫ１からは図
２（Ｂ）に示すように、時刻ｔ１に立ち上り、時刻ｔ２
に立ち下がる“１”のパルスと、次には時刻ｔ８に立ち
上り、時刻ｔ９に立ち下がる“Ｎ＋１”のパルスからな
るパルス列が出力され、クロック出力端子ＣＫ２からは
同図（Ｃ）に示すように、時刻ｔ３に立ち上り、時刻ｔ
４に立ち下がる“２”のパルスと、時刻ｔ１０に立ち上
り、時刻ｔ１１に立ち下がる“Ｎ＋２”のパルスからな
るパルス列が出力され、クロック出力端子ＣＫＮからは
同図（Ｄ）に示すように、時刻ｔ６に立ち上り、時刻ｔ
７に立ち下がる“Ｎ”のパルスにより構成されるパルス
列が出力される。

【００３４】以上のようにして、分配されたパルスのパ
ルス間隔は、同図（Ｂ）に例示されるように、（Ｎ−
１）Ｔ＋Ｔ／２となる。

【００３５】各パルス“１”、“２”、“Ｎ”はそれぞ
れ、可変遅延回路８１、８２、８Ｎに与えられ、それぞ
れの回路で設定された遅延時間だけ遅延され、それぞれ
ノードｅ、ｆ、ｇに導出される。

【００３６】ここで、説明を簡単にするために、それぞ
れの可変遅延回路８１、８２、８Ｎの遅延時間ＴｄをＴ
／２に設定した場合を考える。

【００３７】この場合、可変遅延回路８１からは図２
（Ｅ）に示すように、時刻ｔ２に立ち上り、時刻ｔ３に
立ち下がる“１ｄ”のパルスと、次には時刻ｔ９に立ち
上り、時刻ｔ１０に立ち下がる“（Ｎ＋１）ｄ”のパル
スからなるパルス列が出力され、可変遅延回路８２から
は同図（Ｆ）に示すように、時刻ｔ４に立ち上り、時刻
ｔ５に立ち下がる“２ｄ”のパルスと、時刻ｔ１１に立
ち上り、時刻ｔ１２に立ち下がる“（Ｎ＋２）ｄ”のパ
ルスからなるパルス列が出力され、可変遅延回路８Ｎか
らは同図（Ｇ）に示すように、時刻ｔ７に立ち上り、時
刻ｔ８に立ち下がる“Ｎｄ”のパルスにより構成される
パルス列が出力される。

【００３８】以上のようにして、可変遅延回路８１、８
２、８Ｎで得られた、個々のパルス列を、論理和回路１
０に入力して、時間軸上で合成する。その結果、ノード
ｈから出力端子６を経て出力端子６に出力される出力信
号ＯＵＴは、図２（Ｈ）に示すように、パルス“１
ｄ”、“２ｄ”、“Ｎｄ”、“（Ｎ＋１）ｄ”、“（Ｎ
＋２）ｄ”が合成された、パルス列となる。これは、入
力端子１から入力された入力信号ＩＮを構成するパルス
“１”、“２”、“Ｎ”、“Ｎ＋１”、“Ｎ＋２”で構
成されたパルス列を、可変遅延回路８１、８２、８Ｎに
それぞれ設定した遅延時間Ｔｄ＝Ｔ／２だけ遅延させた
パルス列となる。

【００３９】ここで、図５の構成による遅延時間の最大
可変幅をＴｖｍ（ｃｏｎｖ）、図１の構成による遅延時
間の最大可変幅をＴｖｍ（ｎｅｗ）とすれば、Ｔｖｍ（ｃｏｎｖ）＝Ｔｎ／２＝Ｔ／４・・・（９）Ｔｖｍ（ｎｅｗ）＝｛（Ｎ−１）Ｔ＋Ｔ／２｝／２＝Ｔ／４＋（Ｎ−１）Ｔ／２・・・（１０）となる。したがって、Ｔｖｍ（ｎｅｗ）／Ｔｖｍ（ｃｏｎｖ）＝２Ｎ−１・・・（１１）となる。このため、Ｎを“５”とすれば、つまり、可変
遅延回路８１−８Ｎの数を５倍にした場合、従来だと、
５倍の遅延時間しか得られなかったのに対して、本実施
例の場合、９倍の遅延時間を得ることができることにな
る。これは、周辺回路のゲート数を無視すれば、約５倍
のゲート数で９倍の遅延時間を実現できることを意味す
る。

【００４０】一方、パルスをＮ個に分配するので、個々
の可変遅延回路８１−Ｎでの遅延時間の制御は１／Ｎの
世界で時間管理を行うことになるので、高速パルスにも
容易に対応することが可能であり、オンザフライでの動
作にも容易に対応することができる。実施例２．図３は本発明の実施例２に係る遅延回路装置
の回路図であり、特にＮ＝２の構成において、高速オン
ザフライ動作を考慮した構成を例示するものである。

【００４１】図において示すように、入力端子１からの
入力信号ＩＮは、Ｄ型フリップフロップ１１のクロック
入力端子Ｃに入力される。Ｄ型フリップフロップ１１は
出力端子／Ｑを入力端子Ｄに帰還させており、出力端子
Ｑ、／Ｑの状態を、入力信号ＩＮ毎に反転させる。ちな
みに、出力端子／Ｑは出力端子Ｑの出力信号の反転信号
を出力する。

【００４２】Ｄ型フリップフロップ１１の出力端子Ｑの
出力信号は入力信号ＩＮと共に論理積回路１５に入力さ
れ、Ｄ型フリップフロップ１１の出力端子／Ｑの出力信
号は入力信号ＩＮと共に論理積回路１４に入力される。

【００４３】論理積回路１４の出力である信号Ｑ１は可
変遅延回路８１、論理積回路１５の出力である信号Ｑ２
は可変遅延回路８２にそれぞれ与えられる。ちなみに、
可変遅延回路８１、８２は図５の構成からＤＡコンバー
タ７を除いた構成を有し、可変遅延回路８１は信号Ｖ０
１のレベルに応じて信号Ｑ１を遅延し、信号Ｑ１Ｘとし
て出力し、可変遅延回路８２は信号Ｖ０２のレベルに応
じて信号Ｑ２を遅延し、信号Ｑ２Ｘとして出力する。

【００４４】可変遅延回路８１の出力である信号Ｑ１Ｘ
と可変遅延回路８２の出力である信号Ｑ２Ｘは論理和回
路１０に入力され、合成されて出力端子６に出力信号Ｏ
ＵＴとして出力される。

【００４５】なお、可変遅延回路８１にはＤＡコンバー
タ１６より信号Ｖ０１が与えられ、可変遅延回路８２に
はＤＡコンバータ１７より信号Ｖ０２が与えられる。

【００４６】一方、アドレス入力端子２０からは、アド
レス信号Ａｉが入力され、Ｄ型フリップフロップ１２の
入力端子Ｄに入力される。Ｄ型フリップフロップ１２の
クロック入力端子Ｃには論理和回路１０の出力信号が入
力されており、この信号に同期して、アドレス信号Ａｉ
はＤ型フリップフロップ１２に取り込まれる。Ｄ型フリ
ップフロップ１２にラッチされたアドレス信号ＡＤｉは
メモリ１３に取り込まれる。

【００４７】メモリ１３の出力端子ＤＯＵＴｉには、ア
ドレス信号ＡＤｉに対応したデータが出力され、Ｄ型フ
リップフロップ１８、１９の入力端子Ｄに与えられる。

【００４８】Ｄ型フリップフロップ１８のクロック入力
端子Ｃには信号Ｑ１Ｘが与えられており、その出力端子
Ｑの出力データはＤＡコンバータ１６にデータ信号Ｓ１
ｉとして与えられる。一方、Ｄ型フリップフロップ１９
のクロック入力端子Ｃには信号Ｑ２Ｘが与えられてお
り、その出力端子Ｑの出力データはＤＡコンバータ１７
にデータ信号Ｓ２ｉとして与えられる。

【００４９】ちなみに、アドレス入力端子２０、Ｄ型フ
リップフロップ１２、Ｄ型フリップフロップ１８、１９
はアドレス信号Ａｉの桁数および、メモリ１３の出力端
子ＤＯＵＴｉから出力されるデータの桁数に応じた数が
設定される。

【００５０】以上述べたような構成において、次に、そ
の動作を図４のタイミングチャートに基づいて説明す
る。ちなみに、図４（Ａ）は入力端子１から入力される
入力信号ＩＮ、同図（Ｂ）は論理積回路１４の出力信号
Ｑ１、同図（Ｃ）は論理積回路１５の出力信号Ｑ２、同
図（Ｄ）は可変遅延回路８１の出力である信号Ｑ１Ｘ、
同図（Ｅ）は可変遅延回路８２の出力である信号Ｑ２
Ｘ、同図（Ｇ）は出力端子６に導出される出力信号ＯＵ
Ｔ、同図（Ｈ）はアドレス入力端子２０に入力されＤ型
フリップフロップ１２にラッチされたアドレス信号ＡＤ
ｉ、同図（Ｉ）はメモリ１３の出力端子ＤＯＵＴｉから
出力されるデータ信号、同図（Ｊ）はＤ型フリップフロ
ップ１８からＤＡコンバータ１６に与えられるデータ信
号Ｓ１ｉ、同図（Ｋ）はＤ型フリップフロップ１９から
ＤＡコンバータ１７に与えられるデータ信号Ｓ２ｉ、同
図（Ｌ）はＤＡコンバータ１６から可変遅延回路８１に
与えられる信号Ｖ０１のレベル確定の状態、同図（Ｍ）
はＤＡコンバータ１７から可変遅延回路８２に与えられ
る信号Ｖ０２のレベル確定の状態をそれぞれ示すもので
ある。

【００５１】図３の構成において、Ｄ型フリップフロッ
プ１１、論理積回路１４、１５はパルス分配機能を実現
するものである。入力端子１から入力された入力信号Ｉ
Ｎは、時刻ｔ２にハイレベルに立ち上り、時刻ｔ４にロ
ウレベルに立ち下がり、再び時刻ｔ７に立ち上るという
動作を繰り返す。その結果、時刻ｔ２から時刻ｔ４まで
ハイレベルのパルス“１”、時刻ｔ７から時刻ｔ９まで
ハイレベルのパルス“２”、時刻ｔ１２から時刻ｔ１４
までハイレベルのパルス“３”、時刻ｔ１７から時刻ｔ
１９までハイレベルのパルス“４”、時刻ｔ２２から時
刻ｔ２４までハイレベルのパルス“５”が連続したパル
ス列として、Ｄ型フリップフロップ１１のクロック入力
端子Ｃに入力される。

【００５２】Ｄ型フリップフロップ１１はクロック入力
端子Ｃに与えられる各パルスの立ち下がり毎にその状態
を反転する動作を繰り返す。ここでは、パルス“１”の
立ち下がりで、出力端子Ｑの状態がハイレベルに、出力
端子／Ｑの状態がロウレベルに変化する場合を例示して
いる。したがって、パルス“２”の立ち下がりで、出力
端子Ｑの状態がロウレベルに変化し、出力端子／Ｑだし
の状態がハイレベルに変化する。このような動作を、パ
ルス列の各立ち下がり毎に繰り返す。

【００５３】その結果、Ｄ型フリップフロップ１１の出
力端子／Ｑの出力を与えられている論理積回路１４は、
図４（Ｂ）に示すように、パルス“１”、“３”、
“５”を選択して、信号Ｑ１として可変遅延回路８１に
与える。一方、Ｄ型フリップフロップ１１の出力端子Ｑ
の出力を与えられている論理積回路１５は、同図（Ｃ）
に示すように、パルス“２”、“４”を選択して、信号
Ｑ２として可変遅延回路８２に与える。

【００５４】可変遅延回路８１は、同図（Ｄ）に示すよ
うに、信号Ｖ０１のレベルに応じた遅延時間だけ信号Ｑ
１を遅延して、信号Ｑ１Ｘとして出力し、可変遅延回路
８２は、同図（Ｅ）に示すように、信号Ｖ０２のレベル
に応じた遅延時間だけ信号Ｑ２を遅延して、信号Ｑ２Ｘ
として出力する。

【００５５】なお、オンザフライ動作中は、信号Ｖ０
１、Ｖ０２共に変化し、これに伴い遅延時間も変化させ
られる。

【００５６】ここでは、信号Ｖ０１、Ｖ０２の制御によ
り、図４（Ｃ）、（Ｄ）に示すように、パルス“１”に
は遅延時間Ｔｄ１が与えられパルス“１ｄ”となり、パ
ルス“２”には遅延時間Ｔｄ２が与えられパルス“２
ｄ”となり、パルス“３”には遅延時間Ｔｄ３が与えら
れパルス“３ｄ”となり、パルス“４”には遅延時間Ｔ
ｄ４が与えられパルス“４ｄ”となり、パルス“５”に
は遅延時間Ｔｄ５が与えられパルス“５ｄ”になるもの
とする。

【００５７】その結果、パルス“１ｄ”としては、時刻
ｔ５に立ち上り時刻ｔ８に立ち下がるパルスが得られ、
パルス“２ｄ”としては、時刻ｔ１０に立ち上り時刻ｔ
１３に立ち下がるパルスが得られ、パルス“３ｄ”とし
ては、時刻ｔ１５に立ち上り時刻ｔ１８に立ち下がるパ
ルスが得られ、パルス“４ｄ”としては、時刻ｔ２０に
立ち上り時刻ｔ２３に立ち下がるパルスが得られ、パル
ス“５ｄ”としては、時刻ｔ２５に立ち上るパルスが得
られる。

【００５８】信号Ｑ１Ｘと信号Ｑ２Ｘは論理和回路１０
において合成され、図４（Ｇ）に示すように、連続した
パルス列に戻され、出力端子６より出力信号ＯＵＴとし
て出力される。

【００５９】なお、論理和回路１０の出力信号はＤ型フ
リップフロップ１２のクロック入力端子Ｃにクロックと
して与えられる。その結果、Ｄ型フリップフロップ１２
は遅延されたパルス列である出力信号ＯＵＴの立ち下が
りに同期してアドレス入力端子２０からのアドレス信号
Ａｉをラッチして入力端子Ｑより出力する。その結果、
メモリ１３のアドレス信号ＡＤｉは、図４（Ｈ）に示す
ように、時刻ｔ３にアドレスＡｔｄ２からＡｔｄ３に切
り換わり、時刻ｔ８にアドレスＡｔｄ３からＡｔｄ４に
切り換わり、時刻ｔ１３にアドレスＡｔｄ４からＡｔｄ
５に切り換わり、時刻ｔ１８にアドレスＡｔｄ５からＡ
ｔｄ６に切り換わり、時刻ｔ２３にアドレスＡｔｄ６か
らＡｔｄ７に切り換わる。

【００６０】メモリ１３はアドレスが確定してから一定
のアドレスアクセスタイムＴＡＡが経過してから、その
出力端子ＤＯＵＴｉの状態を変化させる。その結果、図
４（Ｉ）に示すように、出力端子ＤＯＵＴｉの出力は、
時刻ｔ３から時間ＴＡＡが経過した時刻ｔ６にＤｔｄ２
からＤｔｄ３に変化し、時刻ｔ８から時間ＴＡＡが経過
した時刻ｔ１１にＤｔｄ３からＤｔｄ４に変化し、時刻
ｔ１３から時間ＴＡＡが経過した時刻ｔ１６にＤｔｄ４
からＤｔｄ５に変化し、時刻ｔ１８から時間ＴＡＡが経
過した時刻ｔ２１にＤｔｄ５からＤｔｄ６に変化し、時
刻ｔ２３から時間ＴＡＡが経過した時刻ｔ２６にＤｔｄ
６から次の状態に変化する。また、これよりも以前も同
様の動作が行われており、時刻ｔ０には出力端子ＤＯＵ
Ｔｉの状態はＤｔｄ１からＤｔｄ２に変化する。

【００６１】Ｄ型フリップフロップ１８はメモリ１３の
状態を信号Ｑ１Ｘに基づいてラッチしてデータ信号Ｓ１
ｉとしてＤＡコンバータ１６に出力する。その結果、図
４（Ｊ）に示すように、Ｄ型フリップフロップ１８の出
力端子Ｑからは、パルス“１ｄ”が立ち下がる時刻ｔ８
までの間は、データ信号Ｓ１ｉとしてＤｔｄ１が出力さ
れ、時刻ｔ８からパルス“３ｄ”が立ち下がる時刻ｔ１
８までの間は、データ信号Ｓ１ｉとしてＤｔｄ３が出力
され、時刻ｔ１８以降はＤｔｄ５が出力され、ＤＡコン
バータ１６に与えられる。

【００６２】一方、Ｄ型フリップフロップ１９はメモリ
１３の状態を信号Ｑ２Ｘに基づいてラッチしてデータ信
号Ｓ２ｉとしてＤＡコンバータ１７に出力する。その結
果、図４（Ｋ）に示すように、Ｄ型フリップフロップ１
９の出力端子Ｑからは、パルス“０ｄ”が立ち下がる時
刻ｔ３までの間は、データ信号Ｓ２ｉとしてＤｔｄ０が
出力され、時刻ｔ３からパルス“２ｄ”が立ち下がる時
刻ｔ１３までの間は、データ信号Ｓ２ｉとしてＤｔｄ２
が出力され、時刻ｔ１３からパルス“４ｄ”が立ち下が
る時刻ｔ２３までの間は、データ信号Ｓ２ｉとしてＤｔ
ｄ４が出力され、時刻ｔ２３以降はＤｔｄ６が出力さ
れ、ＤＡコンバータ１７に与えられる。

【００６３】なお、ＤＡコンバータ１６、１７共に、デ
ータ信号Ｓ１ｉ、Ｓ２ｉが確定してから、それぞれの出
力電圧Ｖ０１、Ｖ０２が確定するまでの間には、セトリ
ングタイムＤＡＣＴＳＥＴが必要である。

【００６４】したがって、ＤＡコンバータ１６から遅延
時間を設定すべく可変遅延回路８１に与えられる信号Ｖ
０１は、図４（Ｌ）に示すように、ＤＡコンバータ１６
に入力されるデータ信号Ｓ１ｉが確定してから、セトリ
ングタイムＤＡＣＴＳＥＴが経過した後に電圧が確定す
るので、セトリングタイム中の電圧は無視する必要があ
る。その結果、可変遅延回路８１は時刻ｔ１から時刻ｔ
８の間はＶｔｄ１に基づく遅延時間で動作し、データ信
号Ｓ１ｉがＤｔｄ１からＤｔｄ３に変化した時刻ｔ８か
らセトリングタイムＤＡＣＴＳＥＴが経過する時刻ｔ１
１までの間は、遅延時間不確定であり、時刻ｔ１１から
時刻ｔ１８までの間はＶｔｄ３に基づく遅延時間で動作
し、データ信号Ｓ１ｉがＤｔｄ３からＤｔｄ５に変化し
た時刻ｔ１８からセトリングタイムＤＡＣＴＳＥＴが経
過する時刻ｔ２１までの間は、遅延時間不確定であり、
その後は、Ｖｔｄ５に基づく遅延時間で動作する。

【００６５】一方、ＤＡコンバータ１７から遅延時間を
設定すべく可変遅延回路８２に与えられる信号Ｖ０２
は、図４（Ｍ）に示すように、ＤＡコンバータ１７に入
力されるデータ信号Ｓ２ｉが確定してから、セトリング
タイムＤＡＣＴＳＥＴが経過した後に電圧が確定するの
で、セトリングタイム中の電圧は無視する必要がある。
その結果、可変遅延回路８２は、データ信号Ｓ２ｉがＤ
ｔｄ０からＤｔｄ２に変化する時刻ｔ３までの間はＶｔ
ｄ０に基づく遅延時間で動作し、データ信号Ｓ２ｉがＤ
ｔｄ０からＤｔｄ２に変化した時刻ｔ３からセトリング
タイムＤＡＣＴＳＥＴが経過する時刻ｔ６までの間は、
遅延時間不確定であり、時刻ｔ６から時刻ｔ１３までの
間はＶｔｄ２に基づく遅延時間で動作し、データ信号Ｓ
２ｉがＤｔｄ２からＤｔｄ４に変化した時刻ｔ１３から
セトリングタイムＤＡＣＴＳＥＴが経過する時刻ｔ１６
までの間は、遅延時間不確定であり、その後は、時刻ｔ
１６から時刻ｔ２３までの間はＶｔｄ４に基づく遅延時
間で動作し、データ信号Ｓ２ｉがＤｔｄ４からＤｔｄ６
に変化した時刻ｔ２３からセトリングタイムＤＡＣＴＳ
ＥＴが経過する時刻ｔ２５までの間は、遅延時間不確定
である。

【００６６】したがって、可変遅延回路８１において
は、パルス“１”については、タイミング的に信号Ｖ０
１がＶｔｄ１の場合に対応した遅延時間Ｔｄ１が適用さ
れるので、パルス“１”から遅延時間Ｔｄ１のパルス
“１ｄ”が得られ、パルス“３”については、タイミン
グ的に信号Ｖ０１がＶｔｄ３の場合に対応した遅延時間
Ｔｄ３が適用されるので、パルス“３”から遅延時間Ｔ
ｄ３のパルス“３ｄ”が得られ、パルス“５”について
は、タイミング的に信号Ｖ０１がＶｔｄ５の場合に対応
した遅延時間Ｔｄ５が適用されるので、パルス“５”か
ら遅延時間Ｔｄ５のパルス“５ｄ”が得られる。

【００６７】一方、可変遅延回路８２においては、パル
ス“２”については、タイミング的に信号Ｖ０２がＶｔ
ｄ２の場合に対応した遅延時間Ｔｄ２が適用されるの
で、パルス“２”から遅延時間Ｔｄ２のパルス“２ｄ”
が得られ、パルス“４”については、タイミング的に信
号Ｖ０２がＶｔｄ４の場合に対応した遅延時間Ｔｄ４が
適用されるので、パルス“４”から遅延時間Ｔｄ４のパ
ルス“４ｄ”が得られることになる。

【００６８】その結果、出力端子６から出力信号ＯＵＴ
として得られるパルス列は、入力端子１から入力信号Ｉ
Ｎとして入力したパルス列に対して、パルス“１”は遅
延時間Ｔｄ１のパルス“１ｄ”となり、パルス“２”は
遅延時間Ｔｄ２のパルス“２ｄ”となり、パルス“３”
は遅延時間Ｔｄ３のパルス“３ｄ”となり、パルス
“４”は遅延時間Ｔｄ４のパルス“４ｄ”となり、パル
ス“５”は遅延時間Ｔｄ５のパルス“５ｄ”となる。

【００６９】つまり、アドレス入力端子２０から与えら
れたアドレス信号Ａｉに対応した遅延時間を各パルス毎
に与えることができる。

【００７０】この場合、メモリ１３のアドレスアクセス
タイムとＤＡコンバータ１６、１７のセトリングタイム
ＤＡＣＴＳＥＴをＴｓｅｔ、入力信号ＩＮのサイクルを
Ｔ、パルスのハイレベル期間をＴｐ、可変遅延回路８
１、８２の伝播遅延時間をＴｐｄ、最大可変幅をＴｖｍ
すると、２Ｔ＞＝ＴＳＥＴ＋Ｔｐ＋Ｔｖｍ＋Ｔｐｄ＋Ｍａｒｇｉｎ・・・（１２）の関係が成立する。仮に、それぞれの時間をＴｓｅｔ＝３．０ｎｓ・・・（１３）Ｔｐ＝２．５ｎｓ・・・（１４）Ｔｐｄ＝１．０ｎｓ・・・（１５）Ｔｖｍ＝２．５ｎｓ・・・（１６）Ｍａｒｇｉｎ＝１．０ｎｓ・・・（１７）とすると、Ｔ＞＝５．０ｎｓ・・・（１８）となり、周波数ｆはｆ＜＝２００ＭＨｚ・・・（１９）となる。つまり、２００ＭＨｚまでオンザフライ動作を
させることができることになる。Ｎを更に大きく取るこ
とにより、更に高速での動作が可能になる。

【００７１】なお、上記実施例では、可変遅延回路８、
８１、８２、８Ｎの構成として、ランプ発生器とコンパ
レータを用いた構成を例示したが、他の遅延回路構成で
も適用可能である。

【００７２】

【発明の効果】以上述べたように、本発明の遅延回路装
置は、入力パルス列を複数のパルスに分配し、それぞれ
のパルスを個別に遅延して、後に合成するように構成し
たので、回路規模を大きくすることなく、大きな可変遅
延幅を取ることが可能となり、更に、オンザフライ動作
などで遅延量を変化させる場合も、複数に分配されたパ
ルス毎にこれを行うことができるので、高速のパルス列
に対応することができるという効果がある。

【図面の簡単な説明】

【図１】本発明の実施例１に係る遅延回路装置の回路図
である。

【図２】図１の構成の動作を説明するためのタイミング
チャートである。

【図３】本発明の実施例２に係る遅延回路装置の回路図
である。

【図４】図３の構成の動作を説明するためのタイミング
チャートである。

【図５】従来の遅延回路装置の回路図である。

【図６】図５の構成の動作を説明するためのタイミング
チャートである。

【符号の説明】

１入力端子２、４ランプ発生器３、５コンパレータ６出力端子７、１６、１７ＤＡコンバータ８、８１、８２、８Ｎ可変遅延回路１１、１２、１８、１９Ｄ型フリップフロップ１３メモリ１４、１５論理積回路２０アドレス入力端子

Claims

【特許請求の範囲】

【請求項１】連続する入力パルス列を複数のパルスに分
配するパルス分配手段と、前記複数のパルス毎に対応し
て設けられ、前記パルスを遅延するパルス遅延手段と、
前記パルス遅延手段の出力を合成して連続する出力パル
ス列を生成する論理手段と、を備えることを特徴とする
遅延回路装置。
【請求項２】連続する入力パルス列を複数のパルスに分
配するパルス分配手段と、前記複数のパルス毎に対応し
て設けられ、前記パルスを遅延するパルス遅延手段と、
前記パルス遅延手段の遅延時間を個別に調整する遅延時
間調整手段と、前記パルス遅延手段の出力を合成して連
続する出力パルス列を生成する論理手段と、を備えるこ
とを特徴とする遅延回路装置。