JPS6369314A - Ｃｍｏｓ回路を用いた可変遅延装置 - Google Patents
Ｃｍｏｓ回路を用いた可変遅延装置Info
- Publication number
- JPS6369314A JPS6369314A JP61214872A JP21487286A JPS6369314A JP S6369314 A JPS6369314 A JP S6369314A JP 61214872 A JP61214872 A JP 61214872A JP 21487286 A JP21487286 A JP 21487286A JP S6369314 A JPS6369314 A JP S6369314A
- Authority
- JP
- Japan
- Prior art keywords
- delay circuit
- circuit
- delay
- signal
- control
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000003111 delayed effect Effects 0.000 description 3
- 238000001514 detection method Methods 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 230000035945 sensitivity Effects 0.000 description 2
- 230000001105 regulatory effect Effects 0.000 description 1
- 230000006903 response to temperature Effects 0.000 description 1
Landscapes
- Television Signal Processing For Recording (AREA)
- Signal Processing Not Specific To The Method Of Recording And Reproducing (AREA)
- Pulse Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はＣＭＯＳインバータ等のＣＭ ＯＳ回路を多段
接続して成る遅延装置に関し、例えばビデオディスク、
ビデオテープレコーダ等の再生ビデオ信号の時間軸変動
を補正する時間軸補正装置等に用いることができるもの
である。
接続して成る遅延装置に関し、例えばビデオディスク、
ビデオテープレコーダ等の再生ビデオ信号の時間軸変動
を補正する時間軸補正装置等に用いることができるもの
である。
本発明は、多段接続されたＣＭＯＳ回路から成り入力信
号が供給される第１の遅延回路と、多段接続されたＣＭ
ＯＳ回路から成り所定周波数の基準信号が供給される第
２の遅延回路と、所定の遅延時間を有し上記基準信号が
供給される第３の遅延回路と、多段接続されたＣＭＯＳ
回路がら成り所定の電源電圧が供給され上記第３の遅延
回路の出力信号が供給される第４の遅延回路とを設ける
と共に、上記第２の遅延回路の出力信号と上記第４の遅
延回路の出力信号とを位相比較した信号と制御信号とを
比較し、その比較出力電圧を上記第１及び第２の遅延回
路に電源電圧として供給することにより、ＣＭ ＯＳ回
路の温度特性に起因する遅延時間の変動を補償すると共
に、制御電圧と遅延時間との関係に直線性を持たせるよ
うに成し、さらに制御範囲を広げるようにしたＣＭＯ３
回路を用いた可変遅延装置を提供するものである。
号が供給される第１の遅延回路と、多段接続されたＣＭ
ＯＳ回路から成り所定周波数の基準信号が供給される第
２の遅延回路と、所定の遅延時間を有し上記基準信号が
供給される第３の遅延回路と、多段接続されたＣＭＯＳ
回路がら成り所定の電源電圧が供給され上記第３の遅延
回路の出力信号が供給される第４の遅延回路とを設ける
と共に、上記第２の遅延回路の出力信号と上記第４の遅
延回路の出力信号とを位相比較した信号と制御信号とを
比較し、その比較出力電圧を上記第１及び第２の遅延回
路に電源電圧として供給することにより、ＣＭ ＯＳ回
路の温度特性に起因する遅延時間の変動を補償すると共
に、制御電圧と遅延時間との関係に直線性を持たせるよ
うに成し、さらに制御範囲を広げるようにしたＣＭＯ３
回路を用いた可変遅延装置を提供するものである。
−ＩＩＱに、ビデオディスクプレーヤやビデオテープレ
コーダ等においては、ＦＭ変調されてディスクやテープ
等に記録されたビデオ信号を再生する際に、時間軸変動
、いわゆるシックが生じる。従って良好な再生画像を得
るためには、再生信号の時間軸補正を行って、シフタを
除去することが必要とされる。
コーダ等においては、ＦＭ変調されてディスクやテープ
等に記録されたビデオ信号を再生する際に、時間軸変動
、いわゆるシックが生じる。従って良好な再生画像を得
るためには、再生信号の時間軸補正を行って、シフタを
除去することが必要とされる。
そこで、本出願人は実開昭６０−１８６８７１号により
ＣＭＯＳインバータを多段接続して成る可変遅延回路を
用いた時間軸補正装置を提案した。
ＣＭＯＳインバータを多段接続して成る可変遅延回路を
用いた時間軸補正装置を提案した。
このようなＣＭＯＳインバータを多段接続して成る可変
遅延回路は、電源電圧の変化に応じて第４図に示すよう
に遅延時間が変化する特性を有している。このよ・うな
特性は、ＣＭＯＳインバータのオン・オフ出力の立上り
や立下りに生ずる時定数曲線が電源電圧の変化に応じて
変化する、即ち容量負荷の電圧が次段のＣＭＯＳインバ
ータのスレッシッルドレベルに達するまでの時間が電源
電圧に応じて変化することにより生じるものである。
遅延回路は、電源電圧の変化に応じて第４図に示すよう
に遅延時間が変化する特性を有している。このよ・うな
特性は、ＣＭＯＳインバータのオン・オフ出力の立上り
や立下りに生ずる時定数曲線が電源電圧の変化に応じて
変化する、即ち容量負荷の電圧が次段のＣＭＯＳインバ
ータのスレッシッルドレベルに達するまでの時間が電源
電圧に応じて変化することにより生じるものである。
上述したＣＭＯＳインバータを多段接続して成る可変遅
延回路は、その温度特性によって遅延時間が大きく変化
する欠点がある。また電源電圧（遅延時間制御電圧）と
遅延時間との関係は第４図に示すように非直線性を有し
ている。
延回路は、その温度特性によって遅延時間が大きく変化
する欠点がある。また電源電圧（遅延時間制御電圧）と
遅延時間との関係は第４図に示すように非直線性を有し
ている。
そこで本出願人は特願昭６１−４９９９４号により温度
特性の影響を除去すると共に、制御電圧に対して遅延時
間を直線的に変化させるようにしたＣＭＯ３回路を用い
た可変遅延装置を提案した。
特性の影響を除去すると共に、制御電圧に対して遅延時
間を直線的に変化させるようにしたＣＭＯ３回路を用い
た可変遅延装置を提案した。
第２図は上記出願に係るＣＭＯ３回路を多段接続して成
る可変遅延装置の実施例を示すもので、第３図は第２図
のＡ、Ｂ、Ｃ点における信号波形を示すものである。
る可変遅延装置の実施例を示すもので、第３図は第２図
のＡ、Ｂ、Ｃ点における信号波形を示すものである。
第２図において、第１の遅延回路１は例えば３００００
段のＣＭＯＳインバータ２を縦続的に接続して成り、そ
の制御可能な最大遅延時間差は例えば４０μｓｅｃのも
のが用いられている。この遅延回路１には入力端子３よ
り入力信号Ｓ、が供給される。この入力信号Ｓｌは例え
ばビデオディスクプレーヤのピンクアンプ装置から得ら
れるＦＭ変調された再生ビデオ信号であってよく、その
中心周波数は例えば８．５ＭＨｚである。この遅延回路
１から出力端子４に得られる遅延された信号Ｓｚは例え
ば後段の復調回路等を含む信号処理回路に送られる。
段のＣＭＯＳインバータ２を縦続的に接続して成り、そ
の制御可能な最大遅延時間差は例えば４０μｓｅｃのも
のが用いられている。この遅延回路１には入力端子３よ
り入力信号Ｓ、が供給される。この入力信号Ｓｌは例え
ばビデオディスクプレーヤのピンクアンプ装置から得ら
れるＦＭ変調された再生ビデオ信号であってよく、その
中心周波数は例えば８．５ＭＨｚである。この遅延回路
１から出力端子４に得られる遅延された信号Ｓｚは例え
ば後段の復調回路等を含む信号処理回路に送られる。
一方、基準信号発生回路５は第３図Ａに示すような所定
周波数、例えば１．５ＭＨｚの矩形波基準信号を発生し
て第２の遅延回路６に供給する。この遅延回路６はＣＭ
ＯＳインバータ２を多段接続して成るものが用いられ、
第１の遅延回路１と共に共通のワンチップ内に構成され
ている。従って、第１及び第２の遅延回路１．６は互い
に等しい温度特性を持つことになる。また第２の遅延回
路６におけるＣＭＯＳインバータ２の接続段数は、第１
の遅延回路ｌの３００００段に対して例えば数１００段
程度となっている。
周波数、例えば１．５ＭＨｚの矩形波基準信号を発生し
て第２の遅延回路６に供給する。この遅延回路６はＣＭ
ＯＳインバータ２を多段接続して成るものが用いられ、
第１の遅延回路１と共に共通のワンチップ内に構成され
ている。従って、第１及び第２の遅延回路１．６は互い
に等しい温度特性を持つことになる。また第２の遅延回
路６におけるＣＭＯＳインバータ２の接続段数は、第１
の遅延回路ｌの３００００段に対して例えば数１００段
程度となっている。
この第２の遅延回路６から得られる第３図Ｂに示す遅延
された基準信号は同図Ａの基準信号と共に排他的論理和
回路７に加えられる。従って、この排他的論理和回路７
より第３図Ｃに示すような第２の遅延回路６の遅延時間
に応じたパルス幅を持つパルス信号が得られる。このパ
ルス信号はローパスフィルタ８を通じて電圧信号■、に
変換された後、比較回路９に加えられて端子１０から加
えられる制御信号■。とレベル比較される。この制御信
号ｖｃ１は例えば上記再生ビデオ信号から検出された時
間軸エラー信号である。
された基準信号は同図Ａの基準信号と共に排他的論理和
回路７に加えられる。従って、この排他的論理和回路７
より第３図Ｃに示すような第２の遅延回路６の遅延時間
に応じたパルス幅を持つパルス信号が得られる。このパ
ルス信号はローパスフィルタ８を通じて電圧信号■、に
変換された後、比較回路９に加えられて端子１０から加
えられる制御信号■。とレベル比較される。この制御信
号ｖｃ１は例えば上記再生ビデオ信号から検出された時
間軸エラー信号である。
上記比較回路９から得られる比較出力電圧Ｖ（ｚは第１
及び第２の遅延回路１，６に電ａ電圧、即ち遅延時間制
御信号ｖｅｘとして加えられる。
及び第２の遅延回路１，６に電ａ電圧、即ち遅延時間制
御信号ｖｅｘとして加えられる。
上述した構成及び動作によれば、ローパスフィルタ８か
ら得られる第２の遅延回路６の遅延時間に応じたレベル
を有する電圧信号■１はまた第１の遅延回路ｌの遅延時
間を検出したものとなる。
ら得られる第２の遅延回路６の遅延時間に応じたレベル
を有する電圧信号■１はまた第１の遅延回路ｌの遅延時
間を検出したものとなる。
これと共に上記信号■、と制御信号ＶＣＩとが等しくな
るように制御ループが動作することにより、第１の遅延
回路ｌの温度特性に基づく遅延時間の変化を補償するこ
とができると共に、制御信号■。
るように制御ループが動作することにより、第１の遅延
回路ｌの温度特性に基づく遅延時間の変化を補償するこ
とができると共に、制御信号■。
と遅延時間との関係に直線性を持たせることができる。
以上はＣＭＯＳインバータ２を多段接続して成る遅延回
路ｌ、６を用いた場合の実施例について述べたが、イン
バータ以外のＣＭＯＳ回路を多段接続して遅延回路を構
成することも可能である。
路ｌ、６を用いた場合の実施例について述べたが、イン
バータ以外のＣＭＯＳ回路を多段接続して遅延回路を構
成することも可能である。
上述した第２図の回路では、ＣＭＯＳインバータ２のス
レッショルド電圧ＶＴ）ｌや温度特性等にばらつきがあ
ると、遅延時間の制御範囲が制限されると言う問題があ
る。例えば第２図の遅延回路１が、制御信号ＶＣ１が３
〜５■の間で制御されるものとし、また第５図に示すよ
うに、上記スレッショルド電圧ＶＴＭによって遅延時間
がＴｚ Ｔ４の範囲で制御可能であり、温度特性によ
って遅延時間がＴ、−７３の範囲で制御可能であるもの
とする。このような場合、遅延回路１は、２つの制御可
能範囲Ｔｚ ＴａとＴＩ Ｔ３との共通の範囲Ｔｚ
−Ｔ３の狭い範囲でしか使用することができないことに
なる。従来は制御範囲を広げるためにＣＭＯＳインバー
タの段数を増やしていたため、製造コストの上昇を招い
ていた。尚、第２図の回路は温度変化に対して遅延時間
を一定に制御コーすることはできるが、温度特性のばら
つきについては補償することはできない。
レッショルド電圧ＶＴ）ｌや温度特性等にばらつきがあ
ると、遅延時間の制御範囲が制限されると言う問題があ
る。例えば第２図の遅延回路１が、制御信号ＶＣ１が３
〜５■の間で制御されるものとし、また第５図に示すよ
うに、上記スレッショルド電圧ＶＴＭによって遅延時間
がＴｚ Ｔ４の範囲で制御可能であり、温度特性によ
って遅延時間がＴ、−７３の範囲で制御可能であるもの
とする。このような場合、遅延回路１は、２つの制御可
能範囲Ｔｚ ＴａとＴＩ Ｔ３との共通の範囲Ｔｚ
−Ｔ３の狭い範囲でしか使用することができないことに
なる。従来は制御範囲を広げるためにＣＭＯＳインバー
タの段数を増やしていたため、製造コストの上昇を招い
ていた。尚、第２図の回路は温度変化に対して遅延時間
を一定に制御コーすることはできるが、温度特性のばら
つきについては補償することはできない。
本発明においては、多段接続されたＣＭＯＳ回路から成
り、入力信号が供給される第１の遅延回路と、所定周波
数の基準信号を発生する回路と、多段接続されたＣＭＯ
Ｓ回路から成り、上記基準信号が供給される第２の遅延
回路と、所定の遅延時間を有し、上記基準信号が供給さ
れる第３の遅延回路と、多段接続されたＣＭＯＳ回路か
ら成り、所定の電源電圧が供給され、上記第３の遅延回
路の出力信号が供給される第４の遅延回路と、上記第２
の遅延回路の出力信号と上記第４の遅延回路の出力信号
とを位相比較する位相比較回路と、上記位相比較回路の
出力信号と制御信号とを比較し、その比較出力電圧を上
記第１及び第２の遅延回路に電ｍ電圧として供給する比
較回路とを設けている。
り、入力信号が供給される第１の遅延回路と、所定周波
数の基準信号を発生する回路と、多段接続されたＣＭＯ
Ｓ回路から成り、上記基準信号が供給される第２の遅延
回路と、所定の遅延時間を有し、上記基準信号が供給さ
れる第３の遅延回路と、多段接続されたＣＭＯＳ回路か
ら成り、所定の電源電圧が供給され、上記第３の遅延回
路の出力信号が供給される第４の遅延回路と、上記第２
の遅延回路の出力信号と上記第４の遅延回路の出力信号
とを位相比較する位相比較回路と、上記位相比較回路の
出力信号と制御信号とを比較し、その比較出力電圧を上
記第１及び第２の遅延回路に電ｍ電圧として供給する比
較回路とを設けている。
上記第３の遅延回路の出力信号と上記第４の遅延回路の
出力信号とを位相比較することにより、ＣＭＯＳ回路の
ばらつきを吸収することができる。
出力信号とを位相比較することにより、ＣＭＯＳ回路の
ばらつきを吸収することができる。
第１図は本発明の実施例を示し、第２図と同一部分には
同一符号が付されている。
同一符号が付されている。
本実施例においては、基準信号発生回路５と排他的論理
和回路７との間に、第３の遅延回路１１と第４の遅延回
路１２とが直列に接続されており、他の部分は第２図と
同一に構成されている。
和回路７との間に、第３の遅延回路１１と第４の遅延回
路１２とが直列に接続されており、他の部分は第２図と
同一に構成されている。
上記第３の遅延回路１１はＬＣ，ＲＣ等のＣＭＯＳイン
バータ以外の素子で構成されるもので、一定の遅延時間
Ｔ、を有している。この遅延時間Ｔ、はＡ点における基
準信号とＤ点におけるこの遅延回路１１の出力信号とが
９０″の位相差を持つように選ばれている。
バータ以外の素子で構成されるもので、一定の遅延時間
Ｔ、を有している。この遅延時間Ｔ、はＡ点における基
準信号とＤ点におけるこの遅延回路１１の出力信号とが
９０″の位相差を持つように選ばれている。
上記第４の遅延回路１２はＣＭＯＳインバータ２を上記
第２の遅延回路６と同じ段数で多段接続して成るもので
、一定の電源電圧■。、が加えられ且つ第１、第２の遅
延回路ｌ、６と共通のワンチップに構成されている。こ
の電圧■。、は、遅延回路６．１２の遅延時間が最小と
なる大きさ、即ち、制御範囲における最大電圧に選ばれ
ている。例えば第５図について前述したように制御範囲
が３〜５■の場合はＶＣ３−５Ｖに選ばれる。従ってＶ
ｃｚ−Ｖ。のときＥ点の信号はＢ点の信号より９０＠遅
れており、このとき電圧■１は所定の大きさとなる。故
にＶＣＺが変化すると、■、は上記所定の大きさを中心
に変化することになる。
第２の遅延回路６と同じ段数で多段接続して成るもので
、一定の電源電圧■。、が加えられ且つ第１、第２の遅
延回路ｌ、６と共通のワンチップに構成されている。こ
の電圧■。、は、遅延回路６．１２の遅延時間が最小と
なる大きさ、即ち、制御範囲における最大電圧に選ばれ
ている。例えば第５図について前述したように制御範囲
が３〜５■の場合はＶＣ３−５Ｖに選ばれる。従ってＶ
ｃｚ−Ｖ。のときＥ点の信号はＢ点の信号より９０＠遅
れており、このとき電圧■１は所定の大きさとなる。故
にＶＣＺが変化すると、■、は上記所定の大きさを中心
に変化することになる。
今、Ａ点の基準信号の周期をＴａ 、Ｖｃｚ”Ｖｅｓの
ときの遅延回路１２の前述した最小遅延時間をＴＸＩＮ
、遅延回路６の変化する遅延時間をＴｃ、遅延回路６．
１２のＣＭＯＳインバータ２の段数をｎ、遅延回路１の
ＣＭＯＳインバータ２０段数をＮ、遅延回路１の遅延時
間Ｔ、とすると、Ｔｅｌ ＝’ｒｃ Ｘ□・・・・−・
−−−−−−−−−（１）となる、そしてＶＣＺが最大
値ＶＣ３となったときＴ （＝Ｔ Ｍ Ｉ Ｎとなり、
従って上記（２）式は、となり、■、はＣＭＯＳインバ
ータ２の遅延量と無関係になる。またＴ、が変化したと
きの排他的論理和回路７とローパスフィルタ８とで構成
される位相検波回路としての検波感度Ｓは、となる、こ
こでＴｍは一定であるから検波感度ＳはＣＭＯＳインバ
ータ２の特性に関係なく一定となる。従って、比較回路
９により、Ｖ％と■。との差ＶＣｔを得、このＶＣｔを
遅延回路ｌ、６にフィードバックすることにより、この
フィードバックループのゲインが充分であれば、ＶＣＩ
に対するＴ。
ときの遅延回路１２の前述した最小遅延時間をＴＸＩＮ
、遅延回路６の変化する遅延時間をＴｃ、遅延回路６．
１２のＣＭＯＳインバータ２の段数をｎ、遅延回路１の
ＣＭＯＳインバータ２０段数をＮ、遅延回路１の遅延時
間Ｔ、とすると、Ｔｅｌ ＝’ｒｃ Ｘ□・・・・−・
−−−−−−−−−（１）となる、そしてＶＣＺが最大
値ＶＣ３となったときＴ （＝Ｔ Ｍ Ｉ Ｎとなり、
従って上記（２）式は、となり、■、はＣＭＯＳインバ
ータ２の遅延量と無関係になる。またＴ、が変化したと
きの排他的論理和回路７とローパスフィルタ８とで構成
される位相検波回路としての検波感度Ｓは、となる、こ
こでＴｍは一定であるから検波感度ＳはＣＭＯＳインバ
ータ２の特性に関係なく一定となる。従って、比較回路
９により、Ｖ％と■。との差ＶＣｔを得、このＶＣｔを
遅延回路ｌ、６にフィードバックすることにより、この
フィードバックループのゲインが充分であれば、ＶＣＩ
に対するＴ。
はりニアになる。またＣＭＯＳインバータ２の温度特性
やスレッシッルド電圧ｖＴＭ等にばらつきがあればＴＮ
Ｉ工もばらつくので、上記（２）式におけるＴＨＩＮ
ＴＣによってばらつきが吸収される。
やスレッシッルド電圧ｖＴＭ等にばらつきがあればＴＮ
Ｉ工もばらつくので、上記（２）式におけるＴＨＩＮ
ＴＣによってばらつきが吸収される。
本実施例においては、第１の遅延回路１がメイン遅延回
路、第２の遅延回路６が制御用遅延回路、第３の遅延回
路１１がオフセット用遅延回路、第４の遅延回路１２が
標準モニタ用遅延回路として夫々機能することになる。
路、第２の遅延回路６が制御用遅延回路、第３の遅延回
路１１がオフセット用遅延回路、第４の遅延回路１２が
標準モニタ用遅延回路として夫々機能することになる。
そして本発明においては上記標準モニタの出力と上記制
御用遅延回路の出力とを位相比較することによって、Ｃ
ＭＯＳインバータ２のばらつきを吸収するようにしてい
る。
御用遅延回路の出力とを位相比較することによって、Ｃ
ＭＯＳインバータ２のばらつきを吸収するようにしてい
る。
従って、本実施例によれば、遅延回路１の遅延時間Ｔ、
の絶対値はばらつくもののｖｃｌ対■、をリニアにする
ことができると共に、ＣＭＯＳインバータ２のばらつき
を大幅に吸収することができ、これによってその接続段
数を大幅に削減することができる。また遅延回路１の遅
延時間Ｔ、の制御範囲を、ばらつきを生じる種々のファ
クタで夫々規制される制御範囲のうち最小の大きさと成
すことができる。例えば第５図の場合では（Ｔ＋ Ｔ
ｓ） ＞ （’ｒｚ −Ｔ４ ）であれば、制御範囲
をＴ！Ｔａとすることができ、従来の制御範囲Ｔ、−Ｔ
３より広げることができる。
の絶対値はばらつくもののｖｃｌ対■、をリニアにする
ことができると共に、ＣＭＯＳインバータ２のばらつき
を大幅に吸収することができ、これによってその接続段
数を大幅に削減することができる。また遅延回路１の遅
延時間Ｔ、の制御範囲を、ばらつきを生じる種々のファ
クタで夫々規制される制御範囲のうち最小の大きさと成
すことができる。例えば第５図の場合では（Ｔ＋ Ｔ
ｓ） ＞ （’ｒｚ −Ｔ４ ）であれば、制御範囲
をＴ！Ｔａとすることができ、従来の制御範囲Ｔ、−Ｔ
３より広げることができる。
ＣＭＯＳ回路を多段接続して成る遅延回路の制御電圧遅
延時間特性をリニアにすることができる。
延時間特性をリニアにすることができる。
またＣＭＯＳ回路のばらつきを大幅に吸収することがで
きるので、ＣＭ ＯＳ回路の接続段数を大幅に削減して
、歩留りを改善し、製造コストを下げることができる。
きるので、ＣＭ ＯＳ回路の接続段数を大幅に削減して
、歩留りを改善し、製造コストを下げることができる。
第１図は本考案の実施例を示すブロック回路図、第２図
はＣＭ、ＯＳインバータを多段接続して成る遅延回路を
用いた可変遅延装置の従来例を示すブロック回路図、第
３図は第１図の要部の信号波形図、第４図はＣＭＯＳイ
ンバータの多段接続回路の電源電圧に対する伝搬遅延時
間の特性を示すグラフ、第５図はＣＭＯＳインバータの
ばらつきにより制御範囲が制限されることを説明するた
めの図である。 なお図面に用いた符号において、 １−・−−一−−−−−・−・−・−第１の遅延回路６
・・−・・・・・・−・・・−・・・−第２の遅延回路
１１・・・−・・・−・・・−第３の遅延回路１２・・
・・−・・−・・・−第４の遅延回路５・・−・・・・
−・−・−・−・・基準信号発生回路８・・・・・−・
・・・・−・・・・・・・排他的論理和回路９・・−・
・・−・−・・・−・−・比較回路である。
はＣＭ、ＯＳインバータを多段接続して成る遅延回路を
用いた可変遅延装置の従来例を示すブロック回路図、第
３図は第１図の要部の信号波形図、第４図はＣＭＯＳイ
ンバータの多段接続回路の電源電圧に対する伝搬遅延時
間の特性を示すグラフ、第５図はＣＭＯＳインバータの
ばらつきにより制御範囲が制限されることを説明するた
めの図である。 なお図面に用いた符号において、 １−・−−一−−−−−・−・−・−第１の遅延回路６
・・−・・・・・・−・・・−・・・−第２の遅延回路
１１・・・−・・・−・・・−第３の遅延回路１２・・
・・−・・−・・・−第４の遅延回路５・・−・・・・
−・−・−・−・・基準信号発生回路８・・・・・−・
・・・・−・・・・・・・排他的論理和回路９・・−・
・・−・−・・・−・−・比較回路である。
Claims (1)
- 【特許請求の範囲】 多段接続されたＣＭＯＳ回路から成り、入力信号が供給
される第１の遅延回路と、 所定周波数の基準信号を発生する回路と、 多段接続されたＣＭＯＳ回路から成り、上記基準信号が
供給される第２の遅延回路と、 所定の遅延時間を有し、上記基準信号が供給される第３
の遅延回路と、 多段接続されたＣＭＯＳ回路から成り、所定の電源電圧
が供給され、上記第３の遅延回路の出力信号が供給され
る第４の遅延回路と、 上記第２の遅延回路の出力信号と上記第４の遅延回路の
出力信号とを位相比較する位相比較回路と、 上記位相比較回路の出力信号と制御信号とを比較し、そ
の比較出力電圧を上記第１及び第２の遅延回路に電源電
圧として供給する比較回路とを具備して成るＣＭＯＳ回
路を用いた可変遅延装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61214872A JPS6369314A (ja) | 1986-09-11 | 1986-09-11 | Ｃｍｏｓ回路を用いた可変遅延装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61214872A JPS6369314A (ja) | 1986-09-11 | 1986-09-11 | Ｃｍｏｓ回路を用いた可変遅延装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6369314A true JPS6369314A (ja) | 1988-03-29 |
Family
ID=16662960
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61214872A Pending JPS6369314A (ja) | 1986-09-11 | 1986-09-11 | Ｃｍｏｓ回路を用いた可変遅延装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6369314A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02141123A (ja) * | 1988-08-02 | 1990-05-30 | Smc Standard Microsyst Corp | デジタル遅延エレメント |
| EP0447219A2 (en) * | 1990-03-15 | 1991-09-18 | Hewlett-Packard Company | Sub-nanosecond calibrated delay line structure |
| US5285122A (en) * | 1991-06-28 | 1994-02-08 | Sanyo Electric Co., Ltd. | Variable delay device |
| JPH11138893A (ja) * | 1997-11-14 | 1999-05-25 | Mitsubishi Electric Corp | パルス幅変調信号生成回路 |
| US6064271A (en) * | 1997-06-26 | 2000-05-16 | Kabushiki Kaisha Toshiba | Voltage controlled oscillator circuit and disc reproducing apparatus |
| WO2000057552A1 (en) * | 1999-03-19 | 2000-09-28 | Credence Systems Corporation | Delay stabilization system for an integrated circuit |
| JP2007110762A (ja) * | 2007-01-15 | 2007-04-26 | Ricoh Co Ltd | 半導体装置 |
-
1986
- 1986-09-11 JP JP61214872A patent/JPS6369314A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02141123A (ja) * | 1988-08-02 | 1990-05-30 | Smc Standard Microsyst Corp | デジタル遅延エレメント |
| EP0447219A2 (en) * | 1990-03-15 | 1991-09-18 | Hewlett-Packard Company | Sub-nanosecond calibrated delay line structure |
| US5285122A (en) * | 1991-06-28 | 1994-02-08 | Sanyo Electric Co., Ltd. | Variable delay device |
| US6064271A (en) * | 1997-06-26 | 2000-05-16 | Kabushiki Kaisha Toshiba | Voltage controlled oscillator circuit and disc reproducing apparatus |
| JPH11138893A (ja) * | 1997-11-14 | 1999-05-25 | Mitsubishi Electric Corp | パルス幅変調信号生成回路 |
| WO2000057552A1 (en) * | 1999-03-19 | 2000-09-28 | Credence Systems Corporation | Delay stabilization system for an integrated circuit |
| US6157231A (en) * | 1999-03-19 | 2000-12-05 | Credence System Corporation | Delay stabilization system for an integrated circuit |
| JP2007110762A (ja) * | 2007-01-15 | 2007-04-26 | Ricoh Co Ltd | 半導体装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS6369315A (ja) | Ｃｍｏｓ回路を用いた可変遅延装置 | |
| US5258879A (en) | Tracking error detection circuit of magnetic recording and reproduction apparatus for determining tracking error based on pilot signals recorded on a recording meedium | |
| JPS6369314A (ja) | Ｃｍｏｓ回路を用いた可変遅延装置 | |
| KR960006636B1 (ko) | 자동조정 ic 필터회로 | |
| JPH02159815A (ja) | 可変遅延装置 | |
| US4222012A (en) | Amplifier device | |
| US5323242A (en) | Carrier signal generating circuit in video signal recording/reproducing apparatus | |
| US5150220A (en) | Video signal-processing circuit for outputting a drop out signal superimposed on a correlation/noncorrelation signal | |
| JPH01231516A (ja) | インバータ方式遅延線のデューティ補正回路 | |
| JP2808676B2 (ja) | 時間軸補正装置 | |
| JP2599005B2 (ja) | 搬送色信号処理回路の測定方法 | |
| KR930004915Y1 (ko) | 비데오 테이프 레코더의 무신호 부분 자동 감지회로 | |
| KR940004078Y1 (ko) | 컬러 모니터의 수평변화에 대한 클램프회로 | |
| JPS583102A (ja) | 再生信号の時間軸補正装置 | |
| JPS6330086A (ja) | 記録再生回路 | |
| KR100228273B1 (ko) | 캠코더용 모드 판별회로 | |
| JP2792054B2 (ja) | クロック抽出回路 | |
| JPH0193206A (ja) | パルスカウント型検波装置 | |
| JPS60229481A (ja) | 集積化自動利得制御回路 | |
| JPH03286687A (ja) | Ｐｌｌ同期検出装置 | |
| JPH0213485B2 (ja) | ||
| JPH06252695A (ja) | フィルタ自動調整回路および基準電流発生回路 | |
| JPH0246014A (ja) | 非線形エンファシス・ディエンファシス回路 | |
| JPH02115772A (ja) | ピーク検波回路 | |
| JPS6091718A (ja) | 波形整形回路 |