JP3525464B2

JP3525464B2 - 半導体装置及び半導体装置の製造方法

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Publication number: JP3525464B2
Application number: JP27419293A
Authority: JP
Inventors: 義行柴田
Original assignee: Panasonic Corp; Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Corp; Panasonic Holdings Corp
Priority date: 1993-11-02
Filing date: 1993-11-02
Publication date: 2004-05-10
Anticipated expiration: 2019-05-10
Also published as: JPH07131006A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体装置及びその製
造方法に関する。

【０００２】

【従来の技術】従来、シリコン基板上のＭＯＳ型トラン
ジスタは、例えば、ｎ−ｃｈトランジスタの場合、ｐ型
基板上へのゲート電極の成形、ゲート電極をマスクとし
てｎ型の不純物をイオン注入で導入することによるソー
ス・ドレイン領域の形成から構成されていた。図７を用
いてｎ−ｃｈトランジスタの形成方法を説明する。

【０００３】図７(a)では、ｐ型シリコン基板１に素子
分離膜３を形成後、ゲート電極２を形成する。図７(b)
では、前記ｐ型基板１にゲート電極２をマスクとして、
ソース・ドレイン形成用ｎ型不純物を例えばＡｓを30Ke
V、5E15atoms/cm²の条件でイオン注入４により導入し、
ｎ型不純物層５を形成する。図７(c)では、ソース・ド
レイン形成不純物の活性化のために、例えば900℃、100
分で熱処理７を行う。この時、熱処理７を施している間
にソース・ドレイン形成不純物は拡散８をし、ソース・
ドレイン領域６は広がり、基板との接合深さ（Ｘｊ）は
注入直後の約0.05um〜約0.3umまで深くなる。又、ｐ−
ｃｈトランジスタでは、ｎ型基板上にｐ型のソース・ド
レイン形成不純物をもって構成される。p-chトランジス
タでは、熱処理の後には、Ｘｊは約0.5umになる。

【０００４】ところで、素子の微細化が進められるに伴
い、いわゆる短チャネル効果といった問題が生じてき
た。短チャンネル効果では、ソースとドレインそれぞれ
の近傍に形成される空乏層が近づきつながってしまうこ
とが原因の１つである。

【０００５】近年、この短チャネル効果を抑制し、微細
なトランジスタを形成する方法として、ソース・ドレイ
ン形成不純物を、低エネルギーのイオン注入により基板
表面に浅く導入する方法、または、ソース・ドレイン形
成不純物活性化のための熱処理を短時間にすることによ
り、ソース・ドレイン形成不純物の熱処理中の拡散を抑
制し、ソース・ドレイン領域を基板表面に極浅く形成す
る方法がとられている。

【０００６】図８(a),(b)を用いて低エネルギーイオン
注入による方法を、又、図８(c),(d)を用いて、この低
温、短時間の熱処理による形成方法を説明する。

【０００７】図８(a)では、ｐ型シリコン基板１に素子
分離膜３を形成後、ゲート電極２を形成する。前記ｐ型
基板１にゲート電極２をマスクとして、低エネルギーｎ
型不純物注入９を例えばAsを5KeV、5E15atoms/cm2とい
った条件で行われ、ｎ型極浅不純物層１０が形成され、
そのＸｊは約0.01umとなる。図８(b)では、上記基板１
に熱処理を施した後にＸｊが0.2umの浅いｎ型ソース・
ドレイン領域１１を形成される。

【０００８】図８(c)では、ｐ型基板１に形成されたゲ
ート電極２をマスクとしてソース・ドレイン用ｎ型不純
物注入４を施し、ｎ型不純物層５を形成する。図８(d)
では、前記基板１に例えば、1000℃で10秒といった短時
間の熱処理５０を施す。短時間の熱処理のため、ｎ型不
純物はほとんど拡散せず、Ｘｊが0.1um以下の浅いｎ型
ソース・ドレイン領域１２が形成される。

【０００９】以上の様に、ソース・ドレイン形成用イオ
ン注入を低加速エネルギーで行ったり、熱処理を短時間
で行うことにより短チャネル効果が抑制され、微細な素
子が形成可能となる。

【００１０】

【発明が解決しようとする課題】しかしながら、これら
の方法では、ソース・ドレイン領域を広げないために、
ソース・ドレイン形成不純物の濃度分布が、そのピーク
位置から基板との接合位置までで急峻になってしまう。
そこで、ソース・ドレイン形成不純物及び基板中の不純
物の濃度が接合部近傍で高くなることと、その勾配が急
であることから、接合部で発生するリーク電流が従来の
トランジスタに比べて急激に高くなってしまうといった
問題が生じてくる。

【００１１】実デバイスでは、待機時の消費電力をなる
べく低減させる必要させる必要がある。従来のトランジ
スタを用いた場合、全待機時電流に対しての、接合リー
クによる電流は約０.１％であったのが、上記の浅いソ
ース・ドレイン領域を形成したトランジスタを用いた場
合では、約５％にまで達してしまう。このように、短チ
ャネル効果を抑制するために、熱処理条件で時間を短く
することによってソース・ドレイン領域を基板表面に浅
く形成した場合には、基板との接合部で発生するリーク
電流が急激に増加してしまうといった問題点があった。

【００１２】従って、本願発明の目的は、シリコン基板
上に、基板表面に対し、極浅くソース・ドレイン領域を
形成した、微細なＭＯＳ型トランジスタにおいて、短チ
ャネル効果を抑制しつつ、ソース・ドレイン領域底部と
基板間の接合リークを低減する半導体装置の製造方法を
提供することにある。

【００１３】

【課題を解決するための手段】本発明の半導体装置の製
造方法は上記問題点に鑑み、微細なＭＯＳ型トランジス
タのソース・ドレイン領域を基板表面に浅く形成しても
短チャネル効果を抑制しつつ、基板との接合部でのリー
ク電流を抑制した半導体装置の製造方法を提供するもの
である。この為の構成として、一方導電型半導体基板表
面のＭＯＳ形トランジスタ領域となる部分に形成された
ゲート絶縁膜上にゲート電極を形成する工程（ａ）と、
前記ゲート電極をマスクとして前記半導体基板と他方導
電型の第１の不純物をイオン注入で導入し、第１の不純
物層を形成する工程（ｂ）と、前記ゲート電極をマスク
として、前記第１の不純物と同一導電型でイオン種の異
なる第２の不純物をイオン注入して、前記第１の不純物
層の底部に前記第１の不純物層よりも低濃度の第２の不
純物層を形成する工程（ｃ）と、前記工程（ｂ）及び前
記工程（ｃ）の後に、前記基板に短時間熱処理を施し、
前記第１の不純物及び前記第２の不純物を活性化してソ
ース・ドレイン領域を形成する工程（ｄ）とを備え、前
記工程（ｄ）によって、前記ソース・ドレイン領域の底
部のみに、前記第２の不純物からなる低濃度の不純物領
域を形成することを特徴とする。

【００１４】上記半導体装置の製造方法は、前記工程
（ａ）の後で前記工程（ｂ）の前に、前記ゲート電極側
面に側壁絶縁膜を形成する工程を有し、前記工程（ｂ）
では、前記側壁絶縁膜の形成された前記ゲート電極をマ
スクとして前記第１の不純物をイオン注入し、前記工程
（ｃ）では、前記側壁絶縁膜の形成された前記ゲート電
極をマスクとして前記第２の不純物をイオン注入するこ
とを特徴とする。

【００１５】

【００１６】本発明の第１の半導体装置は上記問題点に
鑑み、微細なＭＯＳ型トランジスタのソース・ドレイン
領域を基板表面に浅く形成しても短チャネル効果を抑制
しつつ、基板との接合部でのリーク電流を抑制した半導
体装置を提供するものである。この為の構成として、一
方導電型半導体基板表面のＭＯＳ型トランジスタ領域と
なる部分に形成されたゲート電極と、前記半導体基板に
形成された、前記基板と他方導電型の第１不純物が主た
る不純物である高濃度のソース・ドレイン領域と、前記
ソース・ドレイン領域底部のみに形成され、前記ソース
・ドレイン領域と同一導電型で前記第１の不純物とは異
なる第２の不純物からなる低濃度の不純物領域とを有す
る構造を特徴とする。この第１の半導体装置において、
前記不純物領域は、前記ソース・ドレイン領域の全底部
に形成されている。

【００１７】上記第１の半導体装置において、前記ゲー
ト電極の側面上に形成された側壁絶縁膜と、前記半導体
基板に形成された素子分離膜とを備え、前記ソース・ド
レイン領域は、前記側壁絶縁膜が形成されたゲート電極
及び前記素子分離膜に対して自己整合的に形成されてい
ることを特徴とする。さらに、前記不純物領域は、前記
側壁絶縁膜が形成されたゲート電極及び前記素子分離膜
に対して自己整合的に形成されている。また、前記第１
の不純物はヒ素であり、前記第２の不純物はリンであ
る。

【００１８】本発明の第２の半導体装置は、上記問題点
に鑑み、微細なＭＯＳ型トランジスタのソース・ドレイ
ン領域を基板表面に浅く形成しても短チャネル効果を抑
制しつつ、基板との接合部でのリーク電流を抑制した半
導体装置を提供するものである。この為の構成として、
一方導電型半導体基板表面のＭＯＳ型トランジスタ領域
となる部分に形成されたゲート電極と、前記半導体基板
に形成された、前記基板と他方導電型の第１の不純物が
主たる不純物である高濃度のソース・ドレイン領域と、
前記ソース・ドレイン領域に対し、基板表面を除く領域
に前記ソース・ドレインと同一導電型で前記第１の不純
物とは異なる第２の不純物からなる低濃度の不純物領域
を有する構造を特徴とする。この第２の半導体装置にお
いて、前記不純物領域は、基板表面より０．０５μｍ以
上深い位置に形成されている。また、前記第１の不純物
はヒ素であり、前記第２の不純物はリンである。

【００１９】

【作用】本発明に係る半導体装置の製造方法により、ソ
ース・ドレイン領域を基板に対して浅く形成し、短チャ
ネル効果を抑制することを目的とした微細なＭＯＳ型ト
ランジスタを製造するに当り、ソース・ドレイン領域の
底部のみに低濃度の不純物領域を形成することによっ
て、ソース・ドレイン領域底部と基板間の接合部でのリ
ーク電流を抑制することが可能となる。

【００２０】本発明に係る半導体装置により、短チャネ
ル効果を抑制するためにソース・ドレイン領域を基板に
対して浅く形成した、微細なＭＯＳ型トランジスタにお
いてソース・ドレイン領域の底部のみに形成された低濃
度の不純物領域によって、ソース・ドレイン領域底部と
基板間の接合部でのリーク電流を抑制することが可能と
なる。

【００２１】

【実施例】以下本発明の半導体装置の製造方法の一実施
例としてｐ型基板に、ソース・ドレイン領域を基板表面
に浅く形成することにより微細なｎ−ｃｈトランジスタ
を形成した場合に、ソース・ドレイン領域底部と基板間
の接合リークを抑制する製造方法について図面を参照し
ながら説明する。

【００２２】図１は本発明の実施例の工程断面図であ
る。図１(a)では、ｐ型シリコン基板１に素子分離膜３
を形成後、ゲート電極２を形成する。前記ｐ型基板１に
ゲート電極２をマスクとして、例えばAs,30KeV,5E15ato
ms/cm2といったソース・ドレイン用ｎ型不純物注入４に
よりＸｊが約0.05umのｎ型不純物層５が形成される。

【００２３】図１(b)では、ソース・ドレイン用ｎ型不
純物注入４と同様にゲート電極２をマスクとして、例え
ばP,40KeV,2E12atoms/cm2といった条件で、ｎ型不純物
注入１４を施し、ｎ型不純物層５の底部のみに低濃度の
ｎ型不純物層５１を形成する。図１(c)では、例えば、1
000℃、10秒程度の短時間熱処理５０を施し、ｎ型不純
物を活性化し、ｎ型ソース・ドレイン領域６を形成す
る。このｎ型ソース・ドレイン領域６では、底部のｎ型
不純物分布が急峻にはならない。

【００２４】以上の様に、本実施例によれば、素子の微
細化を図るにあたり、ソース・ドレイン領域を基板表面
に対し浅く形成する方法において、ソース・ドレイン領
域の底部のみにソース・ドレイン形成不純物と同一導電
性の不純物を導入することにより接合リークを抑制でき
る。

【００２５】以下本発明の半導体装置の製造方法の一実
施例としてｐ型基板に、ソース・ドレイン領域を基板表
面に浅く形成することにより微細なｎ−ｃｈトランジス
タを形成した場合に、ソース・ドレイン領域底部と基板
間の接合リークを抑制する製造方法について図面を参照
しながら説明する。

【００２６】図２は本発明の実施例の工程断面図であ
る。図２(a)では、ｐ型シリコン基板１に素子分離膜３
を形成後、ゲート電極２およびゲート側壁絶縁膜５３を
形成する。前記ｐ型基板１にゲート電極２をマスクとし
て、例えばAs,30KeV,5E15atoms/cm2といったソース・ド
レイン用ｎ型不純物注入４によりＸｊが約0.05umのｎ型
不純物層５が形成される。

【００２７】図２(b)では、ソース・ドレイン用ｎ型不
純物注入４と同様に側壁絶縁膜５３があるゲート電極２
をマスクとして、例えばP,40KeV,2E12atoms/cm2といっ
た条件で、ｎ型不純物注入１４を施し、ｎ型不純物層５
の底部のみに低濃度のｎ型不純物層５１を形成する。図
２(c)では、例えば1000℃、10秒程度の短時間熱処理を
施し、ｎ型不純物を活性化し、ｎ型ソース・ドレイン領
域６を形成する。このｎ型ソース・ドレイン領域６で
は、底部のｎ型不純物分布が急峻にはならない。

【００２８】以上の様に、本実施例によれば、素子の微
細化を図るにあたり、ソース・ドレイン領域を基板表面
に対し浅く形成する方法において、ソース・ドレイン領
域の底部のみにソース・ドレイン形成不純物と同一導電
性の不純物を側壁絶縁膜があるゲート電極をマスクとし
てイオン注入で導入することにより接合リークを抑制で
きる。

【００２９】以下本発明の半導体装置の製造方法の一実
施例としてｐ型基板に、ソース・ドレイン領域を基板表
面に浅く形成することにより微細なｎ−ｃｈトランジス
タを形成した場合に、ソース・ドレイン領域底部と基板
間の接合リークを抑制する製造方法について図面を参照
しながら説明する。

【００３０】図５は本発明の実施例の工程断面図であ
る。図５(a)では、ｐ型シリコン基板１に素子分離膜３
を形成後、ゲート電極２およびゲート側壁絶縁膜５３を
形成する。前記ｐ型基板１にゲート電極２をマスクとし
て、例えばAs,30KeV,5E15atoms/cm2といったソース・ド
レイン用ｎ型不純物注入４によりＸｊが約0.05umのｎ型
不純物層５が形成される。

【００３１】図５(b)では、ソース・ドレイン用ｎ型不
純物注入４と同様にゲート電極２をマスクとして、例え
ばP,40KeV,2E12atoms/cm2といった条件で、ｎ型不純物
注入１４を施し、ｎ型不純物層５に対し、基板表面を除
く領域に低濃度のｎ型不純物層５１を形成する。この
時、低濃度不純物層５１は濃度のピーク位置がソース・
ドレイン用ｎ型不純物層５底部に位置し、基板表面から
0.05umまでの濃度はｎ型不純物層５の濃度に比べ、約0.
01%程度となる。

【００３２】図５(c)では、例えば1000℃、10秒程度の
短時間熱処理５０を施し、ｎ型不純物を活性化し、ｎ型
ソース・ドレイン領域６を形成する。このｎ型ソース・
ドレイン領域６では、底部のｎ型不純物分布が急峻には
ならない。

【００３３】以上の様に、本実施例によれば、素子の微
細化を図るにあたり、ソース・ドレイン領域を基板表面
に対し浅く形成する方法において、ソース・ドレイン領
域の基板に対して、表面を除く領域にソース・ドレイン
形成不純物と同一導電性の不純物を導入することにより
接合リークを抑制できる。

【００３４】以下本発明の半導体装置の一実施例とし
て、ｐ型基板に形成したｎ−ｃｈトランジスタで、ソー
ス・ドレイン領域底部と基板間の接合リークを抑制した
装置について図面を参照しながら説明する。

【００３５】図３は本発明の実施例の断面図である。１
はｐ型基板、２はゲート電極、３は素子分離、６は浅い
ｎ型ソース・ドレイン領域、５１は低濃度ｎ型不純物領
域を示す。この低濃度ｎ型不純物領域５１によりソース
・ドレイン領域の底部ではｎ型不純物の濃度分布は急峻
にはならない。以上の様に、本実施例によれば、素子の
微細化をはかるにあたり、ソース・ドレイン領域を基板
表面に対し浅く形成された素子において、ソース・ドレ
イン領域の底部のみにソース・ドレイン形成不純物と同
一導電性の不純物層を形成することにより接合リークを
抑制できる。

【００３６】以下本発明の半導体装置の一実施例とし
て、ｐ型基板に形成したｎ−ｃｈトランジスタで、ソー
ス・ドレイン領域底部と基板間の接合リークを抑制した
装置について図面を参照しながら説明する。

【００３７】図４は本発明の実施例の断面図である。１
はｐ型基板、２はゲート電極、３は素子分離、６は浅い
ｎ型ソース・ドレイン領域、５３はゲート側壁絶縁膜、
５１は低濃度ｎ型不純物領域を示す。この低濃度ｎ型不
純物領域５１によりソース・ドレイン領域の底部ではｎ
型不純物の濃度分布は急峻にはならない。以上の様に、
本実施例によれば、素子の微細化をはかるにあたり、ソ
ース・ドレイン領域を基板表面に対し浅く形成された素
子において、ソース・ドレイン領域の底部のみにソース
・ドレイン形成不純物と同一導電性の不純物層を形成す
ることにより接合リークを抑制できる。

【００３８】以下本発明の半導体装置の一実施例とし
て、ｐ型基板に形成したｎ−ｃｈトランジスタで、ソー
ス・ドレイン領域底部と基板間の接合リークを抑制した
装置について図面を参照しながら説明する。

【００３９】図６は本発明の実施例の断面図である。１
はｐ型基板、２はゲート電極、３は素子分離、６は浅い
ｎ型ソース・ドレイン領域、５１は低濃度ｎ型不純物領
域を示す。この低濃度ｎ型不純物領域５１は、基板表面
より0.05um以上深い位置に形成され、これによりソース
・ドレイン領域の底部ではｎ型不純物の濃度分布は急峻
にはならない。以上の様に、本実施例によれば、素子の
微細化をはかるにあたり、ソース・ドレイン領域を基板
表面に対し浅く形成された素子において、ソース・ドレ
イン領域の底部のみにソース・ドレイン形成不純物と同
一導電性の不純物層を形成することにより接合リークを
抑制できる。

【００４０】なお、ｎ型の不純物として、Ａｓ，Ｐ、Ｓ
ｂを用いても同様な効果が得られる。

【００４１】又、上記実施例においてｎ型基板にｐ−ｃ
ｈトランジスタを形成した場合にも、同様な効果が得ら
れる。

【００４２】

【発明の効果】以上のように本発明は、基板表面に極浅
くソース・ドレイン領域を形成したＭＯＳ型トランジス
タにおいて、短チャネル効果を抑制しつつ、ソース・ド
レイン領域底部と基板間の接合リークを抑制可能とな
る。

【図面の簡単な説明】

【図１】本発明の第１の実施例における半導体装置の製
造方法の工程断面図

【図２】本発明の第２の実施例における半導体装置の製
造方法の工程断面図

【図３】本発明の第３の実施例における半導体装置の断
面図

【図４】本発明の第４の実施例における半導体装置の断
面図

【図５】本発明の第５の実施例における半導体装置の製
造方法の工程断面図

【図６】本発明の第６の実施例における半導体装置の断
面図

【図７】本発明の第１の従来例における半導体装置の製
造方法の工程断面図

【図８】本発明の第２の従来例における半導体装置の製
造方法の工程断面図

【符号の説明】

１ｐ型基板６ソース・ドレイン５１低濃度の不純物層

Claims

(57)【特許請求の範囲】

【請求項１】一方導電型半導体基板表面のＭＯＳ形ト
ランジスタ領域となる部分に形成されたゲート絶縁膜上
にゲート電極を形成する工程（ａ）と、前記ゲート電極をマスクとして前記半導体基板と他方導
電型の第１の不純物をイオン注入で導入し、第１の不純
物層を形成する工程（ｂ）と、前記ゲート電極をマスクとして、前記第１の不純物と同
一導電型でイオン種の異なる第２の不純物をイオン注入
して、前記第１の不純物層の底部に前記第１の不純物層
よりも低濃度の第２の不純物層を形成する工程（ｃ）
と、前記工程（ｂ）及び前記工程（ｃ）の後に、前記基板に
短時間熱処理を施し、第１の不純物及び前記第２の不純
物を活性化してソース・ドレイン領域を形成する工程
（ｄ）とを備え、前記工程（ｄ）によって、前記ソース・ドレイン領域の
底部のみに、前記第２の不純物からなる低濃度の不純物
領域を形成することを特徴とする半導体装置の製造方
法。
【請求項２】前記工程（ａ）の後で前記工程（ｂ）の
前に、前記ゲート電極側面に側壁絶縁膜を形成する工程
を有し、前記工程（ｂ）では、前記側壁絶縁膜の形成された前記
ゲート電極をマスクとして前記第１の不純物をイオン注
入し、前記工程（ｃ）では、前記側壁絶縁膜の形成された前記
ゲート電極をマスクとして前記第２の不純物をイオン注
入することを特徴とする請求項１記載の半導体装置の製
造方法。
【請求項３】前記工程（ｃ）では、前記第２の不純物
層は、不純物濃度のピーク位置が前記第１の不純物層の
底部に位置するように形成することを特徴とする請求項
１又は２記載の半導体装置の製造方法。
【請求項４】前記第１の不純物はヒ素であり、前記第
２の不純物はリンであることを特徴とする請求項１〜３
のうちのいずれか１項に記載の半導体装置の製造方法。
【請求項５】一方導電型半導体基板表面のＭＯＳ型ト
ランジスタ領域となる部分に形成されたゲート電極と、前記半導体基板に形成された、前記基板と他方導電型の
第１の不純物が主たる不純物である高濃度のソース・ド
レイン領域と、前記ソース・ドレイン領域底部のみに形成され、前記ソ
ース・ドレイン領域と同一導電型で前記第１の不純物と
は異なる第２の不純物からなる低濃度の不純物領域とを
備えた半導体装置。
【請求項６】前記不純物領域は、前記ソース・ドレイ
ン領域の全底部に形成されていることを特徴とする請求
項５記載の半導体装置。
【請求項７】前記ゲート電極の側面上に形成された側
壁絶縁膜と、前記半導体基板に形成された素子分離膜とを備え、前記ソース・ドレイン領域は、前記側壁絶縁膜が形成さ
れたゲート電極及び前記素子分離膜に対して自己整合的
に形成されていることを特徴とする請求項５又６記載の
半導体装置。
【請求項８】前記不純物領域は、前記側壁絶縁膜が形
成されたゲート電極及び前記素子分離膜に対して自己整
合的に形成されていることを特徴とする請求項７記載の
半導体装置。
【請求項９】前記第１の不純物はヒ素であり、前記第
２の不純物はリンであることを特徴とする請求項５〜８
のうちのいずれか１項に記載の半導体装置。
【請求項１０】一方導電型半導体基板表面のＭＯＳ型
トランジスタ領域となる部分に形成されたゲート電極
と、前記半導体基板に形成された、前記基板と他方導電型の
第１の不純物が主たる不純物である高濃度のソース・ド
レイン領域と、前記ソース・ドレイン領域に対し、基板表面を除く領域
に前記ソース・ドレインと同一導電型で前記第１の不純
物とは異なる第２の不純物からなる低濃度の不純物領域
とを備えた半導体装置。
【請求項１１】前記不純物領域は、基板表面より０．
０５μｍ以上深い位置に形成されていることを特徴とす
る請求項１０記載の半導体装置。
【請求項１２】前記第１の不純物はヒ素であり、前記
第２の不純物はリンであることを特徴とする請求項１０
又は１１記載の半導体装置。