JPH0434942A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0434942A JPH0434942A JP14070090A JP14070090A JPH0434942A JP H0434942 A JPH0434942 A JP H0434942A JP 14070090 A JP14070090 A JP 14070090A JP 14070090 A JP14070090 A JP 14070090A JP H0434942 A JPH0434942 A JP H0434942A
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Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置の製造方法に関し、特にＭＯＳデバ
イスの形成方法に関するものである。
イスの形成方法に関するものである。
現在ＭＯＳデバイス形成における不純物の導入は、主と
してイオン注入によって行なわれている。
してイオン注入によって行なわれている。
デバイスパターンの微細化にともない、ソースドレイン
接合深さが浅くなっているが、通常のイオン注入ではチ
ャネリングによるテールが生じて接合深さを浅くするこ
とができない。
接合深さが浅くなっているが、通常のイオン注入ではチ
ャネリングによるテールが生じて接合深さを浅くするこ
とができない。
これに対処する方法として２重注入法が、例えばＣ，Ｍ
、ＬＩＭ ｅｔ ａ！、によりＩＥＥＥ Ｅｌｅｃｔｒ
ｏｎ Ｄｅｖｉｃｅ Ｌｅｔｔｅｒｓ、 ｖｏｌ、９．
ｎｏ、１１．１９８９． ｐｐ、５９４に掲載されて
いる。
、ＬＩＭ ｅｔ ａ！、によりＩＥＥＥ Ｅｌｅｃｔｒ
ｏｎ Ｄｅｖｉｃｅ Ｌｅｔｔｅｒｓ、 ｖｏｌ、９．
ｎｏ、１１．１９８９． ｐｐ、５９４に掲載されて
いる。
予めシリコンイオン注入により非晶質層を形成してから
キャリアとなるイオンを注入するというものである。
キャリアとなるイオンを注入するというものである。
ソース−トレイン形成工程において、２重注入を行なう
と、接合のところでリーク電流が増大するという問題が
ある。
と、接合のところでリーク電流が増大するという問題が
ある。
また単結晶層にイオン注入すると、イオンが横方向に拡
がって、微細化が進むにつれてこの影響が無視できなく
なってきた。
がって、微細化が進むにつれてこの影響が無視できなく
なってきた。
さらにＭＯＳＦＥＴのＬＤＤ楕遣の低不純物濃度層の形
成においては、チャネリング成分のため浅い接合の形成
が困難である。
成においては、チャネリング成分のため浅い接合の形成
が困難である。
本発明の目的は、不純物濃度分布を高精度で制御し、か
つリーク電流の増大を抑制する半導体装１の製造方法を
提供することにある。
つリーク電流の増大を抑制する半導体装１の製造方法を
提供することにある。
本発明の半導体装置の製造方法は、一導電型の半導体基
板の表面にゲート酸化膜を形成したのち、イオン注入に
より前記半導体基板の表面に非晶質層を形成する工程と
、該非晶質層と前記半導体基板の単結晶領域との境界面
に、一導電型の不純物を導入する工程と、ポリシリコン
からなるゲート電極を形成したのち絶縁物からなるサイ
ドウオールを形成する工程と、熱処理により一括アニー
ルする工程とを含んでいる。
板の表面にゲート酸化膜を形成したのち、イオン注入に
より前記半導体基板の表面に非晶質層を形成する工程と
、該非晶質層と前記半導体基板の単結晶領域との境界面
に、一導電型の不純物を導入する工程と、ポリシリコン
からなるゲート電極を形成したのち絶縁物からなるサイ
ドウオールを形成する工程と、熱処理により一括アニー
ルする工程とを含んでいる。
〔作用〕
はじめにフィールド酸化膜およびゲート酸化膜が形成さ
れたＰ型シリコン基板の全面に４族元素をイオン注入し
て非晶質化する。
れたＰ型シリコン基板の全面に４族元素をイオン注入し
て非晶質化する。
ここで空乏層が非晶質層の境界に達しないようにしてい
る。
る。
臨界注入量は１×１０１４／ｃｍ２でありゲート酸化膜
が劣化する恐れはない。
が劣化する恐れはない。
つぎにチャネル、ＬＤＤ、ソース−ドレインのイオン注
入を行なうので、低ドース（注入量）領域における活性
化率低下の問題が解決する。
入を行なうので、低ドース（注入量）領域における活性
化率低下の問題が解決する。
また不純物が導入される領域が非晶質になっているので
、マスクを通しての不純物の導入におけるチャネリング
が起らず、テールの問題や横方向の拡がりも小さくでき
る。
、マスクを通しての不純物の導入におけるチャネリング
が起らず、テールの問題や横方向の拡がりも小さくでき
る。
すべてのイオン注入が終ってから一括して熱処理を行な
っているため、不純物の再分布も軽減される。
っているため、不純物の再分布も軽減される。
本発明の一実施例について、第１図（ａ）〜（Ｃ）を参
照して説明する。
照して説明する。
はじめに第１図（ａ）に示すように、ＬＯＣＯ８法によ
りＰ型シリコン基板１に厚さ８００ｎｍのフィールド酸
化膜２を形成し、熱酸化により厚さ７ｎｍのゲート酸化
膜３を形成する。
りＰ型シリコン基板１に厚さ８００ｎｍのフィールド酸
化膜２を形成し、熱酸化により厚さ７ｎｍのゲート酸化
膜３を形成する。
つぎにＧｅイオンを１５０ｋｅＶおよび１１０ｋｅＶで
Ｉ Ｘｌ０１４ ／ ｃ ｍ ２注入して、非晶質シリ
コン層４を形成する。
Ｉ Ｘｌ０１４ ／ ｃ ｍ ２注入して、非晶質シリ
コン層４を形成する。
つぎにＢイオンを１１０ｋｅＶでｌＸｌ０”７ｃｍ２注
入してＰ＋型埋込層５を形成する。
入してＰ＋型埋込層５を形成する。
つぎにＢイオンを３０ｋｅＶでｌＸ１０”ｌＸｌ０１３
／ａｍ２注入してＰ型チャネル層６を形成する。
／ａｍ２注入してＰ型チャネル層６を形成する。
つぎに第１図（ｂ）に示すように、ポリシリコンからな
るゲート電極７を形成し、Ｐイオンを４゜ｋｅＶでｌＸ
１０”〜ｌＸｌ０１４／ｃｍ”注入してＬＤＤ構造（７
）Ｎ型低濃度層８を形成する。
るゲート電極７を形成し、Ｐイオンを４゜ｋｅＶでｌＸ
１０”〜ｌＸｌ０１４／ｃｍ”注入してＬＤＤ構造（７
）Ｎ型低濃度層８を形成する。
つぎに第１図（ｃ）に示すように、全面にＰＳＧからな
る絶縁膜を堆積し、ＲＩＥ法によりエッチバックしてＰ
ＳＧからなるサイドウオール９を形成する。
る絶縁膜を堆積し、ＲＩＥ法によりエッチバックしてＰ
ＳＧからなるサイドウオール９を形成する。
つぎにＰイオンを７０ｋｅＶで５Ｘ１０”／ｃ■２注入
してＮ＋型ソース−ドレイン１０を形成する。
してＮ＋型ソース−ドレイン１０を形成する。
イオン注入が終ってから、−括して熱処理を行ない非晶
質層４を再結晶化すると同時に、不純物層の活性化を行
なう。
質層４を再結晶化すると同時に、不純物層の活性化を行
なう。
ここでは９００〜１０００℃で、２〜３０秒間の、短時
間ランプアニールを実施した。
間ランプアニールを実施した。
そのあと層間絶縁膜を堆積し、コンタクトホールを開口
して、金属配線層を形成してデバイスが完成する。
して、金属配線層を形成してデバイスが完成する。
本実施例では非晶質シリコン層４を形成するどきＧｅイ
オンを用いたが、ＳｉイオンやＳｎイオンなどの４族イ
オンでも良い、イオンの質量が大きいほど非晶質化のた
めの臨界ドースが減り、より有効である。
オンを用いたが、ＳｉイオンやＳｎイオンなどの４族イ
オンでも良い、イオンの質量が大きいほど非晶質化のた
めの臨界ドースが減り、より有効である。
本実施例では非晶質シリコン層４を形成してから、Ｐ″
″型埋込層５を形成し、Ｐ型チャネル層６を形成したが
、この順序を変更することもできる。
″型埋込層５を形成し、Ｐ型チャネル層６を形成したが
、この順序を変更することもできる。
不純物を導入する領域が非晶質化されているため、チャ
ネル層およびソース−ドレイン層においてチャネリング
に起因するテールは観測されなかった。
ネル層およびソース−ドレイン層においてチャネリング
に起因するテールは観測されなかった。
イオン注入時の加速エネルギーを低くすることにより、
さらに浅い不純物層を形成することができる。
さらに浅い不純物層を形成することができる。
チャネリング成分がなくなって不純物の横方内拡がりも
小さくなり、微細パターンデバイスの形成に有効である
ことがわかった。
小さくなり、微細パターンデバイスの形成に有効である
ことがわかった。
低濃度層における活性化率も改善され、はぼ１００％近
い値が得られることがわかった。
い値が得られることがわかった。
第１図（ａ）〜（Ｃ）は本発明の一実施例を示す断面図
である。 １・・・Ｐ型シリコン基板、２・・・フィールド酸化膜
、３・・・ゲート酸化膜、４・・・非晶質シリコン層、
５・・・Ｐ＋型埋込層、６・・・Ｐ型チャネル層、７・
・・ゲート電極、８・・・Ｎ型低濃度層、９・・・サイ
ドウオール、１０・・・Ｎ＋型ソース−ドレイン。
である。 １・・・Ｐ型シリコン基板、２・・・フィールド酸化膜
、３・・・ゲート酸化膜、４・・・非晶質シリコン層、
５・・・Ｐ＋型埋込層、６・・・Ｐ型チャネル層、７・
・・ゲート電極、８・・・Ｎ型低濃度層、９・・・サイ
ドウオール、１０・・・Ｎ＋型ソース−ドレイン。
Claims (1)
- 一導電型の半導体基板の表面にゲート酸化膜を形成し
たのち、イオン注入により前記半導体基板の表面に非晶
質層を形成する工程と、該非晶質層と前記半導体基板の
単結晶領域との境界面に、一導電型の不純物を導入する
工程と、ポリシリコンからなるゲート電極を形成したの
ち絶縁物からなるサイドウォールを形成する工程と、前
記３工程終了後熱処理する工程とを含むことを特徴とす
る半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14070090A JPH0434942A (ja) | 1990-05-30 | 1990-05-30 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14070090A JPH0434942A (ja) | 1990-05-30 | 1990-05-30 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0434942A true JPH0434942A (ja) | 1992-02-05 |
Family
ID=15274705
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14070090A Pending JPH0434942A (ja) | 1990-05-30 | 1990-05-30 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0434942A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5879996A (en) * | 1996-09-18 | 1999-03-09 | Micron Technology, Inc. | Silicon-germanium devices for CMOS formed by ion implantation and solid phase epitaxial regrowth |
| US6198135B1 (en) | 1998-01-21 | 2001-03-06 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device having electrostatic discharge protection element and manufacturing method thereof |
| US6696341B1 (en) | 1998-01-21 | 2004-02-24 | Renesas Technology Corp. | Method of manufacturing a semiconductor device having electrostatic discharge protection element |
| JP2004153246A (ja) * | 2002-10-10 | 2004-05-27 | Matsushita Electric Ind Co Ltd | 半導体装置及びその製造方法 |
| KR100855281B1 (ko) * | 2002-03-06 | 2008-09-01 | 매그나칩 반도체 유한회사 | 반도체소자의 제조방법 |
-
1990
- 1990-05-30 JP JP14070090A patent/JPH0434942A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5879996A (en) * | 1996-09-18 | 1999-03-09 | Micron Technology, Inc. | Silicon-germanium devices for CMOS formed by ion implantation and solid phase epitaxial regrowth |
| US6787883B1 (en) * | 1996-09-18 | 2004-09-07 | Micron Technology, Inc. | Silicon-germanium devices for CMOS formed by ion implantation and solid phase epitaxial regrowth |
| US6198135B1 (en) | 1998-01-21 | 2001-03-06 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device having electrostatic discharge protection element and manufacturing method thereof |
| US6696341B1 (en) | 1998-01-21 | 2004-02-24 | Renesas Technology Corp. | Method of manufacturing a semiconductor device having electrostatic discharge protection element |
| KR100855281B1 (ko) * | 2002-03-06 | 2008-09-01 | 매그나칩 반도체 유한회사 | 반도체소자의 제조방법 |
| JP2004153246A (ja) * | 2002-10-10 | 2004-05-27 | Matsushita Electric Ind Co Ltd | 半導体装置及びその製造方法 |
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