JP2001085676A - Ｍｏｓトランジスタ及びその製造方法 - Google Patents
Ｍｏｓトランジスタ及びその製造方法Info
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Abstract
(57)【要約】
【課題】ＭＯＳトランジスタの切換速度を減少させない
ＬＤＤＭＯＳトランジスタ及びその製造方法に関する。 【解決手段】第１導電形の半導体基板１１２と、基板１
１２上に形成した第１絶縁層１３０Ａ、１３０Ｂと、基
板１１２と第１絶縁層１３０Ａ、１３０Ｂのゲート形成
領域に形成したトレンチと、前記トレンチ領域を除いた
前記基板表面下に第２導電形の上部が高濃度領域１２６
Ａ、１２６Ｂで下部が低濃度領域１２０Ａ、１２０Ｂと
して形成されたソース及びドレーンと、前記トレンチの
両側壁部に形成された第２絶縁層のサイドウォールスペ
ーサー１４５と、サイドウォールスぺーサー１４５で挟
まれた前記トレンチ底部に形成されたゲート酸化膜１４
４と、ゲート酸化膜１４４上のトレンチ内部に形成され
たゲート１４８ａとを備えて構成する。
ＬＤＤＭＯＳトランジスタ及びその製造方法に関する。 【解決手段】第１導電形の半導体基板１１２と、基板１
１２上に形成した第１絶縁層１３０Ａ、１３０Ｂと、基
板１１２と第１絶縁層１３０Ａ、１３０Ｂのゲート形成
領域に形成したトレンチと、前記トレンチ領域を除いた
前記基板表面下に第２導電形の上部が高濃度領域１２６
Ａ、１２６Ｂで下部が低濃度領域１２０Ａ、１２０Ｂと
して形成されたソース及びドレーンと、前記トレンチの
両側壁部に形成された第２絶縁層のサイドウォールスペ
ーサー１４５と、サイドウォールスぺーサー１４５で挟
まれた前記トレンチ底部に形成されたゲート酸化膜１４
４と、ゲート酸化膜１４４上のトレンチ内部に形成され
たゲート１４８ａとを備えて構成する。
Description
【０００１】
【発明の属する技術分野】本発明は、ＭＯＳトランジス
タ及びその製造方法に関するもので、特に改良されたＬ
ＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）を有
するＭＯＳトランジスタ及びその製造方法に関する。
タ及びその製造方法に関するもので、特に改良されたＬ
ＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）を有
するＭＯＳトランジスタ及びその製造方法に関する。
【０００２】
【従来の技術】図４〜図８は、従来技術によるＮＭＯＳ
トランジスタの製造工程を説明するための断面図であ
る。図４（Ａ）において、集積回路製造用の半導体基板
１２は＜１００＞方向を有し、基板１２のＰ形ドーパン
トの濃度は１０16ｉｏｎｓ／ｃｍ3程度である。
トランジスタの製造工程を説明するための断面図であ
る。図４（Ａ）において、集積回路製造用の半導体基板
１２は＜１００＞方向を有し、基板１２のＰ形ドーパン
トの濃度は１０16ｉｏｎｓ／ｃｍ3程度である。
【０００３】図５（Ｂ）において、基板１２の上部表面
に熱酸化法でゲート酸化膜１４を形成し、ゲート酸化膜
１４は６０〜１２０Åの厚さを有する。図５（Ｃ）にお
いて、ＬＰＣＶＤ（Ｌｏｗ Ｐｒｅｓｓｕｒｅ Ｃｈｅ
ｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法で
ゲート酸化膜１４の上部表面にポリシリコン層１６を形
成し、ポリシリコン層１６は２０００〜３０００Åの厚
さを有する。また、ポリシリコン層１６は、インシチュ
ー（Ｉｎ−Ｓｉｔｕ）法でリン（Ｐ）がドーピングされ
る。
に熱酸化法でゲート酸化膜１４を形成し、ゲート酸化膜
１４は６０〜１２０Åの厚さを有する。図５（Ｃ）にお
いて、ＬＰＣＶＤ（Ｌｏｗ Ｐｒｅｓｓｕｒｅ Ｃｈｅ
ｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法で
ゲート酸化膜１４の上部表面にポリシリコン層１６を形
成し、ポリシリコン層１６は２０００〜３０００Åの厚
さを有する。また、ポリシリコン層１６は、インシチュ
ー（Ｉｎ−Ｓｉｔｕ）法でリン（Ｐ）がドーピングされ
る。
【０００４】図６（Ｄ）において、フォトリソグラフィ
ーと異方性乾式エッチング（Ａｎｉｓｏｔｒｏｐｉｃ
Ｄｒｙ Ｅｔｃｈ）でポリシリコン層１６をパターニン
グする。サブミクロン単位の精度でパターニングするた
めに、水銀ランプを用いるＩ−ラインのステッパー露光
技術を用いるのが好ましい。ポリシリコン層１６が除去
される領域でゲート酸化膜１４の上部が除去されるが、
ゲート酸化膜１４の下部を残留して前記異方性乾式エッ
チング工程時に基板１２がエッチングされないようにす
る。パターニングされたポリシリコン層１６は２０００
〜１００００Åの幅を有する。
ーと異方性乾式エッチング（Ａｎｉｓｏｔｒｏｐｉｃ
Ｄｒｙ Ｅｔｃｈ）でポリシリコン層１６をパターニン
グする。サブミクロン単位の精度でパターニングするた
めに、水銀ランプを用いるＩ−ラインのステッパー露光
技術を用いるのが好ましい。ポリシリコン層１６が除去
される領域でゲート酸化膜１４の上部が除去されるが、
ゲート酸化膜１４の下部を残留して前記異方性乾式エッ
チング工程時に基板１２がエッチングされないようにす
る。パターニングされたポリシリコン層１６は２０００
〜１００００Åの幅を有する。
【０００５】図６（Ｅ）において、ＬＤＤ領域２０Ａと
２０Ｂは、ポリシリコン層１６をイオン注入マスクとし
て用いて基板１２内にイオン注入することによって形成
される。これにより、上部にポリシリコン層１６を有し
ていないゲート酸化膜１４によって覆われたアクティブ
領域だけがイオン注入される。基板１２に向けたイオン
ビームは、１０13ｉｏｎｓ／ｃｍ2の濃度及び２０〜８
０ＫｅＶのエネルギーを有するリンイオン（Ｐ）を含
む。その結果、ＬＤＤ領域２０Ａと２０Ｂは、１０17ｉ
ｏｎｓ／ｃｍ3程度のドーパント濃度を有するＮ形にド
ーピングされ、１００〜３００Åの接合深さを有する。
ＬＤＤ領域２０Ａと２０Ｂは、ポリシリコン層１６に自
己整合し、ポリシリコン層１６の幅は、チャネル長を規
定することに重要な役割を担い、ポリシリコン層１６と
ＬＤＤ領域２０Ａ、２０ＢはそれぞれＭＯＳＦＥＴのゲ
ートとソース、ドレーンの形成に用いられる。
２０Ｂは、ポリシリコン層１６をイオン注入マスクとし
て用いて基板１２内にイオン注入することによって形成
される。これにより、上部にポリシリコン層１６を有し
ていないゲート酸化膜１４によって覆われたアクティブ
領域だけがイオン注入される。基板１２に向けたイオン
ビームは、１０13ｉｏｎｓ／ｃｍ2の濃度及び２０〜８
０ＫｅＶのエネルギーを有するリンイオン（Ｐ）を含
む。その結果、ＬＤＤ領域２０Ａと２０Ｂは、１０17ｉ
ｏｎｓ／ｃｍ3程度のドーパント濃度を有するＮ形にド
ーピングされ、１００〜３００Åの接合深さを有する。
ＬＤＤ領域２０Ａと２０Ｂは、ポリシリコン層１６に自
己整合し、ポリシリコン層１６の幅は、チャネル長を規
定することに重要な役割を担い、ポリシリコン層１６と
ＬＤＤ領域２０Ａ、２０ＢはそれぞれＭＯＳＦＥＴのゲ
ートとソース、ドレーンの形成に用いられる。
【０００６】イオン注入されたドーパントのランダムな
散乱（Ｒａｎｄｏｍ Ｓｃａｔｔｅｒｉｎｇ）によっ
て、ポリシリコン層１６下にＬＤＤ領域２０Ａと２０Ｂ
の小さい領域が形成される。このＬＤＤ領域の側方向の
広がり（Ｌａｔｅｒａｌ Ｓｔｒａｇｇｌｅ）は重畳距
離Ｄ１で表され、ポリシリコン層１６の左端部とＬＤＤ
領域２０Ａの右端部との間の側方向距離及びポリシリコ
ン層１６の右端部とＬＤＤ領域２０Ｂの左端部との間の
側方向距離を示す。また、前記側方向の広がりは、ＬＤ
Ｄ領域２０Ａ、２０Ｂの接合深さの約６０％である。Ｌ
ＤＤ領域２０Ａと２０Ｂは、１００〜３００Åの接合深
さを有するので、前記側方向の広がり（距離Ｄ１）は約
６０〜１８０Åである。
散乱（Ｒａｎｄｏｍ Ｓｃａｔｔｅｒｉｎｇ）によっ
て、ポリシリコン層１６下にＬＤＤ領域２０Ａと２０Ｂ
の小さい領域が形成される。このＬＤＤ領域の側方向の
広がり（Ｌａｔｅｒａｌ Ｓｔｒａｇｇｌｅ）は重畳距
離Ｄ１で表され、ポリシリコン層１６の左端部とＬＤＤ
領域２０Ａの右端部との間の側方向距離及びポリシリコ
ン層１６の右端部とＬＤＤ領域２０Ｂの左端部との間の
側方向距離を示す。また、前記側方向の広がりは、ＬＤ
Ｄ領域２０Ａ、２０Ｂの接合深さの約６０％である。Ｌ
ＤＤ領域２０Ａと２０Ｂは、１００〜３００Åの接合深
さを有するので、前記側方向の広がり（距離Ｄ１）は約
６０〜１８０Åである。
【０００７】図７（Ｆ）において、基板１２上方にある
ゲート酸化膜１４とポリシリコン層１６の表面に、酸化
膜２２を形成する。酸化膜２２を３００〜４００℃の温
度でＣＶＤ法により形成し、この結果、酸化膜２２は、
６０００〜１２０００Åの厚さを有する。図７（Ｇ）に
おいて、ＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃ
ｈ）で酸化膜２２をエッチングして、ポリシリコン層１
６の両側面及びＬＤＤ領域２０Ａと２０Ｂの一部を覆う
領域にそれぞれサイドウォールスペーサー２２Ａ、２２
Ｂを形成する。この際、ポリシリコン層１６とサイドウ
ォールスペーサー２２Ａ、２２Ｂの外側の酸化膜１４、
２２と同様に、前記ＲＩＥでポリシリコン層１６上部の
酸化膜２２を除去する。
ゲート酸化膜１４とポリシリコン層１６の表面に、酸化
膜２２を形成する。酸化膜２２を３００〜４００℃の温
度でＣＶＤ法により形成し、この結果、酸化膜２２は、
６０００〜１２０００Åの厚さを有する。図７（Ｇ）に
おいて、ＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃ
ｈ）で酸化膜２２をエッチングして、ポリシリコン層１
６の両側面及びＬＤＤ領域２０Ａと２０Ｂの一部を覆う
領域にそれぞれサイドウォールスペーサー２２Ａ、２２
Ｂを形成する。この際、ポリシリコン層１６とサイドウ
ォールスペーサー２２Ａ、２２Ｂの外側の酸化膜１４、
２２と同様に、前記ＲＩＥでポリシリコン層１６上部の
酸化膜２２を除去する。
【０００８】図８（Ｈ）において、熱酸化工程により酸
化膜２４を形成し、熱酸化工程中にスペーサー酸化膜を
稠密化（Ｄｅｎｓｉｆｙ）する。熱酸化工程は８５０〜
９５０℃の温度で進行し、熱酸化工程時間は４０〜６０
分程度である。酸化膜２４の厚さは６０〜１５０Åであ
る。さらに、相対的に長時間の高温に晒されるため、領
域２０Ａと２０Ｂは熱により拡散して数百Å程度側方向
に広がる。この結果、重畳距離Ｄ１は、重畳距離Ｄ２に
増加する。重畳距離Ｄ２は、ポリシリコン層１６の左端
部と拡散されたＬＤＤ領域２０Ａの右端部との間の側方
向距離及びポリシリコン１６層の右端部と拡散されたＬ
ＤＤ領域２０Ｂの左端部との間の側方向距離を示す。酸
化膜２４は主に基板１２及びポリシリコン層１６上に形
成される一方、無視出来る程度の酸化膜２４がサイドウ
ォールスペーサー２２Ａ、２２Ｂの表面に形成される。
尚、サイドウォールスペーサー２２Ａ、２２Ｂ上の酸化
膜は図示していない。
化膜２４を形成し、熱酸化工程中にスペーサー酸化膜を
稠密化（Ｄｅｎｓｉｆｙ）する。熱酸化工程は８５０〜
９５０℃の温度で進行し、熱酸化工程時間は４０〜６０
分程度である。酸化膜２４の厚さは６０〜１５０Åであ
る。さらに、相対的に長時間の高温に晒されるため、領
域２０Ａと２０Ｂは熱により拡散して数百Å程度側方向
に広がる。この結果、重畳距離Ｄ１は、重畳距離Ｄ２に
増加する。重畳距離Ｄ２は、ポリシリコン層１６の左端
部と拡散されたＬＤＤ領域２０Ａの右端部との間の側方
向距離及びポリシリコン１６層の右端部と拡散されたＬ
ＤＤ領域２０Ｂの左端部との間の側方向距離を示す。酸
化膜２４は主に基板１２及びポリシリコン層１６上に形
成される一方、無視出来る程度の酸化膜２４がサイドウ
ォールスペーサー２２Ａ、２２Ｂの表面に形成される。
尚、サイドウォールスペーサー２２Ａ、２２Ｂ上の酸化
膜は図示していない。
【０００９】図８（Ｉ）において、ポリシリコン層１６
及びサイドウォールスペーサー２２Ａ、２２Ｂをイオン
注入マスクとして用いて基板１２内に、イオン注入して
高濃度でドーピングされた領域２６Ａ及び２６Ｂを形成
する。この場合、ポリシリコン層１６及びサイドウォー
ルスペーサー２２Ａ、２２Ｂ外側の酸化膜２４でおおわ
れたアクティブ領域のみにイオン注入し、１０15ｉｏｎ
ｓ／ｃｍ2の濃度及び２０〜８０ＫｅＶのエネルギーを
有する砒素（Ａｓ）イオンを含むイオンビームが基板１
２に加わる。その結果、領域２６Ａと２６Ｂは、１０20
〜１０21ｉｏｎｓ／ｃｍ3程度のＮ形（Ｎ+）にドーピン
グされ、領域２６Ａと２６Ｂは、１５００〜２５００Å
の接合深さを有する。このイオン注入後、領域２６Ａと
２６Ｂを活性化するためにアニーリング工程を行う。即
ち、１０００℃、１０秒のＲＴＡ（Ｒａｐｉｄ Ｔｈｅ
ｒｍａｌ Ａｎｎｅａｌ）工程で、イオン注入された高
濃度のドーパントが活性化し、領域２０Ａ、２０Ｂ、２
６Ａ及び２６Ｂ内のイオン注入されたドーパントを基板
内に更に拡散する。拡散は基板１２の側方向と垂直方向
の両方に発生するが、ＲＴＡの短い工程時間により、１
０〜５０Å程度の微細拡散が発生する。前記の方法で領
域２６Ａは領域２０Ａと、領域２６Ｂは領域２０Ｂとそ
れぞれ融合し、その結果、領域２０Ａと２６Ａはソース
を形成し、領域２０Ｂ、２６Ｂはドレーンを形成する。
及びサイドウォールスペーサー２２Ａ、２２Ｂをイオン
注入マスクとして用いて基板１２内に、イオン注入して
高濃度でドーピングされた領域２６Ａ及び２６Ｂを形成
する。この場合、ポリシリコン層１６及びサイドウォー
ルスペーサー２２Ａ、２２Ｂ外側の酸化膜２４でおおわ
れたアクティブ領域のみにイオン注入し、１０15ｉｏｎ
ｓ／ｃｍ2の濃度及び２０〜８０ＫｅＶのエネルギーを
有する砒素（Ａｓ）イオンを含むイオンビームが基板１
２に加わる。その結果、領域２６Ａと２６Ｂは、１０20
〜１０21ｉｏｎｓ／ｃｍ3程度のＮ形（Ｎ+）にドーピン
グされ、領域２６Ａと２６Ｂは、１５００〜２５００Å
の接合深さを有する。このイオン注入後、領域２６Ａと
２６Ｂを活性化するためにアニーリング工程を行う。即
ち、１０００℃、１０秒のＲＴＡ（Ｒａｐｉｄ Ｔｈｅ
ｒｍａｌ Ａｎｎｅａｌ）工程で、イオン注入された高
濃度のドーパントが活性化し、領域２０Ａ、２０Ｂ、２
６Ａ及び２６Ｂ内のイオン注入されたドーパントを基板
内に更に拡散する。拡散は基板１２の側方向と垂直方向
の両方に発生するが、ＲＴＡの短い工程時間により、１
０〜５０Å程度の微細拡散が発生する。前記の方法で領
域２６Ａは領域２０Ａと、領域２６Ｂは領域２０Ｂとそ
れぞれ融合し、その結果、領域２０Ａと２６Ａはソース
を形成し、領域２０Ｂ、２６Ｂはドレーンを形成する。
【００１０】
【発明が解決しようとする課題】しかしながら、上述し
たイオン注入を用いる従来のＬＤＤＭＯＳトランジスタ
の製造方法は、低濃度の領域を形成した後、ソース及び
ドレーンを形成するための高温の熱酸化工程によって低
濃度領域（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｒｅｇｉｏ
ｎ）がゲート下で側方向に広がり、その結果、ゲート電
極に面しているゲート酸化膜とＬＤＤ領域との間の重畳
領域が増加する。したがって、素子動作中に前記重畳領
域がキャパシタンスを増加させて、切換速度（Ｓｗｉｔ
ｃｈｉｎｇＳｐｅｅｄ）を減少させる等の問題点があっ
た。
たイオン注入を用いる従来のＬＤＤＭＯＳトランジスタ
の製造方法は、低濃度の領域を形成した後、ソース及び
ドレーンを形成するための高温の熱酸化工程によって低
濃度領域（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｒｅｇｉｏ
ｎ）がゲート下で側方向に広がり、その結果、ゲート電
極に面しているゲート酸化膜とＬＤＤ領域との間の重畳
領域が増加する。したがって、素子動作中に前記重畳領
域がキャパシタンスを増加させて、切換速度（Ｓｗｉｔ
ｃｈｉｎｇＳｐｅｅｄ）を減少させる等の問題点があっ
た。
【００１１】本発明は上記の事情に鑑みてなされたもの
で、素子の切換速度を減少させないＬＤＤＭＯＳトラン
ジスタとその製造方法を提供することを目的とする。
で、素子の切換速度を減少させないＬＤＤＭＯＳトラン
ジスタとその製造方法を提供することを目的とする。
【００１２】
【課題を解決するための手段】このため、請求項１に記
載の発明のＭＯＳトランジスタでは、第１導電形の半導
体基板と、該基板上に形成した第１絶縁層と、前記基板
と前記第１絶縁層のゲート形成領域に形成したトレンチ
と、前記トレンチ領域を除いた前記基板表面下に第２導
電形の上部が高濃度領域で下部が低濃度領域として形成
されたソース及びドレーンと、前記トレンチの両側壁部
に形成された第２絶縁層のスペーサーと、該スぺーサー
で挟まれた前記トレンチ底部に形成されたゲート酸化膜
と、該ゲート酸化膜上のトレンチ内部に形成されたゲー
トとを備えて構成した。
載の発明のＭＯＳトランジスタでは、第１導電形の半導
体基板と、該基板上に形成した第１絶縁層と、前記基板
と前記第１絶縁層のゲート形成領域に形成したトレンチ
と、前記トレンチ領域を除いた前記基板表面下に第２導
電形の上部が高濃度領域で下部が低濃度領域として形成
されたソース及びドレーンと、前記トレンチの両側壁部
に形成された第２絶縁層のスペーサーと、該スぺーサー
で挟まれた前記トレンチ底部に形成されたゲート酸化膜
と、該ゲート酸化膜上のトレンチ内部に形成されたゲー
トとを備えて構成した。
【００１３】かかる構成では、ゲートが、ソース、ドレ
ーン領域の低濃度領域とゲート酸化膜を挟んで重畳しな
い。また、請求項２に記載の発明のＭＯＳトランジスタ
では、前記トレンチの底部が前記低濃度領域の底部より
更に深い領域に形成した。また、請求項３に記載の発明
の製造方法では、第１導電形の半導体基板内にイオン注
入して第２導電形の低濃度領域を形成する工程と、前記
基板内にイオン注入して第２導電形の高濃度領域を形成
する工程と、前記基板上に第１絶縁層を形成し、当該第
１絶縁層にゲート形成領域をパターニングし、該ゲート
形成領域をエッチングして前記低濃度領域及び前記高濃
度領域を露出させるトレンチを形成する工程と、前記ト
レンチの両側壁部に第２絶縁層のスペーサーを形成する
工程と、前記スペーサーで挟まれた前記トレンチの底部
にゲート酸化膜を形成する工程と、前記トレンチの内部
にゲートを形成する工程とを備えた。
ーン領域の低濃度領域とゲート酸化膜を挟んで重畳しな
い。また、請求項２に記載の発明のＭＯＳトランジスタ
では、前記トレンチの底部が前記低濃度領域の底部より
更に深い領域に形成した。また、請求項３に記載の発明
の製造方法では、第１導電形の半導体基板内にイオン注
入して第２導電形の低濃度領域を形成する工程と、前記
基板内にイオン注入して第２導電形の高濃度領域を形成
する工程と、前記基板上に第１絶縁層を形成し、当該第
１絶縁層にゲート形成領域をパターニングし、該ゲート
形成領域をエッチングして前記低濃度領域及び前記高濃
度領域を露出させるトレンチを形成する工程と、前記ト
レンチの両側壁部に第２絶縁層のスペーサーを形成する
工程と、前記スペーサーで挟まれた前記トレンチの底部
にゲート酸化膜を形成する工程と、前記トレンチの内部
にゲートを形成する工程とを備えた。
【００１４】また、請求項４に記載の発明の製造方法で
は、前記高濃度領域を前記基板の表面と前記低濃度領域
との間に形成した。また、請求項５に記載の発明の製造
方法では、前記高濃度領域及び前記低濃度領域でソース
及びドレーンを形成した。
は、前記高濃度領域を前記基板の表面と前記低濃度領域
との間に形成した。また、請求項５に記載の発明の製造
方法では、前記高濃度領域及び前記低濃度領域でソース
及びドレーンを形成した。
【００１５】
【発明の実施の形態】以下、本発明の実施の形態を図面
を用いて説明する。図１〜図３は、本発明の実施形態に
おけるＮＭＯＳトランジスタの製造工程を説明する断面
図である。図１（Ａ）において、＜１００＞方向を有
し、１０16ｉｏｎｓ／ｃｍ3程度のＰ形ドーパントの濃
度を有する第１導電形であるＰ形半導体基板１１２のア
クティブ領域内に、第２導電形であるＮ形の低濃度領域
（以下Ｎ-領域という）１２０及び第２導電形であるＮ
形の高濃度領域（以下Ｎ+領域という）１２６を形成す
る。ここで、Ｎ-領域１２０は、リン（Ｐ）イオン注入
で形成され、Ｎ+領域１２６は、砒素（Ａｓ）イオン注
入で形成される。そして、Ｎ+領域１２６は、基板１１
２の表面上にＮ-領域１２０よりも上部となるようにＮ-
領域１２０の接合深さが、Ｎ+領域１２６のそれよりも
深く形成される。
を用いて説明する。図１〜図３は、本発明の実施形態に
おけるＮＭＯＳトランジスタの製造工程を説明する断面
図である。図１（Ａ）において、＜１００＞方向を有
し、１０16ｉｏｎｓ／ｃｍ3程度のＰ形ドーパントの濃
度を有する第１導電形であるＰ形半導体基板１１２のア
クティブ領域内に、第２導電形であるＮ形の低濃度領域
（以下Ｎ-領域という）１２０及び第２導電形であるＮ
形の高濃度領域（以下Ｎ+領域という）１２６を形成す
る。ここで、Ｎ-領域１２０は、リン（Ｐ）イオン注入
で形成され、Ｎ+領域１２６は、砒素（Ａｓ）イオン注
入で形成される。そして、Ｎ+領域１２６は、基板１１
２の表面上にＮ-領域１２０よりも上部となるようにＮ-
領域１２０の接合深さが、Ｎ+領域１２６のそれよりも
深く形成される。
【００１６】図１（Ｂ）において、絶縁膜１３０を基板
１１２全体の表面に形成してからフォトリソグラフィー
でゲート形成領域をパターニングする。前記ゲート形成
領域は、シリコン酸化膜（ＳｉＯ2）またはシリコン窒
化膜（Ｓｉ3Ｎ4）からなる絶縁膜１３０のうち、第１絶
縁層である絶縁膜１３０Ａ、１３０Ｂを除いた領域を除
去することによって、Ｎ+領域１２６が露出した領域で
ある。
１１２全体の表面に形成してからフォトリソグラフィー
でゲート形成領域をパターニングする。前記ゲート形成
領域は、シリコン酸化膜（ＳｉＯ2）またはシリコン窒
化膜（Ｓｉ3Ｎ4）からなる絶縁膜１３０のうち、第１絶
縁層である絶縁膜１３０Ａ、１３０Ｂを除いた領域を除
去することによって、Ｎ+領域１２６が露出した領域で
ある。
【００１７】図２（Ｃ）において、等方性エッチングで
基板１１２をエッチングして絶縁膜１３０Ａ、１３０Ｂ
と基板１１２のゲート形成領域にトレンチ１４１を形成
する。前記トレンチ１４１の深さは２０００Å〜７００
０Åであり、Ｎ-領域１２０Ａ、１２０Ｂの接合深さよ
り大きい値を有し、トレンチ１４１の底部はＰ形ドーパ
ントの濃度が１０16ｉｏｎｓ／ｃｍ3の基板１１２に対
面している。
基板１１２をエッチングして絶縁膜１３０Ａ、１３０Ｂ
と基板１１２のゲート形成領域にトレンチ１４１を形成
する。前記トレンチ１４１の深さは２０００Å〜７００
０Åであり、Ｎ-領域１２０Ａ、１２０Ｂの接合深さよ
り大きい値を有し、トレンチ１４１の底部はＰ形ドーパ
ントの濃度が１０16ｉｏｎｓ／ｃｍ3の基板１１２に対
面している。
【００１８】図２（Ｄ）において、ＣＶＤ法でトレンチ
１４１の表面及び絶縁膜１３０Ａ、１３０Ｂ上にシリコ
ン酸化膜（ＳｉＯ2）またはシリコン窒化膜（Ｓｉ
3Ｎ4）からなる絶縁層、好ましくはシリコン窒化膜（Ｓ
ｉ3Ｎ4）の絶縁層を形成する。絶縁層をＲＩＥでエッチ
バックして、トレンチ１４１及び第１絶縁層である絶縁
膜１３０Ａ、１３０Ｂの両側壁部に第２絶縁層であるサ
イドウォールスペーサー１４５を形成する。次いで、シ
リコン酸化膜（ＳｉＯ2）からなるゲート酸化膜１４４
をトレンチ１４１の底部に熱酸化法またはＣＶＤ法で形
成する。そしてソース及びドレーン間のパンチスルー現
象を抑制し、また、しきい値電圧を調節するために、そ
れぞれトレンチ１４１下部の基板１１２内にイオン注入
を行う。
１４１の表面及び絶縁膜１３０Ａ、１３０Ｂ上にシリコ
ン酸化膜（ＳｉＯ2）またはシリコン窒化膜（Ｓｉ
3Ｎ4）からなる絶縁層、好ましくはシリコン窒化膜（Ｓ
ｉ3Ｎ4）の絶縁層を形成する。絶縁層をＲＩＥでエッチ
バックして、トレンチ１４１及び第１絶縁層である絶縁
膜１３０Ａ、１３０Ｂの両側壁部に第２絶縁層であるサ
イドウォールスペーサー１４５を形成する。次いで、シ
リコン酸化膜（ＳｉＯ2）からなるゲート酸化膜１４４
をトレンチ１４１の底部に熱酸化法またはＣＶＤ法で形
成する。そしてソース及びドレーン間のパンチスルー現
象を抑制し、また、しきい値電圧を調節するために、そ
れぞれトレンチ１４１下部の基板１１２内にイオン注入
を行う。
【００１９】上記工程で、サイドウォールスペーサー１
４５の底部がトレンチ１４１のエッジ（ｅｄｇｅ）部分
に位置するようにする。尚、図示しないが、ＣＶＤ法で
形成されたゲート酸化膜１４４は、サイドウォールスペ
ーサー１４５及び絶縁膜１３０Ａ、１３０Ｂ上にも形成
される。図３（Ｅ）において、トレンチ１４１を充填す
るために、ポリシリコンまたはタングステン、チタン、
タンタル等の遷移金属またはタングステン、チタン、コ
バルト、モリブテン、タンタル等のケイ化物（Ｓｉｌｉ
ｃｉｄｅ）からなる導電層１４８を、ゲート酸化膜１４
４、サイドウォールスペーサー１４５及び絶縁膜１３０
Ａ、１３０Ｂ上に形成する。
４５の底部がトレンチ１４１のエッジ（ｅｄｇｅ）部分
に位置するようにする。尚、図示しないが、ＣＶＤ法で
形成されたゲート酸化膜１４４は、サイドウォールスペ
ーサー１４５及び絶縁膜１３０Ａ、１３０Ｂ上にも形成
される。図３（Ｅ）において、トレンチ１４１を充填す
るために、ポリシリコンまたはタングステン、チタン、
タンタル等の遷移金属またはタングステン、チタン、コ
バルト、モリブテン、タンタル等のケイ化物（Ｓｉｌｉ
ｃｉｄｅ）からなる導電層１４８を、ゲート酸化膜１４
４、サイドウォールスペーサー１４５及び絶縁膜１３０
Ａ、１３０Ｂ上に形成する。
【００２０】図３（Ｆ）において、導電層１４８の上部
をＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ
Ｐｏｌｉｓｈｉｎｇ）法で除去して絶縁膜１３０Ａ、１
３０Ｂを露出させる。トレンチ１４１内の導電層１４８
の残留部分がゲート層１４８ａを形成する。以降、熱処
理工程でＮ-領域１２０Ａ、１２０Ｂのドーパントを活
性化して、基板１１２の垂直方向及び側方向にある程度
の拡散をもたらすが、ゲート酸化膜１４４より下へは拡
散しない。このような方法で領域１２６Ａ、１２６Ｂは
それぞれ領域１２０Ａ、１２０Ｂと融合し、その結果、
領域１２０Ａと１２６Ａはソースを形成し、領域１２０
Ｂ、１２６Ｂはドレーンを形成する。
をＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ
Ｐｏｌｉｓｈｉｎｇ）法で除去して絶縁膜１３０Ａ、１
３０Ｂを露出させる。トレンチ１４１内の導電層１４８
の残留部分がゲート層１４８ａを形成する。以降、熱処
理工程でＮ-領域１２０Ａ、１２０Ｂのドーパントを活
性化して、基板１１２の垂直方向及び側方向にある程度
の拡散をもたらすが、ゲート酸化膜１４４より下へは拡
散しない。このような方法で領域１２６Ａ、１２６Ｂは
それぞれ領域１２０Ａ、１２０Ｂと融合し、その結果、
領域１２０Ａと１２６Ａはソースを形成し、領域１２０
Ｂ、１２６Ｂはドレーンを形成する。
【００２１】上述の通り、本実施形態によるＭＯＳトラ
ンジスタは、ソース、ドレーンのＮ -領域１２０Ａ、１
２０Ｂとゲートが、ゲート酸化膜１４４を挟んでゲート
と重畳しないので、切換速度を減少させるキャパシタン
スの生成を防止でき、有効ゲート長を最大化すること
で、トランジスタ動作時にゲート電圧による垂直電界及
びドレーン電圧による水平電界によって発生するホット
キャリアを制御することができると共に、素子特性の劣
化及び素子寿命の低下を防止できる。
ンジスタは、ソース、ドレーンのＮ -領域１２０Ａ、１
２０Ｂとゲートが、ゲート酸化膜１４４を挟んでゲート
と重畳しないので、切換速度を減少させるキャパシタン
スの生成を防止でき、有効ゲート長を最大化すること
で、トランジスタ動作時にゲート電圧による垂直電界及
びドレーン電圧による水平電界によって発生するホット
キャリアを制御することができると共に、素子特性の劣
化及び素子寿命の低下を防止できる。
【００２２】尚、本実施形態では、ＮチャネルのＭＯＳ
トランジスタについて示したが、ＰチャネルのＭＯＳト
ランジスタであってもよい。
トランジスタについて示したが、ＰチャネルのＭＯＳト
ランジスタであってもよい。
【００２３】
【発明の効果】以上説明したように本発明によれば、ソ
ース、ドレーンの低濃度領域とゲートがゲート酸化膜を
挟んで重畳しないので、切換速度を減少させるキャパシ
タンスの生成を防止でき、有効ゲート長を最大化するこ
とでトランジスタ動作時にゲート電圧による垂直電界及
びドレーン電圧による水平電界によって発生するホット
キャリアを制御することができると共に、素子特性の劣
化及び素子寿命の低下を防止できる。
ース、ドレーンの低濃度領域とゲートがゲート酸化膜を
挟んで重畳しないので、切換速度を減少させるキャパシ
タンスの生成を防止でき、有効ゲート長を最大化するこ
とでトランジスタ動作時にゲート電圧による垂直電界及
びドレーン電圧による水平電界によって発生するホット
キャリアを制御することができると共に、素子特性の劣
化及び素子寿命の低下を防止できる。
【図１】 本発明によるＮＭＯＳトランジスタの製造工
程の一実施形態を説明する断面図
程の一実施形態を説明する断面図
【図２】 図１に続く製造工程を説明する断面図
【図３】 図２に続く製造工程を説明する断面図
【図４】 従来技術によるＮＭＯＳトランジスタの製造
工程を説明する断面図
工程を説明する断面図
【図５】 図４に続く製造工程を説明する断面図
【図６】 図５に続く製造工程を説明する断面図
【図７】 図６に続く製造工程を説明する断面図
【図８】 図７に続く製造工程を説明する断面図
１１２ 基板 １２０Ａ、１２０Ｂ Ｎ-領域 １２６Ａ、１２６Ｂ Ｎ+領域 １４１ トレンチ １４４ ゲート酸化膜 １４５ サイドウォールスぺーサー １４８ａ ゲート層
Claims (5)
- 【請求項１】第１導電形の半導体基板と、 該基板上に形成した第１絶縁層と、 前記基板と前記第１絶縁層のゲート形成領域に形成した
トレンチと、 前記トレンチ領域を除いた前記基板表面下に第２導電形
の上部が高濃度領域で下部が低濃度領域として形成され
たソース及びドレーンと、 前記トレンチの両側壁部に形成された第２絶縁層のスペ
ーサーと、 該スぺーサーで挟まれた前記トレンチ底部に形成された
ゲート酸化膜と、 該ゲート酸化膜上のトレンチ内部に形成されたゲートと
を備えて構成されたことを特徴とするＭＯＳトランジス
タ。 - 【請求項２】前記トレンチの底部が前記低濃度領域の底
部より更に深い領域に形成されたことを特徴とする請求
項１に記載のＭＯＳトランジスタ。 - 【請求項３】第１導電形の半導体基板内にイオン注入し
て第２導電形の低濃度領域を形成する工程と、 前記基板内にイオン注入して第２導電形の高濃度領域を
形成する工程と、 前記基板上に第１絶縁層を形成し、当該第１絶縁層上に
ゲート形成領域をパターニングし、該ゲート形成領域を
エッチングして前記低濃度領域及び前記高濃度領域を露
出させるトレンチを形成する工程と、 前記トレンチの両側壁部に第２絶縁層のスペーサーを形
成する工程と、 前記スペーサーで挟まれた前記トレンチの底部にゲート
酸化膜を形成する工程と、 前記トレンチの内部にゲートを形成する工程とを備える
ＭＯＳトランジスタの製造方法。 - 【請求項４】前記高濃度領域を前記基板の表面と前記低
濃度領域との間に形成する請求項３に記載のＭＯＳトラ
ンジスタの製造方法。 - 【請求項５】前記高濃度領域及び前記低濃度領域でソー
ス及びドレーンを形成する請求項３または４に記載のＭ
ＯＳトランジスタの製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR35434/1999 | 1999-08-25 | ||
| KR1019990035434A KR100306910B1 (ko) | 1999-08-25 | 1999-08-25 | 모스 트랜지스터 제조방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001085676A true JP2001085676A (ja) | 2001-03-30 |
Family
ID=19608630
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000252166A Pending JP2001085676A (ja) | 1999-08-25 | 2000-08-23 | Ｍｏｓトランジスタ及びその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JP2001085676A (ja) |
| KR (1) | KR100306910B1 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100567076B1 (ko) * | 2004-12-29 | 2006-04-04 | 주식회사 하이닉스반도체 | 트랜지스터 제조방법 |
| KR101250649B1 (ko) | 2011-12-26 | 2013-04-03 | 삼성전기주식회사 | 반도체 소자 및 이의 제조 방법 |
| CN108376647B (zh) * | 2018-04-19 | 2021-04-30 | 济南安海半导体有限公司 | 屏蔽栅场效应晶体管及其制造方法 |
-
1999
- 1999-08-25 KR KR1019990035434A patent/KR100306910B1/ko not_active IP Right Cessation
-
2000
- 2000-08-23 JP JP2000252166A patent/JP2001085676A/ja active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| KR20010019154A (ko) | 2001-03-15 |
| KR100306910B1 (ko) | 2001-11-01 |
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