JP3525464B2 - Semiconductor device and method of manufacturing semiconductor device - Google Patents

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【産業上の利用分野】本発明は、半導体装置及びその製
造方法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device and its manufacturing method.

【０００２】[0002]

【従来の技術】従来、シリコン基板上のＭＯＳ型トラン
ジスタは、例えば、ｎ−ｃｈトランジスタの場合、ｐ型
基板上へのゲート電極の成形、ゲート電極をマスクとし
てｎ型の不純物をイオン注入で導入することによるソー
ス・ドレイン領域の形成から構成されていた。図７を用
いてｎ−ｃｈトランジスタの形成方法を説明する。2. Description of the Related Art Conventionally, in a MOS transistor on a silicon substrate, for example, in the case of an n-ch transistor, a gate electrode is formed on a p-type substrate, and an n-type impurity is introduced by ion implantation using the gate electrode as a mask. By forming the source / drain regions. A method of forming an n-ch transistor will be described with reference to FIG.

【０００３】図７(a)では、ｐ型シリコン基板１に素子
分離膜３を形成後、ゲート電極２を形成する。図７(b)
では、前記ｐ型基板１にゲート電極２をマスクとして、
ソース・ドレイン形成用ｎ型不純物を例えばＡｓを30Ke
V、5E15atoms/cm²の条件でイオン注入４により導入し、
ｎ型不純物層５を形成する。図７(c)では、ソース・ド
レイン形成不純物の活性化のために、例えば900℃、100
分で熱処理７を行う。この時、熱処理７を施している間
にソース・ドレイン形成不純物は拡散８をし、ソース・
ドレイン領域６は広がり、基板との接合深さ（Ｘｊ）は
注入直後の約0.05um〜約0.3umまで深くなる。又、ｐ−
ｃｈトランジスタでは、ｎ型基板上にｐ型のソース・ド
レイン形成不純物をもって構成される。p-chトランジス
タでは、熱処理の後には、Ｘｊは約0.5umになる。In FIG. 7A, a gate electrode 2 is formed after an element isolation film 3 is formed on a p-type silicon substrate 1. Figure 7 (b)
Then, using the gate electrode 2 as a mask on the p-type substrate 1,
The source / drain forming n-type impurity is, for example, As of 30 Ke.
Introduced by ion implantation 4 under the conditions of V, 5E15 atoms / cm ² ,
The n-type impurity layer 5 is formed. In FIG. 7C, for activation of the source / drain forming impurities, for example, 900 ° C., 100 ° C.
Heat treatment 7 is performed in minutes. At this time, the source / drain forming impurities diffuse 8 during the heat treatment 7
The drain region 6 expands, and the junction depth (Xj) with the substrate becomes deep from about 0.05 μm to about 0.3 μm immediately after the implantation. Also, p-
The ch transistor is composed of p-type source / drain forming impurities on an n-type substrate. In the p-ch transistor, Xj becomes about 0.5 μm after the heat treatment.

【０００４】ところで、素子の微細化が進められるに伴
い、いわゆる短チャネル効果といった問題が生じてき
た。短チャンネル効果では、ソースとドレインそれぞれ
の近傍に形成される空乏層が近づきつながってしまうこ
とが原因の１つである。By the way, with the progress of miniaturization of devices, a problem such as so-called short channel effect has occurred. One of the causes of the short channel effect is that the depletion layers formed near the source and the drain approach each other and are connected.

【０００５】近年、この短チャネル効果を抑制し、微細
なトランジスタを形成する方法として、ソース・ドレイ
ン形成不純物を、低エネルギーのイオン注入により基板
表面に浅く導入する方法、または、ソース・ドレイン形
成不純物活性化のための熱処理を短時間にすることによ
り、ソース・ドレイン形成不純物の熱処理中の拡散を抑
制し、ソース・ドレイン領域を基板表面に極浅く形成す
る方法がとられている。In recent years, as a method for suppressing the short channel effect and forming a fine transistor, a source / drain forming impurity is shallowly introduced into the substrate surface by low energy ion implantation, or a source / drain forming impurity is formed. By adopting a short heat treatment for activation, diffusion of the source / drain forming impurities during the heat treatment is suppressed, and the source / drain regions are formed extremely shallow on the substrate surface.

【０００６】図８(a),(b)を用いて低エネルギーイオン
注入による方法を、又、図８(c),(d)を用いて、この低
温、短時間の熱処理による形成方法を説明する。A method by low energy ion implantation will be described with reference to FIGS. 8 (a) and 8 (b), and a forming method by heat treatment at a low temperature for a short time will be described with reference to FIGS. 8 (c) and 8 (d). To do.

【０００７】図８(a)では、ｐ型シリコン基板１に素子
分離膜３を形成後、ゲート電極２を形成する。前記ｐ型
基板１にゲート電極２をマスクとして、低エネルギーｎ
型不純物注入９を例えばAsを5KeV、5E15atoms/cm2とい
った条件で行われ、ｎ型極浅不純物層１０が形成され、
そのＸｊは約0.01umとなる。図８(b)では、上記基板１
に熱処理を施した後にＸｊが0.2umの浅いｎ型ソース・
ドレイン領域１１を形成される。In FIG. 8A, a gate electrode 2 is formed after forming an element isolation film 3 on a p-type silicon substrate 1. Low energy n is applied to the p-type substrate 1 by using the gate electrode 2 as a mask.
Type impurity implantation 9 is performed under the conditions of, for example, As of 5 KeV and 5E15 atoms / cm2 to form an n-type ultra-shallow impurity layer 10,
The Xj is about 0.01 μm. In FIG. 8B, the substrate 1 is
A shallow n-type source with a Xj of 0.2um after heat treatment of
The drain region 11 is formed.

【０００８】図８(c)では、ｐ型基板１に形成されたゲ
ート電極２をマスクとしてソース・ドレイン用ｎ型不純
物注入４を施し、ｎ型不純物層５を形成する。図８(d)
では、前記基板１に例えば、1000℃で10秒といった短時
間の熱処理５０を施す。短時間の熱処理のため、ｎ型不
純物はほとんど拡散せず、Ｘｊが0.1um以下の浅いｎ型
ソース・ドレイン領域１２が形成される。In FIG. 8C, source / drain n-type impurity implantation 4 is performed using the gate electrode 2 formed on the p-type substrate 1 as a mask to form an n-type impurity layer 5. Figure 8 (d)
Then, the substrate 1 is subjected to the heat treatment 50 for a short time such as 1000 ° C. for 10 seconds. Due to the heat treatment for a short time, the n-type impurities hardly diffuse and the shallow n-type source / drain regions 12 having Xj of 0.1 μm or less are formed.

【０００９】以上の様に、ソース・ドレイン形成用イオ
ン注入を低加速エネルギーで行ったり、熱処理を短時間
で行うことにより短チャネル効果が抑制され、微細な素
子が形成可能となる。As described above, the short channel effect is suppressed by performing the ion implantation for forming the source / drain with low acceleration energy or by performing the heat treatment in a short time, and a fine element can be formed.

【００１０】[0010]

【発明が解決しようとする課題】しかしながら、これら
の方法では、ソース・ドレイン領域を広げないために、
ソース・ドレイン形成不純物の濃度分布が、そのピーク
位置から基板との接合位置までで急峻になってしまう。
そこで、ソース・ドレイン形成不純物及び基板中の不純
物の濃度が接合部近傍で高くなることと、その勾配が急
であることから、接合部で発生するリーク電流が従来の
トランジスタに比べて急激に高くなってしまうといった
問題が生じてくる。However, in these methods, since the source / drain regions are not widened,
The concentration distribution of the source / drain forming impurities becomes steep from the peak position to the junction position with the substrate.
Therefore, since the concentrations of the source / drain forming impurities and the impurities in the substrate are high in the vicinity of the junction and the gradient is steep, the leakage current generated at the junction is much higher than that of the conventional transistor. The problem arises that

【００１１】実デバイスでは、待機時の消費電力をなる
べく低減させる必要させる必要がある。従来のトランジ
スタを用いた場合、全待機時電流に対しての、接合リー
クによる電流は約０.１％であったのが、上記の浅いソ
ース・ドレイン領域を形成したトランジスタを用いた場
合では、約５％にまで達してしまう。このように、短チ
ャネル効果を抑制するために、熱処理条件で時間を短く
することによってソース・ドレイン領域を基板表面に浅
く形成した場合には、基板との接合部で発生するリーク
電流が急激に増加してしまうといった問題点があった。In an actual device, it is necessary to reduce power consumption during standby as much as possible. When the conventional transistor was used, the current due to junction leakage was about 0.1% with respect to the total standby current, but when the transistor having the shallow source / drain region was used, It reaches about 5%. Thus, in order to suppress the short channel effect, when the source / drain regions are shallowly formed on the substrate surface by shortening the time under the heat treatment condition, the leakage current generated at the junction with the substrate is suddenly increased. There was a problem that it would increase.

【００１２】従って、本願発明の目的は、シリコン基板
上に、基板表面に対し、極浅くソース・ドレイン領域を
形成した、微細なＭＯＳ型トランジスタにおいて、短チ
ャネル効果を抑制しつつ、ソース・ドレイン領域底部と
基板間の接合リークを低減する半導体装置の製造方法を
提供することにある。Therefore, an object of the present invention is to provide a fine MOS type transistor in which a source / drain region is formed on a silicon substrate extremely shallowly with respect to the substrate surface, while suppressing the short channel effect while suppressing the short channel effect. It is an object of the present invention to provide a method for manufacturing a semiconductor device that reduces junction leakage between the bottom and the substrate.

【００１３】[0013]

【課題を解決するための手段】本発明の半導体装置の製
造方法は上記問題点に鑑み、微細なＭＯＳ型トランジス
タのソース・ドレイン領域を基板表面に浅く形成しても
短チャネル効果を抑制しつつ、基板との接合部でのリー
ク電流を抑制した半導体装置の製造方法を提供するもの
である。この為の構成として、一方導電型半導体基板表
面のＭＯＳ形トランジスタ領域となる部分に形成された
ゲート絶縁膜上にゲート電極を形成する工程（ａ）と、
前記ゲート電極をマスクとして前記半導体基板と他方導
電型の第１の不純物をイオン注入で導入し、第１の不純
物層を形成する工程（ｂ）と、前記ゲート電極をマスク
として、前記第１の不純物と同一導電型でイオン種の異
なる第２の不純物をイオン注入して、前記第１の不純物
層の底部に前記第１の不純物層よりも低濃度の第２の不
純物層を形成する工程（ｃ）と、前記工程（ｂ）及び前
記工程（ｃ）の後に、前記基板に短時間熱処理を施し、
前記第１の不純物及び前記第２の不純物を活性化してソ
ース・ドレイン領域を形成する工程（ｄ）とを備え、前
記工程（ｄ）によって、前記ソース・ドレイン領域の底
部のみに、前記第２の不純物からなる低濃度の不純物領
域を形成することを特徴とする。In view of the above problems, the method of manufacturing a semiconductor device according to the present invention suppresses the short channel effect even if the source / drain regions of a fine MOS transistor are shallowly formed on the substrate surface. The present invention provides a method for manufacturing a semiconductor device in which a leak current at a junction with a substrate is suppressed. As a configuration for this, a step (a) of forming a gate electrode on a gate insulating film formed in a portion to be a MOS type transistor region on the surface of the one conductivity type semiconductor substrate,
A step (b) of forming a first impurity layer by ion-implanting the semiconductor substrate and a first impurity of the other conductivity type with the gate electrode as a mask; and the first electrode with the gate electrode as a mask. Same conductivity type as impurities but different ionic species
Comprising second impurity by ion implantation, and (c) forming a second impurity layer of said first lower concentration than the in the bottom first impurity layer of the impurity layer, the step (b) And before
After the step (c), the substrate is heat-treated for a short time,
Seo and activating the first impurity and the second impurity
And a step (d) of forming the over scan and drain regions, by the step (d), only the bottom of the source and drain regions, forming a low concentration impurity region formed of the second impurity Characterize.

【００１４】上記半導体装置の製造方法は、前記工程
（ａ）の後で前記工程（ｂ）の前に、前記ゲート電極側
面に側壁絶縁膜を形成する工程を有し、前記工程（ｂ）
では、前記側壁絶縁膜の形成された前記ゲート電極をマ
スクとして前記第１の不純物をイオン注入し、前記工程
（ｃ）では、前記側壁絶縁膜の形成された前記ゲート電
極をマスクとして前記第２の不純物をイオン注入するこ
とを特徴とする。The above method for manufacturing a semiconductor device includes the steps described above.
A step of forming a sidewall insulating film on the side surface of the gate electrode after the step (a) and before the step (b);
Then, the gate electrode on which the sidewall insulating film is formed is masked.
As a mask, ion-implanting the first impurity,
In (c), the gate electrode having the sidewall insulating film is formed.
Said second impurity poles as a mask, wherein the this <br/> ion implantation.

【００１５】[0015]

【００１６】本発明の第１の半導体装置は上記問題点に
鑑み、微細なＭＯＳ型トランジスタのソース・ドレイン
領域を基板表面に浅く形成しても短チャネル効果を抑制
しつつ、基板との接合部でのリーク電流を抑制した半導
体装置を提供するものである。この為の構成として、一
方導電型半導体基板表面のＭＯＳ型トランジスタ領域と
なる部分に形成されたゲート電極と、前記半導体基板に
形成された、前記基板と他方導電型の第１不純物が主た
る不純物である高濃度のソース・ドレイン領域と、前記
ソース・ドレイン領域底部のみに形成され、前記ソース
・ドレイン領域と同一導電型で前記第１の不純物とは異
なる第２の不純物からなる低濃度の不純物領域とを有す
る構造を特徴とする。この第１の半導体装置において、
前記不純物領域は、前記ソース・ドレイン領域の全底部
に形成されている。 In view of the above problems, the first semiconductor device of the present invention suppresses the short channel effect and suppresses the short channel effect even if the source / drain regions of a fine MOS transistor are shallowly formed on the substrate surface. The present invention provides a semiconductor device in which leakage current in the device is suppressed. As a structure for this, a gate electrode formed in a portion to be a MOS type transistor region on the surface of one conductivity type semiconductor substrate, and the substrate and the first impurity of the other conductivity type formed on the semiconductor substrate are mainly used.
And the high concentration source and drain regions of which is an impurity that, the formed only on the source-drain region bottom, said source and drain regions and different from that of the first impurity in the same conductive type
And a low-concentration impurity region made of the second impurity . In this first semiconductor device,
The impurity region is the entire bottom of the source / drain region.
Is formed in.

【００１７】上記第１の半導体装置において、前記ゲー
ト電極の側面上に形成された側壁絶縁膜と、前記半導体
基板に形成された素子分離膜とを備え、前記ソース・ド
レイン領域は、前記側壁絶縁膜が形成されたゲート電極
及び前記素子分離膜に対して自己整合的に形成されてい
ることを特徴とする。さらに、前記不純物領域は、前記
側壁絶縁膜が形成されたゲート電極及び前記素子分離膜
に対して自己整合的に形成されている。また、前記第１
の不純物はヒ素であり、前記第２の不純物はリンであ
る。 In the first semiconductor device, the sidewall insulating film formed on the side surface of the gate electrode and the semiconductor
An element isolation film formed on the substrate,
The rain region is a gate electrode on which the sidewall insulating film is formed.
And the element isolation film is formed in a self-aligned manner . Further, the impurity region is
Gate electrode having a sidewall insulating film and the device isolation film
Is formed in a self-aligned manner. Also, the first
And the second impurity is phosphorus.
It

【００１８】本発明の第２の半導体装置は、上記問題点
に鑑み、微細なＭＯＳ型トランジスタのソース・ドレイ
ン領域を基板表面に浅く形成しても短チャネル効果を抑
制しつつ、基板との接合部でのリーク電流を抑制した半
導体装置を提供するものである。この為の構成として、
一方導電型半導体基板表面のＭＯＳ型トランジスタ領域
となる部分に形成されたゲート電極と、前記半導体基板
に形成された、前記基板と他方導電型の第１の不純物が
主たる不純物である高濃度のソース・ドレイン領域と、
前記ソース・ドレイン領域に対し、基板表面を除く領域
に前記ソース・ドレインと同一導電型で前記第１の不純
物とは異なる第２の不純物からなる低濃度の不純物領域
を有する構造を特徴とする。この第２の半導体装置にお
いて、前記不純物領域は、基板表面より０．０５μｍ以
上深い位置に形成されている。また、前記第１の不純物
はヒ素であり、前記第２の不純物はリンである。 In view of the above problems, the second semiconductor device of the present invention suppresses the short channel effect and suppresses the junction with the substrate even if the source / drain regions of the fine MOS transistor are shallowly formed on the substrate surface. Provided is a semiconductor device in which leakage current in a part is suppressed. As a configuration for this,
A gate electrode formed in a portion to be a MOS transistor region on the surface of one conductivity type semiconductor substrate and a first impurity of the conductivity type and the other conductivity type formed on the semiconductor substrate
High concentration source / drain regions, which are the main impurities ,
With respect to the source / drain region, the first impurity having the same conductivity type as the source / drain is formed in a region other than the substrate surface.
The structure is characterized by having a low-concentration impurity region made of a second impurity different from the object . In the second semiconductor device, the impurity region is formed at a position deeper than the substrate surface by 0.05 μm or more. In addition, the first impurity
Is arsenic and the second impurity is phosphorus.

【００１９】[0019]

【作用】本発明に係る半導体装置の製造方法により、ソ
ース・ドレイン領域を基板に対して浅く形成し、短チャ
ネル効果を抑制することを目的とした微細なＭＯＳ型ト
ランジスタを製造するに当り、ソース・ドレイン領域の
底部のみに低濃度の不純物領域を形成することによっ
て、ソース・ドレイン領域底部と基板間の接合部でのリ
ーク電流を抑制することが可能となる。The method of manufacturing a semiconductor device according to the present invention, shallow form source and drain regions to the substrate, strike the producing fine MOS transistor for the purpose of suppressing the short channel effect, the source .Of the drain region
By forming a low-concentration impurity region only at the bottom,
Thus, it becomes possible to suppress the leak current at the junction between the bottom of the source / drain region and the substrate.

【００２０】本発明に係る半導体装置により、短チャネ
ル効果を抑制するためにソース・ドレイン領域を基板に
対して浅く形成した、微細なＭＯＳ型トランジスタにお
いてソース・ドレイン領域の底部のみに形成された低濃
度の不純物領域によって、ソース・ドレイン領域底部と
基板間の接合部でのリーク電流を抑制することが可能と
なる。[0020] The semiconductor device according to the present invention, the source and drain regions in order to suppress the short channel effect and shallow with respect to the substrate, low formed only on the bottom of the source and drain regions in the fine MOS transistor Dark
It is possible to suppress the leak current at the junction between the bottom of the source / drain region and the substrate by using the impurity region at various times .

【００２１】[0021]

【実施例】以下本発明の半導体装置の製造方法の一実施
例としてｐ型基板に、ソース・ドレイン領域を基板表面
に浅く形成することにより微細なｎ−ｃｈトランジスタ
を形成した場合に、ソース・ドレイン領域底部と基板間
の接合リークを抑制する製造方法について図面を参照し
ながら説明する。EXAMPLES As an example of a method for manufacturing a semiconductor device of the present invention, when a fine n-ch transistor is formed by forming source / drain regions shallowly on the substrate surface on a p-type substrate, A manufacturing method for suppressing junction leak between the bottom of the drain region and the substrate will be described with reference to the drawings.

【００２２】図１は本発明の実施例の工程断面図であ
る。図１(a)では、ｐ型シリコン基板１に素子分離膜３
を形成後、ゲート電極２を形成する。前記ｐ型基板１に
ゲート電極２をマスクとして、例えばAs,30KeV,5E15ato
ms/cm2といったソース・ドレイン用ｎ型不純物注入４に
よりＸｊが約0.05umのｎ型不純物層５が形成される。FIG. 1 is a process sectional view of an embodiment of the present invention. In FIG. 1A, a device isolation film 3 is formed on a p-type silicon substrate 1.
After forming, the gate electrode 2 is formed. Using the gate electrode 2 as a mask on the p-type substrate 1, for example, As, 30 KeV, 5E15ato
The source / drain n-type impurity implantation 4 of ms / cm 2 forms the n-type impurity layer 5 with Xj of about 0.05 μm.

【００２３】図１(b)では、ソース・ドレイン用ｎ型不
純物注入４と同様にゲート電極２をマスクとして、例え
ばP,40KeV,2E12atoms/cm2といった条件で、ｎ型不純物
注入１４を施し、ｎ型不純物層５の底部のみに低濃度の
ｎ型不純物層５１を形成する。図１(c)では、例えば、1
000℃、10秒程度の短時間熱処理５０を施し、ｎ型不純
物を活性化し、ｎ型ソース・ドレイン領域６を形成す
る。このｎ型ソース・ドレイン領域６では、底部のｎ型
不純物分布が急峻にはならない。In FIG. 1B, the n-type impurity implantation 14 is performed under the conditions of, for example, P, 40 KeV, 2E12 atoms / cm2 using the gate electrode 2 as a mask as in the case of the source / drain n-type impurity implantation 4. The low-concentration n-type impurity layer 51 is formed only on the bottom of the type impurity layer 5. In FIG. 1 (c), for example, 1
A short-time heat treatment 50 at 000 ° C. for about 10 seconds is performed to activate the n-type impurities and form the n-type source / drain regions 6. In this n-type source / drain region 6, the n-type impurity distribution at the bottom does not become steep.

【００２４】以上の様に、本実施例によれば、素子の微
細化を図るにあたり、ソース・ドレイン領域を基板表面
に対し浅く形成する方法において、ソース・ドレイン領
域の底部のみにソース・ドレイン形成不純物と同一導電
性の不純物を導入することにより接合リークを抑制でき
る。As described above, according to this embodiment, in the method of forming the source / drain regions shallowly with respect to the substrate surface in order to miniaturize the element, the source / drain formation is performed only on the bottoms of the source / drain regions. A junction leak can be suppressed by introducing an impurity having the same conductivity as the impurity.

【００２５】以下本発明の半導体装置の製造方法の一実
施例としてｐ型基板に、ソース・ドレイン領域を基板表
面に浅く形成することにより微細なｎ−ｃｈトランジス
タを形成した場合に、ソース・ドレイン領域底部と基板
間の接合リークを抑制する製造方法について図面を参照
しながら説明する。As an example of the method for manufacturing a semiconductor device of the present invention , in the case where a fine n-ch transistor is formed by forming a source / drain region shallowly on the surface of a p-type substrate, the source / drain is formed. A manufacturing method for suppressing the junction leak between the bottom of the region and the substrate will be described with reference to the drawings.

【００２６】図２は本発明の実施例の工程断面図であ
る。図２(a)では、ｐ型シリコン基板１に素子分離膜３
を形成後、ゲート電極２およびゲート側壁絶縁膜５３を
形成する。前記ｐ型基板１にゲート電極２をマスクとし
て、例えばAs,30KeV,5E15atoms/cm2といったソース・ド
レイン用ｎ型不純物注入４によりＸｊが約0.05umのｎ型
不純物層５が形成される。2A to 2D are process sectional views of an embodiment of the present invention. In FIG. 2A, the device isolation film 3 is formed on the p-type silicon substrate 1.
After forming, the gate electrode 2 and the gate sidewall insulating film 53 are formed. Using the gate electrode 2 as a mask on the p-type substrate 1, an n-type impurity layer 5 with Xj of about 0.05 um is formed by n-type impurity implantation 4 for source / drain such as As, 30 KeV, 5E15 atoms / cm 2.

【００２７】図２(b)では、ソース・ドレイン用ｎ型不
純物注入４と同様に側壁絶縁膜５３があるゲート電極２
をマスクとして、例えばP,40KeV,2E12atoms/cm2といっ
た条件で、ｎ型不純物注入１４を施し、ｎ型不純物層５
の底部のみに低濃度のｎ型不純物層５１を形成する。図
２(c)では、例えば1000℃、10秒程度の短時間熱処理を
施し、ｎ型不純物を活性化し、ｎ型ソース・ドレイン領
域６を形成する。このｎ型ソース・ドレイン領域６で
は、底部のｎ型不純物分布が急峻にはならない。In FIG. 2B, the gate electrode 2 having the side wall insulating film 53 is the same as the n-type impurity implantation 4 for the source / drain.
Is used as a mask, and n-type impurity implantation 14 is performed under the conditions of P, 40 KeV, 2E12 atoms / cm2, and the n-type impurity layer 5 is formed.
A low-concentration n-type impurity layer 51 is formed only on the bottom of the. In FIG. 2C, the n-type impurities are activated by heat treatment at 1000 ° C. for a short time of about 10 seconds to form the n-type source / drain regions 6. In this n-type source / drain region 6, the n-type impurity distribution at the bottom does not become steep.

【００２８】以上の様に、本実施例によれば、素子の微
細化を図るにあたり、ソース・ドレイン領域を基板表面
に対し浅く形成する方法において、ソース・ドレイン領
域の底部のみにソース・ドレイン形成不純物と同一導電
性の不純物を側壁絶縁膜があるゲート電極をマスクとし
てイオン注入で導入することにより接合リークを抑制で
きる。As described above, according to this embodiment, in the method of forming the source / drain regions shallowly with respect to the substrate surface in order to miniaturize the device, the source / drain formation is performed only on the bottom of the source / drain regions. Junction leakage can be suppressed by introducing an impurity having the same conductivity as the impurity by ion implantation using the gate electrode having the sidewall insulating film as a mask.

【００２９】以下本発明の半導体装置の製造方法の一実
施例としてｐ型基板に、ソース・ドレイン領域を基板表
面に浅く形成することにより微細なｎ−ｃｈトランジス
タを形成した場合に、ソース・ドレイン領域底部と基板
間の接合リークを抑制する製造方法について図面を参照
しながら説明する。As an example of a method for manufacturing a semiconductor device of the present invention , a source / drain is formed in a p-type substrate by forming source / drain regions shallowly on the substrate surface to form a fine n-ch transistor. A manufacturing method for suppressing the junction leak between the bottom of the region and the substrate will be described with reference to the drawings.

【００３０】図５は本発明の実施例の工程断面図であ
る。図５(a)では、ｐ型シリコン基板１に素子分離膜３
を形成後、ゲート電極２およびゲート側壁絶縁膜５３を
形成する。前記ｐ型基板１にゲート電極２をマスクとし
て、例えばAs,30KeV,5E15atoms/cm2といったソース・ド
レイン用ｎ型不純物注入４によりＸｊが約0.05umのｎ型
不純物層５が形成される。5A to 5C are sectional views showing steps in an embodiment of the present invention. In FIG. 5A, the device isolation film 3 is formed on the p-type silicon substrate 1.
After forming, the gate electrode 2 and the gate sidewall insulating film 53 are formed. Using the gate electrode 2 as a mask on the p-type substrate 1, an n-type impurity layer 5 with Xj of about 0.05 um is formed by n-type impurity implantation 4 for source / drain such as As, 30 KeV, 5E15 atoms / cm 2.

【００３１】図５(b)では、ソース・ドレイン用ｎ型不
純物注入４と同様にゲート電極２をマスクとして、例え
ばP,40KeV,2E12atoms/cm2といった条件で、ｎ型不純物
注入１４を施し、ｎ型不純物層５に対し、基板表面を除
く領域に低濃度のｎ型不純物層５１を形成する。この
時、低濃度不純物層５１は濃度のピーク位置がソース・
ドレイン用ｎ型不純物層５底部に位置し、基板表面から
0.05umまでの濃度はｎ型不純物層５の濃度に比べ、約0.
01%程度となる。In FIG. 5B, similarly to the n-type impurity implantation 4 for the source / drain, using the gate electrode 2 as a mask, the n-type impurity implantation 14 is performed under the conditions of P, 40 KeV, 2E12 atoms / cm 2, for example. A low-concentration n-type impurity layer 51 is formed in a region of the type impurity layer 5 excluding the substrate surface. At this time, the low-concentration impurity layer 51 has a concentration peak position of the source
Located at the bottom of the n-type impurity layer 5 for drain, from the substrate surface
The concentration up to 0.05 um is about 0 compared to the concentration of the n-type impurity layer 5 .
It will be about 01%.

【００３２】図５(c)では、例えば1000℃、10秒程度の
短時間熱処理５０を施し、ｎ型不純物を活性化し、ｎ型
ソース・ドレイン領域６を形成する。このｎ型ソース・
ドレイン領域６では、底部のｎ型不純物分布が急峻には
ならない。In FIG. 5C, a short-time heat treatment 50 is performed at 1000 ° C. for about 10 seconds to activate the n-type impurities and form the n-type source / drain regions 6. This n-type source
In the drain region 6, the bottom n-type impurity distribution does not become steep.

【００３３】以上の様に、本実施例によれば、素子の微
細化を図るにあたり、ソース・ドレイン領域を基板表面
に対し浅く形成する方法において、ソース・ドレイン領
域の基板に対して、表面を除く領域にソース・ドレイン
形成不純物と同一導電性の不純物を導入することにより
接合リークを抑制できる。As described above, according to this embodiment, in order to miniaturize the device, in the method of forming the source / drain regions shallowly with respect to the substrate surface, the surface of the source / drain region with respect to the substrate is formed. Junction leakage can be suppressed by introducing an impurity having the same conductivity as the source / drain forming impurities into the excluded region.

【００３４】以下本発明の半導体装置の一実施例とし
て、ｐ型基板に形成したｎ−ｃｈトランジスタで、ソー
ス・ドレイン領域底部と基板間の接合リークを抑制した
装置について図面を参照しながら説明する。As an embodiment of the semiconductor device of the present invention , an n-ch transistor formed on a p-type substrate in which a junction leak between the bottom of the source / drain region and the substrate is suppressed will be described with reference to the drawings. .

【００３５】図３は本発明の実施例の断面図である。１
はｐ型基板、２はゲート電極、３は素子分離、６は浅い
ｎ型ソース・ドレイン領域、５１は低濃度ｎ型不純物領
域を示す。この低濃度ｎ型不純物領域５１によりソース
・ドレイン領域の底部ではｎ型不純物の濃度分布は急峻
にはならない。以上の様に、本実施例によれば、素子の
微細化をはかるにあたり、ソース・ドレイン領域を基板
表面に対し浅く形成された素子において、ソース・ドレ
イン領域の底部のみにソース・ドレイン形成不純物と同
一導電性の不純物層を形成することにより接合リークを
抑制できる。FIG. 3 is a sectional view of an embodiment of the present invention. 1
Is a p-type substrate, 2 is a gate electrode, 3 is an element isolation, 6 is a shallow n-type source / drain region, and 51 is a low concentration n-type impurity region. Due to the low concentration n-type impurity region 51 , the concentration distribution of the n-type impurity does not become steep at the bottom of the source / drain region. As described above, according to the present embodiment, in the miniaturization of the device, in the device in which the source / drain region is formed shallowly with respect to the substrate surface, the source / drain forming impurities are formed only in the bottom of the source / drain region. By forming the impurity layers having the same conductivity, the junction leak can be suppressed.

【００３６】以下本発明の半導体装置の一実施例とし
て、ｐ型基板に形成したｎ−ｃｈトランジスタで、ソー
ス・ドレイン領域底部と基板間の接合リークを抑制した
装置について図面を参照しながら説明する。As an example of a semiconductor device of the present invention , an n-ch transistor formed on a p-type substrate in which a junction leak between the bottom of the source / drain region and the substrate is suppressed will be described with reference to the drawings. .

【００３７】図４は本発明の実施例の断面図である。１
はｐ型基板、２はゲート電極、３は素子分離、６は浅い
ｎ型ソース・ドレイン領域、５３はゲート側壁絶縁膜、
５１は低濃度ｎ型不純物領域を示す。この低濃度ｎ型不
純物領域５１によりソース・ドレイン領域の底部ではｎ
型不純物の濃度分布は急峻にはならない。以上の様に、
本実施例によれば、素子の微細化をはかるにあたり、ソ
ース・ドレイン領域を基板表面に対し浅く形成された素
子において、ソース・ドレイン領域の底部のみにソース
・ドレイン形成不純物と同一導電性の不純物層を形成す
ることにより接合リークを抑制できる。FIG. 4 is a sectional view of an embodiment of the present invention. 1
Is a p-type substrate, 2 is a gate electrode, 3 is element isolation, 6 is a shallow n-type source / drain region, 53 is a gate sidewall insulating film,
Reference numeral 51 indicates a low concentration n-type impurity region. The low concentration n-type impurity region 51 causes n at the bottom of the source / drain region.
The concentration distribution of the type impurities does not become steep. As mentioned above,
According to this embodiment, in the miniaturization of the device, in the device in which the source / drain regions are formed shallowly with respect to the substrate surface, the impurity having the same conductivity as the source / drain forming impurities is formed only in the bottom of the source / drain regions. By forming the layer, the junction leak can be suppressed.

【００３８】以下本発明の半導体装置の一実施例とし
て、ｐ型基板に形成したｎ−ｃｈトランジスタで、ソー
ス・ドレイン領域底部と基板間の接合リークを抑制した
装置について図面を参照しながら説明する。As an embodiment of the semiconductor device of the present invention , an n-ch transistor formed on a p-type substrate in which a junction leak between the bottom of the source / drain region and the substrate is suppressed will be described with reference to the drawings. .

【００３９】図６は本発明の実施例の断面図である。１
はｐ型基板、２はゲート電極、３は素子分離、６は浅い
ｎ型ソース・ドレイン領域、５１は低濃度ｎ型不純物領
域を示す。この低濃度ｎ型不純物領域５１は、基板表面
より0.05um以上深い位置に形成され、これによりソース
・ドレイン領域の底部ではｎ型不純物の濃度分布は急峻
にはならない。以上の様に、本実施例によれば、素子の
微細化をはかるにあたり、ソース・ドレイン領域を基板
表面に対し浅く形成された素子において、ソース・ドレ
イン領域の底部のみにソース・ドレイン形成不純物と同
一導電性の不純物層を形成することにより接合リークを
抑制できる。FIG. 6 is a sectional view of an embodiment of the present invention. 1
Is a p-type substrate, 2 is a gate electrode, 3 is an element isolation, 6 is a shallow n-type source / drain region, and 51 is a low concentration n-type impurity region. The low-concentration n-type impurity region 51 is formed at a position deeper than 0.05 um deeper than the substrate surface, so that the concentration distribution of the n-type impurity does not become steep at the bottom of the source / drain region. As described above, according to the present embodiment, in the miniaturization of the device, in the device in which the source / drain region is formed shallowly with respect to the substrate surface, the source / drain forming impurities are formed only in the bottom of the source / drain region. By forming the impurity layers having the same conductivity, the junction leak can be suppressed.

【００４０】なお、ｎ型の不純物として、Ａｓ，Ｐ、Ｓ
ｂを用いても同様な効果が得られる。As the n-type impurities, As, P, S
The same effect can be obtained by using b.

【００４１】又、上記実施例においてｎ型基板にｐ−ｃ
ｈトランジスタを形成した場合にも、同様な効果が得ら
れる。Further, in the above embodiment, the p-c is formed on the n-type substrate.
The same effect can be obtained when the h transistor is formed.

【００４２】[0042]

【発明の効果】以上のように本発明は、基板表面に極浅
くソース・ドレイン領域を形成したＭＯＳ型トランジス
タにおいて、短チャネル効果を抑制しつつ、ソース・ド
レイン領域底部と基板間の接合リークを抑制可能とな
る。As described above, according to the present invention, in the MOS type transistor in which the source / drain regions are formed extremely shallow on the substrate surface, the short channel effect is suppressed and the junction leak between the bottom of the source / drain region and the substrate is suppressed. It can be suppressed.

【図面の簡単な説明】[Brief description of drawings]

【図１】本発明の第１の実施例における半導体装置の製
造方法の工程断面図FIG. 1 is a process sectional view of a method for manufacturing a semiconductor device according to a first embodiment of the present invention.

【図２】本発明の第２の実施例における半導体装置の製
造方法の工程断面図FIG. 2 is a process sectional view of a method for manufacturing a semiconductor device according to a second embodiment of the present invention.

【図３】本発明の第３の実施例における半導体装置の断
面図FIG. 3 is a sectional view of a semiconductor device according to a third embodiment of the present invention.

【図４】本発明の第４の実施例における半導体装置の断
面図FIG. 4 is a sectional view of a semiconductor device according to a fourth embodiment of the present invention.

【図５】本発明の第５の実施例における半導体装置の製
造方法の工程断面図FIG. 5 is a process sectional view of a method for manufacturing a semiconductor device according to a fifth embodiment of the present invention.

【図６】本発明の第６の実施例における半導体装置の断
面図FIG. 6 is a sectional view of a semiconductor device according to a sixth embodiment of the present invention.

【図７】本発明の第１の従来例における半導体装置の製
造方法の工程断面図FIG. 7 is a process sectional view of a method for manufacturing a semiconductor device according to a first conventional example of the present invention.

【図８】本発明の第２の従来例における半導体装置の製
造方法の工程断面図FIG. 8 is a process sectional view of a method for manufacturing a semiconductor device according to a second conventional example of the present invention.

【符号の説明】[Explanation of symbols]

１ ｐ型基板 ６ ソース・ドレイン ５１ 低濃度の不純物層 1 p-type substrate 6 Source / Drain 51 Low concentration impurity layer

Claims (12)

(57)【特許請求の範囲】(57) [Claims] 【請求項１】 一方導電型半導体基板表面のＭＯＳ形ト
ランジスタ領域となる部分に形成されたゲート絶縁膜上
にゲート電極を形成する工程（ａ）と、 前記ゲート電極をマスクとして前記半導体基板と他方導
電型の第１の不純物をイオン注入で導入し、第１の不純
物層を形成する工程（ｂ）と、 前記ゲート電極をマスクとして、前記第１の不純物と同
一導電型でイオン種の異なる第２の不純物をイオン注入
して、前記第１の不純物層の底部に前記第１の不純物層
よりも低濃度の第２の不純物層を形成する工程（ｃ）
と、 前記工程（ｂ）及び前記工程（ｃ）の後に、前記基板に
短時間熱処理を施し、第１の不純物及び前記第２の不純
物を活性化してソース・ドレイン領域を形成する工程
（ｄ）とを備え、 前記工程（ｄ）によって、前記ソース・ドレイン領域の
底部のみに、前記第２の不純物からなる低濃度の不純物
領域を形成することを特徴とする半導体装置の製造方
法。1. A step (a) of forming a gate electrode on a gate insulating film formed in a portion to be a MOS transistor region on the surface of a conductive type semiconductor substrate, and the semiconductor substrate and the other side using the gate electrode as a mask. A step (b) of forming a first impurity layer by introducing a first impurity of a conductive type by ion implantation; and using the gate electrode as a mask, a first conductive layer of the same conductive type as the first impurity but having a different ion species Ion-implanting the second impurity to form a second impurity layer having a lower concentration than that of the first impurity layer at the bottom of the first impurity layer (c)
And (d), after the steps (b) and (c), heat-treating the substrate for a short time to activate the first impurities and the second impurities to form source / drain regions. And a low-concentration impurity region made of the second impurity is formed only on the bottom of the source / drain region by the step (d). 【請求項２】 前記工程（ａ）の後で前記工程（ｂ）の
前に、前記ゲート電極側面に側壁絶縁膜を形成する工程
を有し、 前記工程（ｂ）では、前記側壁絶縁膜の形成された前記
ゲート電極をマスクとして前記第１の不純物をイオン注
入し、 前記工程（ｃ）では、前記側壁絶縁膜の形成された前記
ゲート電極をマスクとして前記第２の不純物をイオン注
入することを特徴とする請求項１記載の半導体装置の製
造方法。2. A step of forming a sidewall insulating film on the side surface of the gate electrode after the step (a) and before the step (b), wherein in the step (b), the sidewall insulating film is formed. Ion-implanting the first impurity using the formed gate electrode as a mask, and in the step (c), ion-implanting the second impurity using the gate electrode having the sidewall insulating film formed as a mask. The method for manufacturing a semiconductor device according to claim 1, wherein 【請求項３】 前記工程（ｃ）では、前記第２の不純物
層は、不純物濃度のピーク位置が前記第１の不純物層の
底部に位置するように形成することを特徴とする請求項
１又は２記載の半導体装置の製造方法。3. In the step (c), the second impurity layer is formed such that the peak position of the impurity concentration is located at the bottom of the first impurity layer. 2. The method for manufacturing a semiconductor device according to 2. 【請求項４】 前記第１の不純物はヒ素であり、前記第
２の不純物はリンであることを特徴とする請求項１〜３
のうちのいずれか１項に記載の半導体装置の製造方法。4. The first impurity is arsenic, and the second impurity is phosphorus.
The method for manufacturing a semiconductor device according to any one of the above. 【請求項５】 一方導電型半導体基板表面のＭＯＳ型ト
ランジスタ領域となる部分に形成されたゲート電極と、 前記半導体基板に形成された、前記基板と他方導電型の
第１の不純物が主たる不純物である高濃度のソース・ド
レイン領域と、 前記ソース・ドレイン領域底部のみに形成され、前記ソ
ース・ドレイン領域と同一導電型で前記第１の不純物と
は異なる第２の不純物からなる低濃度の不純物領域とを
備えた半導体装置。5. A gate electrode formed in a portion to be a MOS transistor region on the surface of one conductivity type semiconductor substrate, and a main impurity formed mainly on the substrate and the other impurity of the other conductivity type formed on the semiconductor substrate. A low-concentration impurity region formed of only a high-concentration source / drain region and a second impurity that is formed only in the bottom of the source / drain region and has the same conductivity type as the source / drain region and different from the first impurity. A semiconductor device comprising: 【請求項６】 前記不純物領域は、前記ソース・ドレイ
ン領域の全底部に形成されていることを特徴とする請求
項５記載の半導体装置。6. The semiconductor device according to claim 5, wherein the impurity region is formed on the entire bottom of the source / drain region. 【請求項７】 前記ゲート電極の側面上に形成された側
壁絶縁膜と、 前記半導体基板に形成された素子分離膜とを備え、 前記ソース・ドレイン領域は、前記側壁絶縁膜が形成さ
れたゲート電極及び前記素子分離膜に対して自己整合的
に形成されていることを特徴とする請求項５又６記載の
半導体装置。7. A sidewall insulating film formed on a side surface of the gate electrode, and an element isolation film formed on the semiconductor substrate, wherein the source / drain regions have a gate formed with the sidewall insulating film. 7. The semiconductor device according to claim 5, wherein the semiconductor device is formed in self-alignment with the electrodes and the element isolation film. 【請求項８】 前記不純物領域は、前記側壁絶縁膜が形
成されたゲート電極及び前記素子分離膜に対して自己整
合的に形成されていることを特徴とする請求項７記載の
半導体装置。8. The semiconductor device according to claim 7, wherein the impurity region is formed in a self-aligned manner with respect to the gate electrode on which the sidewall insulating film is formed and the element isolation film. 【請求項９】 前記第１の不純物はヒ素であり、前記第
２の不純物はリンであることを特徴とする請求項５〜８
のうちのいずれか１項に記載の半導体装置。 9. The method according to claim 5, wherein the first impurity is arsenic and the second impurity is phosphorus.
The semiconductor device according to claim 1 . 【請求項１０】 一方導電型半導体基板表面のＭＯＳ型
トランジスタ領域となる部分に形成されたゲート電極
と、 前記半導体基板に形成された、前記基板と他方導電型の
第１の不純物が主たる不純物である高濃度のソース・ド
レイン領域と、 前記ソース・ドレイン領域に対し、基板表面を除く領域
に前記ソース・ドレインと同一導電型で前記第１の不純
物とは異なる第２の不純物からなる低濃度の不純物領域
とを備えた半導体装置。10. A gate electrode formed on a portion to be a MOS transistor region on the surface of one conductivity type semiconductor substrate, and a main impurity formed mainly on the substrate and the other impurity of the other conductivity type formed on the semiconductor substrate. A low concentration of a certain high concentration source / drain region and a second impurity of the same conductivity type as the source / drain but different from the first impurity in a region other than the substrate surface with respect to the source / drain region. A semiconductor device having an impurity region. 【請求項１１】 前記不純物領域は、基板表面より０．
０５μｍ以上深い位置に形成されていることを特徴とす
る請求項１０記載の半導体装置。11. The impurity region has a depth of 0.
The semiconductor device according to claim 10, wherein the semiconductor device is formed at a position deeper than 05 μm. 【請求項１２】 前記第１の不純物はヒ素であり、前記
第２の不純物はリンであることを特徴とする請求項１０
又は１１記載の半導体装置。 12. The first impurity is arsenic, and the second impurity is phosphorus.
Alternatively, the semiconductor device according to item 11 .