JP2827905B2

JP2827905B2 - Ｍｉｓｆｅｔおよびその製造方法

Info

Publication number: JP2827905B2
Application number: JP6144278A
Authority: JP
Inventors: 潔竹内
Original assignee: Nippon Electric Co Ltd
Current assignee: NEC Corp
Priority date: 1994-06-27
Filing date: 1994-06-27
Publication date: 1998-11-25
Anticipated expiration: 2013-11-25
Also published as: JPH0818047A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体装置の構造なら
びに製造方法に関し、特にＭＩＳＦＥＴとその製造方法
に関する。

【０００２】

【従来の技術】ごく一般的なＭＩＳＦＥＴ製造方法をシ
リコン（Ｓｉ）・ｎチャネル素子を例にとり、図８を参
照して説明する。Ｓｉ基板上に各々の素子どうしを分離
するための分離絶縁膜をＬＯＣＯＳ法などで形成したの
ち、ＦＥＴのしきい値電圧Ｖ_THを所望の値に設定し、か
つ短チャネル効果やパンチスルーを抑える働きをするｐ
型不純物のボロンをイオン注入により基板に導入する。
この工程は素子のチャネルの特性を決定するものなの
で、ここではチャネルイオン注入と呼ぶ。次に、基板表
面上にゲート酸化膜、ゲート電極を順次形成したのち、
フォトリソグラフィとエッチングにより所望の形状のゲ
ート電極を形成する。次に、このゲート電極をマスクと
してｎ型不純物のヒ素をイオン注入により基板に導入す
ることで、ゲート電極と自己整合的にソース・ドレイン
を形成する。この後、少なくとも１回、高温（Ｓｉ基板
の場合８００度以上）の熱処理を行うことが必要であ
る。これにより、イオン注入された不純物が結晶格子位
置に収まり、電気的に活性となる。

【０００３】上記製造方法において、ソース・ドレイン
注入は大量のイオン（１０¹⁵cm^-2個以上）を導入するた
め、Ｓｉ基板の結晶構造が破壊され、多量の点欠陥（本
来格子場所ではない場所に原子が存在する「格子間原子
（ｉｎｔｅｒｓｔｉｔｉａｌ）」や格子位置の原子が欠
落している「空孔（ｖａｃａｎｃｙ）」（が生成され
る。このような点欠陥の存在は不純物原子の熱拡散に影
響する。特にボロン（Ｂ）と燐（Ｐ）は、格子間原子と
は対をなす事で著しく拡散しやすくなる（増速拡散）。
従って、上記例においては、ソース・ドレインの不純物
を活性化する熱処理工程において、予め基板に導入され
ていたボロンが、ソース・ドレイン注入時に生成された
点欠陥と対をなし、ごく短時間の間（１秒以下）で大き
く基板内を移動する。この増速拡散は、熱処理の温度と
時間を調整してもほとんど制御不可能であり、所望のデ
バイス特性を得るための基板不純物分布の設計を困難に
する。例えば、微細ＭＩＳＦＥＴにおいては、短チャネ
ル効果を抑えつつ、Ｖ_THを下げたいという設計上の要求
がある。このためには、基板のやや深い部分にボロンの
ピークを配して短チャネル効果を抑え、一方基板表面付
近は低濃度としてＶ_THを下げれば良い。このような分布
は、ボロンのイオン注入のエネルギ、ドーズ量を調整す
ることで実現できる。ところが、デバイス設計者が意図
したこのような分布は、この後の熱処理時に、上述の制
御不能な増速拡散により崩れてしまい、完成した素子は
意図に反して、Ｖ_THは高く、短チャネル効果は大きくな
ってしまう。図９にこのような現象によりＶ_THが増大し
てしまった素子の特性例（Ｖ_THの長チャネル素子からの
ずれのチャネル長依存性）を示す。上記増速拡散はソー
ス・ドレイン領域で生じた点欠陥により発生するため、
ソースとドレインの距離が短く、両者の影響が足し合わ
さる短チャネル素子ほどＶ_THが大きく増大している（こ
の現象は逆短チャネル効果と呼ばれる）。実用上重要な
短チャネル素子において、Ｖ_THが所望の値（ほぼチャネ
ル長無限大でのＶ_THと等しい）より高くなってしまう。
しかも、この高くなり方は、増速拡散の制御性のなさを
反映し、わずかなプロセスの変化により変動する事も大
きな問題である。また、増速拡散は、基板の深い部分の
不純物濃度を低下させるため、短チャネル効果も劣化さ
せる。このため、実際に得られる素子の短チャネル効果
は、増速拡散がないとして行ったシミュレーション結果
より常に悪い。

【０００４】一方、図８に示した一般的な作成方法を変
更して、ソース・ドレインと基板との間の寄生容量を低
減する方法が特開平４−２８６３６４号公報に提案され
ている。この方法を図１０を参照して説明する。この方
法の特徴は、通常ゲート電極形成前に行うチャネルイオ
ン注入をゲート電極形成後に行うことである。すなわ
ち、図１０の例では、ゲート電極を形成後、ゲート電極
を貫通して基板に達するようにボロンをイオン注入す
る。このとき、ゲート電極が存在しないソース・ドレイ
ン領域では、チャネルが形成される領域より、ゲート電
極の高さの分だけ深くボロンが導入される。その後、通
常と同様にソース・ドレイン不純物の注入と活性化のた
めの熱処理を行う。この方法を用いると、チャネルイオ
ン注入したボロンをソース・ドレインより深くすること
ができる。このため、ｎ型のソース・ドレインと接する
基板のｐ型部分の濃度は、通常の方法でチャネルイオン
注入をした場合より低くなる。この結果、ｐｎ接合の空
乏層が広くなり、ソース・ドレインと基板との間に生ず
る寄生容量が低減され、回路動作が高速化される。

【０００５】上記方法では、増速拡散は通常の製造方法
と同様に問題となるが、それ以外に、しきい値電圧Ｖ_TH
の制御性が乏しいという難点がある。この点について以
下に説明する。イオン注入の深さ方向分布は山型であ
り、上記チャネル注入においては、パンチスルーを防止
するため、山型分布のピークがゲート電極直下において
ソース・ドレインの深さと同等（通常１００〜３００nm
程度）となるよう設定する必要がある。チャネルイオン
注入においては、飛程が上記基板内深さとゲート電極の
高さの和になるように注入のエネルギが設定される。と
ころが、ゲート電極の高さ（典型的な値は１００〜５０
０nm）にはプロセス上１０〜５０nmのばらつきが生じる
ことは避けられない。特に、ポリシリコンゲートへの燐
拡散やゲート側壁を形成するエッチバック工程において
膜厚変動が生じやすい。このため、上記注入深さには±
１０〜５０nmの不確定さが生じる。上述のようにイオン
注入された不純物分布は山型であり、基板表面での深さ
方向の大きな濃度勾配を持つ。従ってこのような深さの
変動は、基板表面での不純物濃度の変動をもたらし、そ
の結果Ｖ_THがばらついてしまう。すなわち、不純物深さ
が浅くなるほど、濃度が高くなり、Ｖ_THは上がる。一例
として、ボロンを厚さ１５０nmのゲート電極を貫き、基
板内１００nmにピークを持つように注入し、Ｖ_TH＝０．
４Ｖに設計した場合には、ゲート電極高さのずれ１０nm
に対してＶ_THは約５０ｍＶ変動してしまう。なお、図８
に示した通常の製造方法においても、基板汚染やチャネ
リングを防止するため、基板上に１０〜３０nmの酸化膜
（犠牲酸化膜）を設け、その上からチャネルイオン注入
を行うのが普通であるが、酸化膜がもともと薄いため、
その厚さのばらつきの絶対値はゲート電極より１桁小さ
く、問題にならない。

【０００６】

【発明が解決しようとする課題】前述した通常のＭＩＳ
ＦＥＴの製造方法では、ソース・ドレイン注入時に生じ
た点欠陥によりチャネル不純物が増速拡散を起こし、チ
ャネル不純物の分布の制御が困難であるという問題があ
った。

【０００７】また、ゲート電極を貫いてチャネルイオン
注入を行う場合、ゲート電極の高さの変動によって、素
子のしきい値電圧Ｖ_THが敏感に変動してしまうという問
題があった。

【０００８】

【課題を解決するための手段】増速拡散という第１の課
題を解決するため、チャネルイオン注入を、ソース・ド
レイン不純物のイオン注入および活性化を行った後に行
う。より具体的には、ゲート電極に対して自己整合的に
ソース・ドレインのイオン注入を行ったのち、活性化の
ための熱処理をほどこし、その後でゲート電極を貫いて
チャネルイオン注入を行う。

【０００９】上記のようにゲート電極を貫いてチャネル
イオン注入を行った場合、しきい値Ｖ_THがばらつくとい
う第２の課題がある。また、単にソース・ドレインの寄
生容量を減らす目的で、ゲート電極を貫いてチャネルイ
オン注入を行った場合にも同様の課題がある。これを解
決するため、前記チャネルイオン注入により形成される
比較的高濃度の不純物領域が、少なくとも２つの極大点
を有するような素子構造とする。そのためにゲート電極
を貫いたチャネルイオン注入工程の少なくとも１つにお
いて、ゲート下における深さのピークが基板表面に位置
するように注入を行う。

【００１０】

【作用】ソース・ドレインのイオン注入により生じた結
晶欠陥は、その後の活性化の熱処理によりほとんど消滅
する。従って、チャネルの不純物をその後で導入すれ
ば、その拡散は点欠陥の影響を受けない。このため、チ
ャネル不純物分布はイオン注入のエネルギやドーズ量に
より制御可能となり、デバイス設計者が意図したとおり
の不純物分布を実現することが可能となる。

【００１１】ゲート電極厚さによるしきい値Ｖ_THの変動
に関する作用は以下のとおりである。まず素子構造の観
点からは、不純物分布が基板のある程度深い部分から表
面に至るまでほぼ平坦であるようにする。これにより、
この不純物領域全体の深さが変動しても表面の濃度が変
化せず、Ｖ_THの変動が抑えられる。また製造方法の観点
からは、チャネルイオン注入工程において、少なくとも
１回、ゲート下における深さのピークが基板表面に位置
するように注入を行う。これにより、イオン注入直後の
基板表面での不純物濃度の深さ方向の勾配がほぼゼロに
なる。このため、注入のピークの深さが多少変動しても
表面の濃度の変化は小さく、Ｖ_THの変動が抑えられる。

【００１２】

【実施例】図１は、イオン注入を１回のみ行った場合の
例である。ここではｎチャネル素子を例にとった。シリ
コン基板１（着目する領域はウェル形成などによりｐ型
にドープされているものとする）上に素子分離絶縁膜
６、ゲート絶縁膜４、ゲート電極５を形成した後、ヒ素
（Ａｓ）をゲート電極５をマスクとして５×１０¹⁵cm^-2
程度イオン注入し、ソース・ドレイン領域３Ａを形成す
る。この段階では、ソース・ドレイン領域３Ａは電気的
に不活性であり、その周辺では結晶構造が崩れ、多量の
点欠陥が存在している（図１ａ）。

【００１３】次に高温の熱処理（例えば１０００℃で１
０秒、あるいは８５０℃で１０分）を施す。これにより
注入されたＡｓは格子位置に収まり、不活性なソース・
ドレイン領域３Ａは、電気的に活性なソース・ドレイン
領域３Ｂに転換される。一方このとき、点欠陥は拡散に
より基板外に流出したり、格子間原子と空孔が再結合し
てほとんど消滅する（図１ｂ）。

【００１４】次にボロン（Ｂ）を１０¹²〜１０¹³cm^-2程
度イオン注入し、高濃度チャネル領域２Ａを形成する
（図１ｃ）。このとき、その濃度のピークの深さは、短
チャネル効果を抑えるためにソース・ドレイン領域３Ｂ
の下端（接合の深さ）と同等の深さに設定する。次に、
再び高温の熱処理を施し、電気的に不活性な領域２Ａの
ボロンを活性化する。これにより電気的に活性なｐ型高
濃度チャネル領域２Ｂを形成する。このとき、ソース・
ドレイン注入により生じた欠陥はすでに存在しないた
め、ボロンの増速拡散が防止される。

【００１５】上記例では、チャネル注入を１回のみ行っ
た。その場合、チャネルに注入するボロンのピーク位置
を、短チャネル効果を抑えるため、ゲート下においてソ
ース・ドレインの深さとほぼ同等となるように選択する
のが普通である。しかし、そうすると、基板表面での不
純物分布に勾配が生じ、しきい値ＶTHの制御性が乏しく
なる。図２は、この点について対策した、本発明による
第１の実施例である。ソース・ドレインの注入と活性化
までは図１ａ、ｂと同様に行う。その後、ゲート電極５
直下において、濃度のピークが基板１の表面付近になる
ようにボロンを注入する（図２ａ）。この注入によりＶ
THのばらつきが防止される。次に、ゲート電極５直下に
おいて、濃度のピークがソース・ドレイン３の深さ近傍
になるように再びボロンを注入する（図２ｂ）。最後に
高温の熱処理を施して、注入したボロンを活性化する。
これにより深さ方向に概ね一様な濃度分布を有する帯状
のｐ型高濃度チャネル領域２Ｂが形成される（図２
ｃ）。本実施例によれば、チャネルの不純物の増速拡散
を防止し、かつＶ_THのばらつきの増加を抑えることがで
きる。なお、上記第１および第２のボロン注入の順番は
入れ換えてもよい。

【００１６】図３と図４は、上記のイオン注入を１回の
み行った例と第１の実施例における、ゲート電極部分の
ボロンの深さ方向分布の典型的な例を示したものであ
る。前者はボロン注入直後、後者はボロンの活性化熱処
理後のシミュレーション結果である。縦軸は左側が対
数、右側が線形目盛である。ソース・ドレインの深さと
しては１００nmを想定している。図で「１段注入」と
は、イオン注入を１回のみ行った例のようにボロン注入
を１段階で行う場合であり、その分布のピーク位置はソ
ース・ドレインと同じ１００nm付近に設定される。これ
は短チャネル効果を抑えるためである。ここではＢを７
０ｋｅＶで１．３×１０¹³cm^-2打ち込んでいる。する
と、注入直後の図３において、基板表面で濃度勾配が大
きい。このため、ゲート電極の厚さ（設計値１５０nm）
がわずかにゆらいでも、基板表面でのボロン濃度が大き
く変動する。

【００１７】一方「２段注入」とは、第１の実施例のよ
うにボロン注入を２段階で行い、その一方を基板表面に
ピークを持つように設定するものである。浅い方の注入
によりしきい値が設定され、深い方の注入により短チャ
ネル効果が防止される。この例では、ボロンを４５ｋｅ
Ｖで４×１０¹²cm^-2および８０ｋｅＶで９×１０¹²cm^-2
打ち込んでいる。この場合、基板表面での不純物濃度の
勾配はゼロに近い。このため、ゲート電極の厚さが多少
ゆらいでもしきい値はあまり変動しない。熱処理を行う
と（図４）、ボロンが基板外へ拡散する結果、１段注入
と２段注入での表面濃度がほぼ一致する。このため、両
者のしきい値は等しくなる。２段注入を行った場合、そ
の深さ方向分布は概ね平坦となり、濃度分布には２つの
ピークが残る。図５は、ゲート電極厚さが変化したとき
の、上記１段注入と２段注入におけるしきい値の変動の
シミュレーション結果である。すでに述べた理由によ
り、前者ではしきい値の変動が大きいが、後者ではほと
んど抑えられる。

【００１８】以上では、ソース・ドレインの深さが１０
０nm程度以上の深さであることを仮定していたが、より
浅いソース・ドレインを用いる場合には、第１の実施例
において、第２のボロン注入を省略しても、ソース・ド
レイン深さよりやや深い位置まで基板濃度が十分高くで
きる場合が考えられる。この場合、ゲート電極下で基板
表面にピークを持つボロン注入を１回行うだけで、十分
な短チャネル効果の抑圧が可能であると同時に、しきい
値ＶTHのばらつきも抑えられる。すなわち、第１の実施
例において、第２のボロン注入を省略することができ
る。これを図６に示した。ソース・ドレイン３Ｂの形成
までは図１ａ、ｂと同様に行う。次に図２ｃと同様にボ
ロンをゲート電極５を貫いて注入する。ただし、その注
入後のピーク位置がゲート電極５直下において基板１の
表面に位置するようにする（図６ａ）。次に高温の熱処
理により注入したボロンを活性化する（図６ｂ）。この
方法では、ソース・ドレイン３Ｂが十分浅く（概ね１０
０nm以下）抑えられないと、短チャネル効果が劣化する
恐れがある。

【００１９】以上２つの例及び第１の実施例において、
ソース・ドレイン領域３と高濃度チャネル領域２とがチ
ャネル近傍の一部領域を除いて重なり合わない場合を図
示している。この状況はソース・ドレインの寄生容量を
低く抑えるうえで望ましい。しかし、これらの例及び実
施例における本発明の本質は、増速拡散を抑えること、
およびそれをしきい値のばらつきなく実現することにあ
る。よってこれら実施例において２つの領域が重なり合
わないことは必ずしも本発明の本質ではなく、重なり合
っていても構わない。

【００２０】一方、本発明によるしきい値ばらつきの低
減は、ソース・ドレイン容量の低減のみを意図し、増速
拡散防止を考慮しない場合においても有効である。図７
はこのような場合の、本発明による第２の実施例を示す
ものである。シリコン基板１上に素子分離絶縁膜６、ゲ
ート絶縁膜４、ゲート電極５を形成した後、ゲート電極
を貫通してボロンを、その飛程のピークがゲート電極５
直下において基板１の表面となるよう注入する（図７
ａ）。このとき、ソース・ドレイン領域３よりも高濃度
チャネル領域２が深くなるように、ソース・ドレイン深
さ、ゲート電極高さを設定する。次に、ゲート電極５直
下において、飛程のピークがソース・ドレインの深さ近
傍になるように再びボロンを注入する（図７ｂ）。次
に、ヒ素（Ａｓ）をゲート電極をマスクとして５×１０
¹⁵cm^-2程度イオン注入し、ソース・ドレイン領域３Ａを
形成する（図７ｃ）。最後に高温の熱処理によりソース
・ドレイン３と高濃度チャネル領域２を活性化する（図
７ｄ）。

【００２１】増速拡散について考慮せず、単に寄生容量
を減らすことだけが目的であるなら、上記イオン注入の
順序は任意である。また、ソース・ドレインが十分浅い
場合は上記第２のボロン注入を省略できることは、第１
の実施例と同様である。

【００２２】以上の説明ではｎチャネル素子を例に用い
たが、これは本発明の範囲を限定するものではない。ｐ
チャネル素子においては、チャネル不純物のボロンを燐
（Ｐ）、ソース・ドレイン不純物のヒ素をボロンあるい
はフッ化ボロン（ＢＦ₂）に置き換え、ｐ型とｎ型を入
れ換えれば、今までの説明がそのまま適用できる。ま
た、ソース・ドレインの構造は最も単純なシングル・ド
レイン構造を示したが、ソース・ドレインの注入を２段
階で行うＬＤＤ構造など、さまざまな変形に対しても本
発明は容易に適用可能であることは明らかである。

【００２３】

【発明の効果】ソース・ドレイン不純物の活性化熱処理
をした後にチャネル不純物をゲート電極を貫いてイオン
注入することにより、チャネル不純物の増速拡散を防止
し、異常なしきい値Ｖ_THの増大、Ｖ_THの不安定性、基部
深部の濃度低下による短チャネル効果増大が防止され
る。予測困難な増速拡散がなくなるため、設計どおりの
素子特性を容易に実現することができる。

【００２４】ゲート電極を貫いてチャネル不純物を注入
する場合、ゲート下の基板表面にピークを持つようにチ
ャネル不純物を注入することにより、ゲート電極厚さの
変動による素子のしきい値Ｖ_THのばらつきを抑えること
ができる。これによりソース・ドレインの容量の低減
を、Ｖ_THばらつきを増加させることなく実現できる。

【００２５】深さ方向の濃度分布が概ね平坦かつ深さ方
向の幅がほぼ一定の帯状の高濃度チャネル不純物領域を
有し、この高濃度領域の上端がゲート電極直下において
基板表面に接し、かつこの高濃度領域がソース・ドレイ
ン領域において基板の表面に接しない素子構造とするこ
とで、増速拡散の防止、あるいはソース・ドレイン容量
の低減を、Ｖ_THばらつきを増加させることなく実現でき
る。

【図面の簡単な説明】

【図１】イオン注入を１回のみ行った例を示す断面図で
ある。

【図２】本発明による第１の実施例を示す断面図であ
る。

【図３】イオン注入直後の基板不純物分布の１例を示す
図である。

【図４】素子完成時の基板不純物分布の１例を示す図で
ある。

【図５】２段注入法の効果を説明する図である。

【図６】イオン注入を１回のみ行った例を示す断面図で
ある。

【図７】本発明による第２の実施例を示す断面図であ
る。

【図８】一般的な従来のＭＩＳＦＥＴの製造方法を示す
断面図である。

【図９】増速拡散の影響を受けたｎＭＩＳＦＥＴの特性
例を示す図である。

【図１０】ソース・ドレイン容量を低減した従来のＭＩ
ＳＦＥＴの製造方法を示す断面図である。

Claims

(57)【特許請求の範囲】

【請求項１】第１の導電型の不純物をドープした半導体
基板上に形成されたゲート絶縁膜と、前記ゲート絶縁膜
上に形成されたゲート電極と、前記半導体基板内の前記
ゲート電極の両側に形成された第２導電型のソース・ド
レイン領域と、を備えたＭＩＳトランジスタにおいて、
前記第１の導電型の不純物の分布が深さ方向の幅がほぼ
一定でかつ少なくとも２つの極大点を有する帯状の高濃
度領域を有し、前記高濃度領域の上端が前記ゲート電極
直下（チャネル領域）において前記基板の表面に接し、
かつ前記高濃度領域が前記ソース・ドレイン領域におい
て前記基板の表面に接しないことを特徴とするＭＩＳト
ランジスタ。
【請求項２】前記帯状の高濃度領域の上端が、前記ソー
ス・ドレイン領域において、ソース・ドレインよりも深
いことを特徴とする請求項１に記載のＭＩＳトランジス
タ。
【請求項３】表面にゲート絶縁膜を介してゲート電極が
形成された第１導電型の半導体基板に対して、前記ゲー
ト電極を貫いて、第１の導電型の不純物を前記ゲート電
極直下において前記半導体基板の表面とイオン注入後の
不純物分布のピークとが一致するようにイオン注入する
第１の注入工程と、前記ゲート電極を貫いて、ピークが
前記第１の注入工程よりも深くなるように第１の導電型
の不純物をイオン注入する第２の注入工程と、を有する
ことを特徴とするＭＩＳトランジスタの製造方法。
【請求項４】表面にゲート絶縁膜を介してゲート電極が
形成された半導体基板に対して、前記ゲート電極をマス
クとして第２の導電型の不純物をイオン注入してソース
・ドレイン領域を形成する工程と、前記ゲート電極を貫
いて、第１の導電型の不純物を前記ゲート電極直下にお
いて前記半導体基板の表面とイオン注入後の不純物分布
のピークとが一致するようにイオン注入する第１の注入
工程と、前記ゲート電極を貫いて、ピークが前記第１の
注入工程よりも深くなるように第１の導電型の不純物を
イオン注入する第２の注入工程と、を有することを特徴
とするＭＩＳトランジスタの製造方法。
【請求項５】ソース・ドレイン領域を形成する工程の後
に、前記ソース・ドレイン領域の不純物を活性化するた
めの加熱工程を有することを特徴とする請求項４記載の
ＭＩＳトランジスタの製造方法。