KR0137625B1 - 매립 채널형 mos 트랜지스터 및 그 제조방법 - Google Patents
매립 채널형 mos 트랜지스터 및 그 제조방법Info
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- 238000004519 manufacturing process Methods 0.000 title claims abstract description 20
- 239000004065 semiconductor Substances 0.000 title claims description 9
- 238000009792 diffusion process Methods 0.000 claims abstract description 141
- 239000000758 substrate Substances 0.000 claims abstract description 86
- 239000012535 impurity Substances 0.000 claims abstract description 73
- 238000005468 ion implantation Methods 0.000 claims abstract description 19
- 238000000034 method Methods 0.000 claims description 31
- 150000002500 ions Chemical class 0.000 claims description 23
- 230000003213 activating effect Effects 0.000 claims description 6
- 238000002347 injection Methods 0.000 claims description 5
- 239000007924 injection Substances 0.000 claims description 5
- 238000002513 implantation Methods 0.000 claims 2
- 230000000694 effects Effects 0.000 abstract description 6
- 239000010410 layer Substances 0.000 description 105
- 108091006146 Channels Proteins 0.000 description 51
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 8
- 238000010438 heat treatment Methods 0.000 description 8
- 229910052710 silicon Inorganic materials 0.000 description 8
- 239000010703 silicon Substances 0.000 description 8
- 229910052751 metal Inorganic materials 0.000 description 5
- 239000002184 metal Substances 0.000 description 5
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 4
- 229910052796 boron Inorganic materials 0.000 description 4
- 238000009413 insulation Methods 0.000 description 4
- 230000000153 supplemental effect Effects 0.000 description 4
- 238000002474 experimental method Methods 0.000 description 3
- 239000002784 hot electron Substances 0.000 description 3
- 229910052698 phosphorus Inorganic materials 0.000 description 3
- 239000011574 phosphorus Substances 0.000 description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- 238000004904 shortening Methods 0.000 description 3
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- 238000004364 calculation method Methods 0.000 description 2
- OKZIUSOJQLYFSE-UHFFFAOYSA-N difluoroboron Chemical compound F[B]F OKZIUSOJQLYFSE-UHFFFAOYSA-N 0.000 description 2
- 230000005684 electric field Effects 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 108010075750 P-Type Calcium Channels Proteins 0.000 description 1
- 230000004913 activation Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 238000002844 melting Methods 0.000 description 1
- 230000008018 melting Effects 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- -1 phosphorus ions Chemical class 0.000 description 1
- 238000005381 potential energy Methods 0.000 description 1
- 230000035945 sensitivity Effects 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- 238000004088 simulation Methods 0.000 description 1
- 230000001629 suppression Effects 0.000 description 1
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 1
- 229910021342 tungsten silicide Inorganic materials 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
- H01L29/6659—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7838—Field effect transistors with field effect produced by an insulated gate without inversion channel, e.g. buried channel lateral MISFETs, normally-on lateral MISFETs, depletion-mode lateral MISFETs
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- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S438/00—Semiconductor device manufacturing: process
- Y10S438/914—Doping
- Y10S438/919—Compensation doping
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- Engineering & Computer Science (AREA)
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- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
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- Manufacturing & Machinery (AREA)
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Abstract
n형 기판을 사용하는 매립 p 채널형 MOS 트랜지스터의 제조에 있어서, 얕은 n형 확산층은 상기 게이트 전극 아래의 얕은 p형 확산층에 대향하여 인접하도록 예정된 소스 영역 및 드레인 영역의 각각에 이온 주입함으로써 형성된다. 그후, 소스 영역 및 드레인 영역으로써의 역할을 하는 p형 확산층은 n형 확산층을 통해 이온 주입되므로써 형성되고 주입된 불순물은 활성화된다. 따라서, 기판 표면에서의 불순물 농도가 게이트 전극의 중간 부분에서 보다 게이트 전극의 각 단부 바로 아래 부분에서 더 낮게 된다. 이러한 방법으로 종래의 매립 채널형 MOS 트랜지스터에서 나타나던 쇼트 채널 효과를 억제하고 상기 게이트의 물리적 길이를 단축시킨다.
Description
제1a도 내지 제1e도는 본 발명에 따른 매립 채널형 MOS 트랜지스터의 제1방법을 나타내는 개략 단면도.
제2도는 제1a도 내지 제1e도의 방법에 의해 제조된 MOS 트랜지스터내의 정미 불순물 프로파일(net impurity profiles)의 시뮬레이션차트.
제3는 본 발명에 의해 성취될 수 있는 게이트 길이를 단축시키는 실험 결과를 나타내는 그래프.
제4a도 내지 제4d도는 본 발명에 따른 매립 채널형 MOS 트랜지스터의 제2방법을 나타내는 개략 단면도.
제5a도 내지 제5c도는 본 발명에 따른 매립 채널용 MOS 트랜지스터의 제3방법을 나타내는 개략 단면도.
제6a도 내지 제6d도는 매립 채널형 MOS 트랜지스터의 종래 제조 방법을 나타내는 개략 단면도.
*도면의 주요 부분에 대한 부호의 설명*
10:실리콘 기판12:필드 산화막
14:게이트 산화막16,24:p형 확산층
18:게이트 전극20:n형 확산층
22:측벽30:채널 경계 영역
32:유전체층
[발명의 배경]
본 발명은 개선된 매립 채널형 MOS 트랜지스터와 상기 트랜지스터의 제조 방법에 관한 것이다.
종래의 매립 p 채널형 MOS 트랜지스터는 역치 전압(threshold voltage)을 적절히 낮추기 위해 게이트 전극과 게이트 산화막 아래의 n형 기판 표면에 얕은 p형 확산층을 갖는다. 상기 얕은 p형 확산층은 보다 고도로 도핑된(doped) p형 확산층인 소스(source) 영역과 드레인(drain) 영역 사이에 채널을 제공한다.
표면 채널형 MOS 트랜지스터에 대한 매립 채널형 MOS 트랜지스터의 장점은, 기판과 게이트 산화막 간의 인터페이스에서 산란이 거의 발생하지 않기 때문에 전하의 이동도(mobility)가 증가한다는 것이다. 한편, 상기 매립 채널형 MOS 트랜지스터의 단점은 쇼트 채널 효과(short channel effect)에 민감하다는 것이다. 즉, 상기 소스 영역과 드레인 영역 및 채널 영역은 같은 도전형을 갖기 때문에, 상기 드레인 영역에 일정 전압을 가하면 표면 채널형 MOS 트랜지스터에서 보다 공핍층(depletion layer)이 넓게 확대되어, 펀치 스루(punch-through)라 일컬러지는 현상, 즉, 드레인 전압에 의한 소스 영역과 드레인 영역간의 전류 흐름이 소스 영역과 채널 영역간의 경계부에서 위치 에너지를 강제적으로 낮추는 현상을 초래하기 쉽다. 이 경우, 상기 펀치 스루 현상은 기판 표면 부근에서 일어나기 때문에 표면 펀치 스루 현상이라 일컬어진다. 상기 펀치 스루 현상이 발생되는 근분적인 원인은 유효한 채널 길이가 상기 게이트 전극의 물리적 길이보다 매우 짧아지기 때문이다. 그러므로, 상기 게이트 전극의 물리적 길이를 짧게 하므로써 매립 채널형 MOS 트랜지스터를 더욱 소형화 한다는 것은 어려운 일이다.
[발명의 개요]
본 발명의 목적은, 상기 게이트의 물리적 길이에 대한 유효한 채널 길이를 연장시켜 쇼트 채널 효과에 대한 민감도를 감소시키도록 하는 개선된 매립 채널형 MOS 트랜지스터를 제공하는 것이다.
본 발명의 또다른 목적은 상술된 점을 개선한 매립 채널형 MOS 트랜지스터의 제조 방법을 제공하는 것이다.
본 발명에 따른 매립 채널형 MOS 트랜지스터는 제1 도전형인 반도체 기판과, 기판 표면의 제한된 영역에 형성된 게이트 유전체막(dielectric film)과, 채널 영역을 제공하기 위한 게이트 유전체막 아래의 표면 영역에 형성된 반대의 제2도전형 인 제1확산층과, 상기 게이트 유전체층상에 형성된 게이트 전극과 소스 영역과 드레인 영역을 제공하기 위해 상기 제1확산층의 두개의 대향면 상의 기판에 형성되고 불순물 농도 및 기판으로부터의 깊이가 상기 제1확산층 보다 큰 제2도전형인 한쌍의 제2확산층을 구비한다. 본 발명의 주요 특성으로써, 상기 채널 영역은, 각각이 기판의 표면 영역내의 확산층이고, 제1확산층 보다 불순물 농도가 낮으며, 상기 기판 표면에서의 불순물 농도가 게이트 전극의 중심부 아래 부분에서 보다 게이트 전극의 각 단부면의 바로 아래부분에서 더 낮도록 제2확산층의 하나와 제1확산층 사이에 개재되는 두개의 경계 영역을 포함한다.
본 발명에 따른 제조 방법은, (a) 제1도전형인 반도체 기판 표면상에 게이트 유전체막을 형성하는 단계와, (b) 제2형의 불순물을 이온 주입 함으로써 게이트 유전체막 아래의 기판 표면 영역에 반대의 제2도전형인 제1확산층을 형성하는 단계와, (c) 상기 게이트 유전체막상에 두개의 대향 단부면을 갖는 게이트 전극을 형성하는 단계와, (d) 상기 게이트 전극을 마스크로 사용하여 제1형의 불순물을 이온 주입함으로써 게이트 전극 아래의 제1확산층에 대향하여 인접하도록 상기 기판의 표면 영역에 제1도전형인 한쌍의 예비 확산층을 형성하는 단계와, (e) 게이트 전극을 마스크로 사용하며 예비 확산층의 주요 영역을 통해 제2형의 불순물 이온을 주입함으로써 기판의 예정된 소스 영역 및 드레인 영역에, 제1확산층 보다 이온 농도가 크고 기판 표면으로 부터의 깊이가 더 깊은, 제2도전형인 한쌍의 제2확산층을 형성하는 단계 및, (g) 상기 기판내에 이미 주입된 불순물을 열처리함으로써 활성화시키는 단계를 포함한다.
상기 제조 방법에 있어서, 새로운 점은 (d) 단계이다. 즉, 같은 도전형의 얕은 확산층이 소스 영역 및 드레인 영역을 제공하기 위해 반대의 도전형인 확산층을 형성하기 전에 각각의 예정된 소스 영역 및 드레인 영역에 기판으로써 형성된다. 따라서, 상기 공정에 의해 제조된 MOS 트랜지스터는 기판 표면에서의 불순물 농도가 채널의 주요 부분에서 보다 낮으며 유효한 채널 길이가 연장되는 채널 경계 영역을 갖는다.
그러므로, 본 발명에 따른 매립 채널형 MOS 트랜지스터는 쇼트 채널 효과에 거의 영향 받지 않기 때문에, 본 발명은 게이트 전극의 물리적 길이를 줄이므로써 매립 채널형 MOS 트랜지스터를 더욱 소형화 할 수 있게 한다. 예를 들어 매립 p 채널형 MOS 트랜지스터에서, 펀치 스루 현상 없이 게이트 길이를 약 0.25μm까지 줄일 수 있다.
그 밖에도, 본 발명은, 채널 영역과 소스 영역 및 드레인 영역 사이의 경계부에서 불순물 농도를 저하시키면 전기장이 이완되기 때문에, 핫 일렉트론(hot electrons) 효과에 의해 MOS 트랜지스터의 열화를 억제하는 효과를 갖는다. 이러한 관점에서, 본 발명은 매립 채널형 MOS 트랜지스터의 신뢰성을 향상시키는데 기여한다.
[양호한 실시예의 설명]
제1a도 내지 제1e도는 본 발명의 제1실시예로써 매립 p 채널형 MOS 트랜지스터의 제조 공정을 나타낸다. 상기 트랜지스터의 완성된 구조는 제1e도에 도시되어 있다.
제1a도를 참조하면, 우선, 활성 영역을 규정하는 필드 영역을 제공하도록 n형 실리콘 기판(10)상에 비교적 두꺼운 산화막(12)을 형성하며, 각각의 활성 영역에서는 열산화와 같은 적절한 방법에 의해 실리콘 기판 표면상에 게이트 산화막(14)을 형성한다. 다음으로, 소정의 한계 전압을 실현시키기 위해 p형 불순물의 저 에너지 이온을 상기 n형 실리콘 기판(10)내에 주입시키므로써 게이트 산화막(14) 아래에 얕은 p형 확산층(16)을 형성한다. 상기 p형 확산층(16)은 불순물 농도가 비교적 낮다. 예를들어, 10-30keV로 1012내지 1013/cm2도우즈(dose)의 붕소가 주입된다.
제1b도를 참조하면, 패터닝 기술(patterning technique)을 사용하여 게이트 산화막(14)상에 다결정 실리콘으로된 게이트 전극(18)을 형성한다. 다음으로, 게이트 전극(18)을 마스크로서 사용하여 n형 실리콘 기판(10)내에 n형 불순물의 이온을 저 에너지로 주입시키므로써 게이트 전극(18)의 각 측면상에 얕은 n형 확산층을 형성한다. 예를 들어, 10-30keV로 1012내지 1014/cm2도우즈의 인이 주입된다.
상기 p형 확산층(16)은 상기 게이트 전극(18) 바로 아래 영역에 잔류한다. 다음으로, 산화막을 기판 표면상에서, 예를 들어, 15-200nm 두게로 게이트 전극(18)을 포함한 전체 영역 너머로 성장시킨 후, 이방성 에칭에 의해, 게이트 전극(18)의 두개의 대향단면의 각각에 산화측벽(22)은 남아 있도록 하면서 초기에 형성된 산화막(14)과 함께 상기 산화막의 대부분을 제거한다. 물론, 산화막(14)은 게이트 전극(18) 아래에 남아있게 된다.
제1c도를 참조하면, 상기 게이트 전극(18)과 측벽(22)을 마스크로 사용하여, p형 불순물의 이온을 상기 기판(10)내로 비스듬히 주입시키므로써, 이전에 형성된 p형 및 n형 확산층(16,20)보다 깊은 p형 확산층(24)이 게이트 전극(18)상에 형성된다. 예를들어, 기판 표면에 대해 약 45°각도로 1012내지 1014/cm2도우즈의 붕소가 30-60keV로 주입된다. 상기 게이트 전극(18)의 각 측면상에서, n형 확산층(20)의 주요 부분은 p형 확산층(24)의 표면부로 되지만, 측벽(22) 아래에서는, 상기 n형 확산층(20)의 엣지부(20a)가 게이트 전극(10) 아래의 p형 확산층(16)과 상기 p형 확산층(24) 사이에 남아있게 된다. 각각의 측벽(22) 아래 영역에 있어서, 주입된 p형 불순물의 농도는 기판 표면으로부터 얕은 깊이에서 가장 높게 된다.
제1d도를 참조하면, 게이트 전극(18) 및 측벽(22)을 마스크로 사용하여 비교적 높은 도우즈 p형 불순물의 이온을 상기 기판(10)내에 주입시키므로써 한쌍의 p형 확산층(26)이 형성된다. 이 경우, 이온 주입은 기판 표면에 수직 또는 수직면에 대해 작은 각도로 실행되며, 상기 p형 확산층(26)은 미리 형성된 p형 확산층(24)보다 깊게 형성된다. 예를들어, 1015내지 1016/cm2도우즈의 이붕화 붕소(BF2)를 40-70keV로 주입시킨다.
상술된 공정에 있어서, n형 확산층(20)과 p형 확산층(24,26)은 자기 정합 방식(self-aligned manner)으로 형성된다.
그후, 제1a도 내지 제1d도에 도시된 공정 단계에 의해 주입된 불순물을 활성화시키기 위해 열처리를 한다.
제1e도를 참조하면, 제1d도 상태의 중간물상에 중간층 절연을 위한 유전체 층(32)을 형성한다. 그런다음, 상기 p형 확산층(26)에 접근할 수 있도록 상기 유전체층(32)에 접촉홀(33)을 형성하고, 상기 접촉홀을 사용하여 각각의 p형 확산층(26)을 위한 금속 배선(wirings)을 형성한다.
제1e도에 도시된 MOS 트랜지스터에서, n형 확산층(20)의 엣지부(20a)에서 시작되는 보충 확산층(30)을 게이트 전극(18) 아래의 p형 확산층(16)과 각층면 상의 p형 확산층(24)사이에 개재시킨다. 상기 보충 확산층(30)은, p형 확산층(24,26)을 형성하기 위한 이온 주입시 또는 주입된 불순물을 활성화시키기 위한 열처리시에 p형 불순물이 미리 형성된 n형 확산층(20)의 엣지부(20a)로 확산되기 때문에, 상기 p형 확산층(16)보다 불순물 농도가 낮은 p형 또는 n형 확산층이다. 각 측면상의 확산층(30)은 게이트 전극(18)의 단부와 측벽(22)의 일부 바로 아래에 존재한다. 상기 MOS 트랜지스터에서, 각 측면상의 p형 확산층(24,26)은 소스 영역 또는 드레인 영역을 구성한다. 소스 영역 및 드레인 영역 각각을 위한 p형 확산층(24)은 불순물 농도가 비교적 낮으며 상기 게이트에 인접한 접합(juncticn) 영역을 구비한다. 즉, 상기 MOS 트랜지스터는 약하게 도핑된 드레인(lightly-doped drain(LLD)) 구조로 구성된다. 상기 p형 확산층(16)과 보충 확산층(30)은 공동으로 채널 영역을 제공한다. 즉, 상기 보충 확산층(30)은 채널 경계 영역으로서의 기능을 한다. 그러므로, 상기 MOS 트랜지스터에서, 소스 영역 및 드레인 영역중의 하나와 채널 영역간의 경계부는 게이트 전극(18)일단부의 바로 밑에 있지 않으며, 상기 경계부는 소스 영역 또는 드레인 영역을 향하여 일정 범위로 이동된다. 따라서, 상기 게이트 길이를 연장시키지 않고 유효한 채널 길이가 연장된다.
상술된 확산층 또는 채널 경계 영역(30)을 제공함에 따른 주요 장점은 표면 펀치 스루 현상의 가능성을 감소시킨다는 것이다. 그 밖에, 약하게 도핑된 확산층(30)을 제공하면 채널 영역과 소스 영역 및 드레인 영역간의 경계부에서 전기장을 이완시키므로, 상기 MOS 트랜지스터를 연화시키는 핫 일렉트론의 발생을 억제하는데 효과적이다. 표면 펀치 스루 현상 및 핫 일렉트론 발생의 억제 효과는, 상기 기판 표면으로부터 제1b도에 도시된 n형 확산층(20)까지의 깊이가 p형 확산층(16)까지의 깊이와 거의 같을 때, 가장 높게 된다.
이온을 주입시키므로써 제1b도의 n형 확산층(20)을 형성하기 위한 이온 주입 사출 범위는 p형 확산층(24)을 형성하기 위한 이온 주입 사출 범위 보다 작아야 할 필요가 있다.
제1e도에 도시된 구조의 MOS 트랜지스터에 대하여, 제2도는 실리콘 기판의 두께 방향으로의 정미 불순물 농도(갯수/cm3)의 분포 계산 결과를 나타낸다. 곡선 A는 채널 영역의 중간 부분에서의 불순물 농도를 나타내고 곡선 B는 게이트 전극의 각 단부 바로아래 부분에서의 불순물 농도를 나타낸다. 기판 표면의 상기 게이트의 각 단부 바로 아래에 있는 채널 경계 영역에서의 불순물 농도는 게이트 전극 중앙부 아래의 채널 중간 영역에서의 불순물 농도보다 낮다는 것을 알 수 있다. 이러한 계산을 위해 사용되는 조건하에서, 상기 게이트 단부 아래의 채널 경계 영역은 매우 낮은 불순물 농도를 갖는 p형 확산층이지만, 다른 조건하에서, 상기 채널 경계 영역은 매우 낮은 불순물 농도를 갖는 n형 확산층으로 된다.
본 발명에 따른 매립 p형 확산층 MOS 트랜지스터의 게이트 전극(18)의 물리적 길이를 단축시키는 것에 대한 가능성을 실험을 통해 확인할 수 있다. 본 실험에서, 상기 게이트 전극(18)은 여러가지 길이로 형성되었으며, 20keV의 일정 에너지에서 인 이온을 주입하여 n형 확산층(20)을 형성함에 있어 인 주입 도우즈를 여러가지로 변화시켰다. 이렇게 얻어진 MOS 트랜지스터 샘플(sample) 각각의 드레인에 일정 전압을 가하는 한편, 표면 펀치 스루 현상이 발행하는지의 여부를 시험하기 위해 상기 소스, 게리트 및 기판을 접지시킨다. 상기 실험의 결과로써, 제3도는 표면 펀치 스루 현상을 피하는 조건을 만족시키는 게이트 전극의 최소 길이와 인 주입 도우즈 사이의 관계를 나타낸다. 상기 게이트의 물리적 길이는, 소스 영역 및 드레인 영역이 되는 p형 확산층을 형성하기 전에 n형 확산층(20)을 형성시키므로써, 단축될 수 있다는 것은 분명하다.
비교를 위해, 제6a도 내지 제6d도는 매립 p채널형 MOS 트랜지스터의 종래 제조 공정을 나타낸다. 제6d도에는 상기 트랜지스터의 완성된 구조가 도시되어 있다.
제1a도와 동일한 제6a도에 도시된 바와 같이, 필드 산화막(12)과 게이트 산화막(14)은 n형 실리콘 기판(10)상에 형성되고, 그후, 얕고 약하게 도핑된 p형 확산층(16)은 이온 주입에 의해 게이트 산화막(14) 아래에 형성된다.
제6b도에서, n형 다결정 실리콘은 게이트 산화막(14)상에 형성된다. 다음으로, 게이트 전극(18)을 마스크로 사용하여, p형 확산층(16)보다 깊고 불순물 농도가 높은 한쌍의 p형 확산층(24)을 형성하기 위해 이온 주입이 행해진다.
제6c도에서, 산화측벽(22)은, 우선 산화막을 기판 표면상에 상기 게이트 전극(18)을 포함하는 전체 영역 너머로 성장시키므로써, 게이트 전극(18)의 단부면상에 형성되며, 그후, 이방성 엣칭을 함으로써 대부분의 산화막이 제거된다.
다음으로, 게이트 전극(18)과 측벽(22)을 마스크로 사용하여, 미리 형성된 p형 확산층(24)보다 이온 농도가 높은 한쌍의 p형 확산층(26)을 형성하기 위해 p형 불순물이 기판내로 이온 주입된다. 그후, 상기 기판(10)내에 이미 주입된 불순물을 활성화 시키기 위한 열처리가 실행된다. 그러므로, 상기 공정에서는 기판내에 n형 불순물이 주입되지 않는다.
마지막, 제6d도에서와 같이, 중간층의 절연을 위한 유전체 층(32)은 전체 영역에 걸쳐 형성되며, p형 확산층(26)을 위한 금속 배선이 유전체 층(32)의 접촉 홀(33)을 사용하므로써 형성된다.
이렇게 제조된 MOS 트랜지스터에서, 게이트 전극(18)의 각 측면상의 p형 확산층(24,26)은 소스 영역 또는 드레인 영역을 구성하며, 게이트 전극(18) 아래의 얕은 p형 확산층(16)은 채널 영역으로 된다. 그러므로, 상기 MOS 트랜지스터에서, 상기 채널 길이는 게이트 전극의 길이를 초과하지 않는다.
본 발명의 제2실시예로써, 제4a도 내지 제4d도는 매립 p 채널형 MOS 트랜지스터의 다른 제조 공정을 나타낸다.
제4a도에서, 제1실시예와 같은 방법으로, 필드 산화막(12), 게이트 산화막(14) 및 게이트 전극(18)이 n형 실리콘 기판(10)상에 형성되고, 얕고 약하게 도핑된 p형 확산층(16)은 게이트 산화막(14) 아래에 형성되며, 그후, NMOS 트랜지스터 형 확산층(20)이 게이트 전극(18)의 각 측면상에 형성된다.
다음, 제4b도에서, 게이트 전극(18)을 마스크로 사용하여 p형 불순물이 기판 표면과 수직, 또는, 수직면에 대해 작은 각도로 기판(10)내로 이온 주입되므로써 한쌍의 p형 확산층(24)이 형성된다. 예를들면, 1012내지 1014/cm2도우즈의 붕소가 15-70keV로 주입된다.
제4c도에서, 산화 측벽(22)이 후술되는 방식에 의해 게이트 전극(18)의 단부면 상에 형성된다. 다음으로, 게이트 전극(18) 및 측벽(22)을 마스크로 사용하여, p형 불순물이 기판 표면에 수직, 또는, 수직면에 대해 작은 각도로 상기 기판내에 이온 주입되므로써 미리 형성된 p형 확산층(24)보다 불순물 농도가 높은 한쌍의 p형 확산층(26)이 형성된다. 예를들면, 1015내지 1016/cm2도우즈의 이불화 붕소(BF2)가 40-70keV로 이온 주입된다. 그후, 상기 기판(10)내에 이미 주입된 불순물을 활성화시키기 위해 열처리를 실시한다.
제4d도에 도시된 바와 같이, 상기 MOS 트랜지스터는 중간층의 절연을 위한 유전체 층(32)을 형성한 후, 상기 유전체층(32)의 접촉 홀(33)을 사용하여 소스 영역 및 드레인 영역을 위한 금속 배선(34)을 형성함으로써 완성된다. 상기 MOS 트랜지스터에서, 채널 영역의 주요 부분은 p형 채널형 MOS 트랜지스터(16)으로 되어 있지만, 상기 채널 영역은 게이트 전극(8)의 한쪽 단부와 측벽(22)바로 아래에 각각 존재하는 채널 경계 영역(30)을 포함한다. 상기 채널 경계 영역(30)은, 이온 주입 작업 또는 이온 활성화를 위한 열처리 작업동안 p형 불순물의 n형 확산층(20)내로의 확산 결로써, p형 확산층(16)보다 불순물 농도가 낮은 p형 또는 n형 확산층으로 된다. 그러므로, 제4d도의 MOS 트랜지스터는 제1e도의 MOS 트랜지스터와 같은 장점을 갖는다.
본 발명의 제3실시예로써, 제5a도 내지 제5c도는 매립 p 채널형 MOS 트랜지스터의 또다른 공정을 나타내고 있다.
제5a도는 제1b도와 동일하다. 즉, 본 공정은 n형 확산층(20)상에 측벽(22)을 형성하기까지의 제1실시예의 초기 공정을 그대로 이용한다.
제5b도에서, 게이트 전극(18) 및 측벽(22)을 마스크로 사용하여, p형 불순물이 수직 또는 기판 표면에 대해 비스듬하게 n형 기판(10)내로 이온 주입되므로써 게이트 전극(18) 아래의 p형 확산층(16)보다 불순물 농도가 높은 한쌍의 p형 확산층(26A)을 형성한다. 예를들면, 1015내지 1016/cm2의 이불화 붕소(BF2)가 30-45°의 각도에서 40-80keV로 이온 주입된다. 그후, 상기 기판내에 미리 주입된 불순물을 활성화시키기위해 열처리된다. 예를들어, 상기 열처리는 850℃의 온도에서 약 30분동아 실행된다.
제5C도에서, 중간층의 절연을 위한 유전체 층(32)과 소스 영역 및 드레인 영역(26A)을 위한 금속 배선(34)이 상술된 실시예에서와 같은 방식으로 제공된다. 이러한 MOS 트랜지스터에서, 채널 영역은 게이트 전극(18)의 한쪽 단부와 측벽(22)의 일부 바로아래에 각각 존재하는 채널 경계 영역(30)을 포함한다.
상기 채널 경계 영역(30)은, n형 확산층(20)의 엣지부(20a) 내로의 p형 불순물의 확산 결과로 p형 확산층(채널의 주요부)(16)보다 불순물 농도가 낮은 p형 또는 n형 확산층이다.
그러므로, 상기 MOS 트랜지스터는 제1e도의 MOS 트랜지스터와 같은 장점을 갖는다.
본 발명에 따른 상술된 실시예의 일부에서, 게이트 전극(18)의 재료는 다결정 실리콘으로부터 예를들어, 텅스턴 규화물과 같은 높은 용융점을 갖는 금속 규화물로 대체할 수도 있다.
물론, 상술된 실시예의 일부를 변경하므로써, p형 반도체 기판을 사용하고 각 실시예에서 설명된 p형 및 n형을 바꾸므로써 매립 n 채널형 MOS 트랜지스터의 제조 방법으로 변경될 수도 있다.
Claims (22)
- 제1도전형의 반도체 기판과, 상기 기판 표면의 제한된 영역에 형성된 게이트 유전체막과, 채널 영역을 제공하도록 상기 게이트 유전체막 아래의 기판 표면 영역에 형성된 반대의 제2도전형인 제1확산층과, 상기 게이트 유전체막에 형성되고 두개의 대향 단부면을 갖는 게이트 전극과, 소스 영역 및 드레인 영역을 제공하도록 상기 제1확산층의 두 대향측면상의 기판에 형성되고 제1확산층보다 기판 표면으로 부터의 깊이가 더 깊으며 불순물 농도가 높은 제2도전형인 한쌍의 제2확산층을 갖는 매립 채널형 MOS 트랜지스터에 있어서,상기 채널 영역은 두개의 대향 경계 영역을 포함하고, 그 각각은 기판 표면 영역의 확산층이며, 상기 제1확산층 보다 불순물 농도가 낮고, 기판 표면의 불순물 농도가 게이트 전극의 중심부 아래 부분에서 보다 게이트 전극의 두개의 대향 단부면 각각의 바로 아래 부분에서 더 낮게 되도록 상기 제2확산층의 하나와 제1확산층 사이에 개재되는 것을 특징으로 하는 매립 채널형 MOS 트랜지스터.
- 제1항에 있어서,상기 게이트 전극은 두개의 대향 단부면 상의 각각에서 유전체 측벽을 가지며, 채널 경계 영역의 각각은 적어도 상기 측벽의 일부 아래에 존재하도록 형성된 것을 특징으로 하는 매립 채널형 MOS 트랜지스터.
- 제1항에 있어서,상기 채널 경계 영역은 기판 표면으로부터의 깊이가 상기 제1확산층과 같은 것을 특징으로 하는 매립 채널형 MOS 트랜지스터.
- 제1항에 있어서,상기 채널 경계 영역은 제2도전형인 것을 특징으로 하는 매립 채널형 MOS 트랜지스터.
- 제1항에 있어서,상기 채널 경계 영역은 제1도전형인 것을 특징으로 하는 매립 채널형 MOS 트랜지스터.
- 제1항에 있어서,상기 제1도전형 및 제2도전형은 각각 n 도전형 및 P 도전형인 것을 특징으로 하는 매립 채널형 MOS 트랜지스터.
- 매립 채널형 MOS 트랜지스터의 제조 방법에 있어서,(a) 제1도전형인 반도체 기판의 표면상에 게이트 유전체막을 형성하는 단계와,(b) 제2형의 불순물을 이온 주입함으로써 상기 게이트 유전체막 아래의 기판 표면 영역에 반대의 제2도전형인 제1확산층을 형성하는 단계와,(c) 상기 게이트 유전체 막상에 두개의 대향 단부면을 갖는 게이트 전극을 형성하는 단계와,(d) 상기 게이트 전극을 마스크로 사용하여 제1형의 불순물을 이온 주입 하므로써 게이트 전극 아래에 있는 제1확산층에 대향하여 인접하도록 상기 기판 표면 영역에 제1 도전형인 한쌍의 예비 확산층을 형성하는 단계와,(e) 게이트 전극을 마스크로 사용하여 예비 확산층의 주요 영역을 통해 제2형의 불순물을 이온 주입 함으로써 기판의 예정된 소스 영역 및 드레인 영역에, 제1확산층 보다 불순물 농도가 크고 기판 표면으로부터의 깊이가 더 깊은, 제2도전형인 한쌍의 제2확산층을 형성하는 단계 및,(f) 상기 기판내에 이미 주입된 불순물을 열처리 함으로써 활성화시키는 단계를 포함하는 것을 특징으로 하는 매립 채널형 MOS 트랜지스터의 제조 방법.
- 제7항에 있어서,상기 (e) 단계에서의 이온 주입은 상기 기판 표면에 비스듬하게 행해지는 것을 특징으로 하는 매립 채널형 MOS 트랜지스터의 제조 방법.
- 제8항에 있어서,상기 (e) 단계에서의 이온 주입은 상기 기판 표면에 비스듬하게 행해지는 것을 특징으로 하는 매립 채널형 MOS 트랜지스터의 제조 방법.
- 제7항에 있어서,상기 (d) 단계에서의 이온 주입 사출 범위는 상기 (e) 단계에서의 이온 주입 사출 범위보다 작은 것을 특징으로 하는 매립 채널형 MOS 트랜지스터의 제조 방법.
- 제7항에 있어서,상기 제1도전형 및 제2도전형은 각각 n 도전형과 P 도전형인 것을 특징으로 하는 매립 채널형 MOS 트랜지스터의 제조 방법.
- 매립 채널형 MOS 트랜지스터의 제조 방법에 있어서,(a) 제1도전형인 반도체 기판 표면상에 게이트 유전체막을 형성하는 단계와,(b) 제2형의 불순물을 이온 주입 함으로써 게이트 유전체막 아래의 기판 표면 영역에 반대의 제2도전형인 제1확산층을 형성하는 단계와,(c) 상기 게이트 유전체 막상에 두개의 대향 단부면을 갖는 게이트 전극을 형성하는 단계와,(d) 상기 게이트 전극을 마스크로 사용하여 제1형의 불순물을 이온 주입함으로써 게이트 전극 아래에 있는 제1확산층에 대향하여 인접하도록 상기 기판 표면 영역에 제1도전형인 한쌍의 예비 확산층을 형성하는 단계와,(e) 게이트 전극을 마스크로 사용하여 예비 확산층의 주요 영역을 통해 제2형의 불순물을 이온 주입함으로써 기판의 예정된 소스 영역 및 드레인 영역에, 제1확산층 보다 불순물 농도가 크고 기판 표면으로부터의 깊이가 더 깊은, 제2도전형인 한쌍의 제2확산층을 형성하는 단계 및,(f) 상기 게이트 전극의 두 대향 단부면의 각각에 유전체 측벽을 형성한 후, 상기 게이트 전극 및 유전체 측벽바로 아래 영역을 제외한 게이트 유전체막을 제거하는 단계와,(g) 각 측벽 아래의 제2확산층의 각각을 남겨두도록 상기 측벽과 함께 게이트 전극을 마스크로 사용하여 상기 제2의 확산층의 주요 영역을 통해 제2형의 불순물을 이온 주입 함으로써 기판의 예정된 소스 영역 및 드레인 영역에, 제2확산층 보다 불순물 농도가 높은, 제2도전형인 한쌍의 제3확산층을 형성하는 단계 및,(h) 상기 기판내에 이미 주입된 불순물을 열처리 함으로써 활성화시키는 단계를 포함하는 것을 특징으로 하는 매립 채널형 MOS 트랜지스터의 제조 방법.
- 제12항에 있어서,상기 제3확산층은 제2확산층 보다 기판 표면으로부터의 깊이가 더 깊은 것을 특징으로 하는 매립 채널형 MOS 트랜지스터의 제조 방법.
- 제12항에 있어서,상기 제1도전형 및 제2도전형은 각가 n 도전형 및 P도전형인 것을 특징으로 하는 매립 채널형 MOS 트랜지스터의 제조 방법.
- 매립 채널형 MOS 트랜지스터의 제조 방법에 있어서,(a) 제1도전형인 반도체 기판 표면상의 제한된 영역에 게이트 유전체막을 형성하는 단계와,(b) 제2형의 불순물을 이온 주입 함으로써 게이트 유전체막 아래의 기판 표면 영역에 반대의 제2도전형인 제1확산층을 형성하는 단계와,(c) 상기 게이트 유전체막상에 두개의 대향 단부면을 갖는 게이트 전극을 형성하는 단계와,(d) 상기 게이트 전극을 마스크로 사용하여 제1형의 불순물을 이온 주입함으로써 게이트 전극 아래에 있는 제1확산층에 대향하여 인접하도록 상기 기판 표면 영역에 제1도전형인 한쌍의 예비 확산층을 형성하는 단계와,(e) 상기 게이트 전극의 두 대향 단부면의 각각에 유전체 측벽을 형성한 후, 상기 게이트 전극 및 유전체 측벽 바로 아래 영역을 제외한 게이트 유전체막을 제거하는 단계와,(f) 측벽과 함께 게이트 전극을 마스크로 사용하여 예비 확산층의 주요 영역을 통해 제2형의 불순물 이온 주입 함으로써 기판의 예정된 소스 영역 및 드레인 영역에, 제1확산층 보다 불순물 농도가 높고 기판으로부터의 깊이가 더 깊은, 제2도전형인 한쌍의 제2확산층을 형성하는 단계 및,(g) 상기 기판내에 이미 주입된 불순물을 열처리 함으로써 활성화시키는 단계를 포함하는 것을 특징으로 하는 매립 채널형 MOS 트랜지스터의 제조 방법.
- 제15항에 있어서,상기 (f) 단계에서의 이온 주입은 상기 기판 표면에 비스듬하게 실시되어 제2확산층의 각각이 상기 게이트 전극 상의 측벽들 중 하나의 아래 영역내로 연장되도록 하는 것을 특징으로 하는 매립 채널형 MOS 트랜지스터의 제조 방법.
- 제15항에 있어서,상기 제1도전형 및 제2도전형은 각각 n 도전형 및 P도전형인 것을 특징으로 하는 매립 채널형 MOS 트랜지스터의 제조 방법.
- 매립 채널형 MOS 트랜지스터 제조 방법에 있어서,(a) 제1도전형인 반도체 기판 표면상에 게이트 유전체막을 형성하는 단계와,(b) 제2형의 불순물을 이온 주입 함으로써 게이트 유전체막 아래의 기판 표면 영역에 반대의 제2도전형인 제1확산층을 형성하는 단계와,(c) 상기 게이트 유전체막 상에 두개의 대향 단부면을 갖는 게이트 전극을 형성하는 단계와,(d) 상기 게이트 전극을 마스크로 사용하여 제1형의 불순물을 이온 주입함으로써 게이트 전극 아래에 있는 제1확산층에 대향하여 인접하도록 상기 기판 표면 영역에 제1도전형인 한쌍의 예비 확산층을 형성하는 단계와,(e) 상기 게이트 전극의 두 대향 단부면의 각각에 유전체 측벽을 형성한 후, 상기 게이트 전극 및 유전체 측벽 바로 아래 영역을 제외한 게이트 유전체 막을 제거하는 단계와,(f) 측벽과 함께 게이트 전극을 마스크로 사용하여 예비 확산층을 주요 영역을 통해 제2형의 불순물을 이온 주입함으로써 기판의 예정된 소스 영역 및 드레인 영역에, 제1확산층 보다 불순물 농도가 높고 기판으로부터의 깊이가 더 깊은, 제2도전형인 한쌍의 제2확산층을 형성하는 단계와,(g) 측벽과 함께 게이트 전극을 마스크로 사용하여 제2확산층의 주요 영역을 통해 제2형의 불순물을 이온 주입함으로써 기판의 예정된 소스 영역 및 드레인 영역에, 제2확산층 보다 불순물 농도가 높은, 제2도전형인 한쌍의 제3확산층을 형성하는 단계 및,(h) 상기 기판내에 이미 주입된 불순물을 열처리 함으로써 활성화시키는 단계를 포함하는 것을 특징으로 하는 매립 채널형 MOS 트랜지스터의 제조 방법.
- 제18항에 있어서,상기 (f) 단계에서의 이온 주입은 상기 기판 표면에 비스듬하게 실시되어 제2확산층의 각각이 상기 게이트 전극 상의 측벽들 중 하나의 아래 영역 내로 연장되도록 하는 것을 특징으로 하는 매립 채널형 MOS 트랜지스터의 제조 방법.
- 제19항에 있어서,상기 (g) 단계에서의 이온 주입은 기판 표면에 거의 수직으로 실시되는 것을 특징으로 하는 매립 채널형 MOS 트랜지스터의 제조 방법.
- 제19항에 있어서,상기 제3확산층은 상기 제2확산층 보다 기판 표면으로부터의 깊이가 더 깊은 것을 특징으로 하는 매립 채널형 MOS 트랜지스터의 제조 방법.
- 제18항에 있어서,상기 제1도전형 및 제2도전형은 각각 n도전형과 P도전형인 것을 특징으로 하는 매립 채널형 MOS 트랜지스터의 제조 방법.
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP93-128024 | 1993-05-01 | ||
| JP5128024A JP2513402B2 (ja) | 1993-05-01 | 1993-05-01 | 半導体装置の構造及び製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR0137625B1 true KR0137625B1 (ko) | 1998-06-01 |
Family
ID=14974609
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019940009236A KR0137625B1 (ko) | 1993-05-01 | 1994-04-29 | 매립 채널형 mos 트랜지스터 및 그 제조방법 |
Country Status (3)
| Country | Link |
|---|---|
| US (2) | US5719430A (ko) |
| JP (1) | JP2513402B2 (ko) |
| KR (1) | KR0137625B1 (ko) |
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Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60247974A (ja) * | 1984-05-23 | 1985-12-07 | Toshiba Corp | 半導体装置 |
| JPS62122175A (ja) * | 1986-08-22 | 1987-06-03 | Nec Corp | 半導体装置 |
| JPS63182866A (ja) * | 1987-01-26 | 1988-07-28 | Hitachi Ltd | 半導体装置 |
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| JP2632101B2 (ja) * | 1990-11-05 | 1997-07-23 | 三菱電機株式会社 | 半導体装置の製造方法 |
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-
1993
- 1993-05-01 JP JP5128024A patent/JP2513402B2/ja not_active Expired - Fee Related
-
1994
- 1994-04-29 KR KR1019940009236A patent/KR0137625B1/ko not_active IP Right Cessation
-
1996
- 1996-11-12 US US08/747,745 patent/US5719430A/en not_active Expired - Lifetime
-
1997
- 1997-07-16 US US08/895,260 patent/US5933737A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JP2513402B2 (ja) | 1996-07-03 |
| US5933737A (en) | 1999-08-03 |
| JPH06318699A (ja) | 1994-11-15 |
| US5719430A (en) | 1998-02-17 |
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