JPH10270687A - 電界効果トランジスタおよびその製造方法 - Google Patents
電界効果トランジスタおよびその製造方法Info
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Abstract
(57)【要約】
【課題】 ゲートの長さが短い電界効果トランジスタに
おいて逆ショートチャネル効果を抑制する。 【解決手段】 電界効果トランジスタは、ｐ型シリコン
基板１とゲート電極３と１対の低濃度ソース・ドレイン
領域５１、高濃度ソース・ドレイン領域５２とから構成
される。シリコン基板１にはボロン濃度ピーク領域６
１、６２および６３が形成されている。ボロン濃度ピー
ク領域６３は、ゲート電極の長さＬに対してＬ／４以下
の長さｄを有し、ゲート電極３の端縁から中央に向かっ
て延びている。
おいて逆ショートチャネル効果を抑制する。 【解決手段】 電界効果トランジスタは、ｐ型シリコン
基板１とゲート電極３と１対の低濃度ソース・ドレイン
領域５１、高濃度ソース・ドレイン領域５２とから構成
される。シリコン基板１にはボロン濃度ピーク領域６
１、６２および６３が形成されている。ボロン濃度ピー
ク領域６３は、ゲート電極の長さＬに対してＬ／４以下
の長さｄを有し、ゲート電極３の端縁から中央に向かっ
て延びている。
Description
【０００１】
【発明の属する技術分野】この発明は、電界効果トラン
ジスタおよびその製造方法に関し、特にゲート電極の長
さが短い電界効果トランジスタおよびその製造方法に関
するものである。
ジスタおよびその製造方法に関し、特にゲート電極の長
さが短い電界効果トランジスタおよびその製造方法に関
するものである。
【０００２】
【従来の技術】近年、半導体集積回路装置の集積度が著
しく高まるにつれて、素子の微細化が急速に進んでい
る。特に、半導体記憶装置としてダイナミック・ランダ
ム・アクセス・メモリ（ＤＲＡＭ）においては、メモリ
の集積度が６４メガビットから２５６メガビット、さら
には１ギガビットと記憶容量の増加に伴って高められつ
つある。このように高度に集積化されたメモリを構成す
る能動素子としての電界効果トランジスタは微細化され
た構造を備えていなければならない。
しく高まるにつれて、素子の微細化が急速に進んでい
る。特に、半導体記憶装置としてダイナミック・ランダ
ム・アクセス・メモリ（ＤＲＡＭ）においては、メモリ
の集積度が６４メガビットから２５６メガビット、さら
には１ギガビットと記憶容量の増加に伴って高められつ
つある。このように高度に集積化されたメモリを構成す
る能動素子としての電界効果トランジスタは微細化され
た構造を備えていなければならない。
【０００３】ゲート電極の長さが短くなると、電界効果
トランジスタのしきい値電圧が低下すること、いわゆる
ショートチャネル効果が見られることはよく知られてい
る。ところが、ゲート電極の長さが０．５μｍ以下に極
端に短くなると、パンチスルー耐性を向上させるため
に、ボロンのドープ量を高めるため、ショートチャネル
効果と同時に、逆にしきい値電圧が増加する逆ショート
チャネル効果が見られる。
トランジスタのしきい値電圧が低下すること、いわゆる
ショートチャネル効果が見られることはよく知られてい
る。ところが、ゲート電極の長さが０．５μｍ以下に極
端に短くなると、パンチスルー耐性を向上させるため
に、ボロンのドープ量を高めるため、ショートチャネル
効果と同時に、逆にしきい値電圧が増加する逆ショート
チャネル効果が見られる。
【０００４】図１５は、ソース・ドレイン領域を形成す
るための不純物イオン注入が行なわれた直後の電界効果
トランジスタの断面構造を示す部分断面図である。図１
５に示すように、シリコン基板１には、電界効果トラン
ジスタのしきい値電圧を制御するためにボロンドープ領
域６０が形成されている。シリコン基板１の上にはゲー
ト酸化膜２を介在してゲート電極３が形成されている。
ゲート電極３の側壁には側壁酸化膜４が形成されてい
る。この電界効果トランジスタはＬＤＤ構造を有し、１
対の低濃度ソース・ドレイン領域５１と高濃度ソース・
ドレイン領域５２とを備えている。不純物イオン注入直
後のソース・ドレイン領域の近傍には、不純物イオン注
入によって形成された格子間原子や転位ループ等の格子
欠陥が存在している。
るための不純物イオン注入が行なわれた直後の電界効果
トランジスタの断面構造を示す部分断面図である。図１
５に示すように、シリコン基板１には、電界効果トラン
ジスタのしきい値電圧を制御するためにボロンドープ領
域６０が形成されている。シリコン基板１の上にはゲー
ト酸化膜２を介在してゲート電極３が形成されている。
ゲート電極３の側壁には側壁酸化膜４が形成されてい
る。この電界効果トランジスタはＬＤＤ構造を有し、１
対の低濃度ソース・ドレイン領域５１と高濃度ソース・
ドレイン領域５２とを備えている。不純物イオン注入直
後のソース・ドレイン領域の近傍には、不純物イオン注
入によって形成された格子間原子や転位ループ等の格子
欠陥が存在している。
【０００５】上記のような状態でシリコン基板１に熱処
理を施すと、ボロンドープ領域６０に含まれるボロン
（Ｂ）原子と格子欠陥のペア拡散が起こる。そして、最
終的に図１６に示されるようにボロン濃度ピーク領域１
６１、１６２および１６３が形成される。ボロン濃度ピ
ーク領域１６１と１６２は、シリコン基板１の内部で一
定の深さに存在している。ボロン濃度ピーク領域１６３
は、ゲート電極３の下のシリコン基板１の表面領域に存
在している。このように、ゲート電極３の端縁部側でシ
リコン基板１の表面（界面）でボロン濃度が高くなって
いる。
理を施すと、ボロンドープ領域６０に含まれるボロン
（Ｂ）原子と格子欠陥のペア拡散が起こる。そして、最
終的に図１６に示されるようにボロン濃度ピーク領域１
６１、１６２および１６３が形成される。ボロン濃度ピ
ーク領域１６１と１６２は、シリコン基板１の内部で一
定の深さに存在している。ボロン濃度ピーク領域１６３
は、ゲート電極３の下のシリコン基板１の表面領域に存
在している。このように、ゲート電極３の端縁部側でシ
リコン基板１の表面（界面）でボロン濃度が高くなって
いる。
【０００６】
【発明が解決しようとする課題】ゲート電極の長さが長
いとき、シリコン基板１の表面に存在するボロン濃度ピ
ーク領域１６３の長さｄがゲート電極の長さＬに対して
相対的に小さいので、逆ショートチャネル効果は現われ
ない。ところが、ゲート電極の長さＬが短くなると、パ
ンチスルー耐性を向上させるためにボロンのドープ量を
高めるため、ボロン濃度ピーク領域１６３の長さｄがゲ
ート電極の長さＬに対して相対的に大きくなり、逆ショ
ートチャネル効果が現われる。
いとき、シリコン基板１の表面に存在するボロン濃度ピ
ーク領域１６３の長さｄがゲート電極の長さＬに対して
相対的に小さいので、逆ショートチャネル効果は現われ
ない。ところが、ゲート電極の長さＬが短くなると、パ
ンチスルー耐性を向上させるためにボロンのドープ量を
高めるため、ボロン濃度ピーク領域１６３の長さｄがゲ
ート電極の長さＬに対して相対的に大きくなり、逆ショ
ートチャネル効果が現われる。
【０００７】図１７は、ショートチャネル効果を示す図
である。図１７に示すように、ゲート長が短くなると、
しきい値電圧Ｖｔｈが急激に低下する。
である。図１７に示すように、ゲート長が短くなると、
しきい値電圧Ｖｔｈが急激に低下する。
【０００８】図１８は、上述のようにゲート長が短くな
り、パンチスルー耐性を向上させるためにボロンのドー
プ量を高めると現われる逆ショートチャネル効果を示す
図である。図１８に示すように、ゲート長が比較的長い
領域ではゲート長が短くなるにつれてしきい値電圧Ｖｔ
ｈが逆に高くなり、いわゆる逆ショートチャネル効果が
起こる。そして、さらにゲート長が短くなると、図１６
に示すようにゲート電極３の中央部でのシリコン基板１
の表面におけるボロン濃度が低くなるので、パンチスル
ーが起こりやすく、図１８に示すようにショートチャネ
ル効果がより顕著になる。
り、パンチスルー耐性を向上させるためにボロンのドー
プ量を高めると現われる逆ショートチャネル効果を示す
図である。図１８に示すように、ゲート長が比較的長い
領域ではゲート長が短くなるにつれてしきい値電圧Ｖｔ
ｈが逆に高くなり、いわゆる逆ショートチャネル効果が
起こる。そして、さらにゲート長が短くなると、図１６
に示すようにゲート電極３の中央部でのシリコン基板１
の表面におけるボロン濃度が低くなるので、パンチスル
ーが起こりやすく、図１８に示すようにショートチャネ
ル効果がより顕著になる。
【０００９】特に１ギガビットのＤＲＡＭで採用される
電界効果トランジスタは０．１５μｍ程度のゲート長を
有するので、ボロン濃度ピーク領域１６３の長さｄがゲ
ート長Ｌに対して相対的に大きな比率を占めるようにな
る。そのため、上述のような逆ショートチャネル効果と
ショートチャネル効果が顕著になり、良好なトランジス
タ特性を得ることができなくなり、ひいては電界効果ト
ランジスタが正常に動作しなくなる。
電界効果トランジスタは０．１５μｍ程度のゲート長を
有するので、ボロン濃度ピーク領域１６３の長さｄがゲ
ート長Ｌに対して相対的に大きな比率を占めるようにな
る。そのため、上述のような逆ショートチャネル効果と
ショートチャネル効果が顕著になり、良好なトランジス
タ特性を得ることができなくなり、ひいては電界効果ト
ランジスタが正常に動作しなくなる。
【００１０】図１８に示すように、ゲート長の比較的長
い領域において逆ショートチャネル効果が現われると、
ゲート長の比較的短い領域においてショートチャネル効
果が顕著になる。すなわち、ゲート長の変化に対してし
きい値電圧の減少量がより大きくなる。このようにしき
い値電圧のゲート長に対する依存性が大きくなると、僅
かな加工精度のばらつきにより、電界効果トランジスタ
の特性が著しく変化することになる。
い領域において逆ショートチャネル効果が現われると、
ゲート長の比較的短い領域においてショートチャネル効
果が顕著になる。すなわち、ゲート長の変化に対してし
きい値電圧の減少量がより大きくなる。このようにしき
い値電圧のゲート長に対する依存性が大きくなると、僅
かな加工精度のばらつきにより、電界効果トランジスタ
の特性が著しく変化することになる。
【００１１】そこで、この発明の目的は、ゲート電極の
長さが短い電界効果トランジスタにおいて逆ショートチ
ャネル効果を抑制することである。
長さが短い電界効果トランジスタにおいて逆ショートチ
ャネル効果を抑制することである。
【００１２】また、この発明のもう１つの目的は、逆シ
ョートチャネル効果を抑制することが可能な、ゲート電
極の長さが短い電界効果トランジスタを製造することで
ある。
ョートチャネル効果を抑制することが可能な、ゲート電
極の長さが短い電界効果トランジスタを製造することで
ある。
【００１３】
【課題を解決するための手段】この発明の１つの局面に
従った電界効果トランジスタは、ゲート電極の長さ
（Ｌ）が０．５０μｍ以下であって、主表面を有する第
１導電型の半導体基板と、その半導体基板の主表面上に
ゲート絶縁膜を介在して形成されたゲート電極と、その
ゲート電極の両側で半導体基板の領域に形成された１対
の第２導電型の不純物領域とを備える。ゲート電極の下
の半導体基板の表面領域のうち、ゲート電極の端縁から
中央に向かってＬ／４以下離れた位置までの表面領域に
第１導電型の不純物濃度ピークが存在する。
従った電界効果トランジスタは、ゲート電極の長さ
（Ｌ）が０．５０μｍ以下であって、主表面を有する第
１導電型の半導体基板と、その半導体基板の主表面上に
ゲート絶縁膜を介在して形成されたゲート電極と、その
ゲート電極の両側で半導体基板の領域に形成された１対
の第２導電型の不純物領域とを備える。ゲート電極の下
の半導体基板の表面領域のうち、ゲート電極の端縁から
中央に向かってＬ／４以下離れた位置までの表面領域に
第１導電型の不純物濃度ピークが存在する。
【００１４】上述のように構成された電界効果トランジ
スタにおいては、しきい値電圧を制御するためにドープ
された第１導電型の不純物の濃度ピークが、ゲート電極
の下の半導体基板の表面領域のうち、ゲート電極の端縁
から中央に向かって限定された領域に存在する。これに
より、逆ショートチャネル効果を抑制することができ、
良好な特性の電界効果トランジスタを得ることができ
る。ゲート電極の長さが極度に短くなっても、その加工
精度の僅かなばらつきによって電界効果トランジスタの
特性が著しく変化することはない。
スタにおいては、しきい値電圧を制御するためにドープ
された第１導電型の不純物の濃度ピークが、ゲート電極
の下の半導体基板の表面領域のうち、ゲート電極の端縁
から中央に向かって限定された領域に存在する。これに
より、逆ショートチャネル効果を抑制することができ、
良好な特性の電界効果トランジスタを得ることができ
る。ゲート電極の長さが極度に短くなっても、その加工
精度の僅かなばらつきによって電界効果トランジスタの
特性が著しく変化することはない。
【００１５】また、上述のようにこの発明に従った電界
効果トランジスタにおいてパンチスルー耐性を高めるた
めに第１導電型の不純物濃度ピークの値が８．０×１０
16ｃｍ-3以上であれば、逆ショートチャネル効果の抑制
が効果的に発揮される。
効果トランジスタにおいてパンチスルー耐性を高めるた
めに第１導電型の不純物濃度ピークの値が８．０×１０
16ｃｍ-3以上であれば、逆ショートチャネル効果の抑制
が効果的に発揮される。
【００１６】好ましくは、ゲート電極の長さが０．３５
μｍ以下、さらに好ましくは０．２５μｍ以下、より好
ましくは０．１５μｍ以下であれば、上述の逆ショート
チャネル効果の抑制が効果的に発揮され得る。
μｍ以下、さらに好ましくは０．２５μｍ以下、より好
ましくは０．１５μｍ以下であれば、上述の逆ショート
チャネル効果の抑制が効果的に発揮され得る。
【００１７】ゲート電極の長さが０．３５μｍ以下の場
合、パンチスルー耐性を高めるために第１導電型の不純
物濃度ピークの値は１．０×１０17ｃｍ-3以上であるの
が好ましい。
合、パンチスルー耐性を高めるために第１導電型の不純
物濃度ピークの値は１．０×１０17ｃｍ-3以上であるの
が好ましい。
【００１８】また、ゲート電極の長さが０．２５μｍ以
下の場合、パンチスルー耐性を高めるために第１導電型
の不純物濃度ピークの値は５．０×１０17ｃｍ-3以上で
あるのが好ましい。
下の場合、パンチスルー耐性を高めるために第１導電型
の不純物濃度ピークの値は５．０×１０17ｃｍ-3以上で
あるのが好ましい。
【００１９】さらに、ゲート電極の長さが０．１５μｍ
以下の場合、パンチスルー耐性を高めるために第１導電
型の不純物濃度ピークの値は８．０×１０17ｃｍ-3以上
であるのが好ましい。
以下の場合、パンチスルー耐性を高めるために第１導電
型の不純物濃度ピークの値は８．０×１０17ｃｍ-3以上
であるのが好ましい。
【００２０】この発明に従った電界効果トランジスタの
製造方法は、ゲート電極の長さが０．５０μｍ以下の電
界効果トランジスタの製造方法であって、以下の工程を
備える。
製造方法は、ゲート電極の長さが０．５０μｍ以下の電
界効果トランジスタの製造方法であって、以下の工程を
備える。
【００２１】（ａ） 第１導電型の半導体基板の主表面
に第１導電型の不純物をイオン注入する工程。
に第１導電型の不純物をイオン注入する工程。
【００２２】（ｂ） 半導体基板の主表面上にゲート絶
縁膜を介在してゲート電極を形成する工程。
縁膜を介在してゲート電極を形成する工程。
【００２３】（ｃ） ゲート電極の両側で半導体基板の
領域に第２導電型の不純物をイオン注入することによ
り、１対の第２導電型の不純物領域を形成する工程。
領域に第２導電型の不純物をイオン注入することによ
り、１対の第２導電型の不純物領域を形成する工程。
【００２４】（ｄ） 半導体基板に短時間アニール処理
（Rapid Thermal Annealing ）を施す工程。
（Rapid Thermal Annealing ）を施す工程。
【００２５】また、この発明の別の局面に従った電界効
果トランジスタの製造方法は以下の工程を備える。
果トランジスタの製造方法は以下の工程を備える。
【００２６】（ａ） 第１導電型の半導体基板の主表面
に第１導電型の不純物をイオン注入する工程。
に第１導電型の不純物をイオン注入する工程。
【００２７】（ｂ） 半導体基板の主表面上にゲート絶
縁膜を介在してゲート電極を形成する工程。
縁膜を介在してゲート電極を形成する工程。
【００２８】（ｃ） イオンシャワードーピング法また
はプラズマドーピング法を用いてゲート電極の両側で半
導体基板の領域に１対の第２導電型の不純物領域を形成
する工程。
はプラズマドーピング法を用いてゲート電極の両側で半
導体基板の領域に１対の第２導電型の不純物領域を形成
する工程。
【００２９】上記のこの発明の別の局面に従った電界効
果トランジスタの製造方法において、１対の第２導電型
の不純物領域を形成する工程の後、半導体基板に短時間
アニール処理を施す工程をさらに備えてもよい。
果トランジスタの製造方法において、１対の第２導電型
の不純物領域を形成する工程の後、半導体基板に短時間
アニール処理を施す工程をさらに備えてもよい。
【００３０】さらに、この発明のさらに別の局面に従っ
た電界効果トランジスタの製造方法は、以下の工程を備
える。
た電界効果トランジスタの製造方法は、以下の工程を備
える。
【００３１】（ａ） 第１導電型の半導体基板の主表面
に第１導電型の不純物をイオン注入する工程。
に第１導電型の不純物をイオン注入する工程。
【００３２】（ｂ） 半導体基板の主表面上にゲート絶
縁膜を介在してゲート電極を形成する工程。
縁膜を介在してゲート電極を形成する工程。
【００３３】（ｃ） ゲート電極の両側で半導体基板の
主表面上に、第２導電型の不純物がドープされたエピタ
キシャル層を形成する工程。
主表面上に、第２導電型の不純物がドープされたエピタ
キシャル層を形成する工程。
【００３４】（ｄ） エピタキシャル層から第２導電型
の不純物を短時間アニール処理によって拡散させること
により、ゲート電極の両側で半導体基板の領域に１対の
第２導電型の不純物領域を形成する工程。
の不純物を短時間アニール処理によって拡散させること
により、ゲート電極の両側で半導体基板の領域に１対の
第２導電型の不純物領域を形成する工程。
【００３５】以上のいずれの電界効果トランジスタの製
造方法においても、逆ショートチャネル効果を抑制する
ためにゲート電極の下の半導体基板の表面領域のうち、
ゲート電極の端縁から中央に向かってＬ／４以下離れた
位置までの限定された表面領域に第１導電型の不純物濃
度ピークを形成することができる。したがって、逆ショ
ートチャネル効果を抑制することが可能な、ゲート電極
の長さが短い電界効果トランジスタを、複雑な製造プロ
セスを用いることなく、容易に実現することができる。
造方法においても、逆ショートチャネル効果を抑制する
ためにゲート電極の下の半導体基板の表面領域のうち、
ゲート電極の端縁から中央に向かってＬ／４以下離れた
位置までの限定された表面領域に第１導電型の不純物濃
度ピークを形成することができる。したがって、逆ショ
ートチャネル効果を抑制することが可能な、ゲート電極
の長さが短い電界効果トランジスタを、複雑な製造プロ
セスを用いることなく、容易に実現することができる。
【００３６】
（実施の形態１）図１は、この発明の１つの実施の形態
に従った電界効果トランジスタを示す部分断面図であ
る。図１に示すように、ｐ型シリコン基板１の上にゲー
ト酸化膜２を介在してゲート電極３が形成されている。
ゲート電極３の側壁には側壁酸化膜４が形成されてい
る。ゲート電極３の長さＬは０．５μｍ以下である。ゲ
ート電極３の厚みは８０〜２００ｎｍ、ゲート酸化膜２
の厚みは３〜１５ｎｍである。側壁酸化膜４の幅は３０
〜８０ｎｍである。
に従った電界効果トランジスタを示す部分断面図であ
る。図１に示すように、ｐ型シリコン基板１の上にゲー
ト酸化膜２を介在してゲート電極３が形成されている。
ゲート電極３の側壁には側壁酸化膜４が形成されてい
る。ゲート電極３の長さＬは０．５μｍ以下である。ゲ
ート電極３の厚みは８０〜２００ｎｍ、ゲート酸化膜２
の厚みは３〜１５ｎｍである。側壁酸化膜４の幅は３０
〜８０ｎｍである。
【００３７】ゲート電極３の両側でシリコン基板１の領
域には、１対のソース・ドレイン領域が形成されてい
る。ソース・ドレイン領域は、ｎ型の低濃度ソース・ド
レイン領域５１と、それに続いて形成されるｎ型の高濃
度ソース・ドレイン領域５２とから構成される。
域には、１対のソース・ドレイン領域が形成されてい
る。ソース・ドレイン領域は、ｎ型の低濃度ソース・ド
レイン領域５１と、それに続いて形成されるｎ型の高濃
度ソース・ドレイン領域５２とから構成される。
【００３８】電界効果トランジスタは、以上のようにし
て形成されたゲート電極３と１対の低濃度ソース・ドレ
イン領域５１、高濃度ソース・ドレイン領域５２とを備
えている。電界効果トランジスタのしきい値電圧Ｖｔｈ
を制御するためにボロンがシリコン基板１にドープされ
る。ｐ型不純物としてドープされたボロンの領域は、最
終的には図１に示すようにボロン濃度ピーク領域６１、
６２および６３を有する。ボロン濃度ピーク領域６１と
６２はシリコン基板１の内部である深さの位置に存在す
る。ボロン濃度ピーク領域６３はゲート電極３の下のシ
リコン基板１の表面領域のうち、ゲート電極３の端縁か
ら中央に向かってゲート電極の長さの４分の１以下離れ
た位置までの表面領域に存在する。すなわち、ボロン濃
度ピーク領域６３の長さｄはゲート電極の長さＬに対し
てＬ／４以下である。
て形成されたゲート電極３と１対の低濃度ソース・ドレ
イン領域５１、高濃度ソース・ドレイン領域５２とを備
えている。電界効果トランジスタのしきい値電圧Ｖｔｈ
を制御するためにボロンがシリコン基板１にドープされ
る。ｐ型不純物としてドープされたボロンの領域は、最
終的には図１に示すようにボロン濃度ピーク領域６１、
６２および６３を有する。ボロン濃度ピーク領域６１と
６２はシリコン基板１の内部である深さの位置に存在す
る。ボロン濃度ピーク領域６３はゲート電極３の下のシ
リコン基板１の表面領域のうち、ゲート電極３の端縁か
ら中央に向かってゲート電極の長さの４分の１以下離れ
た位置までの表面領域に存在する。すなわち、ボロン濃
度ピーク領域６３の長さｄはゲート電極の長さＬに対し
てＬ／４以下である。
【００３９】ゲート電極の長さＬが０．５μｍ以下の場
合、ボロン濃度ピーク領域６３のピーク濃度は８．０×
１０16ｃｍ-3以上である。ゲート電極の長さＬが０．３
５μｍ以下の場合、ボロン濃度ピーク領域６３のピーク
濃度は１．０×１０17ｃｍ-3以上である。ゲート電極の
長さＬが０．２５μｍ以下の場合、ボロン濃度ピーク領
域６３のピーク濃度は５．０×１０17ｃｍ-3以上であ
る。ゲート電極の長さＬが０．１５μｍ以下の場合に、
ボロン濃度ピーク領域６３のピーク濃度は８．０×１０
17ｃｍ-3以上である。このように、ゲート電極の長さに
応じてパンチスルー耐性を高めるために所定の濃度でボ
ロンが注入される。
合、ボロン濃度ピーク領域６３のピーク濃度は８．０×
１０16ｃｍ-3以上である。ゲート電極の長さＬが０．３
５μｍ以下の場合、ボロン濃度ピーク領域６３のピーク
濃度は１．０×１０17ｃｍ-3以上である。ゲート電極の
長さＬが０．２５μｍ以下の場合、ボロン濃度ピーク領
域６３のピーク濃度は５．０×１０17ｃｍ-3以上であ
る。ゲート電極の長さＬが０．１５μｍ以下の場合に、
ボロン濃度ピーク領域６３のピーク濃度は８．０×１０
17ｃｍ-3以上である。このように、ゲート電極の長さに
応じてパンチスルー耐性を高めるために所定の濃度でボ
ロンが注入される。
【００４０】図２は、図１に示される電界効果トランジ
スタのゲート長Ｌ（μｍ）としきい値電圧Ｖｔｈ（Ｖ）
の関係を示す図である。図２に示すように、ボロン濃度
ピーク領域６３の長さｄがＬ／４以下の場合に、逆ショ
ートチャネル効果は見られず、ショートチャネル効果の
みが現れている。これに対して、ボロン濃度ピーク領域
６３の長さｄがＬ／４よりも大きい場合に、ゲート長Ｌ
が短くなると一旦しきい値電圧Ｖｔｈが大きくなり、さ
らにゲート長Ｌが短くなるとしきい値電圧Ｖｔｈが減少
する。すなわち、ボロン濃度ピーク領域６３の長さｄが
Ｌ／４よりも大きい場合に、逆ショートチャネル効果が
現われる。なお、図２は、ゲート長Ｌが０．４μｍの電
界効果トランジスタを設計するときの条件でゲート長Ｌ
のみを変化させたシミュレーション結果を示す。したが
って、図２に示すように、ボロン濃度ピーク領域６３の
長さｄがＬ／４以下の場合、ゲート長Ｌが０．４μｍの
電界効果トランジスタで狙い値どおりのしきい値電圧Ｖ
ｔｈを得ることができる。
スタのゲート長Ｌ（μｍ）としきい値電圧Ｖｔｈ（Ｖ）
の関係を示す図である。図２に示すように、ボロン濃度
ピーク領域６３の長さｄがＬ／４以下の場合に、逆ショ
ートチャネル効果は見られず、ショートチャネル効果の
みが現れている。これに対して、ボロン濃度ピーク領域
６３の長さｄがＬ／４よりも大きい場合に、ゲート長Ｌ
が短くなると一旦しきい値電圧Ｖｔｈが大きくなり、さ
らにゲート長Ｌが短くなるとしきい値電圧Ｖｔｈが減少
する。すなわち、ボロン濃度ピーク領域６３の長さｄが
Ｌ／４よりも大きい場合に、逆ショートチャネル効果が
現われる。なお、図２は、ゲート長Ｌが０．４μｍの電
界効果トランジスタを設計するときの条件でゲート長Ｌ
のみを変化させたシミュレーション結果を示す。したが
って、図２に示すように、ボロン濃度ピーク領域６３の
長さｄがＬ／４以下の場合、ゲート長Ｌが０．４μｍの
電界効果トランジスタで狙い値どおりのしきい値電圧Ｖ
ｔｈを得ることができる。
【００４１】図３は、狙いのゲート長Ｌを０．４μｍと
して他の条件を設定したときのシミュレーション結果を
示し、ボロン濃度ピーク領域６３の長さｄがＬ／４より
も小さい場合の電界効果トランジスタのゲート長としき
い値電圧との関係を示す図である。図３では、ボロンの
ピーク濃度が高い場合（Ｃ２＝８．０×１０16ｃｍ-3）
と低い場合（Ｃ１＝３．０×１０16ｃｍ-3）のゲート長
−しきい値電圧特性が示されている。本発明に従ってボ
ロン濃度ピーク領域６３の長さｄをＬ／４よりも小さく
すると、ボロンのピーク濃度を高めても逆ショートチャ
ネル効果が生じないことがわかる。このことは、ゲート
長Ｌが短くなるにつれてパンチスルー耐性を向上させる
ためにしきい値電圧調整用のボロンのドープ量を高めて
も、逆ショートチャネル効果が生じないことを意味す
る。
して他の条件を設定したときのシミュレーション結果を
示し、ボロン濃度ピーク領域６３の長さｄがＬ／４より
も小さい場合の電界効果トランジスタのゲート長としき
い値電圧との関係を示す図である。図３では、ボロンの
ピーク濃度が高い場合（Ｃ２＝８．０×１０16ｃｍ-3）
と低い場合（Ｃ１＝３．０×１０16ｃｍ-3）のゲート長
−しきい値電圧特性が示されている。本発明に従ってボ
ロン濃度ピーク領域６３の長さｄをＬ／４よりも小さく
すると、ボロンのピーク濃度を高めても逆ショートチャ
ネル効果が生じないことがわかる。このことは、ゲート
長Ｌが短くなるにつれてパンチスルー耐性を向上させる
ためにしきい値電圧調整用のボロンのドープ量を高めて
も、逆ショートチャネル効果が生じないことを意味す
る。
【００４２】これに対して、図４は、ボロン濃度ピーク
領域６３の長さｄがＬ／４よりも大きい場合の電界効果
トランジスタのゲート長−しきい値電圧の特性を示す図
である。この場合も、狙いのゲート長Ｌを０．４μｍと
して他の条件を設定したときのシミュレーション結果が
示されている。図４に示すように、ボロンのピーク濃度
が低い場合（Ｃ１）、逆ショートチャネル効果が現われ
ないが、ボロンのピーク濃度が高くなると（Ｃ２）、逆
ショートチャネル効果が現われる。したがって、従来の
電界効果トランジスタにおいてボロン濃度ピーク領域６
３の長さｄがＬ／４よりも大きい場合に、パンチスルー
耐性を向上させるためにボロンのピーク濃度を高めると
逆ショートチャネル効果が現われ、設計値どおりの特性
を示す電界効果トランジスタを得ることが困難になる。
領域６３の長さｄがＬ／４よりも大きい場合の電界効果
トランジスタのゲート長−しきい値電圧の特性を示す図
である。この場合も、狙いのゲート長Ｌを０．４μｍと
して他の条件を設定したときのシミュレーション結果が
示されている。図４に示すように、ボロンのピーク濃度
が低い場合（Ｃ１）、逆ショートチャネル効果が現われ
ないが、ボロンのピーク濃度が高くなると（Ｃ２）、逆
ショートチャネル効果が現われる。したがって、従来の
電界効果トランジスタにおいてボロン濃度ピーク領域６
３の長さｄがＬ／４よりも大きい場合に、パンチスルー
耐性を向上させるためにボロンのピーク濃度を高めると
逆ショートチャネル効果が現われ、設計値どおりの特性
を示す電界効果トランジスタを得ることが困難になる。
【００４３】（実施の形態２）図５〜図１０を参照し
て、図１に示す電界効果トランジスタの製造方法につい
て説明する。
て、図１に示す電界効果トランジスタの製造方法につい
て説明する。
【００４４】図５に示すように、ｐ型シリコン基板１に
所定のドーズ量でｐ型不純物としてボロンがイオン注入
される。これにより、ボロンドープ領域６０がシリコン
基板１の内部に形成される。この場合、製造される電界
効果トランジスタのゲート長Ｌが０．５μｍ以下の場
合、加速電圧１０〜５０ｋｅＶでドーズ量８×１０11ｃ
ｍ-2以上、ゲート電極の長さＬが０．３５μｍ以下の場
合、ドーズ量１．０×１０12ｃｍ-2以上、ゲート電極の
長さＬが０．２５μｍ以下の場合、ドーズ量５．０×１
０12ｃｍ-2以上、ゲート電極の長さＬが０．１５μｍの
場合、ドーズ量８．０×１０12ｃｍ-2以上でボロンのイ
オン注入が行なわれる。
所定のドーズ量でｐ型不純物としてボロンがイオン注入
される。これにより、ボロンドープ領域６０がシリコン
基板１の内部に形成される。この場合、製造される電界
効果トランジスタのゲート長Ｌが０．５μｍ以下の場
合、加速電圧１０〜５０ｋｅＶでドーズ量８×１０11ｃ
ｍ-2以上、ゲート電極の長さＬが０．３５μｍ以下の場
合、ドーズ量１．０×１０12ｃｍ-2以上、ゲート電極の
長さＬが０．２５μｍ以下の場合、ドーズ量５．０×１
０12ｃｍ-2以上、ゲート電極の長さＬが０．１５μｍの
場合、ドーズ量８．０×１０12ｃｍ-2以上でボロンのイ
オン注入が行なわれる。
【００４５】その後、図６に示すように、３〜１５ｎｍ
の膜厚でゲート酸化膜２が形成され、その上にゲート電
極３が８０〜２００ｎｍの膜厚で形成される。
の膜厚でゲート酸化膜２が形成され、その上にゲート電
極３が８０〜２００ｎｍの膜厚で形成される。
【００４６】図７に示すように、ゲート電極３をマスク
として用い、リン（Ｐ）または砒素（Ａｓ）が矢印で示
される方向に加速電圧１０〜５０ｋｅＶ、ドーズ量１×
１０ 13〜１０×１０13ｃｍ-2でシリコン基板１の領域に
イオン注入される。これにより、ソース・ドレイン領域
を構成するｎ型の低濃度ソース・ドレイン領域５１が形
成される。
として用い、リン（Ｐ）または砒素（Ａｓ）が矢印で示
される方向に加速電圧１０〜５０ｋｅＶ、ドーズ量１×
１０ 13〜１０×１０13ｃｍ-2でシリコン基板１の領域に
イオン注入される。これにより、ソース・ドレイン領域
を構成するｎ型の低濃度ソース・ドレイン領域５１が形
成される。
【００４７】その後、上記のイオン注入時に形成された
格子欠陥を除去するためにイオン注入直後に短時間アニ
ール処理（Rapid Thermal Annealing ）が施される。短
時間アニール処理は加熱源としてハロゲンランプ等を用
いて７００〜１０００℃の温度で１５〜６０秒間行なわ
れる。
格子欠陥を除去するためにイオン注入直後に短時間アニ
ール処理（Rapid Thermal Annealing ）が施される。短
時間アニール処理は加熱源としてハロゲンランプ等を用
いて７００〜１０００℃の温度で１５〜６０秒間行なわ
れる。
【００４８】そして、図８に示すように、幅３０〜８０
ｎｍの側壁酸化膜４がゲート電極３の側面に形成され
る。
ｎｍの側壁酸化膜４がゲート電極３の側面に形成され
る。
【００４９】図９に示すように、ゲート電極３と側壁酸
化膜４とをマスクとして用いて、リン（Ｐ）または砒素
（Ａｓ）が、矢印で示される方向に加速電圧１０〜７０
ｋｅＶ、ドーズ量１×１０14〜５×１０15ｃｍ-2でシリ
コン基板１の領域にイオン注入される。これにより、ｎ
型の高濃度ソース・ドレイン領域５２が形成される。
化膜４とをマスクとして用いて、リン（Ｐ）または砒素
（Ａｓ）が、矢印で示される方向に加速電圧１０〜７０
ｋｅＶ、ドーズ量１×１０14〜５×１０15ｃｍ-2でシリ
コン基板１の領域にイオン注入される。これにより、ｎ
型の高濃度ソース・ドレイン領域５２が形成される。
【００５０】上記のイオン注入によって新たに発生した
格子欠陥を除去するために、イオン注入直後に再び短時
間アニール処理が施される。短時間アニール処理は、温
度７００〜１０００℃で、１５〜６０秒間行なわれる。
格子欠陥を除去するために、イオン注入直後に再び短時
間アニール処理が施される。短時間アニール処理は、温
度７００〜１０００℃で、１５〜６０秒間行なわれる。
【００５１】なお、低濃度ソース・ドレイン領域５１を
形成するためのイオン注入を行なわないときは、高濃度
ソース・ドレイン領域５２を形成するためのイオン注入
の直後のみ、上記の短時間アニール処理が施される。
形成するためのイオン注入を行なわないときは、高濃度
ソース・ドレイン領域５２を形成するためのイオン注入
の直後のみ、上記の短時間アニール処理が施される。
【００５２】その後、炉内でのアニール処理が施される
ことにより、図１に示されるようなボロン濃度ピーク領
域６１、６２および６３が形成された電界効果トランジ
スタが完成する。上述の製造方法においてそれぞれのイ
オン注入直後に短時間アニール処理を施さない場合に
は、図１６に示されるようなボロン濃度ピーク領域１６
１、１６２および１６３が形成される。
ことにより、図１に示されるようなボロン濃度ピーク領
域６１、６２および６３が形成された電界効果トランジ
スタが完成する。上述の製造方法においてそれぞれのイ
オン注入直後に短時間アニール処理を施さない場合に
は、図１６に示されるようなボロン濃度ピーク領域１６
１、１６２および１６３が形成される。
【００５３】以上の製造方法において短時間アニール処
理を施すことによってイオン注入により形成された格子
欠陥が再結合することにより減少する。したがって、最
後に行なわれる炉内でのアニール処理でボロン（Ｂ）イ
オンと格子間欠陥とによるペア拡散を抑制することがで
きる。その結果、界面（シリコン基板の表面）でのボロ
ンの濃度増加を抑制することができ、逆ショートチャネ
ル効果を低減することができる。
理を施すことによってイオン注入により形成された格子
欠陥が再結合することにより減少する。したがって、最
後に行なわれる炉内でのアニール処理でボロン（Ｂ）イ
オンと格子間欠陥とによるペア拡散を抑制することがで
きる。その結果、界面（シリコン基板の表面）でのボロ
ンの濃度増加を抑制することができ、逆ショートチャネ
ル効果を低減することができる。
【００５４】（実施の形態３）上述の製造方法において
低濃度ソース・ドレイン領域５１と高濃度ソース・ドレ
イン領域５２を形成するためのそれぞれのイオン注入を
低ダメージ注入によって行なうことにより、上述によっ
て得られた電界効果トランジスタと同様の効果を示す電
界効果トランジスタが得られる。
低濃度ソース・ドレイン領域５１と高濃度ソース・ドレ
イン領域５２を形成するためのそれぞれのイオン注入を
低ダメージ注入によって行なうことにより、上述によっ
て得られた電界効果トランジスタと同様の効果を示す電
界効果トランジスタが得られる。
【００５５】たとえば、上記のイオン注入をイオンシャ
ワードーピング法を用いて行なう。この場合、低濃度ソ
ース・ドレイン領域５１と高濃度ソース・ドレイン領域
５２を形成するためのイオン注入条件は、加速電圧５〜
５０ｋｅＶ、ドーズ量１×１０13〜５×１０15ｃｍ-2で
ある。
ワードーピング法を用いて行なう。この場合、低濃度ソ
ース・ドレイン領域５１と高濃度ソース・ドレイン領域
５２を形成するためのイオン注入条件は、加速電圧５〜
５０ｋｅＶ、ドーズ量１×１０13〜５×１０15ｃｍ-2で
ある。
【００５６】また、イオンシャワードーピング法の代わ
りにプラズマドーピング法を採用してもよい。
りにプラズマドーピング法を採用してもよい。
【００５７】この実施の形態によればイオンシャワード
ーピング法やプラズマドーピング法という低ダメージ注
入が採用されるので、基本的にはその注入直後に短時間
アニール処理を施す必要がないが、実施の形態２と同様
に低濃度ソース・ドレイン領域５１を形成した直後、高
濃度ソース・ドレイン領域５２を形成した直後に短時間
アニール処理を施してもよい。
ーピング法やプラズマドーピング法という低ダメージ注
入が採用されるので、基本的にはその注入直後に短時間
アニール処理を施す必要がないが、実施の形態２と同様
に低濃度ソース・ドレイン領域５１を形成した直後、高
濃度ソース・ドレイン領域５２を形成した直後に短時間
アニール処理を施してもよい。
【００５８】（実施の形態４）実施の形態２で示した図
６の工程の後、図１１に示すようにゲート電極３の側面
と上面に厚み５〜５０ｎｍの酸化膜７が形成される。そ
の後、リン（Ｐ）または砒素（Ａｓ）をドープしたシリ
コンエピタキシャル層８が形成される。シリコンエピタ
キシャル層８へのドープ量は５×１０19〜５×１０20ｃ
ｍ-3である。なお、このシリコンエピタキシャル層８は
多結晶シリコンから形成されてもよい。
６の工程の後、図１１に示すようにゲート電極３の側面
と上面に厚み５〜５０ｎｍの酸化膜７が形成される。そ
の後、リン（Ｐ）または砒素（Ａｓ）をドープしたシリ
コンエピタキシャル層８が形成される。シリコンエピタ
キシャル層８へのドープ量は５×１０19〜５×１０20ｃ
ｍ-3である。なお、このシリコンエピタキシャル層８は
多結晶シリコンから形成されてもよい。
【００５９】その後、図１２に示すように、ドープトシ
リコンエピタキシャル層８の形成直後に短時間アニール
処理を施し、エピタキシャル層８中に含有されているリ
ン（Ｐ）または砒素（Ａｓ）をシリコン基板１中に拡散
させ、高濃度のソース・ドレイン領域５２が形成され
る。このときの短時間アニール処理は温度９００〜１０
００℃で、３０秒間〜３分間行なわれる。
リコンエピタキシャル層８の形成直後に短時間アニール
処理を施し、エピタキシャル層８中に含有されているリ
ン（Ｐ）または砒素（Ａｓ）をシリコン基板１中に拡散
させ、高濃度のソース・ドレイン領域５２が形成され
る。このときの短時間アニール処理は温度９００〜１０
００℃で、３０秒間〜３分間行なわれる。
【００６０】実施の形態２で示した図８の工程の後、図
１３に示すようにドープトシリコンエピタキシャル層８
を形成し、その後、図１４に示すように短時間アニール
処理を施すことにより、ドープトシリコンエピタキシャ
ル層８中に含有されているリン（Ｐ）または砒素（Ａ
ｓ）を拡散させ、高濃度ソース・ドレイン領域５２を形
成してもよい。
１３に示すようにドープトシリコンエピタキシャル層８
を形成し、その後、図１４に示すように短時間アニール
処理を施すことにより、ドープトシリコンエピタキシャ
ル層８中に含有されているリン（Ｐ）または砒素（Ａ
ｓ）を拡散させ、高濃度ソース・ドレイン領域５２を形
成してもよい。
【００６１】上記の製造工程において、低濃度ソース・
ドレイン領域５１の形成は、実施の形態３に従ってイオ
ンシャワードーピング法またはプラズマドーピング法を
採用して行なってもよい。その場合、低濃度ソース・ド
レイン領域５１を形成した直後に短時間アニール処理を
施してもよい。
ドレイン領域５１の形成は、実施の形態３に従ってイオ
ンシャワードーピング法またはプラズマドーピング法を
採用して行なってもよい。その場合、低濃度ソース・ド
レイン領域５１を形成した直後に短時間アニール処理を
施してもよい。
【００６２】上記の製造工程では高濃度ソース・ドレイ
ン領域５２の形成をドープトシリコンエピタキシャル層
８からの拡散によって行なっているが、低濃度ソース・
ドレイン領域５１の形成もドープトシリコンエピタキシ
ャル層からの拡散によって形成してもよい。この場合
に、側壁酸化膜４の幅を３ｎｍ程度にしてドープトシリ
コンエピタキシャル層を形成し、そのエピタキシャル層
からの拡散により低濃度ソース・ドレイン領域が形成さ
れる。その後、高濃度ソース・ドレイン領域５２は、実
施の形態２に従った方法、実施の形態３に従った方法を
採用して形成してもよい。
ン領域５２の形成をドープトシリコンエピタキシャル層
８からの拡散によって行なっているが、低濃度ソース・
ドレイン領域５１の形成もドープトシリコンエピタキシ
ャル層からの拡散によって形成してもよい。この場合
に、側壁酸化膜４の幅を３ｎｍ程度にしてドープトシリ
コンエピタキシャル層を形成し、そのエピタキシャル層
からの拡散により低濃度ソース・ドレイン領域が形成さ
れる。その後、高濃度ソース・ドレイン領域５２は、実
施の形態２に従った方法、実施の形態３に従った方法を
採用して形成してもよい。
【００６３】以上に開示された実施の形態はすべての点
で例示であって制限的なものではないと考慮されるべき
である。本発明の範囲は、以上の実施の形態ではなく、
特許請求の範囲によって示され、特許請求の範囲と均等
の意味および制限内でのすべての修正や変形を含むもの
である。
で例示であって制限的なものではないと考慮されるべき
である。本発明の範囲は、以上の実施の形態ではなく、
特許請求の範囲によって示され、特許請求の範囲と均等
の意味および制限内でのすべての修正や変形を含むもの
である。
【００６４】
【発明の効果】この発明に従った、ゲート電極の長さが
０．５０μｍ以下の電界効果トランジスタによれば、逆
ショートチャネル効果を抑制することができる。
０．５０μｍ以下の電界効果トランジスタによれば、逆
ショートチャネル効果を抑制することができる。
【００６５】また、ゲート電極の長さが０．５０μｍ以
下の場合に、第１導電型の不純物濃度ピークの値を８．
０×１０16ｃｍ-3以上にすることにより、パンチスルー
耐性を向上させることができるとともに逆ショートチャ
ネル効果を抑制することができる。
下の場合に、第１導電型の不純物濃度ピークの値を８．
０×１０16ｃｍ-3以上にすることにより、パンチスルー
耐性を向上させることができるとともに逆ショートチャ
ネル効果を抑制することができる。
【００６６】さらに、逆ショートチャネル効果の抑制
は、好ましくはゲート電極の長さが０．３５μｍ以下、
さらに好ましくは０．２５μｍ以下、より好ましくは
０．１５μｍ以下の場合、より効果的に発揮され得る。
は、好ましくはゲート電極の長さが０．３５μｍ以下、
さらに好ましくは０．２５μｍ以下、より好ましくは
０．１５μｍ以下の場合、より効果的に発揮され得る。
【００６７】ゲート電極の長さが０．３５μｍ以下のと
き第１導電型の不純物濃度ピークの値を１．０×１０17
ｃｍ-3以上、ゲート電極の長さが０．２５μｍ以下のと
き第１導電型の不純物濃度ピークの値を５．０×１０17
ｃｍ-3以上、ゲート電極の長さが０．１５μｍ以下のと
き第１導電型の不純物濃度ピークの値を８．０×１０ 17
ｃｍ-3以上とすることにより、パンチスルー耐性を高め
るとともに逆ショートチャネル効果を抑制することがで
き、良好な特性の電界効果トランジスタを得ることがで
きる。
き第１導電型の不純物濃度ピークの値を１．０×１０17
ｃｍ-3以上、ゲート電極の長さが０．２５μｍ以下のと
き第１導電型の不純物濃度ピークの値を５．０×１０17
ｃｍ-3以上、ゲート電極の長さが０．１５μｍ以下のと
き第１導電型の不純物濃度ピークの値を８．０×１０ 17
ｃｍ-3以上とすることにより、パンチスルー耐性を高め
るとともに逆ショートチャネル効果を抑制することがで
き、良好な特性の電界効果トランジスタを得ることがで
きる。
【００６８】また、この発明に従った電界効果トランジ
スタの製造方法によれば、逆ショートチャネル効果を抑
制することが可能な、ゲート電極の長さが０．５０μｍ
以下の電界効果トランジスタを、複雑な製造プロセスを
採用することなく容易に実現することができる。
スタの製造方法によれば、逆ショートチャネル効果を抑
制することが可能な、ゲート電極の長さが０．５０μｍ
以下の電界効果トランジスタを、複雑な製造プロセスを
採用することなく容易に実現することができる。
【図１】 実施の形態１に従った電界効果トランジスタ
の構造を示す部分断面図である。
の構造を示す部分断面図である。
【図２】 ゲート電極の下のシリコン基板の表面領域で
のボロン濃度ピーク領域の長さｄとゲート電極の長さの
４分の１（Ｌ／４）との大小関係を変化させた場合のゲ
ート長としきい値電圧との関係を示す図である。
のボロン濃度ピーク領域の長さｄとゲート電極の長さの
４分の１（Ｌ／４）との大小関係を変化させた場合のゲ
ート長としきい値電圧との関係を示す図である。
【図３】 本発明に従ってゲート電極の下のシリコン基
板の表面領域でのボロン濃度ピーク領域の長さｄがゲー
ト電極の長さの４分の１（Ｌ／４）よりも小さい場合の
ゲート長としきい値電圧との関係を示す図である。
板の表面領域でのボロン濃度ピーク領域の長さｄがゲー
ト電極の長さの４分の１（Ｌ／４）よりも小さい場合の
ゲート長としきい値電圧との関係を示す図である。
【図４】 従来の電界効果トランジスタにおいてゲート
電極の下のシリコン基板の表面領域でボロン濃度ピーク
領域の長さｄがゲート電極の長さの４分の１（Ｌ／４）
よりも大きい場合のゲート長としきい値電圧との関係を
示す図である。
電極の下のシリコン基板の表面領域でボロン濃度ピーク
領域の長さｄがゲート電極の長さの４分の１（Ｌ／４）
よりも大きい場合のゲート長としきい値電圧との関係を
示す図である。
【図５】 実施の形態２に従った電界効果トランジスタ
の製造方法において第１工程を示す部分断面図である。
の製造方法において第１工程を示す部分断面図である。
【図６】 実施の形態２に従った電界効果トランジスタ
の製造方法において第２工程を示す部分断面図である。
の製造方法において第２工程を示す部分断面図である。
【図７】 実施の形態２に従った電界効果トランジスタ
の製造方法において第３工程を示す部分断面図である。
の製造方法において第３工程を示す部分断面図である。
【図８】 実施の形態２に従った電界効果トランジスタ
の製造方法において第４工程を示す部分断面図である。
の製造方法において第４工程を示す部分断面図である。
【図９】 実施の形態２に従った電界効果トランジスタ
の製造方法において第５工程を示す部分断面図である。
の製造方法において第５工程を示す部分断面図である。
【図１０】 実施の形態２に従った電界効果トランジス
タの製造方法において第６工程を示す部分断面図であ
る。
タの製造方法において第６工程を示す部分断面図であ
る。
【図１１】 実施の形態４に従った電界効果トランジス
タの製造方法において第１工程を示す部分断面図であ
る。
タの製造方法において第１工程を示す部分断面図であ
る。
【図１２】 実施の形態４に従った電界効果トランジス
タの製造方法において第２工程を示す部分断面図であ
る。
タの製造方法において第２工程を示す部分断面図であ
る。
【図１３】 実施の形態４のもう１つの例に従った電界
効果トランジスタの製造方法において第１工程を示す部
分断面図である。
効果トランジスタの製造方法において第１工程を示す部
分断面図である。
【図１４】 実施の形態４のもう１つの例に従った電界
効果トランジスタの製造方法において第２工程を示す部
分断面図である。
効果トランジスタの製造方法において第２工程を示す部
分断面図である。
【図１５】 従来の電界効果トランジスタの製造方法に
おいてソース・ドレイン領域を形成するためのイオン注
入直後の構造を示す部分断面図である。
おいてソース・ドレイン領域を形成するためのイオン注
入直後の構造を示す部分断面図である。
【図１６】 従来の電界効果トランジスタの構造を示す
部分断面図である。
部分断面図である。
【図１７】 ショートチャネル効果を説明するためのゲ
ート長としきい値電圧との関係を示す図である。
ート長としきい値電圧との関係を示す図である。
【図１８】 逆ショートチャネル効果を説明するための
ゲート長としきい値電圧との関係を示す図である。
ゲート長としきい値電圧との関係を示す図である。
１ シリコン基板、２ ゲート酸化膜、３ ゲート電
極、４ 側壁酸化膜、５１ 低濃度ソース・ドレイン領
域、５２ 高濃度ソース・ドレイン領域、６０ボロンド
ープ領域、６３ ボロン濃度ピーク領域。
極、４ 側壁酸化膜、５１ 低濃度ソース・ドレイン領
域、５２ 高濃度ソース・ドレイン領域、６０ボロンド
ープ領域、６３ ボロン濃度ピーク領域。
Claims (12)
- 【請求項１】 ゲート電極の長さ（Ｌ）が０．５０μｍ
以下の電界効果トランジスタであって、 主表面を有する第１導電型の半導体基板と、 前記半導体基板の主表面上にゲート絶縁膜を介在して形
成されたゲート電極と、 前記ゲート電極の両側で前記半導体基板の領域に形成さ
れた１対の第２導電型の不純物領域とを備え、 前記ゲート電極の下の前記半導体基板の表面領域のう
ち、前記ゲート電極の端縁から中央に向かってＬ／４以
下離れた位置までの表面領域に第１導電型の不純物濃度
ピークが存在する、電界効果トランジスタ。 - 【請求項２】 前記第１導電型の不純物濃度ピークの値
は８．０×１０16ｃｍ-3以上である、請求項１に記載の
電界効果トランジスタ。 - 【請求項３】 前記ゲート電極の長さが０．３５μｍ以
下である、請求項１に記載の電界効果トランジスタ。 - 【請求項４】 前記第１導電型の不純物濃度ピークの値
は１．０×１０17ｃｍ-3以上である、請求項３に記載の
電界効果トランジスタ。 - 【請求項５】 前記ゲート電極の長さが０．２５μｍ以
下である、請求項１に記載の電界効果トランジスタ。 - 【請求項６】 前記第１導電型の不純物濃度ピークの値
は５．０×１０17ｃｍ-3以上である、請求項５に記載の
電界効果トランジスタ。 - 【請求項７】 前記ゲート電極の長さが０．１５μｍ以
下である、請求項１に記載の電界効果トランジスタ。 - 【請求項８】 前記第１導電型の不純物濃度ピークの値
は８．０×１０17ｃｍ-3以上である、請求項７に記載の
電界効果トランジスタ。 - 【請求項９】 ゲート電極の長さが０．５０μｍ以下の
電界効果トランジスタの製造方法であって、 第１導電型の半導体基板の主表面に第１導電型の不純物
をイオン注入する工程と、 前記半導体基板の主表面上にゲート絶縁膜を介在してゲ
ート電極を形成する工程と、 前記ゲート電極の両側で前記半導体基板の領域に第２導
電型の不純物をイオン注入することにより、１対の第２
導電型の不純物領域を形成する工程と、 前記半導体基板に短時間アニール処理を施す工程とを備
えた、電界効果トランジスタの製造方法。 - 【請求項１０】 ゲート電極の長さが０．５０μｍ以下
の電界効果トランジスタの製造方法であって、 第１導電型の半導体基板の主表面に第１導電型の不純物
をイオン注入する工程と、 前記半導体基板の主表面上にゲート絶縁膜を介在してゲ
ート電極を形成する工程と、 イオンシャワードーピング法またはプラズマドーピング
法を用いて前記ゲート電極の両側で前記半導体基板の領
域に１対の第２導電型の不純物領域を形成する工程とを
備えた、電界効果トランジスタの製造方法。 - 【請求項１１】 前記１対の第２導電型の不純物領域を
形成する工程の後、前記半導体基板に短時間アニール処
理を施す工程をさらに備えた、請求項１０に記載の電界
効果トランジスタの製造方法。 - 【請求項１２】 ゲート電極の長さが０．５０μｍ以下
の電界効果トランジスタの製造方法であって、 第１導電型の半導体基板の主表面に第１導電型の不純物
をイオン注入する工程と、 前記半導体基板の主表面上にゲート絶縁膜を介在してゲ
ート電極を形成する工程と、 前記ゲート電極の両側で前記半導体基板の主表面上に、
第２導電型の不純物がドープされたエピタキシャル層を
形成する工程と、 前記エピタキシャル層から第２導電型の不純物を短時間
アニール処理によって拡散させることにより、ゲート電
極の両側で前記半導体基板の領域に１対の第２導電型の
不純物領域を形成する工程とを備えた、電界効果トラン
ジスタの製造方法。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9076158A JPH10270687A (ja) | 1997-03-27 | 1997-03-27 | 電界効果トランジスタおよびその製造方法 |
| TW086110395A TW345736B (en) | 1997-03-27 | 1997-07-22 | Field-effect transistor and manufacture thereof |
| US08/917,929 US5895954A (en) | 1997-03-27 | 1997-08-27 | Field effect transistor with impurity concentration peak under gate electrode |
| KR1019970047545A KR100275846B1 (ko) | 1997-03-27 | 1997-09-18 | 전계 효과 트랜지스터 및 그 제조 방법 |
| DE19744687A DE19744687A1 (de) | 1997-03-27 | 1997-10-09 | Feldeffekttransistor und Herstellungsverfahren desselben |
| CN97122719A CN1195199A (zh) | 1997-03-27 | 1997-11-18 | 场效应晶体管及其制造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9076158A JPH10270687A (ja) | 1997-03-27 | 1997-03-27 | 電界効果トランジスタおよびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10270687A true JPH10270687A (ja) | 1998-10-09 |
Family
ID=13597254
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9076158A Pending JPH10270687A (ja) | 1997-03-27 | 1997-03-27 | 電界効果トランジスタおよびその製造方法 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US5895954A (ja) |
| JP (1) | JPH10270687A (ja) |
| KR (1) | KR100275846B1 (ja) |
| CN (1) | CN1195199A (ja) |
| DE (1) | DE19744687A1 (ja) |
| TW (1) | TW345736B (ja) |
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