KR100549941B1 - 반도체소자의 게이트전극 구조 - Google Patents
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Abstract
본 발명은 반도체소자의 게이트전극 구조를 개시한다. 이에 의하면, 게이트전극이 하층 다결정실리콘층과 상층 다결정실리콘층 및 이들 사이의 중간층으로서 에피택셜층의 적층구조로 이루어진다.
따라서, 본 발명은 상층 다결정실리콘층의 도펀트가 입계(grain boundary)를 따라 확산하여 에피택셜층에 의해 하층 다결정실리콘층으로 확산하는 것을 일정 범위로 제어하여 도펀트인 보론이 국부적으로 게이트산화막을 침투하여 채널영역으로 들어가는 것을 방지한다. 또한, 하층 다결정실리콘층의 도핑레벨을 높여 전자결핍현상을 개선한다. 그 결과, 반도체소자의 특성변화가 억제될 수 있다.
Description
도 1은 종래 기술에 의한 반도체소자의 게이트전극 구조를 나타낸 확대 단면도.
도 2는 본 발명에 의한 반도체소자의 게이트전극 구조를 나타낸 확대단면도.
도 3 내지 도 6은 본 발명에 의한 반도체소자의 게이트전극 구조를 제조하기 위한 방법을 나타낸 공정도.
본 발명은 반도체소자의 게이트전극 구조에 관한 것으로, 보다 상세하게는 게이트전극용 다결정실리콘층의 도펀트인 보론의 게이트산화막 침투와 게이트전극용 다결정실리콘층의 전자결핍(electron depletion)을 함께 해결하도록 한 반도체소자의 게이트전극 구조에 관한 것이다.
일반적으로, 반도체장치의 집적도가 높아지면서 반도체장치를 구성하는 소자 들의 사이즈가 지속적으로 축소되어 왔고 현재는 채널 길이가 서브 미크론(sub-micron) 사이즈로까지 축소되고 있다. 이에 따라, 반도체소자의 고속화를 위해 게이트전극 길이와 게이트산화막 두께도 급속히 축소되어 왔다. 게이트산화막의 두께가 얇아지면서 게이트전극용 다결정실리콘층의 도펀트가 게이트산화막으로 침투하는 도펀트 침투현상이 심화하는데 이는 반도체소자의 특성, 즉 문턱전압(threshold voltage)과 포화전류의 변화를 가져온다. 또한, 게이트산화막의 두께가 얇아지면서 게이트전극용 다결정실리콘층의 전자결핍현상이 심화한다.
게이트전극의 전자결핍현상을 개선하기 위해서는 게이트전극의 도핑레벨을 높여 주어야 한다. 즉, 도핑레벨이 높을수록 게이트전극의 전자결핍현상이 개선된다. 종래의 N형 모스트랜지스터의 경우, 게이트전극용 다결정실리콘층을 프리도핑(pre-doping)하고 나면 전자결핍레벨을 98%의 수준까지 개선하는 것이 가능하다.
그러나, 종래의 P형 모스트랜지스터의 경우, 게이트전극용 다결정실리콘층을 프리도핑하고 나면, 도펀트(예를 들어 보론) 침투현상이 함께 발생하는데 이는 반도체소자의 큰 특성변화를 가져온다. 이를 도 1을 참조하여 좀 더 상세히 언급하면, 실리콘기판(10)의 게이트산화막(20) 상에 선택적으로 형성된 게이트전극(30)이 다결정실리콘층(31)과 그 위의 살리사이드층(33)의 적층구조로 이루어지므로 프리도핑된 다결정실리콘층(31)을 후속의 열처리공정에 의해 열처리하면, 다결정실리콘 층(31)의 도펀트, 예를 들어 보론이 다결정실리콘층(31)의 입계(grain boundary)를 따라 상이한 속도로 확산하고 그 결과 게이트산화막(20)을 국부적으로 침투하여 채널영역으로 들어간다.
더욱이, 종래의 P형 모스트랜지스터의 경우, 게이트전극용 다결정실리콘층의 도핑레벨을 높이더라도 다결정실리콘층의 전자결핍레벨을 92%의 수준까지 개선할 수밖에 없는 한계가 있으므로 근본적인 도핑방법이 요구된다.
따라서, 본 발명의 목적은 도펀트의 게이트산화막 침투를 방지하면서도 게이트전극용 다결정실리콘층의 전자결핍현상을 개선하도록 한 반도체소자의 게이트전극 구조를 제공하는데 있다.
이와 같은 목적을 달성하기 위한 본 발명에 의한 반도체소자의 게이트전극 구조는
반도체기판의 게이트산화막에 선택적으로 형성된, 하층 다결정실리콘층;
상기 게이트산화막에 형성된 상층 다결정실리콘층; 그리고
상기 상, 하층 다결정실리콘층 사이에 개재되도록 배치되어, 상기 상층 다결정실리콘층의 도펀트인 보론의 확산을 제어하여 상기 게이트산화막을 국부적으로 침투하는 것을 방지함과 아울러 상기 하층 다결정실리콘층의 전자결핍현상을 억제하는 에피택셜층을 포함하는 것을 특징으로 한다.
바람직하게는 상기 에피택셜층이 50∼200nm의 두께로 성장될 수 있다. 또한, 상기 상층 다결정실리콘층 상에 살리사이드층이 형성될 수 있다.
이하, 본 발명에 의한 반도체소자의 게이트전극 구조를 첨부된 도면을 참조하여 상세히 설명하기로 한다. 종래의 부분과 동일 구조와 동일 작용의 부분에는 동일 부호를 부여한다.
도 2는 본 발명에 의한 반도체소자의 게이트전극 구조를 설명하기 위한 요부 확대도이다.
도 2를 참조하면, P형 모스트랜지스터의 게이트전극(60)이 실리콘기판(10)과 같은 반도체기판의 게이트산화막(20)의 일부 영역 상에 하부층으로부터 다결정실리콘층(61)과 에피택셜층(63)과 다결정실리콘층(65) 및 살리사이드층(67)이 적층된 구조로 이루어진다. 다결정실리콘층(61)은 에피택셜층(65)이 직접 게이트산화막(20) 상에 형성하기 어렵기 때문에 에피택셜층(65)의 용이한 성장을 위한 버퍼층으로서 비교적 얇은 두께로 적층된다.
이와 같이 구성된 게이트전극의 경우, 다결정실리콘층(61)과 다결정실리콘층
(65) 사이에 위치한 에피택셜층(63)은 프리도핑된 다결정실리콘층(65)의 도펀트인 보론이 후속 열처리공정에 의해 다결정실리콘층(65)의 입계를 따라 확산하는 범위를 제어할 수 있다. 즉, 에피택셜층(63)은 다결정실리콘층(65) 내에서 상이한 확산속도로 확산하는 도펀트를 균일 속도로 확산하도록 하여 게이트산화막(20)을 국부적으로 침투하여 채널영역으로 들어가는 것을 방지할 수 있다. 또한, 다결정실리콘층(61)의 도핑레벨을 종래에 비하여 92% 이상의 수준으로 높여 전자결핍현상을 개선할 수 있다.
따라서, 본 발명은 반도체소자의 특성 변화를 방지하여 제품의 신뢰성을 향상할 수 있다.
이와 같이 구성되는 반도체소자의 게이트전극 구조의 형성방법을 도 3 내지 도 6을 참조하여 설명하기로 한다.
도 3을 참조하면, 먼저, p형 실리콘기판(10)과 같은 반도체기판의 n모스트랜지스터를 위한 액티브영역과 p모스트랜지스터를 위한 액티브영역 사이의 필드영역에 이들을 전기적으로 절연하기 위한 아이솔레이션층(도시 안됨)을 예를 들어 STI(shallow trench isolation)공정에 의해 형성하고, p모스트랜지스터를 위한 액티브영역에 n웰을 형성한다. 이어서, n모스트랜지스터를 위한 액티브영역과 p모스트랜지스터를 위한 액티브영역 상에 버퍼 산화막(11)을 15nm 정도의 두께로 형성한다. n모스트랜지스터의 게이트전극이 형성될 영역의 버퍼 산화막(11)을 노출시키는 개구부를 갖는 감광막의 패턴을 버퍼산화막(11) 상에 형성하고, 이를 마스크로 이용하여 n모스트랜지스터의 문턱전압 조절을 위한 채널 이온주입을 실리콘기판(10)에 얕게 실시한 후 펀치스루(punch-through)를 방지하기 위한 채널스톱 이온주입을 실리콘기판(10)에 깊게 실시한다. 이와 같은 방법으로, p모스트랜지스터의 문턱전압 조절을 위한 채널 이온주입을 p모스트랜지스터의 게이트전극이 형성될 영역의 n웰에 얕게 실시한 후 펀치스루(punch-through)를 방지하기 위한 채널스톱 이온주입을 n웰에 깊게 실시한다.
이온주입공정이 완료되고 나면, 버퍼산화막(11)을 식각공정에 의해 완전히 제거하고 그 아래의 실리콘기판(10)의 표면을 노출시킨다. 이어서, 실리콘기판(10) 의 전면에 게이트산화막(20)을 1∼5nm의 두께로 성장시키고 도핑안된 다결정실리콘층(61)을 50∼100nm의 두께로 적층한다.
그 다음, 후속의 도핑공정에서 도 4의 다결정실리콘층(65)의 도펀트가 불균일한 속도로 다결정실리콘층(51)으로 확산하는 것을 방지하기 위하여 다결정실리콘층(61)에 도핑안된 에피택셜층(63)을 50∼200nm의 두께로 성장시킨다. 여기서, 에피택셜층(63)은 다결정실리콘층(65)의 도펀트가 에피택셜층(63)에서 균일 속도로 확산하도록 한다.
도 4를 참조하면, 그런 다음, 에피택셜층(63)의 전면에 도핑안된 다결정실리콘층(65)을 50∼100nm의 두께로 적층한다. 이후, 이온주입공정을 이용하여 다결정실리콘층(65)에 P형 도펀트인 보론을 게이트전극으로서 역할을 하기에 적합한 고농도로 이온주입한다.
이후, 열처리공정을 이용하여 보론을 확산한다. 이때, 보론이 다결정실리콘층(65)의 입계를 거쳐 확산하고 아울러 다결정실리콘층(65)의 그레인(grain)을 거쳐 확산하므로 보론의 확산속도가 각각 상이하나 에피택셜층(63)을 거치는 동안 균일해진다. 따라서, 다결정실리콘층(61)을 확산하는 보론 또한 거의 균일 속도로 확산하므로 종래와 달리 보론이 게이트산화막(20)을 국부적으로 침투하여 채널영역으로 들어가서 소자의 특성을 변화시키는 것을 방지할 수 있다. 더욱이 다결정실리콘층(61)의 도핑레벨을 높일 수 있어서 다결정실리콘층(61)의 전자결핍현상을 억제할 수 있다.
도 5를 참조하면, 이어서, 사진식각공정에 의해 게이트전극(60)의 패턴을 위 한 영역의 다결정실리콘층(65)과 에피택셜층(53) 및 다결정실리콘층(61)을 남기고 나머지 불필요한 부분의 다결정실리콘층(65)과 에피택셜층(53) 및 다결정실리콘층(61)을 그 아래의 게이트산화막(20)이 노출될 때까지 식각한다. 그런 다음, 게이트전극(60)의 패턴을 마스크로 이용하여 실리콘기판(10)에 저농도(P-)의 LDD영역을 형성하기 위한 이온주입공정을 실시한다.
도 6을 참조하면, 이후, 게이트전극(60)을 포함한 게이트산화막(20) 상에 절연막을 50∼150nm의 두께로 적층하고 이를 다결정실리콘층(65)의 표면이 노출될 때까지 에치백하여 게이트전극(60)의 양 측벽에 스페이서(70)를 형성한다.
이어서, 고농도(P+)의 소오스/드레인영역(S/D)의 형성을 위해 게이트전극(60)의 패턴과 스페이서(70)를 마스크로 이용하여 P형 도편트인 보론을 1E15∼5E15/cm2의 도우즈(dose)와 10∼50KeV의 에너지로 고농도 이온주입한다.
이온주입이 완료되고 나면, 1000℃의 온도에서 30초간 급속 열처리공정을 실시하여 상기 도펀트를 확산하여 고농도(p+)의 소오스/드레인영역(S/D)을 형성하고, 통상의 살리사이드공정을 실시하여 다결정실리콘층(65)의 상측부를 실리사이드층
(67)으로 형성하여 도 3에 도시된 바와 같은 구조를 형성한다. 살리사이드공정은 필요에 따라 실시되지 않아도 무방하다.
마지막으로 통상적인 콘택/메탈공정을 실시하여 P모스트랜지스터를 완성한다. 이에 대한 설명은 설명의 편의상 생략하기로 한다.
따라서, 본 발명은 게이트전극용 상, 하층 다결정실리콘층의 중간에 에피택 셜층이 개재된 적층구조로 형성하여 보론의 게이트산화막 침투방지는 물론 게이트전극용 다결정실리콘층의 전자결핍현상을 방지한다.
이상에서 살펴본 바와 같이, 본 발명에 의하면, 게이트전극이 하층 다결정실리콘층과 상층 다결정실리콘층 및 이들 사이의 중간층으로서 에피택셜층의 적층구조로 이루어진다.
따라서, 본 발명은 상층 다결정실리콘층의 도펀트인 보론이 입계를 따라 확산하여 에피택셜층에 의해 하층 다결정실리콘층으로 확산하는 것을 일정 범위로 제어하여 보론이 국부적인 게이트산화막을 침투하여 채널영역으로 들어가는 것을 방지한다. 또한, 하층 다결정실리콘층의 도핑레벨을 높여 전자결핍현상을 개선한다. 그 결과, 반도체소자의 특성변화가 억제될 수 있다.
한편, 본 발명은 도시된 도면과 상세한 설명에 기술된 내용에 한정하지 않으며 본 발명의 사상을 벗어나지 않는 범위 내에서 다양한 형태의 변형도 가능함은 이 분야에 통상의 지식을 가진 자에게는 자명한 사실이다.
Claims (3)
- 반도체기판의 게이트산화막에 선택적으로 형성된, 하층 다결정실리콘층;상기 게이트산화막에 형성된 상층 다결정실리콘층; 그리고상기 상, 하층 다결정실리콘층 사이에 개재되도록 배치되어, 상기 상층 다결정실리콘층의 도펀트인 보론의 확산을 제어하여 상기 게이트산화막을 국부적으로 침투하는 것을 방지함과 아울러 상기 하층 다결정실리콘층의 전자결핍현상을 억제하는 에피택셜층을 포함하는 반도체소자의 게이트전극 구조.
- 제 1 항에 있어서, 상기 에피택셜층이 50∼200nm의 두께로 성장된 것을 특징으로 하는 반도체소자의 게이트전극 구조.
- 제 1 항에 있어서, 상기 상층 다결정실리콘층 상에 살리사이드층이 형성된 것을 특징으로 하는 반도체소자의 게이트전극 구조.
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