JPH07131006A - 半導体装置及び半導体装置の製造方法 - Google Patents
半導体装置及び半導体装置の製造方法Info
- Publication number
- JPH07131006A JPH07131006A JP27419293A JP27419293A JPH07131006A JP H07131006 A JPH07131006 A JP H07131006A JP 27419293 A JP27419293 A JP 27419293A JP 27419293 A JP27419293 A JP 27419293A JP H07131006 A JPH07131006 A JP H07131006A
- Authority
- JP
- Japan
- Prior art keywords
- source
- substrate
- drain
- forming
- gate electrode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【目的】 シリコン基板上に、基板表面に対し、極浅く
ソース・ドレイン領域を形成した、微細なＭＯＳ型トラ
ンジスタにおいて、短チャネル効果を抑制しつつ、ソー
ス・ドレイン領域底部と基板間の接合リークを低減す
る。 【構成】 ゲート電極２をマスクとしてｐ型基板１にイ
オン注入でｎ型不純物層（ソース・ドレイン領域）５を
形成し、その後、ソース・ドレイン領域５の底部のみに
ソース・ドレインと同一導電型で低濃度の不純物層５１
を導入することにより、基板底部とソース・ドレイン領
域間に形成される接合のリーク電流を抑制できる。
ソース・ドレイン領域を形成した、微細なＭＯＳ型トラ
ンジスタにおいて、短チャネル効果を抑制しつつ、ソー
ス・ドレイン領域底部と基板間の接合リークを低減す
る。 【構成】 ゲート電極２をマスクとしてｐ型基板１にイ
オン注入でｎ型不純物層（ソース・ドレイン領域）５を
形成し、その後、ソース・ドレイン領域５の底部のみに
ソース・ドレインと同一導電型で低濃度の不純物層５１
を導入することにより、基板底部とソース・ドレイン領
域間に形成される接合のリーク電流を抑制できる。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置及びその製
造方法に関する。
造方法に関する。
【０００２】
【従来の技術】従来、シリコン基板上のＭＯＳ型トラン
ジスタは、例えば、ｎ−ｃｈトランジスタの場合、ｐ型
基板上へのゲート電極の成形、ゲート電極をマスクとし
てｎ型の不純物をイオン注入で導入することによるソー
ス・ドレイン領域の形成から構成されていた。図７を用
いてｎ−ｃｈトランジスタの形成方法を説明する。
ジスタは、例えば、ｎ−ｃｈトランジスタの場合、ｐ型
基板上へのゲート電極の成形、ゲート電極をマスクとし
てｎ型の不純物をイオン注入で導入することによるソー
ス・ドレイン領域の形成から構成されていた。図７を用
いてｎ−ｃｈトランジスタの形成方法を説明する。
【０００３】図７(a)では、ｐ型シリコン基板１に素子
分離膜３を形成後、ゲート電極２を形成する。図７(b)
では、前記ｐ型基板１にゲート電極２をマスクとして、
ソース・ドレイン形成用ｎ型不純物を例えばＡｓを30Ke
V、5E15atoms/cm2の条件でイオン注入４により導入し、
ｎ型不純物層５を形成する。図７(c)では、ソース・ド
レイン形成不純物の活性化のために、例えば900℃、100
分で熱処理７を行う。この時、熱処理７を施している間
にソース・ドレイン形成不純物は拡散８をし、ソース・
ドレイン領域６は広がり、基板との接合深さ（Ｘｊ）は
注入直後の約0.05um〜約0.3umまで深くなる。又、ｐ−
ｃｈトランジスタでは、ｎ型基板上にｐ型のソース・ド
レイン形成不純物をもって構成される。p-chトランジス
タでは、熱処理の後には、Ｘｊは約0.5umになる。
分離膜３を形成後、ゲート電極２を形成する。図７(b)
では、前記ｐ型基板１にゲート電極２をマスクとして、
ソース・ドレイン形成用ｎ型不純物を例えばＡｓを30Ke
V、5E15atoms/cm2の条件でイオン注入４により導入し、
ｎ型不純物層５を形成する。図７(c)では、ソース・ド
レイン形成不純物の活性化のために、例えば900℃、100
分で熱処理７を行う。この時、熱処理７を施している間
にソース・ドレイン形成不純物は拡散８をし、ソース・
ドレイン領域６は広がり、基板との接合深さ（Ｘｊ）は
注入直後の約0.05um〜約0.3umまで深くなる。又、ｐ−
ｃｈトランジスタでは、ｎ型基板上にｐ型のソース・ド
レイン形成不純物をもって構成される。p-chトランジス
タでは、熱処理の後には、Ｘｊは約0.5umになる。
【０００４】ところで、素子の微細化が進められるに伴
い、いわゆる短チャネル効果といった問題が生じてき
た。短チャンネル効果では、ソースとドレインそれぞれ
の近傍に形成される空乏層が近づきつながってしまうこ
とが原因の１つである。
い、いわゆる短チャネル効果といった問題が生じてき
た。短チャンネル効果では、ソースとドレインそれぞれ
の近傍に形成される空乏層が近づきつながってしまうこ
とが原因の１つである。
【０００５】近年、この短チャネル効果を抑制し、微細
なトランジスタを形成する方法として、ソース・ドレイ
ン形成不純物を、低エネルギーのイオン注入により基板
表面に浅く導入する方法、または、ソース・ドレイン形
成不純物活性化のための熱処理を短時間にすることによ
り、ソース・ドレイン形成不純物の熱処理中の拡散を抑
制し、ソース・ドレイン領域を基板表面に極浅く形成す
る方法がとられている。
なトランジスタを形成する方法として、ソース・ドレイ
ン形成不純物を、低エネルギーのイオン注入により基板
表面に浅く導入する方法、または、ソース・ドレイン形
成不純物活性化のための熱処理を短時間にすることによ
り、ソース・ドレイン形成不純物の熱処理中の拡散を抑
制し、ソース・ドレイン領域を基板表面に極浅く形成す
る方法がとられている。
【０００６】図８(a),(b)を用いて低エネルギーイオン
注入による方法を、又、図８(c),(d)を用いて、この低
温、短時間の熱処理による形成方法を説明する。
注入による方法を、又、図８(c),(d)を用いて、この低
温、短時間の熱処理による形成方法を説明する。
【０００７】図８(a)では、ｐ型シリコン基板１に素子
分離膜３を形成後、ゲート電極２を形成する。前記ｐ型
基板１にゲート電極２をマスクとして、低エネルギーｎ
型不純物注入９を例えばAsを5KeV、5E15atoms/cm2とい
った条件で行われ、ｎ型極浅不純物層１０が形成され、
そのＸｊは約0.01umとなる。図８(b)では、上記基板１
に熱処理を施した後にＸｊが0.2umの浅いｎ型ソース・
ドレイン領域１１を形成される。
分離膜３を形成後、ゲート電極２を形成する。前記ｐ型
基板１にゲート電極２をマスクとして、低エネルギーｎ
型不純物注入９を例えばAsを5KeV、5E15atoms/cm2とい
った条件で行われ、ｎ型極浅不純物層１０が形成され、
そのＸｊは約0.01umとなる。図８(b)では、上記基板１
に熱処理を施した後にＸｊが0.2umの浅いｎ型ソース・
ドレイン領域１１を形成される。
【０００８】図８(c)では、ｐ型基板１に形成されたゲ
ート電極２をマスクとしてソース・ドレイン用ｎ型不純
物注入４を施し、ｎ型不純物層５を形成する。図８(d)
では、前記基板１に例えば、1000℃で10秒といった短時
間の熱処理５０を施す。短時間の熱処理のため、ｎ型不
純物はほとんど拡散せず、Ｘｊが0.1um以下の浅いｎ型
ソース・ドレイン領域１２が形成される。
ート電極２をマスクとしてソース・ドレイン用ｎ型不純
物注入４を施し、ｎ型不純物層５を形成する。図８(d)
では、前記基板１に例えば、1000℃で10秒といった短時
間の熱処理５０を施す。短時間の熱処理のため、ｎ型不
純物はほとんど拡散せず、Ｘｊが0.1um以下の浅いｎ型
ソース・ドレイン領域１２が形成される。
【０００９】以上の様に、ソース・ドレイン形成用イオ
ン注入を低加速エネルギーで行ったり、熱処理を短時間
で行うことにより短チャネル効果が抑制され、微細な素
子が形成可能となる。
ン注入を低加速エネルギーで行ったり、熱処理を短時間
で行うことにより短チャネル効果が抑制され、微細な素
子が形成可能となる。
【００１０】
【発明が解決しようとする課題】しかしながら、これら
の方法では、ソース・ドレイン領域を広げないために、
ソース・ドレイン形成不純物の濃度分布が、そのピーク
位置から基板との接合位置までで急峻になってしまう。
そこで、ソース・ドレイン形成不純物及び基板中の不純
物の濃度が接合部近傍で高くなることと、その勾配が急
であることから、接合部で発生するリーク電流が従来の
トランジスタに比べて急激に高くなってしまうといった
問題が生じてくる。
の方法では、ソース・ドレイン領域を広げないために、
ソース・ドレイン形成不純物の濃度分布が、そのピーク
位置から基板との接合位置までで急峻になってしまう。
そこで、ソース・ドレイン形成不純物及び基板中の不純
物の濃度が接合部近傍で高くなることと、その勾配が急
であることから、接合部で発生するリーク電流が従来の
トランジスタに比べて急激に高くなってしまうといった
問題が生じてくる。
【００１１】実デバイスでは、待機時の消費電力をなる
べく低減させる必要させる必要がある。従来のトランジ
スタを用いた場合、全待機時電流に対しての、接合リー
クによる電流は約０.１％であったのが、上記の浅いソ
ース・ドレイン領域を形成したトランジスタを用いた場
合では、約５％にまで達してしまう。このように、短チ
ャネル効果を抑制するために、熱処理条件で時間を短く
することによってソース・ドレイン領域を基板表面に浅
く形成した場合には、基板との接合部で発生するリーク
電流が急激に増加してしまうといった問題点があった。
べく低減させる必要させる必要がある。従来のトランジ
スタを用いた場合、全待機時電流に対しての、接合リー
クによる電流は約０.１％であったのが、上記の浅いソ
ース・ドレイン領域を形成したトランジスタを用いた場
合では、約５％にまで達してしまう。このように、短チ
ャネル効果を抑制するために、熱処理条件で時間を短く
することによってソース・ドレイン領域を基板表面に浅
く形成した場合には、基板との接合部で発生するリーク
電流が急激に増加してしまうといった問題点があった。
【００１２】従って、本願発明の目的は、シリコン基板
上に、基板表面に対し、極浅くソース・ドレイン領域を
形成した、微細なＭＯＳ型トランジスタにおいて、短チ
ャネル効果を抑制しつつ、ソース・ドレイン領域底部と
基板間の接合リークを低減する半導体装置の製造方法を
提供することにある。
上に、基板表面に対し、極浅くソース・ドレイン領域を
形成した、微細なＭＯＳ型トランジスタにおいて、短チ
ャネル効果を抑制しつつ、ソース・ドレイン領域底部と
基板間の接合リークを低減する半導体装置の製造方法を
提供することにある。
【００１３】
【課題を解決するための手段】請求項１記載の半導体装
置の製造方法は上記問題点に鑑み、微細なＭＯＳ型トラ
ンジスタのソース・ドレイン領域を基板表面に浅く形成
しても短チャネル効果を抑制しつつ、基板との接合部で
のリーク電流を抑制した半導体装置の製造方法を提供す
るものである。この為の構成として、一方導電型半導体
基板表面のＭＯＳ形トランジスタ領域となる部分に形成
されたゲート絶縁膜上にゲート電極を形成する工程と、
前記ゲート電極をマスクとして前記半導体基板と他方導
電型の不純物をイオン注入で導入し、ソース・ドレイン
領域を形成する工程と、前記ソース・ドレイン領域形成
と同様の方法で前記ゲート電極をマスクとして前記ソー
ス・ドレイン形成不純物と同一導電型でソース・ドレイ
ン形成不純物より低濃度の不純物をソース・ドレイン領
域底部のみにイオン注入により導入する工程と、前記基
板に熱処理を施す工程を有することを特徴とする。
置の製造方法は上記問題点に鑑み、微細なＭＯＳ型トラ
ンジスタのソース・ドレイン領域を基板表面に浅く形成
しても短チャネル効果を抑制しつつ、基板との接合部で
のリーク電流を抑制した半導体装置の製造方法を提供す
るものである。この為の構成として、一方導電型半導体
基板表面のＭＯＳ形トランジスタ領域となる部分に形成
されたゲート絶縁膜上にゲート電極を形成する工程と、
前記ゲート電極をマスクとして前記半導体基板と他方導
電型の不純物をイオン注入で導入し、ソース・ドレイン
領域を形成する工程と、前記ソース・ドレイン領域形成
と同様の方法で前記ゲート電極をマスクとして前記ソー
ス・ドレイン形成不純物と同一導電型でソース・ドレイ
ン形成不純物より低濃度の不純物をソース・ドレイン領
域底部のみにイオン注入により導入する工程と、前記基
板に熱処理を施す工程を有することを特徴とする。
【００１４】又、請求項２記載の半導体装置の製造方法
は、請求項１記載の半導体装置の製造方法において、ゲ
ート電極を形成した後、ゲート電極側面を覆うように絶
縁膜を形成する工程を有することを特徴とする。
は、請求項１記載の半導体装置の製造方法において、ゲ
ート電極を形成した後、ゲート電極側面を覆うように絶
縁膜を形成する工程を有することを特徴とする。
【００１５】請求項３記載の半導体装置の製造方法は上
記問題点に鑑み、微細なＭＯＳ型トランジスタのソース
・ドレイン領域を基板表面に浅く形成しても短チャネル
効果を抑制しつつ、基板との接合部でのリーク電流を抑
制した半導体装置の製造方法を提供するものである。こ
の為の構成として、一方導電型半導体基板表面のＭＯＳ
形トランジスタ領域となる部分に形成されたゲート絶縁
膜上にゲート電極を形成する工程と、前記ゲート電極を
マスクとして前記半導体基板と他方導電型の不純物をイ
オン注入で導入し、ソース・ドレイン領域を形成する工
程と、前記ソース・ドレイン領域形成と同様の方法で前
記ゲート電極をマスクとして前記ソース・ドレイン形成
不純物と同一導電型でソース・ドレイン形成不純物より
低濃度の不純物をソース・ドレイン領域に対し、基板表
面以外の領域にイオン注入により導入する工程と、前記
基板に熱処理を施す工程を有することを特徴とする。
記問題点に鑑み、微細なＭＯＳ型トランジスタのソース
・ドレイン領域を基板表面に浅く形成しても短チャネル
効果を抑制しつつ、基板との接合部でのリーク電流を抑
制した半導体装置の製造方法を提供するものである。こ
の為の構成として、一方導電型半導体基板表面のＭＯＳ
形トランジスタ領域となる部分に形成されたゲート絶縁
膜上にゲート電極を形成する工程と、前記ゲート電極を
マスクとして前記半導体基板と他方導電型の不純物をイ
オン注入で導入し、ソース・ドレイン領域を形成する工
程と、前記ソース・ドレイン領域形成と同様の方法で前
記ゲート電極をマスクとして前記ソース・ドレイン形成
不純物と同一導電型でソース・ドレイン形成不純物より
低濃度の不純物をソース・ドレイン領域に対し、基板表
面以外の領域にイオン注入により導入する工程と、前記
基板に熱処理を施す工程を有することを特徴とする。
【００１６】請求項４、５記載の半導体装置は上記問題
点に鑑み、微細なＭＯＳ型トランジスタのソース・ドレ
イン領域を基板表面に浅く形成しても短チャネル効果を
抑制しつつ、基板との接合部でのリーク電流を抑制した
半導体装置を提供するものである。この為の構成とし
て、一方導電型半導体基板表面のＭＯＳ型トランジスタ
領域となる部分に形成されたゲート電極と、前記基板と
他方導電型の不純物からなるソース・ドレイン領域と、
前記ソース・ドレイン領域底部のみに前記ソース・ドレ
インと同一導電型で低濃度の不純物領域を有する構造を
特徴とする。
点に鑑み、微細なＭＯＳ型トランジスタのソース・ドレ
イン領域を基板表面に浅く形成しても短チャネル効果を
抑制しつつ、基板との接合部でのリーク電流を抑制した
半導体装置を提供するものである。この為の構成とし
て、一方導電型半導体基板表面のＭＯＳ型トランジスタ
領域となる部分に形成されたゲート電極と、前記基板と
他方導電型の不純物からなるソース・ドレイン領域と、
前記ソース・ドレイン領域底部のみに前記ソース・ドレ
インと同一導電型で低濃度の不純物領域を有する構造を
特徴とする。
【００１７】又、請求項５記載の半導体装置は、前記請
求項４記載の半導体装置において、ゲート電極の側面が
絶縁膜で覆われていることを特徴とする。
求項４記載の半導体装置において、ゲート電極の側面が
絶縁膜で覆われていることを特徴とする。
【００１８】又、請求項６記載の半導体装置は、上記問
題点に鑑み、微細なＭＯＳ型トランジスタのソース・ド
レイン領域を基板表面に浅く形成しても短チャネル効果
を抑制しつつ、基板との接合部でのリーク電流を抑制し
た半導体装置を提供するものである。この為の構成とし
て、一方導電型半導体基板表面のＭＯＳ型トランジスタ
領域となる部分に形成されたゲート電極と、前記基板と
他方導電型の不純物からなるソース・ドレイン領域と、
前記ソース・ドレイン領域に対し、基板表面を除く領域
に前記ソース・ドレインと同一導電型で低濃度の不純物
領域を有する構造を特徴とする。
題点に鑑み、微細なＭＯＳ型トランジスタのソース・ド
レイン領域を基板表面に浅く形成しても短チャネル効果
を抑制しつつ、基板との接合部でのリーク電流を抑制し
た半導体装置を提供するものである。この為の構成とし
て、一方導電型半導体基板表面のＭＯＳ型トランジスタ
領域となる部分に形成されたゲート電極と、前記基板と
他方導電型の不純物からなるソース・ドレイン領域と、
前記ソース・ドレイン領域に対し、基板表面を除く領域
に前記ソース・ドレインと同一導電型で低濃度の不純物
領域を有する構造を特徴とする。
【００１９】
【作用】請求項１、２及び３に係る半導体装置の製造方
法により、ソース・ドレイン領域を基板に対して浅く、
または表面を除く領域に形成し、短チャネル効果を抑制
することを目的とした微細なＭＯＳ型トランジスタを製
造するに当り、ソース・ドレイン領域底部と基板間の接
合部でのリーク電流を抑制することが可能となる。
法により、ソース・ドレイン領域を基板に対して浅く、
または表面を除く領域に形成し、短チャネル効果を抑制
することを目的とした微細なＭＯＳ型トランジスタを製
造するに当り、ソース・ドレイン領域底部と基板間の接
合部でのリーク電流を抑制することが可能となる。
【００２０】請求項４、５及び６に係る半導体装置によ
り、短チャネル効果を抑制するためにソース・ドレイン
領域を基板に対して浅くあるいは表面を除く領域に形成
した、微細なＭＯＳ型トランジスタにおいてソース・ド
レイン領域底部と基板間の接合部でのリーク電流を抑制
することが可能となる。
り、短チャネル効果を抑制するためにソース・ドレイン
領域を基板に対して浅くあるいは表面を除く領域に形成
した、微細なＭＯＳ型トランジスタにおいてソース・ド
レイン領域底部と基板間の接合部でのリーク電流を抑制
することが可能となる。
【００２１】
【実施例】以下請求項１記載の半導体装置の製造方法の
一実施例としてｐ型基板に、ソース・ドレイン領域を基
板表面に浅く形成することにより微細なｎ−ｃｈトラン
ジスタを形成した場合に、ソース・ドレイン領域底部と
基板間の接合リークを抑制する製造方法について図面を
参照しながら説明する。
一実施例としてｐ型基板に、ソース・ドレイン領域を基
板表面に浅く形成することにより微細なｎ−ｃｈトラン
ジスタを形成した場合に、ソース・ドレイン領域底部と
基板間の接合リークを抑制する製造方法について図面を
参照しながら説明する。
【００２２】図１は本発明の実施例の工程断面図であ
る。図１(a)では、ｐ型シリコン基板１に素子分離膜３
を形成後、ゲート電極２を形成する。前記ｐ型基板１に
ゲート電極２をマスクとして、例えばAs,30KeV,5E15ato
ms/cm2といったソース・ドレイン用ｎ型不純物注入４に
よりＸｊが約0.05umのｎ型不純物層５が形成される。
る。図１(a)では、ｐ型シリコン基板１に素子分離膜３
を形成後、ゲート電極２を形成する。前記ｐ型基板１に
ゲート電極２をマスクとして、例えばAs,30KeV,5E15ato
ms/cm2といったソース・ドレイン用ｎ型不純物注入４に
よりＸｊが約0.05umのｎ型不純物層５が形成される。
【００２３】図１(b)では、ソース・ドレイン用ｎ型不
純物注入４と同様にゲート電極２をマスクとして、例え
ばP,40KeV,2E12atoms/cm2といった条件で、ｎ型不純物
注入１４を施し、ｎ型不純物層５の底部のみに低濃度の
ｎ型不純物層５１を形成する。図１(c)では、例えば、1
000℃、10秒程度の短時間熱処理５０を施し、ｎ型不純
物を活性化し、ｎ型ソース・ドレイン領域６を形成す
る。このｎ型ソース・ドレイン領域６では、底部のｎ型
不純物分布が急峻にはならない。
純物注入４と同様にゲート電極２をマスクとして、例え
ばP,40KeV,2E12atoms/cm2といった条件で、ｎ型不純物
注入１４を施し、ｎ型不純物層５の底部のみに低濃度の
ｎ型不純物層５１を形成する。図１(c)では、例えば、1
000℃、10秒程度の短時間熱処理５０を施し、ｎ型不純
物を活性化し、ｎ型ソース・ドレイン領域６を形成す
る。このｎ型ソース・ドレイン領域６では、底部のｎ型
不純物分布が急峻にはならない。
【００２４】以上の様に、本実施例によれば、素子の微
細化を図るにあたり、ソース・ドレイン領域を基板表面
に対し浅く形成する方法において、ソース・ドレイン領
域の底部のみにソース・ドレイン形成不純物と同一導電
性の不純物を導入することにより接合リークを抑制でき
る。
細化を図るにあたり、ソース・ドレイン領域を基板表面
に対し浅く形成する方法において、ソース・ドレイン領
域の底部のみにソース・ドレイン形成不純物と同一導電
性の不純物を導入することにより接合リークを抑制でき
る。
【００２５】以下請求項２記載の半導体装置の製造方法
の一実施例としてｐ型基板に、ソース・ドレイン領域を
基板表面に浅く形成することにより微細なｎ−ｃｈトラ
ンジスタを形成した場合に、ソース・ドレイン領域底部
と基板間の接合リークを抑制する製造方法について図面
を参照しながら説明する。
の一実施例としてｐ型基板に、ソース・ドレイン領域を
基板表面に浅く形成することにより微細なｎ−ｃｈトラ
ンジスタを形成した場合に、ソース・ドレイン領域底部
と基板間の接合リークを抑制する製造方法について図面
を参照しながら説明する。
【００２６】図２は本発明の実施例の工程断面図であ
る。図２(a)では、ｐ型シリコン基板１に素子分離膜３
を形成後、ゲート電極２およびゲート側壁絶縁膜５３を
形成する。前記ｐ型基板１にゲート電極２をマスクとし
て、例えばAs,30KeV,5E15atoms/cm2といったソース・ド
レイン用ｎ型不純物注入４によりＸｊが約0.05umのｎ型
不純物層５が形成される。
る。図２(a)では、ｐ型シリコン基板１に素子分離膜３
を形成後、ゲート電極２およびゲート側壁絶縁膜５３を
形成する。前記ｐ型基板１にゲート電極２をマスクとし
て、例えばAs,30KeV,5E15atoms/cm2といったソース・ド
レイン用ｎ型不純物注入４によりＸｊが約0.05umのｎ型
不純物層５が形成される。
【００２７】図２(b)では、ソース・ドレイン用ｎ型不
純物注入４と同様に側壁絶縁膜５３があるゲート電極２
をマスクとして、例えばP,40KeV,2E12atoms/cm2といっ
た条件で、ｎ型不純物注入１４を施し、ｎ型不純物層５
の底部のみに低濃度のｎ型不純物層５１を形成する。図
２(c)では、例えば1000℃、10秒程度の短時間熱処理を
施し、ｎ型不純物を活性化し、ｎ型ソース・ドレイン領
域６を形成する。このｎ型ソース・ドレイン領域６で
は、底部のｎ型不純物分布が急峻にはならない。
純物注入４と同様に側壁絶縁膜５３があるゲート電極２
をマスクとして、例えばP,40KeV,2E12atoms/cm2といっ
た条件で、ｎ型不純物注入１４を施し、ｎ型不純物層５
の底部のみに低濃度のｎ型不純物層５１を形成する。図
２(c)では、例えば1000℃、10秒程度の短時間熱処理を
施し、ｎ型不純物を活性化し、ｎ型ソース・ドレイン領
域６を形成する。このｎ型ソース・ドレイン領域６で
は、底部のｎ型不純物分布が急峻にはならない。
【００２８】以上の様に、本実施例によれば、素子の微
細化を図るにあたり、ソース・ドレイン領域を基板表面
に対し浅く形成する方法において、ソース・ドレイン領
域の底部のみにソース・ドレイン形成不純物と同一導電
性の不純物を側壁絶縁膜があるゲート電極をマスクとし
てイオン注入で導入することにより接合リークを抑制で
きる。
細化を図るにあたり、ソース・ドレイン領域を基板表面
に対し浅く形成する方法において、ソース・ドレイン領
域の底部のみにソース・ドレイン形成不純物と同一導電
性の不純物を側壁絶縁膜があるゲート電極をマスクとし
てイオン注入で導入することにより接合リークを抑制で
きる。
【００２９】以下請求項３記載の半導体装置の製造方法
の一実施例としてｐ型基板に、ソース・ドレイン領域を
基板表面に浅く形成することにより微細なｎ−ｃｈトラ
ンジスタを形成した場合に、ソース・ドレイン領域底部
と基板間の接合リークを抑制する製造方法について図面
を参照しながら説明する。
の一実施例としてｐ型基板に、ソース・ドレイン領域を
基板表面に浅く形成することにより微細なｎ−ｃｈトラ
ンジスタを形成した場合に、ソース・ドレイン領域底部
と基板間の接合リークを抑制する製造方法について図面
を参照しながら説明する。
【００３０】図５は本発明の実施例の工程断面図であ
る。図５(a)では、ｐ型シリコン基板１に素子分離膜３
を形成後、ゲート電極２およびゲート側壁絶縁膜５３を
形成する。前記ｐ型基板１にゲート電極２をマスクとし
て、例えばAs,30KeV,5E15atoms/cm2といったソース・ド
レイン用ｎ型不純物注入４によりＸｊが約0.05umのｎ型
不純物層５が形成される。
る。図５(a)では、ｐ型シリコン基板１に素子分離膜３
を形成後、ゲート電極２およびゲート側壁絶縁膜５３を
形成する。前記ｐ型基板１にゲート電極２をマスクとし
て、例えばAs,30KeV,5E15atoms/cm2といったソース・ド
レイン用ｎ型不純物注入４によりＸｊが約0.05umのｎ型
不純物層５が形成される。
【００３１】図５(b)では、ソース・ドレイン用ｎ型不
純物注入４と同様にゲート電極２をマスクとして、例え
ばP,40KeV,2E12atoms/cm2といった条件で、ｎ型不純物
注入１４を施し、ｎ型不純物層５に対し、基板表面を除
く領域に低濃度のｎ型不純物層５１を形成する。この
時、低濃度不純物層５１は濃度のピーク位置がソース・
ドレイン用ｎ型不純物層１４底部に位置し、基板表面か
ら0.05umまでの濃度はｎ型不純物層１４の濃度に比べ、
約0.01%程度となる。
純物注入４と同様にゲート電極２をマスクとして、例え
ばP,40KeV,2E12atoms/cm2といった条件で、ｎ型不純物
注入１４を施し、ｎ型不純物層５に対し、基板表面を除
く領域に低濃度のｎ型不純物層５１を形成する。この
時、低濃度不純物層５１は濃度のピーク位置がソース・
ドレイン用ｎ型不純物層１４底部に位置し、基板表面か
ら0.05umまでの濃度はｎ型不純物層１４の濃度に比べ、
約0.01%程度となる。
【００３２】図５(c)では、例えば1000℃、10秒程度の
短時間熱処理５０を施し、ｎ型不純物を活性化し、ｎ型
ソース・ドレイン領域６を形成する。このｎ型ソース・
ドレイン領域６では、底部のｎ型不純物分布が急峻には
ならない。
短時間熱処理５０を施し、ｎ型不純物を活性化し、ｎ型
ソース・ドレイン領域６を形成する。このｎ型ソース・
ドレイン領域６では、底部のｎ型不純物分布が急峻には
ならない。
【００３３】以上の様に、本実施例によれば、素子の微
細化を図るにあたり、ソース・ドレイン領域を基板表面
に対し浅く形成する方法において、ソース・ドレイン領
域の基板に対して、表面を除く領域にソース・ドレイン
形成不純物と同一導電性の不純物を導入することにより
接合リークを抑制できる。
細化を図るにあたり、ソース・ドレイン領域を基板表面
に対し浅く形成する方法において、ソース・ドレイン領
域の基板に対して、表面を除く領域にソース・ドレイン
形成不純物と同一導電性の不純物を導入することにより
接合リークを抑制できる。
【００３４】以下請求項４記載の半導体装置の一実施例
として、ｐ型基板に形成したｎ−ｃｈトランジスタで、
ソース・ドレイン領域底部と基板間の接合リークを抑制
した装置について図面を参照しながら説明する。
として、ｐ型基板に形成したｎ−ｃｈトランジスタで、
ソース・ドレイン領域底部と基板間の接合リークを抑制
した装置について図面を参照しながら説明する。
【００３５】図３は本発明の実施例の断面図である。１
はｐ型基板、２はゲート電極、３は素子分離、１１は浅
いｎ型ソース・ドレイン領域、５４は低濃度ｎ型不純物
領域を示す。この低濃度ｎ型不純物領域５４によりソー
ス・ドレイン領域の底部ではｎ型不純物の濃度分布は急
峻にはならない。以上の様に、本実施例によれば、素子
の微細化をはかるにあたり、ソース・ドレイン領域を基
板表面に対し浅く形成された素子において、ソース・ド
レイン領域の底部のみにソース・ドレイン形成不純物と
同一導電性の不純物層を形成することにより接合リーク
を抑制できる。
はｐ型基板、２はゲート電極、３は素子分離、１１は浅
いｎ型ソース・ドレイン領域、５４は低濃度ｎ型不純物
領域を示す。この低濃度ｎ型不純物領域５４によりソー
ス・ドレイン領域の底部ではｎ型不純物の濃度分布は急
峻にはならない。以上の様に、本実施例によれば、素子
の微細化をはかるにあたり、ソース・ドレイン領域を基
板表面に対し浅く形成された素子において、ソース・ド
レイン領域の底部のみにソース・ドレイン形成不純物と
同一導電性の不純物層を形成することにより接合リーク
を抑制できる。
【００３６】以下請求項５記載の半導体装置の一実施例
として、ｐ型基板に形成したｎ−ｃｈトランジスタで、
ソース・ドレイン領域底部と基板間の接合リークを抑制
した装置について図面を参照しながら説明する。
として、ｐ型基板に形成したｎ−ｃｈトランジスタで、
ソース・ドレイン領域底部と基板間の接合リークを抑制
した装置について図面を参照しながら説明する。
【００３７】図４は本発明の実施例の断面図である。１
はｐ型基板、２はゲート電極、３は素子分離、１１は浅
いｎ型ソース・ドレイン領域、５３はゲート側壁絶縁
膜、５４は低濃度ｎ型不純物領域を示す。この低濃度ｎ
型不純物領域５４によりソース・ドレイン領域の底部で
はｎ型不純物の濃度分布は急峻にはならない。以上の様
に、本実施例によれば、素子の微細化をはかるにあた
り、ソース・ドレイン領域を基板表面に対し浅く形成さ
れた素子において、ソース・ドレイン領域の底部のみに
ソース・ドレイン形成不純物と同一導電性の不純物層を
形成することにより接合リークを抑制できる。
はｐ型基板、２はゲート電極、３は素子分離、１１は浅
いｎ型ソース・ドレイン領域、５３はゲート側壁絶縁
膜、５４は低濃度ｎ型不純物領域を示す。この低濃度ｎ
型不純物領域５４によりソース・ドレイン領域の底部で
はｎ型不純物の濃度分布は急峻にはならない。以上の様
に、本実施例によれば、素子の微細化をはかるにあた
り、ソース・ドレイン領域を基板表面に対し浅く形成さ
れた素子において、ソース・ドレイン領域の底部のみに
ソース・ドレイン形成不純物と同一導電性の不純物層を
形成することにより接合リークを抑制できる。
【００３８】以下請求項６記載の半導体装置の一実施例
として、ｐ型基板に形成したｎ−ｃｈトランジスタで、
ソース・ドレイン領域底部と基板間の接合リークを抑制
した装置について図面を参照しながら説明する。
として、ｐ型基板に形成したｎ−ｃｈトランジスタで、
ソース・ドレイン領域底部と基板間の接合リークを抑制
した装置について図面を参照しながら説明する。
【００３９】図６は本発明の実施例の断面図である。１
はｐ型基板、２はゲート電極、３は素子分離、１１は浅
いｎ型ソース・ドレイン領域、５４は低濃度ｎ型不純物
領域を示す。この低濃度ｎ型不純物領域５４は、基板表
面より0.05um以上深い位置に形成され、これによりソー
ス・ドレイン領域の底部ではｎ型不純物の濃度分布は急
峻にはならない。以上の様に、本実施例によれば、素子
の微細化をはかるにあたり、ソース・ドレイン領域を基
板表面に対し浅く形成された素子において、ソース・ド
レイン領域の底部のみにソース・ドレイン形成不純物と
同一導電性の不純物層を形成することにより接合リーク
を抑制できる。
はｐ型基板、２はゲート電極、３は素子分離、１１は浅
いｎ型ソース・ドレイン領域、５４は低濃度ｎ型不純物
領域を示す。この低濃度ｎ型不純物領域５４は、基板表
面より0.05um以上深い位置に形成され、これによりソー
ス・ドレイン領域の底部ではｎ型不純物の濃度分布は急
峻にはならない。以上の様に、本実施例によれば、素子
の微細化をはかるにあたり、ソース・ドレイン領域を基
板表面に対し浅く形成された素子において、ソース・ド
レイン領域の底部のみにソース・ドレイン形成不純物と
同一導電性の不純物層を形成することにより接合リーク
を抑制できる。
【００４０】なお、ｎ型の不純物として、Ａｓ，Ｐ、Ｓ
ｂを用いても同様な効果が得られる。
ｂを用いても同様な効果が得られる。
【００４１】又、上記実施例においてｎ型基板にｐ−ｃ
ｈトランジスタを形成した場合にも、同様な効果が得ら
れる。
ｈトランジスタを形成した場合にも、同様な効果が得ら
れる。
【００４２】
【発明の効果】以上のように本発明は、基板表面に極浅
くソース・ドレイン領域を形成したＭＯＳ型トランジス
タにおいて、短チャネル効果を抑制しつつ、ソース・ド
レイン領域底部と基板間の接合リークを抑制可能とな
る。
くソース・ドレイン領域を形成したＭＯＳ型トランジス
タにおいて、短チャネル効果を抑制しつつ、ソース・ド
レイン領域底部と基板間の接合リークを抑制可能とな
る。
【図１】本発明の第１の実施例における半導体装置の製
造方法の工程断面図
造方法の工程断面図
【図２】本発明の第２の実施例における半導体装置の製
造方法の工程断面図
造方法の工程断面図
【図３】本発明の第３の実施例における半導体装置の断
面図
面図
【図４】本発明の第４の実施例における半導体装置の断
面図
面図
【図５】本発明の第５の実施例における半導体装置の製
造方法の工程断面図
造方法の工程断面図
【図６】本発明の第６の実施例における半導体装置の断
面図
面図
【図７】本発明の第１の従来例における半導体装置の製
造方法の工程断面図
造方法の工程断面図
【図８】本発明の第２の従来例における半導体装置の製
造方法の工程断面図
造方法の工程断面図
１ ｐ型基板 ６ ソース・ドレイン ５１ 低濃度の不純物層
Claims (6)
- 【請求項１】一方導電型半導体基板表面のＭＯＳ形トラ
ンジスタ領域となる部分に形成されたゲート絶縁膜上に
ゲート電極を形成する工程と、 前記ゲート電極をマスクとして前記半導体基板と他方導
電型の不純物をイオン注入で導入し、ソース・ドレイン
領域を形成する工程と、 前記ソース・ドレイン領域形成と同様の方法で前記ゲー
ト電極をマスクとして前記ソース・ドレイン形成不純物
と同一導電型でソース・ドレイン形成不純物より低濃度
の不純物をソース・ドレイン領域底部のみにイオン注入
により導入する工程と、 前記基板に熱処理を施す工程とを備えた半導体装置の製
造方法。 - 【請求項２】ゲート絶縁膜上にゲート電極を形成した
後、ゲート電極側面を覆うように絶縁膜を形成する工程
を有することを特徴とする請求項１記載の半導体装置の
製造方法。 - 【請求項３】ソース・ドレイン領域形成後の低濃度不純
物導入において不純物が基板表面には入らない様に行う
工程を有することを特徴とする請求項１記載の半導体装
置の製造方法。 - 【請求項４】一方導電型半導体基板表面のＭＯＳ型トラ
ンジスタ領域となる部分に形成されたゲート電極と、 前記基板と他方導電型の不純物からなるソース・ドレイ
ン領域と、 前記ソース・ドレイン領域底部のみに前記ソース・ドレ
インと同一導電型で低濃度の不純物領域とを備えた半導
体装置。 - 【請求項５】ゲート電極の側面が絶縁膜で覆われている
請求項３記載の半導体装置。 - 【請求項６】一方導電型半導体基板表面のＭＯＳ型トラ
ンジスタ領域となる部分に形成されたゲート電極と、 前記基板と他方導電型の不純物からなるソース・ドレイ
ン領域と、 前記ソース・ドレイン領域に対し、基板表面を除く領域
に前記ソース・ドレインと同一導電型で低濃度の不純物
領域とを備えた半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27419293A JP3525464B2 (ja) | 1993-11-02 | 1993-11-02 | 半導体装置及び半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27419293A JP3525464B2 (ja) | 1993-11-02 | 1993-11-02 | 半導体装置及び半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07131006A true JPH07131006A (ja) | 1995-05-19 |
| JP3525464B2 JP3525464B2 (ja) | 2004-05-10 |
Family
ID=17538320
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27419293A Expired - Fee Related JP3525464B2 (ja) | 1993-11-02 | 1993-11-02 | 半導体装置及び半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3525464B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7030464B2 (en) | 2003-03-05 | 2006-04-18 | Nec Electronics Corporation | Semiconductor device and method of manufacturing the same |
-
1993
- 1993-11-02 JP JP27419293A patent/JP3525464B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7030464B2 (en) | 2003-03-05 | 2006-04-18 | Nec Electronics Corporation | Semiconductor device and method of manufacturing the same |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3525464B2 (ja) | 2004-05-10 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6518623B1 (en) | Semiconductor device having a buried-channel MOS structure | |
| US5557129A (en) | Semiconductor MOSFET device having a shallow nitrogen implanted channel region | |
| JPH0730107A (ja) | 高耐圧トランジスタ及びその製造方法 | |
| US6153910A (en) | Semiconductor device with nitrogen implanted channel region | |
| JP2797798B2 (ja) | 突き抜け防止のための埋込コンタクトを有する半導体装置とその製造方法 | |
| US5817564A (en) | Double diffused MOS device and method | |
| JPH07131006A (ja) | 半導体装置及び半導体装置の製造方法 | |
| JPH10214970A (ja) | 半導体装置およびその製造方法 | |
| JPH0272634A (ja) | 半導体装置 | |
| JPH02280322A (ja) | 半導体装置の製法 | |
| JPH0434942A (ja) | 半導体装置の製造方法 | |
| KR19990059071A (ko) | 반도체 소자의 제조 방법 | |
| KR100308653B1 (ko) | 반도체소자의 ｂｉｌｌｉ 구조의 웰 형성방법 | |
| JP3379255B2 (ja) | 半導体装置の製造方法 | |
| JPH0212960A (ja) | 半導体装置の製造方法 | |
| JPH06163576A (ja) | 半導体装置の製造方法 | |
| JP3253712B2 (ja) | 半導体装置の製造方法 | |
| JP2808620B2 (ja) | 半導体装置の製造方法 | |
| KR100489586B1 (ko) | 반도체소자의접합부형성방법 | |
| KR100422325B1 (ko) | 반도체 소자의 제조방법 | |
| JPS63142866A (ja) | 絶縁ゲ−ト電界効果トランジスタの製造方法 | |
| JPH0244717A (ja) | 半導体装置の製造方法 | |
| JPS59204229A (ja) | 半導体装置の製造方法 | |
| US5273918A (en) | Process for the manufacture of a junction field effect transistor | |
| JPH0449627A (ja) | 化合物半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A313 | Final decision of rejection without a dissenting response from the applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A313 Effective date: 20031224 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20040127 |
|
| A61 | First payment of annual fees (during grant procedure) |
Effective date: 20040209 Free format text: JAPANESE INTERMEDIATE CODE: A61 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Year of fee payment: 4 Free format text: PAYMENT UNTIL: 20080227 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090227 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Year of fee payment: 6 Free format text: PAYMENT UNTIL: 20100227 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Year of fee payment: 6 Free format text: PAYMENT UNTIL: 20100227 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Year of fee payment: 7 Free format text: PAYMENT UNTIL: 20110227 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Year of fee payment: 8 Free format text: PAYMENT UNTIL: 20120227 |
|
| LAPS | Cancellation because of no payment of annual fees |