JPH07283400A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH07283400A JPH07283400A JP9564794A JP9564794A JPH07283400A JP H07283400 A JPH07283400 A JP H07283400A JP 9564794 A JP9564794 A JP 9564794A JP 9564794 A JP9564794 A JP 9564794A JP H07283400 A JPH07283400 A JP H07283400A
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Abstract
(57)【要約】
【目的】 熱拡散により不純物を半導体基板に導入して
低濃度拡散層を形成することで、信頼性の高い半導体装
置及びその製造方法を提供する。 【構成】 半導体基板にゲート電極を形成し、該ゲート
電極下以外のゲート酸化膜中にフッ素をイオン注入し、
ゲート電極に接して不純物を含む導電性のゲート側壁を
形成する。そして、熱処理によりこの側壁から半導体基
板中に不純物を拡散させる。 【効果】 熱拡散により不純物を半導体基板に導入して
低濃度拡散層を形成することにより、接合深さが浅く、
かつ接合部に欠陥の少ない高信頼性の半導体装置を得る
ことができる。
低濃度拡散層を形成することで、信頼性の高い半導体装
置及びその製造方法を提供する。 【構成】 半導体基板にゲート電極を形成し、該ゲート
電極下以外のゲート酸化膜中にフッ素をイオン注入し、
ゲート電極に接して不純物を含む導電性のゲート側壁を
形成する。そして、熱処理によりこの側壁から半導体基
板中に不純物を拡散させる。 【効果】 熱拡散により不純物を半導体基板に導入して
低濃度拡散層を形成することにより、接合深さが浅く、
かつ接合部に欠陥の少ない高信頼性の半導体装置を得る
ことができる。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置及びその製
造方法に関するものである。
造方法に関するものである。
【０００２】
【従来の技術】図６及び図７を用いて従来のＬＤＤ構造
を有するＭＯＳトランジスタの製造方法を説明する。図
６（ａ）〜図６（ｇ）は第１の従来方法に係わるＭＯＳ
トランジスタの製造工程図である。
を有するＭＯＳトランジスタの製造方法を説明する。図
６（ａ）〜図６（ｇ）は第１の従来方法に係わるＭＯＳ
トランジスタの製造工程図である。
【０００３】まず、半導体基板４１上に酸化膜４２と不
純物を含む多結晶シリコン膜４３とをこの順番に形成す
る（図６（ａ））。次に、多結晶シリコン膜４３をゲー
ト電極４４形状に加工し（図６（ｂ））、このゲート電
極４４をマスクにして半導体基板４１中に不純物Ｄをイ
オン注入し、低濃度不純物拡散層４５を形成する（図６
（ｃ））。そして、半導体基板４１の全面に不純物を含
む多結晶シリコン膜４６を堆積させた後（図６
（ｄ））、この多結晶シリコン膜４６のゲート電極４４
の周囲のみ残るように異方性エッチングを行い（図６
（ｅ））、ゲート側壁４７を形成する。次にイオン注入
により不純物Ｄ′を半導体基板４１内に注入し（図６
（ｆ））、熱処理を行ってソース・ドレイン領域に高濃
度不純物拡散層４８を形成することによりＬＤＤ構造を
備えたＭＯＳトランジスタが完成する（図６（ｇ））。
純物を含む多結晶シリコン膜４３とをこの順番に形成す
る（図６（ａ））。次に、多結晶シリコン膜４３をゲー
ト電極４４形状に加工し（図６（ｂ））、このゲート電
極４４をマスクにして半導体基板４１中に不純物Ｄをイ
オン注入し、低濃度不純物拡散層４５を形成する（図６
（ｃ））。そして、半導体基板４１の全面に不純物を含
む多結晶シリコン膜４６を堆積させた後（図６
（ｄ））、この多結晶シリコン膜４６のゲート電極４４
の周囲のみ残るように異方性エッチングを行い（図６
（ｅ））、ゲート側壁４７を形成する。次にイオン注入
により不純物Ｄ′を半導体基板４１内に注入し（図６
（ｆ））、熱処理を行ってソース・ドレイン領域に高濃
度不純物拡散層４８を形成することによりＬＤＤ構造を
備えたＭＯＳトランジスタが完成する（図６（ｇ））。
【０００４】次に、図７（ａ）〜図６（ｅ）は第２の従
来方法に係わるＭＯＳトランジスタの製造工程図であ
る。従来技術である。
来方法に係わるＭＯＳトランジスタの製造工程図であ
る。従来技術である。
【０００５】まず、半導体基板５１上に酸化膜５２と不
純物を含む多結晶シリコン膜５３とをこの順番に形成し
た後、多結晶シリコン５３をゲート電極５４形状に加工
する（図７（ａ））。次に、ゲート電極５４をマスクに
して半導体基板５１中に不純物Ｄをイオン注入し、低濃
度不純物拡散層５５を形成する（図７（ｂ））。そし
て、半導体基板５１の全面に不純物を含む多結晶シリコ
ン膜を堆積させた後、この多結晶シリコン膜のゲート電
極５４の周囲のみゲート側壁５７として残るように異方
性エッチングを行う（図７（ｃ））。次に、半導体基板
５１の全面に高融点金属膜５８を堆積させ、イオン注入
により不純物Ｄ′を高融点金属膜５８中に導入する（図
７（ｄ））。更に、熱処理を行うことによりソース・ド
レイン領域に高融点シリサイド層５９が形成され、かつ
不純物Ｄ′を含む高融点金属膜５８から高濃度不純物拡
散層６０が形成され（図７（ｅ））、ＬＤＤ構造を有す
るＭＯＳトランジスタが完成する。
純物を含む多結晶シリコン膜５３とをこの順番に形成し
た後、多結晶シリコン５３をゲート電極５４形状に加工
する（図７（ａ））。次に、ゲート電極５４をマスクに
して半導体基板５１中に不純物Ｄをイオン注入し、低濃
度不純物拡散層５５を形成する（図７（ｂ））。そし
て、半導体基板５１の全面に不純物を含む多結晶シリコ
ン膜を堆積させた後、この多結晶シリコン膜のゲート電
極５４の周囲のみゲート側壁５７として残るように異方
性エッチングを行う（図７（ｃ））。次に、半導体基板
５１の全面に高融点金属膜５８を堆積させ、イオン注入
により不純物Ｄ′を高融点金属膜５８中に導入する（図
７（ｄ））。更に、熱処理を行うことによりソース・ド
レイン領域に高融点シリサイド層５９が形成され、かつ
不純物Ｄ′を含む高融点金属膜５８から高濃度不純物拡
散層６０が形成され（図７（ｅ））、ＬＤＤ構造を有す
るＭＯＳトランジスタが完成する。
【０００６】上記したような従来のＬＤＤ構造を備えた
半導体装置の製造方法は例えば特開昭６３−１２２１７
４号公報や特開平４−３０５９３８号公報などに開示さ
れている。
半導体装置の製造方法は例えば特開昭６３−１２２１７
４号公報や特開平４−３０５９３８号公報などに開示さ
れている。
【０００７】
【発明が解決しようとする課題】上記したような従来の
ＬＤＤ構造を備えた半導体装置の製造方法には、半導体
素子の微細化に伴い以下のような問題があった。
ＬＤＤ構造を備えた半導体装置の製造方法には、半導体
素子の微細化に伴い以下のような問題があった。
【０００８】まず、ＬＤＤ構造を備えた半導体素子は、
ゲート電極側壁の下部の高電界層により発生するホット
エレクトロンが側壁内に注入されてしまい、その電界に
より低濃度拡散層の空乏化が進み、抵抗が更に高くな
る。また、従来のイオン注入装置で不純物を注入する
と、予定の接合深さよりもイオンが結晶格子間を直進
し、半導体基板中に深く進入し、浅い領域でイオンを注
入することが困難であった。そのために従来のイオン注
入法では予定の接合深さより深くなる場合もある。これ
により実際の接合深さと設計値の接合深さとが異なり、
実効的なチャンネル長が変動し、閾値電圧が変動するこ
とが懸念される。
ゲート電極側壁の下部の高電界層により発生するホット
エレクトロンが側壁内に注入されてしまい、その電界に
より低濃度拡散層の空乏化が進み、抵抗が更に高くな
る。また、従来のイオン注入装置で不純物を注入する
と、予定の接合深さよりもイオンが結晶格子間を直進
し、半導体基板中に深く進入し、浅い領域でイオンを注
入することが困難であった。そのために従来のイオン注
入法では予定の接合深さより深くなる場合もある。これ
により実際の接合深さと設計値の接合深さとが異なり、
実効的なチャンネル長が変動し、閾値電圧が変動するこ
とが懸念される。
【０００９】また、従来のイオン注入法で半導体基板中
にイオンを注入すると、半導体基板中に結晶欠陥が生
じ、イオン注入後に半導体基板に熱処理を施して結晶欠
陥を回復させることも困難となる。上述した半導体基板
の結晶欠陥より接合リーク電流が増大し、半導体回路の
特性の劣化を招く原因となる。特に、軽元素であり、拡
散係数の大きいホウ素をイオン注入により半導体基板中
に注入する際には重大な問題となる。
にイオンを注入すると、半導体基板中に結晶欠陥が生
じ、イオン注入後に半導体基板に熱処理を施して結晶欠
陥を回復させることも困難となる。上述した半導体基板
の結晶欠陥より接合リーク電流が増大し、半導体回路の
特性の劣化を招く原因となる。特に、軽元素であり、拡
散係数の大きいホウ素をイオン注入により半導体基板中
に注入する際には重大な問題となる。
【００１０】そこで、本発明の目的は、信頼性の高い半
導体装置及びその製造方法を提供することにある。ま
た、本発明の第２の目的は、半導体装置のソース・ドレ
イン層の低抵抗化に寄与することにある。更に本発明の
第３の目的は、不純物拡散層の接合深さを浅くすること
ができる半導体装置を提供することにある。
導体装置及びその製造方法を提供することにある。ま
た、本発明の第２の目的は、半導体装置のソース・ドレ
イン層の低抵抗化に寄与することにある。更に本発明の
第３の目的は、不純物拡散層の接合深さを浅くすること
ができる半導体装置を提供することにある。
【００１１】
【課題を解決するための手段】上記した目的は本発明に
よれば、半導体基板上に形成されたフッ素を含有する絶
縁膜と、前記絶縁膜上に形成された不純物を含有する不
純物含有膜と、少なくとも前記不純物含有膜と前記絶縁
膜とが接する領域との前記絶縁膜下の前記半導体基板中
に形成され、かつ前記不純物含有膜と同じ不純物を含有
する不純物拡散層とを具備することを特徴とする半導体
装置及び半導体基板中に不純物拡散層を形成する方法に
於て、半導体基板上にフッ素を含有する絶縁膜を形成す
る工程と、前記絶縁膜上に不純物を含有する不純物含有
膜を形成する工程と、前記半導体基板に熱処理を施すこ
とにより、前記不純物含有膜と前記絶縁膜とが接する領
域に於て前記不純物含有膜から前記絶縁膜を介して前記
半導体基板中に前記不純物を拡散させる不純物拡散工程
とを具備することを特徴とする半導体装置の製造方法を
提供することにより達成される。
よれば、半導体基板上に形成されたフッ素を含有する絶
縁膜と、前記絶縁膜上に形成された不純物を含有する不
純物含有膜と、少なくとも前記不純物含有膜と前記絶縁
膜とが接する領域との前記絶縁膜下の前記半導体基板中
に形成され、かつ前記不純物含有膜と同じ不純物を含有
する不純物拡散層とを具備することを特徴とする半導体
装置及び半導体基板中に不純物拡散層を形成する方法に
於て、半導体基板上にフッ素を含有する絶縁膜を形成す
る工程と、前記絶縁膜上に不純物を含有する不純物含有
膜を形成する工程と、前記半導体基板に熱処理を施すこ
とにより、前記不純物含有膜と前記絶縁膜とが接する領
域に於て前記不純物含有膜から前記絶縁膜を介して前記
半導体基板中に前記不純物を拡散させる不純物拡散工程
とを具備することを特徴とする半導体装置の製造方法を
提供することにより達成される。
【００１２】
【作用】このように、本発明によれば、半導体基板上に
フッ素を含有する膜と、フッ素を含有する膜上に形成さ
れた第１の不純物を含有する膜とに熱処理を施すことに
より、半導体基板中に浅い第１の不純物を含有する不純
物拡散層を形成することにより、リーク電流増大の原因
となる結晶欠陥の少ない半導体装置が得られる。更に、
ゲート電極側壁の下部に形成された不純物拡散層から生
じるホットエレクトロンがゲート電極側壁部からゲート
電極に注入されないため不純物拡散層の低抵抗化に寄与
することができる。
フッ素を含有する膜と、フッ素を含有する膜上に形成さ
れた第１の不純物を含有する膜とに熱処理を施すことに
より、半導体基板中に浅い第１の不純物を含有する不純
物拡散層を形成することにより、リーク電流増大の原因
となる結晶欠陥の少ない半導体装置が得られる。更に、
ゲート電極側壁の下部に形成された不純物拡散層から生
じるホットエレクトロンがゲート電極側壁部からゲート
電極に注入されないため不純物拡散層の低抵抗化に寄与
することができる。
【００１３】
【実施例】以下、本発明の好適実施例を添付の図面につ
いて詳しく説明する。
いて詳しく説明する。
【００１４】図１（ａ）〜図１（ｉ）は、本発明に係わ
る第１の実施例のＭＯＳトランジスタの製造工程図であ
る。まず、半導体基板１１上に厚さ１０ｎｍ〜２０ｎｍ
程度の酸化膜１２を熱酸化法により形成し、この酸化膜
１２上に化学気相成長法（ＣＶＤ法）を用いて厚さ１０
０ｎｍ〜３００ｎｍの多結晶シリコン膜１３を堆積させ
る（図１（ａ））。次に、パターニング技術を用いて多
結晶シリコン膜１３をゲート電極１４形状に加工し、イ
オン注入法を用いて図１（ｂ）に示す半導体基板１１に
フッ素イオンを注入する。その後、エッチング法を用い
てゲート電極１４直下以外の酸化膜１２を膜厚が０ｎｍ
〜１０ｎｍとなるようにエッチングする。この工程で酸
化膜１２の膜厚の調整を行うことにより、後工程で説明
する低濃度拡散層２０の接合深さを調節することもでき
る。場合によっては、酸化膜１２の膜厚を０〜１０ｎｍ
以外の厚さとなるようにエッチングしても良い。
る第１の実施例のＭＯＳトランジスタの製造工程図であ
る。まず、半導体基板１１上に厚さ１０ｎｍ〜２０ｎｍ
程度の酸化膜１２を熱酸化法により形成し、この酸化膜
１２上に化学気相成長法（ＣＶＤ法）を用いて厚さ１０
０ｎｍ〜３００ｎｍの多結晶シリコン膜１３を堆積させ
る（図１（ａ））。次に、パターニング技術を用いて多
結晶シリコン膜１３をゲート電極１４形状に加工し、イ
オン注入法を用いて図１（ｂ）に示す半導体基板１１に
フッ素イオンを注入する。その後、エッチング法を用い
てゲート電極１４直下以外の酸化膜１２を膜厚が０ｎｍ
〜１０ｎｍとなるようにエッチングする。この工程で酸
化膜１２の膜厚の調整を行うことにより、後工程で説明
する低濃度拡散層２０の接合深さを調節することもでき
る。場合によっては、酸化膜１２の膜厚を０〜１０ｎｍ
以外の厚さとなるようにエッチングしても良い。
【００１５】図１（ｂ）の状態からＣＶＤ法を用いてホ
ウ素を１％〜２０％含有したシリコン酸化膜（ＢＳＧ
膜）１５を半導体基板１１上に堆積させる（図１
（ｃ））。そして、異方性エッチング技術を用いてＢＳ
Ｇ膜１５をゲート電極１４の側壁１７形状に加工する。
このとき、ゲート電極１４の直下とゲート電極１４側壁
１７の直下に形成された酸化膜１２以外に形成された酸
化膜１２は除去され、半導体基板１１の表面が露出する
（図１（ｄ））。
ウ素を１％〜２０％含有したシリコン酸化膜（ＢＳＧ
膜）１５を半導体基板１１上に堆積させる（図１
（ｃ））。そして、異方性エッチング技術を用いてＢＳ
Ｇ膜１５をゲート電極１４の側壁１７形状に加工する。
このとき、ゲート電極１４の直下とゲート電極１４側壁
１７の直下に形成された酸化膜１２以外に形成された酸
化膜１２は除去され、半導体基板１１の表面が露出する
（図１（ｄ））。
【００１６】次に、高融点金属であるチタニウム１６を
公知のスパッタ法により半導体基板１１上に堆積させ
（図１（ｅ））、ホウ素がチタニウム膜１６中に入るよ
うに、加速エネルギー１０ｋｅＶ〜３０ｋｅＶ、ドープ
量３Ｅ１５ｃｍ2〜１Ｅ１６ｃｍ2程度の条件で半導体基
板１１にホウ素をイオン注入する（図１（ｆ））。
公知のスパッタ法により半導体基板１１上に堆積させ
（図１（ｅ））、ホウ素がチタニウム膜１６中に入るよ
うに、加速エネルギー１０ｋｅＶ〜３０ｋｅＶ、ドープ
量３Ｅ１５ｃｍ2〜１Ｅ１６ｃｍ2程度の条件で半導体基
板１１にホウ素をイオン注入する（図１（ｆ））。
【００１７】上記半導体基板１１に９００℃〜１２００
℃で５秒間〜６０秒間の熱処理を施すことにより、チタ
ニウム膜１６と半導体基板１１との界面及びチタニウム
膜１６とゲート電極１４との界面にチタンシリサイド層
１８が形成される。同時にチタンシリサイド層１８直下
の半導体基板１１内には、チタニウム膜１６に含まれて
いたホウ素が拡散して高濃度拡散層１９が形成される。
また、半導体基板１１のゲート電極１４の側壁１５直下
の領域には、該側壁１５のＢＳＧ膜に含まれていたホウ
素が拡散し、低濃度拡散層２０が形成される。更に、チ
タニウム膜１６及びＢＳＧ膜からホウ素が拡散して、多
結晶シリコン（ゲート電極）の低抵抗化がなされる。加
えて、側壁１７直下に形成された酸化膜１２に含まれる
フッ素が、半導体基板１１中への側壁１７からのホウ素
の拡散を促進する作用を有するため、接合深さが浅い低
濃度拡散層２０を形成することができる。ここで、酸化
膜１２にフッ素の代わりに塩素を含有させても良い（図
１（ｇ））。
℃で５秒間〜６０秒間の熱処理を施すことにより、チタ
ニウム膜１６と半導体基板１１との界面及びチタニウム
膜１６とゲート電極１４との界面にチタンシリサイド層
１８が形成される。同時にチタンシリサイド層１８直下
の半導体基板１１内には、チタニウム膜１６に含まれて
いたホウ素が拡散して高濃度拡散層１９が形成される。
また、半導体基板１１のゲート電極１４の側壁１５直下
の領域には、該側壁１５のＢＳＧ膜に含まれていたホウ
素が拡散し、低濃度拡散層２０が形成される。更に、チ
タニウム膜１６及びＢＳＧ膜からホウ素が拡散して、多
結晶シリコン（ゲート電極）の低抵抗化がなされる。加
えて、側壁１７直下に形成された酸化膜１２に含まれる
フッ素が、半導体基板１１中への側壁１７からのホウ素
の拡散を促進する作用を有するため、接合深さが浅い低
濃度拡散層２０を形成することができる。ここで、酸化
膜１２にフッ素の代わりに塩素を含有させても良い（図
１（ｇ））。
【００１８】上記半導体基板１１の側壁１７上に堆積し
たシリサイド化しなかったチタニウム膜１６をエッチン
グ技術により除去し（図１（ｈ））、ホウ素を高濃度に
含んだ側壁１７及び側壁１７直下の酸化膜１２をエッチ
ング技術により除去し、再度ＣＶＤ法により不純物を含
まない酸化膜を堆積させてＰ型ＭＯＳトランジスタが完
成する（図示せず）。
たシリサイド化しなかったチタニウム膜１６をエッチン
グ技術により除去し（図１（ｈ））、ホウ素を高濃度に
含んだ側壁１７及び側壁１７直下の酸化膜１２をエッチ
ング技術により除去し、再度ＣＶＤ法により不純物を含
まない酸化膜を堆積させてＰ型ＭＯＳトランジスタが完
成する（図示せず）。
【００１９】上記実施例はＰ型ＭＯＳトランジスタの製
造方法を示したが、Ｎ型ＭＯＳトランジスタを製造する
場合は、ＢＳＧ膜の代わりにリンを含んだ酸化膜（ＰＳ
Ｇ膜）を用い、図１（ｆ）の工程でホウ素の代わりにヒ
素をチタニウム膜１６に注入すればよい。
造方法を示したが、Ｎ型ＭＯＳトランジスタを製造する
場合は、ＢＳＧ膜の代わりにリンを含んだ酸化膜（ＰＳ
Ｇ膜）を用い、図１（ｆ）の工程でホウ素の代わりにヒ
素をチタニウム膜１６に注入すればよい。
【００２０】尚、低濃度拡散層２０の不純物濃度は、熱
処理条件以外に不純物を含んだ側壁酸化膜１５中の不純
物濃度、及び側壁下の酸化膜１２の膜厚により制御が可
能となっている。また、上記実施例では高融点金属とし
てチタニウムを用いたが、その他タングステン、モリブ
デンを用いてもよい。
処理条件以外に不純物を含んだ側壁酸化膜１５中の不純
物濃度、及び側壁下の酸化膜１２の膜厚により制御が可
能となっている。また、上記実施例では高融点金属とし
てチタニウムを用いたが、その他タングステン、モリブ
デンを用いてもよい。
【００２１】一方、図１（ｈ）の工程を行わないで、図
１（ｇ）の工程の後に、図２に示す工程を行ってもよ
い。図２（ａ）及び図２（ｂ）は、本発明に係わる配線
層を含むＭＯＳトランジスタ製造工程図である。
１（ｇ）の工程の後に、図２に示す工程を行ってもよ
い。図２（ａ）及び図２（ｂ）は、本発明に係わる配線
層を含むＭＯＳトランジスタ製造工程図である。
【００２２】図１（ｇ）の工程の後に、半導体基板１１
の全面にフォトレジスト２２を形成し、ゲート電極１４
上に形成されたフォトレジスト２２のみを取り除く（図
２（ａ））。そして、ゲート電極１４上に形成されたチ
タニウム膜１６をエッチング法を用いて除去する。その
後、層間絶縁膜２３を半導体基板１１上に形成し、更に
ソース・ドレイン領域上に公知のエッチング法を用いて
コンタクトホール２４を形成する。このコンタクトホー
ル２４の底面は、チタニウム膜１６に接している。次
に、コンタクトホール２４内面を覆う配線２５を形成す
る（図２（ｂ））。チタニウム膜１６を部分的に残すこ
とにより、拡散層の低抵抗化を行うことが可能となる。
更に、チタニウム膜１６を電極の一部として用いること
によりコンタクトホールをシフトして素子分離領域２１
上に形成できるため、素子の横方向の微細化が可能とな
る。
の全面にフォトレジスト２２を形成し、ゲート電極１４
上に形成されたフォトレジスト２２のみを取り除く（図
２（ａ））。そして、ゲート電極１４上に形成されたチ
タニウム膜１６をエッチング法を用いて除去する。その
後、層間絶縁膜２３を半導体基板１１上に形成し、更に
ソース・ドレイン領域上に公知のエッチング法を用いて
コンタクトホール２４を形成する。このコンタクトホー
ル２４の底面は、チタニウム膜１６に接している。次
に、コンタクトホール２４内面を覆う配線２５を形成す
る（図２（ｂ））。チタニウム膜１６を部分的に残すこ
とにより、拡散層の低抵抗化を行うことが可能となる。
更に、チタニウム膜１６を電極の一部として用いること
によりコンタクトホールをシフトして素子分離領域２１
上に形成できるため、素子の横方向の微細化が可能とな
る。
【００２３】本発明に係わる第２の実施例であるＭＯＳ
トランジスタの製造方法を図３に基づいて説明する。ま
ず、半導体基板１１上に厚さ１０ｎｍ〜２０ｎｍ程度の
酸化膜に注入を熱酸化法によって形成し、酸化膜１２上
に公知の化学気相成長法（ＣＶＤ法）により厚さ１００
ｎｍ〜３００ｎｍのホウ素を含んだ多結晶シリコン膜１
３を堆積させる（図３（ａ））。次に、多結晶シリコン
膜１３をパターニング技術を用いて、ゲート電極１４形
状に加工し（図３（ｂ））、フッ素イオンをイオン注入
法によりゲート電極１４直下の酸化膜１２以外の領域に
形成された酸化膜２７中に導入する（図３（ｃ））。
トランジスタの製造方法を図３に基づいて説明する。ま
ず、半導体基板１１上に厚さ１０ｎｍ〜２０ｎｍ程度の
酸化膜に注入を熱酸化法によって形成し、酸化膜１２上
に公知の化学気相成長法（ＣＶＤ法）により厚さ１００
ｎｍ〜３００ｎｍのホウ素を含んだ多結晶シリコン膜１
３を堆積させる（図３（ａ））。次に、多結晶シリコン
膜１３をパターニング技術を用いて、ゲート電極１４形
状に加工し（図３（ｂ））、フッ素イオンをイオン注入
法によりゲート電極１４直下の酸化膜１２以外の領域に
形成された酸化膜２７中に導入する（図３（ｃ））。
【００２４】その後、厚さ１００ｎｍ〜３００ｎｍのホ
ウ素を含んだ多結晶シリコン膜２８をＣＶＤ法により堆
積させ（図３（ｄ））、異方性エッチング技術を用いて
多結晶シリコン膜２８をゲート電極１４の側壁２９の形
状に加工する（図３（ｅ））。このとき、ゲート電極１
４とゲート電極１４側壁との直下以外に形成された酸化
膜２７は除去される。
ウ素を含んだ多結晶シリコン膜２８をＣＶＤ法により堆
積させ（図３（ｄ））、異方性エッチング技術を用いて
多結晶シリコン膜２８をゲート電極１４の側壁２９の形
状に加工する（図３（ｅ））。このとき、ゲート電極１
４とゲート電極１４側壁との直下以外に形成された酸化
膜２７は除去される。
【００２５】次に、高融点金属であるチタニウム膜１６
をスパッタリング法により半導体基板１１上に堆積させ
（図３（ｆ））、ホウ素がチタニウム膜１６中に入るよ
うに、ホウ素イオンを加速エネルギー１０ｋｅＶ〜３０
ｋｅＶ、ドープ量３Ｅ１５ｃｍ2〜１Ｅ１６ｃｍ2程度の
条件でイオン注入する（図３（ｇ））。更に、この半導
体基板１１に温度９００℃〜１２００℃、時間５秒間〜
６０秒間の熱処理を施すことにより、チタニウム膜１６
と半導体基板１１との界面及びチタニウム膜１６とゲー
ト電極１４との界面にチタンシリサイド層１８が形成さ
れる。同時にチタンシリサイド層１８直下の半導体基板
１１中には、チタニウム膜１６に含まれているホウ素が
拡散して高濃度拡散層１９が形成される。更に、ゲート
電極１４側壁２９直下の酸化膜２７に含まれるフッ素に
より拡散が促進されるため、半導体基板１１のゲート電
極１４の側壁２９直下の領域には低濃度拡散層２０が形
成される（図３（ｈ））。ここで、ホウ素を含有するゲ
ート側壁２９直下に形成された酸化膜２７に含有される
フッ素により半導体基板１１中へのゲート側壁２９のホ
ウ素の拡散が促進されるため、半導体基板１１中への接
合深さが浅い低濃度拡散層２０を形成することが可能と
なる。尚、酸化膜２７にフッ素に代えて塩素を含有させ
ても良い。
をスパッタリング法により半導体基板１１上に堆積させ
（図３（ｆ））、ホウ素がチタニウム膜１６中に入るよ
うに、ホウ素イオンを加速エネルギー１０ｋｅＶ〜３０
ｋｅＶ、ドープ量３Ｅ１５ｃｍ2〜１Ｅ１６ｃｍ2程度の
条件でイオン注入する（図３（ｇ））。更に、この半導
体基板１１に温度９００℃〜１２００℃、時間５秒間〜
６０秒間の熱処理を施すことにより、チタニウム膜１６
と半導体基板１１との界面及びチタニウム膜１６とゲー
ト電極１４との界面にチタンシリサイド層１８が形成さ
れる。同時にチタンシリサイド層１８直下の半導体基板
１１中には、チタニウム膜１６に含まれているホウ素が
拡散して高濃度拡散層１９が形成される。更に、ゲート
電極１４側壁２９直下の酸化膜２７に含まれるフッ素に
より拡散が促進されるため、半導体基板１１のゲート電
極１４の側壁２９直下の領域には低濃度拡散層２０が形
成される（図３（ｈ））。ここで、ホウ素を含有するゲ
ート側壁２９直下に形成された酸化膜２７に含有される
フッ素により半導体基板１１中へのゲート側壁２９のホ
ウ素の拡散が促進されるため、半導体基板１１中への接
合深さが浅い低濃度拡散層２０を形成することが可能と
なる。尚、酸化膜２７にフッ素に代えて塩素を含有させ
ても良い。
【００２６】続いてシリサイド化しなかったチタニウム
膜１６をエッチング技術により除去する（図３
（ｉ））。
膜１６をエッチング技術により除去する（図３
（ｉ））。
【００２７】ここで、ゲート電極１４の多結晶シリコン
膜からなる側壁２９は導電性を持つためゲート電極の一
部として働き、側壁の加工寸法によりゲートオーバラッ
プ幅を制御することができる。低濃度拡散層２０の不純
物濃度の制御は、ゲート電極１４側壁２９に含まれる不
純物濃度を制御することによって可能である。
膜からなる側壁２９は導電性を持つためゲート電極の一
部として働き、側壁の加工寸法によりゲートオーバラッ
プ幅を制御することができる。低濃度拡散層２０の不純
物濃度の制御は、ゲート電極１４側壁２９に含まれる不
純物濃度を制御することによって可能である。
【００２８】またソース・ドレイン領域上の高融点シリ
サイド層により、微細ＭＯＳトランジスタに於て問題と
なるソース・ドレイン抵抗の増大を防ぐことができる。
上記第２の実施例は、多結晶シリコン膜の不純物導入を
膜の堆積時に行ったが、膜の堆積後にイオン注入によっ
て不純物を導入しても良い。また、高融点金属としてチ
タニウムを用いたが、その他、タングステン、モリブデ
ンなどを用いても良い。
サイド層により、微細ＭＯＳトランジスタに於て問題と
なるソース・ドレイン抵抗の増大を防ぐことができる。
上記第２の実施例は、多結晶シリコン膜の不純物導入を
膜の堆積時に行ったが、膜の堆積後にイオン注入によっ
て不純物を導入しても良い。また、高融点金属としてチ
タニウムを用いたが、その他、タングステン、モリブデ
ンなどを用いても良い。
【００２９】本発明に係わる第３の実施例であるＭＯＳ
トランジスタの製造方法を図４に基づいて説明する。ま
ず、半導体基板１上に厚さ１０ｎｍ〜２０ｎｍ程度の酸
化膜２を熱酸化法により形成し、酸化膜２上に化学気相
成長法により厚さ１００ｎｍ〜３００ｎｍのホウ素を含
んだ多結晶シリコン膜３を堆積させる（図４（ａ））。
トランジスタの製造方法を図４に基づいて説明する。ま
ず、半導体基板１上に厚さ１０ｎｍ〜２０ｎｍ程度の酸
化膜２を熱酸化法により形成し、酸化膜２上に化学気相
成長法により厚さ１００ｎｍ〜３００ｎｍのホウ素を含
んだ多結晶シリコン膜３を堆積させる（図４（ａ））。
【００３０】次に、多結晶シリコン膜３をパターニング
技術を用いてゲート電極４形状に加工する（図４
（ｂ））。そして、フォトレジスト膜Ａを半導体基板１
上に形成し、その後ソース領域とゲート電極４とにまた
がる領域のみ残るようにフォトレジスト膜Ａを除去す
る。その後、イオン注入法を用いてドレイン領域の酸化
膜２にフッ素イオンを注入し（図４（ｃ））、上記残っ
ているフォトレジスト膜Ａを除去する。
技術を用いてゲート電極４形状に加工する（図４
（ｂ））。そして、フォトレジスト膜Ａを半導体基板１
上に形成し、その後ソース領域とゲート電極４とにまた
がる領域のみ残るようにフォトレジスト膜Ａを除去す
る。その後、イオン注入法を用いてドレイン領域の酸化
膜２にフッ素イオンを注入し（図４（ｃ））、上記残っ
ているフォトレジスト膜Ａを除去する。
【００３１】次に、厚さ１００ｎｍ〜３００ｎｍのホウ
素を含んだ多結晶シリコン膜６をＣＶＤ法により堆積さ
せ（図４（ｄ））、異方性エッチング技術を用いて多結
晶シリコン膜をゲート電極４の側壁形状に加工する。こ
のとき、ゲート電極及び側壁直下以外の酸化膜２は除去
され、半導体基板１の表面が露出する（図４（ｅ））。
その後、ホウ素を１％〜２０％含むシリコン酸化膜（Ｂ
ＳＧ膜）７を公知のＣＶＤ法により半導体基板１上に堆
積させる（図４（ｆ））。
素を含んだ多結晶シリコン膜６をＣＶＤ法により堆積さ
せ（図４（ｄ））、異方性エッチング技術を用いて多結
晶シリコン膜をゲート電極４の側壁形状に加工する。こ
のとき、ゲート電極及び側壁直下以外の酸化膜２は除去
され、半導体基板１の表面が露出する（図４（ｅ））。
その後、ホウ素を１％〜２０％含むシリコン酸化膜（Ｂ
ＳＧ膜）７を公知のＣＶＤ法により半導体基板１上に堆
積させる（図４（ｆ））。
【００３２】上記した半導体基板１に温度９００℃〜１
２００℃、時間５秒間〜６０秒間の熱処理を施すことに
より、基板１のＢＳＧ膜７と接した領域は、ＢＳＧ膜７
よりホウ素が拡散し、高濃度拡散層８が形成される。更
にゲート側壁６直下の領域は酸化膜２に含まれるフッ素
がゲート側壁からのホウ素の拡散を促進するため、基板
１中に低濃度拡散層９が形成される（図４（ｇ））。こ
こで、ホウ素を含有するゲート側壁６直下に形成された
フッ素を含有する酸化膜５のフッ素は、半導体基板中へ
のゲート側壁６中のホウ素の拡散を促進する作用を有す
るため、半導体基板１中への接合深さが浅い低濃度拡散
層９を形成することが可能となる。尚、酸化膜２にフッ
素を含有させる代わりに塩素を含有させても良い。
２００℃、時間５秒間〜６０秒間の熱処理を施すことに
より、基板１のＢＳＧ膜７と接した領域は、ＢＳＧ膜７
よりホウ素が拡散し、高濃度拡散層８が形成される。更
にゲート側壁６直下の領域は酸化膜２に含まれるフッ素
がゲート側壁からのホウ素の拡散を促進するため、基板
１中に低濃度拡散層９が形成される（図４（ｇ））。こ
こで、ホウ素を含有するゲート側壁６直下に形成された
フッ素を含有する酸化膜５のフッ素は、半導体基板中へ
のゲート側壁６中のホウ素の拡散を促進する作用を有す
るため、半導体基板１中への接合深さが浅い低濃度拡散
層９を形成することが可能となる。尚、酸化膜２にフッ
素を含有させる代わりに塩素を含有させても良い。
【００３３】ゲート側壁６の多結晶シリコン膜は導電性
を持つため、ゲート電極の一部として働き、側壁の加工
寸法によりゲートオーバラップ幅を制御することができ
る。また低濃度層の濃度は、ゲート側壁６に含まれる不
純物濃度によって制御することもできる。
を持つため、ゲート電極の一部として働き、側壁の加工
寸法によりゲートオーバラップ幅を制御することができ
る。また低濃度層の濃度は、ゲート側壁６に含まれる不
純物濃度によって制御することもできる。
【００３４】上記実施例では、多結晶シリコン膜への不
純物導入を膜の堆積時に行ったが、膜の堆積後にイオン
注入により行っても良い。また、上記実施例では、フッ
素イオン注入後のゲート電極以外の領域の酸化膜エッチ
ングを、ゲート電極をマスクとして行ったが、ゲート電
極の形成時に用いたレジストマスクＸ（図５（ａ）参
照）をフッ素イオン注入時にも除去せずに（図５（ｂ）
参照）その後の酸化膜エッチングのマスクに使用しても
良い（図５（ｃ）参照）。
純物導入を膜の堆積時に行ったが、膜の堆積後にイオン
注入により行っても良い。また、上記実施例では、フッ
素イオン注入後のゲート電極以外の領域の酸化膜エッチ
ングを、ゲート電極をマスクとして行ったが、ゲート電
極の形成時に用いたレジストマスクＸ（図５（ａ）参
照）をフッ素イオン注入時にも除去せずに（図５（ｂ）
参照）その後の酸化膜エッチングのマスクに使用しても
良い（図５（ｃ）参照）。
【００３５】
【発明の効果】上記した説明により明らかなように、従
来のイオン注入法によりＬＤＤ構造を備えた半導体素子
は、半導体基板中に結晶欠陥が生じているため、リーク
電流の増大な原因となり、かつ接合深さが深い拡散層に
よりチャンネル長が変動し、閾値が変動する虞れがあっ
たが、本発明による半導体装置及びその製造方法によれ
ば、低濃度及び高濃度のソース・ドレイン拡散層を、共
に熱拡散により不純物を半導体基板の外部から導入して
浅い接合深さとすることができ、かつリーク電流の増大
な原因となる結晶欠陥がない拡散層を形成することがで
きる。
来のイオン注入法によりＬＤＤ構造を備えた半導体素子
は、半導体基板中に結晶欠陥が生じているため、リーク
電流の増大な原因となり、かつ接合深さが深い拡散層に
よりチャンネル長が変動し、閾値が変動する虞れがあっ
たが、本発明による半導体装置及びその製造方法によれ
ば、低濃度及び高濃度のソース・ドレイン拡散層を、共
に熱拡散により不純物を半導体基板の外部から導入して
浅い接合深さとすることができ、かつリーク電流の増大
な原因となる結晶欠陥がない拡散層を形成することがで
きる。
【００３６】尚、従来のＬＤＤ構造を備えた半導体素子
は、ゲート電極側壁の下部の高電界層により発生するホ
ストエレクトロンが側壁内に注入される虞れがあり、そ
の電界により低濃度拡散層の空乏化が進み、抵抗が更に
高くなっていたが、本発明によれば、ゲート電極側壁の
下部から生じるホットエレクトロンが側壁内から注入さ
れない。また、フッ素を含有する絶縁膜と、この絶縁膜
上に第１の不純物を含有する膜とを具備する半導体装置
を熱処理して、絶縁膜直下に接合深さの浅い第１の不純
物を含有する不純物拡散層を形成することもできるた
め、リーク電流の増大を防止でき、かつゲート電極側壁
からゲート電極にホットエレクトロンが注入されること
がない。
は、ゲート電極側壁の下部の高電界層により発生するホ
ストエレクトロンが側壁内に注入される虞れがあり、そ
の電界により低濃度拡散層の空乏化が進み、抵抗が更に
高くなっていたが、本発明によれば、ゲート電極側壁の
下部から生じるホットエレクトロンが側壁内から注入さ
れない。また、フッ素を含有する絶縁膜と、この絶縁膜
上に第１の不純物を含有する膜とを具備する半導体装置
を熱処理して、絶縁膜直下に接合深さの浅い第１の不純
物を含有する不純物拡散層を形成することもできるた
め、リーク電流の増大を防止でき、かつゲート電極側壁
からゲート電極にホットエレクトロンが注入されること
がない。
【図面の簡単な説明】
【図１】（ａ）〜（ｈ）は、本発明に係わる第１の実施
例であるＭＯＳトランジスタの製造工程図。
例であるＭＯＳトランジスタの製造工程図。
【図２】（ａ）、（ｂ）は、本発明に係わる配線層を含
むＭＯＳトランジスタの製造工程図。
むＭＯＳトランジスタの製造工程図。
【図３】（ａ）〜（ｉ）は、本発明に係わる第２の実施
例であるＭＯＳトランジスタの製造工程図。
例であるＭＯＳトランジスタの製造工程図。
【図４】（ａ）〜（ｇ）は、本発明に係わる第３の実施
例であるＭＯＳトランジスタの製造工程図。
例であるＭＯＳトランジスタの製造工程図。
【図５】（ａ）〜（ｃ）は、本発明の第１の実施例乃至
第３の実施例の変形実施例であるゲート電極の製造工程
図。
第３の実施例の変形実施例であるゲート電極の製造工程
図。
【図６】（ａ）〜（ｇ）は、第１の従来方法に係わるＭ
ＯＳトランジスタの製造工程図。
ＯＳトランジスタの製造工程図。
【図７】（ａ）〜（ｅ）は、第２の従来方法に係わるＭ
ＯＳトランジスタの製造工程図。
ＯＳトランジスタの製造工程図。
１ 半導体基板 ２ 酸化膜 ３ 多結晶シリコン膜 ４ ゲート電極 ６ ゲート側壁 ７ ＢＳＧ膜 ８ 高濃度拡散層 ９ 低濃度拡散層 １１ 半導体基板 １２ 酸化膜 １３ 多結晶シリコン膜 １４ ゲート電極 １５ ＢＳＧ膜 １６ チタニウム膜 １７ ゲート側壁 １８ チタンシリサイド層 １９ 高濃度拡散層 ２０ 低濃度拡散層 ２１ 素子分離領域 ２２ フォトレジスト ２３ 層間絶縁膜 ２４ コンタクトホール ２５ 配線 ２７ 酸化膜 ２８ 多結晶シリコン膜 ２９ ゲート側壁 ４１ 半導体基板 ４２ 酸化膜 ４３ 多結晶シリコン膜 ４４ ゲート電極 ４５ 低濃度不純物拡散層 ４６ 多結晶シリコン膜 ４７ ゲート側壁 ４８ 高濃度不純物拡散層 ５１ 半導体基板 ５２ 酸化膜 ５３ 多結晶シリコン膜 ５４ ゲート電極 ５５ 低濃度不純物拡散層 ５７ ゲート側壁 ５８ 高融点金属 ５９ 高融点シリサイド層 ６０ 高濃度不純物拡散層
Claims (2)
- 【請求項１】 半導体基板上に形成されたフッ素を含
有する絶縁膜と、 前記絶縁膜上に形成された不純物を含有する不純物含有
膜と、 少なくとも前記不純物含有膜と前記絶縁膜とが接する領
域との前記絶縁膜下の前記半導体基板中に形成され、か
つ前記不純物含有膜と同じ不純物を含有する不純物拡散
層とを具備することを特徴とする半導体装置。 - 【請求項２】 半導体基板中に不純物拡散層を形成す
る方法に於て、 半導体基板上にフッ素を含有する絶縁膜を形成する工程
と、 前記絶縁膜上に不純物を含有する不純物含有膜を形成す
る工程と、 前記半導体基板に熱処理を施すことにより、前記不純物
含有膜と前記絶縁膜とが接する領域に於て前記不純物含
有膜から前記絶縁膜を介して前記半導体基板中に前記不
純物を拡散させる不純物拡散工程とを具備することを特
徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9564794A JPH07283400A (ja) | 1994-04-08 | 1994-04-08 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9564794A JPH07283400A (ja) | 1994-04-08 | 1994-04-08 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07283400A true JPH07283400A (ja) | 1995-10-27 |
Family
ID=14143305
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9564794A Withdrawn JPH07283400A (ja) | 1994-04-08 | 1994-04-08 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07283400A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0908947A2 (en) * | 1997-09-29 | 1999-04-14 | Matsushita Electronics Corporation | Method for fabricating semiconductor device with pMIS transistor |
| US6882018B2 (en) | 1996-10-31 | 2005-04-19 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device that include silicide layers |
| KR100549573B1 (ko) * | 1999-12-30 | 2006-02-08 | 주식회사 하이닉스반도체 | 모스형 트랜지스터의 제조방법 |
| JP2006345003A (ja) * | 2006-09-20 | 2006-12-21 | Semiconductor Energy Lab Co Ltd | 半導体装置およびその作製方法 |
| JP2010010709A (ja) * | 2009-10-08 | 2010-01-14 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| JP2010157756A (ja) * | 2010-02-17 | 2010-07-15 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| US8390065B2 (en) | 2009-06-26 | 2013-03-05 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| US8426918B2 (en) | 2009-06-26 | 2013-04-23 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
-
1994
- 1994-04-08 JP JP9564794A patent/JPH07283400A/ja not_active Withdrawn
Cited By (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7993992B2 (en) | 1996-10-31 | 2011-08-09 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method of fabricating the same |
| US6882018B2 (en) | 1996-10-31 | 2005-04-19 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device that include silicide layers |
| US7223666B2 (en) | 1996-10-31 | 2007-05-29 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device that includes a silicide region that is not in contact with the lightly doped region |
| US7622740B2 (en) | 1996-10-31 | 2009-11-24 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method of fabricating the same |
| EP0908947A2 (en) * | 1997-09-29 | 1999-04-14 | Matsushita Electronics Corporation | Method for fabricating semiconductor device with pMIS transistor |
| KR100549573B1 (ko) * | 1999-12-30 | 2006-02-08 | 주식회사 하이닉스반도체 | 모스형 트랜지스터의 제조방법 |
| JP2006345003A (ja) * | 2006-09-20 | 2006-12-21 | Semiconductor Energy Lab Co Ltd | 半導体装置およびその作製方法 |
| US8426918B2 (en) | 2009-06-26 | 2013-04-23 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| US8390065B2 (en) | 2009-06-26 | 2013-03-05 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| JP2010010709A (ja) * | 2009-10-08 | 2010-01-14 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| JP4481361B2 (ja) * | 2009-10-08 | 2010-06-16 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| JP4628485B2 (ja) * | 2010-02-17 | 2011-02-09 | 株式会社半導体エネルギー研究所 | 薄膜トランジスタの作製方法 |
| JP2010157756A (ja) * | 2010-02-17 | 2010-07-15 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
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