JPH07161978A - 埋め込みチャネル型ｍｏｓトランジスタおよびその製造方法 - Google Patents
埋め込みチャネル型ｍｏｓトランジスタおよびその製造方法Info
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- JPH07161978A JPH07161978A JP30636193A JP30636193A JPH07161978A JP H07161978 A JPH07161978 A JP H07161978A JP 30636193 A JP30636193 A JP 30636193A JP 30636193 A JP30636193 A JP 30636193A JP H07161978 A JPH07161978 A JP H07161978A
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Abstract
(57)【要約】
【目的】 埋め込みチャネル領域の拡散深さを浅くする
こと。または、ソース・ドレイン領域のゲート電極側端
部を、ソース・ドレイン領域と反対の導電型のポケット
領域で有効に覆い、短チャネル効果の抑制を図ることが
できる埋め込みチャネル型ＭＯＳトランジスタおよびそ
の製造方法を提供すること。 【構成】 絶縁膜２４中に不純物濃度のピークがくるよ
うに、不純物のイオン注入を行い、その後、絶縁膜２４
の表面を高温短時間アニール処理することで、半導体基
板２０の表面に、絶縁膜２４から不純物を拡散させ、埋
め込みチャネル用拡散層２６を形成する。または、ゲー
ト電極の下方に位置する半導体基板の表面に、埋め込み
チャネル領域が形成された凸部を形成し、斜めイオン注
入法により、埋め込みチャネル領域と反対の導電型の不
純物を、ゲート電極の両側部下方に入り込むように導入
し、ポケット領域を形成する。
こと。または、ソース・ドレイン領域のゲート電極側端
部を、ソース・ドレイン領域と反対の導電型のポケット
領域で有効に覆い、短チャネル効果の抑制を図ることが
できる埋め込みチャネル型ＭＯＳトランジスタおよびそ
の製造方法を提供すること。 【構成】 絶縁膜２４中に不純物濃度のピークがくるよ
うに、不純物のイオン注入を行い、その後、絶縁膜２４
の表面を高温短時間アニール処理することで、半導体基
板２０の表面に、絶縁膜２４から不純物を拡散させ、埋
め込みチャネル用拡散層２６を形成する。または、ゲー
ト電極の下方に位置する半導体基板の表面に、埋め込み
チャネル領域が形成された凸部を形成し、斜めイオン注
入法により、埋め込みチャネル領域と反対の導電型の不
純物を、ゲート電極の両側部下方に入り込むように導入
し、ポケット領域を形成する。
Description
【０００１】
【産業上の利用分野】本発明は、埋め込みチャネル型Ｍ
ＯＳトランジスタおよびその製造方法に関する。
ＯＳトランジスタおよびその製造方法に関する。
【０００２】
【従来の技術】通常のシリコンゲート技術では、ゲート
電極材料として、リンを多量に含むＮ型のポリシリコン
が用いられる。また、最近良く使われている高融点金属
シリサイドとポリシリコンとの積層膜であるポリサイド
ゲートにしても、ゲート絶縁膜と直接接するのは、Ｎ型
ポリシリコンである。
電極材料として、リンを多量に含むＮ型のポリシリコン
が用いられる。また、最近良く使われている高融点金属
シリサイドとポリシリコンとの積層膜であるポリサイド
ゲートにしても、ゲート絶縁膜と直接接するのは、Ｎ型
ポリシリコンである。
【０００３】このようなゲート電極材料が、Ｎチャネル
ＭＯＳトランジスタのゲート電極に使われる場合には、
Ｐ型基板とＮ型ポリシリコンとの間の仕事関数差が大き
いため、しきい値電圧が低くなる。そのため、Ｎチャネ
ルＭＯＳトランジスタでは、通常、チャネル領域に基板
と同じ導電型の不純物をイオン注入し、しきい値電圧を
高めている。
ＭＯＳトランジスタのゲート電極に使われる場合には、
Ｐ型基板とＮ型ポリシリコンとの間の仕事関数差が大き
いため、しきい値電圧が低くなる。そのため、Ｎチャネ
ルＭＯＳトランジスタでは、通常、チャネル領域に基板
と同じ導電型の不純物をイオン注入し、しきい値電圧を
高めている。
【０００４】しかし、Ｎ型ポリシリコンがＰチャネルＭ
ＯＳトランジスタのゲートとして用いられた場合には、
Ｎ型基板とＮ型ポリシリコンとの間の仕事関数差が小さ
くなるため、しきい値電圧は、負の方向に大きくなる。
そのため、しきい値電圧の絶対値をＮチャネルＭＯＳト
ランジスタのそれとほぼ同じ値に設定しようとすると、
チャネル領域に基板と逆の導電型の不純物をイオン注入
し、しきい値電圧の絶対値を小さくする必要がある。
ＯＳトランジスタのゲートとして用いられた場合には、
Ｎ型基板とＮ型ポリシリコンとの間の仕事関数差が小さ
くなるため、しきい値電圧は、負の方向に大きくなる。
そのため、しきい値電圧の絶対値をＮチャネルＭＯＳト
ランジスタのそれとほぼ同じ値に設定しようとすると、
チャネル領域に基板と逆の導電型の不純物をイオン注入
し、しきい値電圧の絶対値を小さくする必要がある。
【０００５】その結果、Ｎ型ポリシリコンをゲート電極
としたＰチャネルＭＯＳトランジスタでは、チャネル領
域に非常に浅いＰＮ接合が形成され、埋め込みチャネル
型のデバイスとなる。一般的な埋め込みチャネル型Ｐチ
ャネルＭＯＳトランジスタの要部断面を図４に示す。図
４に示すように、このＰチャネルＭＯＳトランジスタで
は、Ｎ型半導体基板２またはＮウェルの表面に、ゲート
絶縁層４が形成してあり、このゲート絶縁層４の上にゲ
ート電極６が形成してある。ゲート電極６は、Ｎ型不純
物を含むポリシリコン層で構成してある。
としたＰチャネルＭＯＳトランジスタでは、チャネル領
域に非常に浅いＰＮ接合が形成され、埋め込みチャネル
型のデバイスとなる。一般的な埋め込みチャネル型Ｐチ
ャネルＭＯＳトランジスタの要部断面を図４に示す。図
４に示すように、このＰチャネルＭＯＳトランジスタで
は、Ｎ型半導体基板２またはＮウェルの表面に、ゲート
絶縁層４が形成してあり、このゲート絶縁層４の上にゲ
ート電極６が形成してある。ゲート電極６は、Ｎ型不純
物を含むポリシリコン層で構成してある。
【０００６】ゲート電極６の両側部には、ＬＤＤ用サイ
ドウォール８が形成してある。また、ゲート電極６の両
側に位置する半導体基板２の表面には、Ｐ型低濃度不純
物拡散層１０，１０を有するＬＤＤ構造のＰ++型ソース
・ドレイン領域１２，１４が自己整合的に形成してあ
る。また、ゲート電極６の下部に位置する半導体基板２
の表面には、Ｐ- 型埋め込みチャネル領域１６が形成し
てある。
ドウォール８が形成してある。また、ゲート電極６の両
側に位置する半導体基板２の表面には、Ｐ型低濃度不純
物拡散層１０，１０を有するＬＤＤ構造のＰ++型ソース
・ドレイン領域１２，１４が自己整合的に形成してあ
る。また、ゲート電極６の下部に位置する半導体基板２
の表面には、Ｐ- 型埋め込みチャネル領域１６が形成し
てある。
【０００７】このような埋め込みチャネル型ＰＭＯＳト
ランジスタでは、通常の表面チャネル型ＰＭＯＳトラン
ジスタに比較し、キャリア（ホール）の移動度が大きく
なるという利点を有する。
ランジスタでは、通常の表面チャネル型ＰＭＯＳトラン
ジスタに比較し、キャリア（ホール）の移動度が大きく
なるという利点を有する。
【０００８】
【発明が解決しようとする課題】このような埋め込みチ
ャネル型ＰＭＯＳトランジスタでは、短チャネル効果が
生じ易いという課題を有している。短チャネル効果を抑
制するためには、埋め込みチャネル領域１６の拡散深さ
をできるだけ小さくすることが重要である。
ャネル型ＰＭＯＳトランジスタでは、短チャネル効果が
生じ易いという課題を有している。短チャネル効果を抑
制するためには、埋め込みチャネル領域１６の拡散深さ
をできるだけ小さくすることが重要である。
【０００９】ところが、埋め込みチャネル領域１６は、
ボロンＢまたはフッ化ボロンＢＦ2を用いたイオン注入
により形成されることから、イオン注入後の酸化や熱拡
散により、埋め込みチャネル領域の拡散深さＸj は、約
１２０〜１５０ｎｍに達する。この場合、チャネル領域
を移動する伝導キャリア（ホール）は、基板表面から３
０ｎｍ〜５０ｎｍ程度の深さを流れる。短チャネル効果
の抑制のためには、さらに浅い領域で、伝導キャリアを
移動させる必要がある。
ボロンＢまたはフッ化ボロンＢＦ2を用いたイオン注入
により形成されることから、イオン注入後の酸化や熱拡
散により、埋め込みチャネル領域の拡散深さＸj は、約
１２０〜１５０ｎｍに達する。この場合、チャネル領域
を移動する伝導キャリア（ホール）は、基板表面から３
０ｎｍ〜５０ｎｍ程度の深さを流れる。短チャネル効果
の抑制のためには、さらに浅い領域で、伝導キャリアを
移動させる必要がある。
【００１０】ＰＭＯＳトランジスタの短チャネル効果の
抑制のための第１の手法として、ＰＭＯＳトランジスタ
のゲート電極を、Ｐ+ ポリシリコンまたはそれを含むポ
リサイドで構成することにより、表面チャネル型ＰＭＯ
Ｓトランジスタにすることが考えられる。ところが、こ
の手法では、ホールが基板表面を移動することによるモ
ビリティの低下（駆動能力の低下）が生じる。また、Ｎ
ＭＯＳトランジスタ部では、Ｎ+ のポリシリコン膜を用
い、ＰＭＯＳトランジスタ部では、Ｐ+ のポリシリコン
膜を用いるので、製造プロセスが非常に複雑になり、実
現が困難であるという課題を有する。
抑制のための第１の手法として、ＰＭＯＳトランジスタ
のゲート電極を、Ｐ+ ポリシリコンまたはそれを含むポ
リサイドで構成することにより、表面チャネル型ＰＭＯ
Ｓトランジスタにすることが考えられる。ところが、こ
の手法では、ホールが基板表面を移動することによるモ
ビリティの低下（駆動能力の低下）が生じる。また、Ｎ
ＭＯＳトランジスタ部では、Ｎ+ のポリシリコン膜を用
い、ＰＭＯＳトランジスタ部では、Ｐ+ のポリシリコン
膜を用いるので、製造プロセスが非常に複雑になり、実
現が困難であるという課題を有する。
【００１１】また、第２の手法として、埋め込みチャネ
ル型ＰＭＯＳトランジスタにおいて、埋め込みチャネル
領域１６の拡散深さＸj を、極力浅くすることが考えら
れる。そのための一方法として、ボロン含有ガラス膜
（ＢＳＧ膜）からの固相拡散を利用する方法が学会レベ
ルで報告されている。
ル型ＰＭＯＳトランジスタにおいて、埋め込みチャネル
領域１６の拡散深さＸj を、極力浅くすることが考えら
れる。そのための一方法として、ボロン含有ガラス膜
（ＢＳＧ膜）からの固相拡散を利用する方法が学会レベ
ルで報告されている。
【００１２】ところが、この方法では、ＣＭＯＳ ＬＳ
Ｉ形成のための互換性に乏しいという課題を有する。ま
た、図５に示すように、埋め込みチャネル型ＰＭＯＳト
ランジスタにおいて、短チャネル効果の抑制のために、
Ｐ型ソース・ドレイン領域１２，１４のゲート電極側端
部に、Ｎ型ポケット領域１８を形成する方法が採用され
ることがある。このＮ型ポケット領域１８を形成するこ
とで、ドレイン領域１４のジャンクション付近のＮ領域
の不純物濃度を上げ、空乏層の伸びを抑え、なおかつ、
ソース領域１２付近のＮ領域の不純物濃度を上げること
により、図６に示すように、しきい値電圧Ｖthを制御す
るポテンシャルバリアの低化を抑えることができる。
Ｉ形成のための互換性に乏しいという課題を有する。ま
た、図５に示すように、埋め込みチャネル型ＰＭＯＳト
ランジスタにおいて、短チャネル効果の抑制のために、
Ｐ型ソース・ドレイン領域１２，１４のゲート電極側端
部に、Ｎ型ポケット領域１８を形成する方法が採用され
ることがある。このＮ型ポケット領域１８を形成するこ
とで、ドレイン領域１４のジャンクション付近のＮ領域
の不純物濃度を上げ、空乏層の伸びを抑え、なおかつ、
ソース領域１２付近のＮ領域の不純物濃度を上げること
により、図６に示すように、しきい値電圧Ｖthを制御す
るポテンシャルバリアの低化を抑えることができる。
【００１３】このポケット領域１８は、ソース・ドレイ
ン領域１２，１４のゲート電極側端部のみでなく、ＬＤ
Ｄ用低濃度不純物拡散領域１０，１０の側部外周を覆う
ことが、短チャネル効果抑制の観点から好ましい。とこ
ろが、埋め込みチャネル領域１６の拡散深さは、前述し
たように、約１２０ｎｍであり、ＬＤＤ用低濃度拡散層
１０の拡散深さと同程度であり、ポケット領域１８は、
ＬＤＤ用低濃度拡散層１０，１０の側部を覆うことがで
きない。これは、埋め込みチャネル領域を形成するため
の不純物が、ボロンであり、通常のＬＳＩの熱プロセス
では、非常に浅いジャンクションを形成することが困難
なことに起因している。
ン領域１２，１４のゲート電極側端部のみでなく、ＬＤ
Ｄ用低濃度不純物拡散領域１０，１０の側部外周を覆う
ことが、短チャネル効果抑制の観点から好ましい。とこ
ろが、埋め込みチャネル領域１６の拡散深さは、前述し
たように、約１２０ｎｍであり、ＬＤＤ用低濃度拡散層
１０の拡散深さと同程度であり、ポケット領域１８は、
ＬＤＤ用低濃度拡散層１０，１０の側部を覆うことがで
きない。これは、埋め込みチャネル領域を形成するため
の不純物が、ボロンであり、通常のＬＳＩの熱プロセス
では、非常に浅いジャンクションを形成することが困難
なことに起因している。
【００１４】なお、ソース・ドレイン領域１２，１４の
拡散深さは、約２００ｎｍ程度である。本発明は、この
ような実状に鑑みてなされ、埋め込みチャネル領域の拡
散深さを浅くし、短チャネル効果を効果的に抑制するこ
とができ、しかも製造が容易で、ＣＭＯＳ ＬＳＩの製
造にも応用できる埋め込みチャネル型ＭＯＳトランジス
タの製造方法を提供することを第１の目的とする。
拡散深さは、約２００ｎｍ程度である。本発明は、この
ような実状に鑑みてなされ、埋め込みチャネル領域の拡
散深さを浅くし、短チャネル効果を効果的に抑制するこ
とができ、しかも製造が容易で、ＣＭＯＳ ＬＳＩの製
造にも応用できる埋め込みチャネル型ＭＯＳトランジス
タの製造方法を提供することを第１の目的とする。
【００１５】また、本発明は、ソース・ドレイン領域の
ゲート電極側端部を、ソース・ドレイン領域と反対の導
電型のポケット領域で有効に覆い、短チャネル効果の抑
制を図った埋め込みチャネル型ＭＯＳトランジスタおよ
びその製造方法を提供することを第２の目的とする。
ゲート電極側端部を、ソース・ドレイン領域と反対の導
電型のポケット領域で有効に覆い、短チャネル効果の抑
制を図った埋め込みチャネル型ＭＯＳトランジスタおよ
びその製造方法を提供することを第２の目的とする。
【００１６】
【課題を解決するための手段】上記第１の目的を達成す
るために、本発明に係る第１の埋め込みチャネル型ＭＯ
Ｓトランジスタの製造方法は、半導体基板の表面に絶縁
膜を形成する工程と、この絶縁膜中に不純物濃度のピー
クがくるように、不純物のイオン注入を行う工程と、そ
の後、上記絶縁膜の表面を高温短時間アニール処理する
ことで、半導体基板の表面に、絶縁膜から不純物を拡散
させ、半導体基板の表面に、埋め込みチャネル用拡散層
を形成する工程と、ゲート絶縁膜、ゲート電極およびソ
ース・ドレイン領域を形成する工程とを有する。
るために、本発明に係る第１の埋め込みチャネル型ＭＯ
Ｓトランジスタの製造方法は、半導体基板の表面に絶縁
膜を形成する工程と、この絶縁膜中に不純物濃度のピー
クがくるように、不純物のイオン注入を行う工程と、そ
の後、上記絶縁膜の表面を高温短時間アニール処理する
ことで、半導体基板の表面に、絶縁膜から不純物を拡散
させ、半導体基板の表面に、埋め込みチャネル用拡散層
を形成する工程と、ゲート絶縁膜、ゲート電極およびソ
ース・ドレイン領域を形成する工程とを有する。
【００１７】上記絶縁膜中にイオン注入する不純物は、
Ｐ型不純物であり、ソース・ドレイン領域がＰ型不純物
拡散層であることが好ましい。上記高温短時間アニール
は、エキシマレーザを用いて行われることが好ましい。
Ｐ型不純物であり、ソース・ドレイン領域がＰ型不純物
拡散層であることが好ましい。上記高温短時間アニール
は、エキシマレーザを用いて行われることが好ましい。
【００１８】上記高温短時間アニールは、赤外線ランプ
を用いて行うこともできる。上記第２の目的を達成する
ために、本発明に係る埋め込みチャネル型ＭＯＳトラン
ジスタは、半導体基板の表面に形成されたゲート絶縁膜
と、このゲート絶縁膜の上に形成されたゲート電極と、
ゲート電極の両側に位置する半導体基板の表面に形成さ
れたソース・ドレイン領域と、ゲート電極の下方に位置
する半導体基板の表面に形成され、ソース・ドレイン領
域の導電型と同じ導電型の埋め込みチャネル領域と、上
記埋め込みチャネル領域のジャンクション付近の深さか
ら、ソース・ドレイン領域のジャンクション深さ程度の
深さで、ソース・ドレイン領域のゲート電極側部を覆う
ように形成され、ソース・ドレイン領域と反対の導電型
のポケット領域とを有し、上記埋め込みチャネル領域
が、半導体基板の表面に突出して形成された凸部内に形
成してある。
を用いて行うこともできる。上記第２の目的を達成する
ために、本発明に係る埋め込みチャネル型ＭＯＳトラン
ジスタは、半導体基板の表面に形成されたゲート絶縁膜
と、このゲート絶縁膜の上に形成されたゲート電極と、
ゲート電極の両側に位置する半導体基板の表面に形成さ
れたソース・ドレイン領域と、ゲート電極の下方に位置
する半導体基板の表面に形成され、ソース・ドレイン領
域の導電型と同じ導電型の埋め込みチャネル領域と、上
記埋め込みチャネル領域のジャンクション付近の深さか
ら、ソース・ドレイン領域のジャンクション深さ程度の
深さで、ソース・ドレイン領域のゲート電極側部を覆う
ように形成され、ソース・ドレイン領域と反対の導電型
のポケット領域とを有し、上記埋め込みチャネル領域
が、半導体基板の表面に突出して形成された凸部内に形
成してある。
【００１９】上記ソース・ドレイン領域がＰ型不純物拡
散層であり、ポケット領域がＮ型不純物拡散層であるこ
とが好ましい。上記ソース・ドレイン領域のゲート電極
側端部には、ソース・ドレイン領域と同じ導電型で、低
濃度のＬＤＤ用不純物拡散領域が形成してあることが好
ましい。
散層であり、ポケット領域がＮ型不純物拡散層であるこ
とが好ましい。上記ソース・ドレイン領域のゲート電極
側端部には、ソース・ドレイン領域と同じ導電型で、低
濃度のＬＤＤ用不純物拡散領域が形成してあることが好
ましい。
【００２０】上記第２の目的を達成するために、本発明
に係る埋め込みチャネル型ＭＯＳトランジスタの製造方
法は、半導体基板の表面に、埋め込みチャネル用拡散層
を形成する工程と、埋め込みチャネル用拡散層の表面
に、ゲート絶縁層を形成する工程と、ゲート絶縁層の上
にゲート電極となる導電層を形成する工程と、上記導電
層を、ゲート電極のパターンでエッチング加工し、ゲー
ト電極を形成し、同時に、半導体基板の表面をエッチン
グ加工し、ゲート電極の下方に位置する半導体基板の表
面に、埋め込みチャネル領域が形成された凸部を形成す
る工程と、イオン注入角度が７度以上である斜めイオン
注入法により、上記埋め込みチャネル領域と反対の導電
型の不純物を、ゲート電極の両側部下方に入り込むよう
に導入し、ポケット領域を形成する工程と、上記埋め込
みチャネル領域と同じ導電型の不純物をゲート電極の両
側部に位置する半導体基板の表面にイオン注入し、ソー
ス・ドレイン領域を形成する工程とを有する。
に係る埋め込みチャネル型ＭＯＳトランジスタの製造方
法は、半導体基板の表面に、埋め込みチャネル用拡散層
を形成する工程と、埋め込みチャネル用拡散層の表面
に、ゲート絶縁層を形成する工程と、ゲート絶縁層の上
にゲート電極となる導電層を形成する工程と、上記導電
層を、ゲート電極のパターンでエッチング加工し、ゲー
ト電極を形成し、同時に、半導体基板の表面をエッチン
グ加工し、ゲート電極の下方に位置する半導体基板の表
面に、埋め込みチャネル領域が形成された凸部を形成す
る工程と、イオン注入角度が７度以上である斜めイオン
注入法により、上記埋め込みチャネル領域と反対の導電
型の不純物を、ゲート電極の両側部下方に入り込むよう
に導入し、ポケット領域を形成する工程と、上記埋め込
みチャネル領域と同じ導電型の不純物をゲート電極の両
側部に位置する半導体基板の表面にイオン注入し、ソー
ス・ドレイン領域を形成する工程とを有する。
【００２１】上記埋め込みチャネル用拡散層は、半導体
基板の表面に絶縁膜を形成し、この絶縁膜中に不純物濃
度のピークがくるように、不純物のイオン注入を行い、
その後、上記絶縁膜の表面を高温短時間アニール処理す
ることで、半導体基板の表面に、絶縁膜から不純物を拡
散させることにより形成されることが好ましい。
基板の表面に絶縁膜を形成し、この絶縁膜中に不純物濃
度のピークがくるように、不純物のイオン注入を行い、
その後、上記絶縁膜の表面を高温短時間アニール処理す
ることで、半導体基板の表面に、絶縁膜から不純物を拡
散させることにより形成されることが好ましい。
【００２２】上記ソース・ドレイン領域が、Ｐ型不純物
拡散層で構成されることが好ましい。
拡散層で構成されることが好ましい。
【００２３】
【作用】本発明に係る第１の埋め込みチャネル型ＭＯＳ
トランジスタの製造方法では、半導体基板の表面に、拡
散深さＸj が５０ｎｍ以下程度の浅いカウンタードーピ
ング層を形成することができる。このカウンタードーピ
ング層を、埋め込みチャネル用拡散層として用いること
で、短チャネル効果を抑制したＭＯＳトランジスタ、特
にＰＭＯＳトランジスタを形成することができる。ま
た、この方法では、ＢＳＧなどの固相拡散源を用いてい
ないので、不純物濃度の制御が非常に容易であり、ＣＭ
ＯＳ ＬＳＩの製造プロセスへの応用も容易である。
トランジスタの製造方法では、半導体基板の表面に、拡
散深さＸj が５０ｎｍ以下程度の浅いカウンタードーピ
ング層を形成することができる。このカウンタードーピ
ング層を、埋め込みチャネル用拡散層として用いること
で、短チャネル効果を抑制したＭＯＳトランジスタ、特
にＰＭＯＳトランジスタを形成することができる。ま
た、この方法では、ＢＳＧなどの固相拡散源を用いてい
ないので、不純物濃度の制御が非常に容易であり、ＣＭ
ＯＳ ＬＳＩの製造プロセスへの応用も容易である。
【００２４】本発明に係る埋め込みチャネル型ＭＯＳト
ランジスタの構造では、埋め込みチャネル領域が半導体
基板の表面の凸部内に形成されるので、埋め込みチャネ
ル領域の拡散深さが比較的深い場合でも、ソース・ドレ
イン領域のゲート電極側端部を、それと反対の導電型の
ポケット領域で良好に覆うことができ、短チャネル効果
を良好に抑制することができる。また、ソース・ドレイ
ン領域がＬＤＤ構造であっても、ＬＤＤ用低濃度不純物
拡散領域のゲート電極側端部を、それと反対の導電型の
ポケット領域で良好に覆うことができ、この場合にも、
短チャネル効果を良好に抑制することができる。
ランジスタの構造では、埋め込みチャネル領域が半導体
基板の表面の凸部内に形成されるので、埋め込みチャネ
ル領域の拡散深さが比較的深い場合でも、ソース・ドレ
イン領域のゲート電極側端部を、それと反対の導電型の
ポケット領域で良好に覆うことができ、短チャネル効果
を良好に抑制することができる。また、ソース・ドレイ
ン領域がＬＤＤ構造であっても、ＬＤＤ用低濃度不純物
拡散領域のゲート電極側端部を、それと反対の導電型の
ポケット領域で良好に覆うことができ、この場合にも、
短チャネル効果を良好に抑制することができる。
【００２５】本発明の第２の埋め込みチャネル型ＭＯＳ
トランジスタの製造方法では、上記構造の埋め込みチャ
ネル型ＭＯＳトランジスタを、きわめて容易に製造する
ことができる。
トランジスタの製造方法では、上記構造の埋め込みチャ
ネル型ＭＯＳトランジスタを、きわめて容易に製造する
ことができる。
【００２６】
【実施例】以下、本発明に係る埋め込みチャネル型ＭＯ
Ｓトランジスタおよびその製造方法を、図面に示す実施
例に基づき、詳細に説明する。図１（Ａ）〜（Ｅ）は本
発明の一実施例に係る埋め込みチャネル型ＭＯＳトラン
ジスタの製造工程を示す要部断面図、図２は絶縁膜の表
面から深さ方向への不純物濃度分布を示すグラフ、図３
は本発明の他の実施例に係る埋め込みチャネル型ＭＯＳ
トランジスタの製造工程を示す要部断面図である。
Ｓトランジスタおよびその製造方法を、図面に示す実施
例に基づき、詳細に説明する。図１（Ａ）〜（Ｅ）は本
発明の一実施例に係る埋め込みチャネル型ＭＯＳトラン
ジスタの製造工程を示す要部断面図、図２は絶縁膜の表
面から深さ方向への不純物濃度分布を示すグラフ、図３
は本発明の他の実施例に係る埋め込みチャネル型ＭＯＳ
トランジスタの製造工程を示す要部断面図である。
【００２７】第１実施例 図１（Ａ）に示すように、本発明の一実施例に係る埋め
込みチャネル型ＭＯＳトランジスタの製造方法では、ま
ず、Ｎ型半導体基板２０またはＰ型半導体基板の上に形
成されたＮウェルの表面に、選択酸化法により素子分離
領域（ＬＯＣＯＳ）２２を素子分離パターンで形成す
る。半導体基板としては、シリコンウェーハなどを用い
る。
込みチャネル型ＭＯＳトランジスタの製造方法では、ま
ず、Ｎ型半導体基板２０またはＰ型半導体基板の上に形
成されたＮウェルの表面に、選択酸化法により素子分離
領域（ＬＯＣＯＳ）２２を素子分離パターンで形成す
る。半導体基板としては、シリコンウェーハなどを用い
る。
【００２８】その後、素子分離領域２２で囲まれた半導
体基板２０の表面に、膜厚１５〜３０、好ましくは２０
ｎｍ程度の絶縁膜２４を成膜する。この絶縁膜２４は、
たとえば熱酸化法により形成された酸化シリコンで構成
される。次に、図１（Ｂ）および図２の実線Ａに示すよ
うに、絶縁膜２４中に不純物濃度のピークがくるよう
に、不純物のイオン注入を行う。不純物としては、たと
えばボロンＢまたはフッ化ボロンＢＦ2 を用いる。イオ
ン注入条件としては、絶縁膜２４中に不純物濃度のピー
クがきて、その後の熱処理工程で、後述する所定の条件
の埋め込みチャネル用拡散層２６を形成できる条件であ
れば、特に限定されないが、たとえばＢＦ2 を用いた場
合には、２０Ｋｅｖの注入エネルギー、１×１０13ｃｍ
-2のドーズ量の条件である。このような条件では、イオ
ン注入時の射影飛程Ｒp が絶縁膜２４中にあり、ほとん
どのドーパント不純物は、半導体基板側には導入されな
い。
体基板２０の表面に、膜厚１５〜３０、好ましくは２０
ｎｍ程度の絶縁膜２４を成膜する。この絶縁膜２４は、
たとえば熱酸化法により形成された酸化シリコンで構成
される。次に、図１（Ｂ）および図２の実線Ａに示すよ
うに、絶縁膜２４中に不純物濃度のピークがくるよう
に、不純物のイオン注入を行う。不純物としては、たと
えばボロンＢまたはフッ化ボロンＢＦ2 を用いる。イオ
ン注入条件としては、絶縁膜２４中に不純物濃度のピー
クがきて、その後の熱処理工程で、後述する所定の条件
の埋め込みチャネル用拡散層２６を形成できる条件であ
れば、特に限定されないが、たとえばＢＦ2 を用いた場
合には、２０Ｋｅｖの注入エネルギー、１×１０13ｃｍ
-2のドーズ量の条件である。このような条件では、イオ
ン注入時の射影飛程Ｒp が絶縁膜２４中にあり、ほとん
どのドーパント不純物は、半導体基板側には導入されな
い。
【００２９】次に、エキシマレーザあるいは赤外線ラン
プを用いたＲＴＡ（Rapid ThermalAnnealing）などの
高温短時間アニール処理を行い、絶縁膜２４中のドーパ
ント不純物を、図２の二点鎖線ｂに示すように、半導体
基板２０の表面に再分布させる。絶縁膜２４と半導体基
板２０との界面では偏析が生じるが、キャリアの移動部
分の深さ位置で十分な不純物濃度を有するので、実用上
問題はない。
プを用いたＲＴＡ（Rapid ThermalAnnealing）などの
高温短時間アニール処理を行い、絶縁膜２４中のドーパ
ント不純物を、図２の二点鎖線ｂに示すように、半導体
基板２０の表面に再分布させる。絶縁膜２４と半導体基
板２０との界面では偏析が生じるが、キャリアの移動部
分の深さ位置で十分な不純物濃度を有するので、実用上
問題はない。
【００３０】エキシマレーザを用いる場合には、照射エ
ネルギーは８００〜９００、好ましくは８５０ｍＪ／ｃ
ｍ2 程度がよい。また、ＲＴＡを用いる場合には、９０
０〜１０００℃、好ましくは９５０℃程度で、数秒間ア
ニール処理する。このような高温短時間アニール処理に
より、図１（Ｃ）に示すように、絶縁膜２４の下部に位
置する半導体基板２０の表面には、カウンタードープ層
である埋め込みチャネル用拡散層２６が形成される。こ
の埋め込みチャネル用拡散層２６には、ボロンＢが不純
物濃度５×１０18〜１×１０19ｃｍ-3でドープされ、そ
の拡散深さＸj が５０ｎｍ以下になる。
ネルギーは８００〜９００、好ましくは８５０ｍＪ／ｃ
ｍ2 程度がよい。また、ＲＴＡを用いる場合には、９０
０〜１０００℃、好ましくは９５０℃程度で、数秒間ア
ニール処理する。このような高温短時間アニール処理に
より、図１（Ｃ）に示すように、絶縁膜２４の下部に位
置する半導体基板２０の表面には、カウンタードープ層
である埋め込みチャネル用拡散層２６が形成される。こ
の埋め込みチャネル用拡散層２６には、ボロンＢが不純
物濃度５×１０18〜１×１０19ｃｍ-3でドープされ、そ
の拡散深さＸj が５０ｎｍ以下になる。
【００３１】次に、絶縁膜２４をエッチング除去し、埋
め込みチャネル用拡散層２６の上に、図１（Ｄ）に示す
ように、ゲート絶縁膜２８を成膜する。ゲート絶縁膜２
８は、たとえば数ｎｍ程度の酸化シリコン膜で構成さ
れ、埋め込みチャネル拡散層２６を再拡散させないよう
に、８００℃以下程度で数気圧の水蒸気雰囲気で酸化を
行う高圧酸化法や、１１００℃の温度で数秒間の酸化を
行うＲＴＯ（Rapid Thermal Oxidation）などの手段
を用いる。
め込みチャネル用拡散層２６の上に、図１（Ｄ）に示す
ように、ゲート絶縁膜２８を成膜する。ゲート絶縁膜２
８は、たとえば数ｎｍ程度の酸化シリコン膜で構成さ
れ、埋め込みチャネル拡散層２６を再拡散させないよう
に、８００℃以下程度で数気圧の水蒸気雰囲気で酸化を
行う高圧酸化法や、１１００℃の温度で数秒間の酸化を
行うＲＴＯ（Rapid Thermal Oxidation）などの手段
を用いる。
【００３２】次に、ゲート絶縁膜２８の上に、ゲート電
極３０となる導電層を堆積し、その導電層をパターン加
工することで、ゲート電極３０を形成する。ゲート電極
３０を構成する導電層は、たとえばＮ+ の不純物を含む
ポリシリコン層、あるいはそのポリシリコン層を含むポ
リサイド層で構成される。
極３０となる導電層を堆積し、その導電層をパターン加
工することで、ゲート電極３０を形成する。ゲート電極
３０を構成する導電層は、たとえばＮ+ の不純物を含む
ポリシリコン層、あるいはそのポリシリコン層を含むポ
リサイド層で構成される。
【００３３】その後、図１（Ｅ）に示すように、ＬＤＤ
用低濃度不純物拡散領域３２を形成するためのイオン注
入を行い、サイドウォール３４を形成した後、ソース・
ドレイン領域３６を形成するためのイオン注入を行う。
その結果、埋め込みチャネル拡散層２６は、ゲート電極
３０の下部にのみ、埋め込みチャネル領域２６ａとして
残る。
用低濃度不純物拡散領域３２を形成するためのイオン注
入を行い、サイドウォール３４を形成した後、ソース・
ドレイン領域３６を形成するためのイオン注入を行う。
その結果、埋め込みチャネル拡散層２６は、ゲート電極
３０の下部にのみ、埋め込みチャネル領域２６ａとして
残る。
【００３４】ＬＤＤ用低濃度不純物拡散領域３２は、Ｐ
- の不純物拡散領域であり、ソース・ドレイン領域１４
はＰ+ の不純物拡散領域であり、埋め込みチャネル領域
２６ａは、Ｐ--の不純物拡散領域である。その後、一般
的な熱処理工程および配線工程を経て、ＰＭＯＳトラン
ジスタが完成する。
- の不純物拡散領域であり、ソース・ドレイン領域１４
はＰ+ の不純物拡散領域であり、埋め込みチャネル領域
２６ａは、Ｐ--の不純物拡散領域である。その後、一般
的な熱処理工程および配線工程を経て、ＰＭＯＳトラン
ジスタが完成する。
【００３５】本実施例に係る埋め込みチャネル型ＭＯＳ
トランジスタの製造方法では、半導体基板の表面に、拡
散深さＸj が５０ｎｍ以下程度の浅いカウンタードーピ
ング層を形成することができる。このカウンタードーピ
ング層を、埋め込みチャネル領域２６ａとして用いるこ
とで、短チャネル効果を抑制したＰＭＯＳトランジスタ
を形成することができる。また、この方法では、ＢＳＧ
などの固相拡散源を用いていないので、不純物濃度の制
御が非常に容易であり、ＣＭＯＳ ＬＳＩの製造プロセ
スへの応用も容易である。
トランジスタの製造方法では、半導体基板の表面に、拡
散深さＸj が５０ｎｍ以下程度の浅いカウンタードーピ
ング層を形成することができる。このカウンタードーピ
ング層を、埋め込みチャネル領域２６ａとして用いるこ
とで、短チャネル効果を抑制したＰＭＯＳトランジスタ
を形成することができる。また、この方法では、ＢＳＧ
などの固相拡散源を用いていないので、不純物濃度の制
御が非常に容易であり、ＣＭＯＳ ＬＳＩの製造プロセ
スへの応用も容易である。
【００３６】第２実施例 次に、本発明の他の実施例に係る埋め込みチャネル型Ｍ
ＯＳトランジスタの製造方法およびその製造方法で得ら
れる新規な埋め込みチャネル型ＭＯＳトランジスタにつ
いて説明する。
ＯＳトランジスタの製造方法およびその製造方法で得ら
れる新規な埋め込みチャネル型ＭＯＳトランジスタにつ
いて説明する。
【００３７】本実施例では、図３（Ａ）に示すように、
まず、Ｎ型半導体基板４０またはＰ型半導体基板の上に
形成されたＮウェルの表面に、選択酸化法により素子分
離領域（ＬＯＣＯＳ）を素子分離パターンで形成する。
半導体基板としては、シリコンウェーハなどを用いる。
まず、Ｎ型半導体基板４０またはＰ型半導体基板の上に
形成されたＮウェルの表面に、選択酸化法により素子分
離領域（ＬＯＣＯＳ）を素子分離パターンで形成する。
半導体基板としては、シリコンウェーハなどを用いる。
【００３８】その後、素子分離領域で囲まれた半導体基
板４０の表面から、イオン注入を行い、半導体基板４０
の表面に、埋め込みチャネル拡散層４２を形成する。イ
オン注入に際しては、不純物として、Ｐ型不純物である
ＢまたはＢＦ2 を用いる。この埋め込みチャネル拡散層
４２の拡散深さＸj は１２０〜１５０ｎｍ程度である。
板４０の表面から、イオン注入を行い、半導体基板４０
の表面に、埋め込みチャネル拡散層４２を形成する。イ
オン注入に際しては、不純物として、Ｐ型不純物である
ＢまたはＢＦ2 を用いる。この埋め込みチャネル拡散層
４２の拡散深さＸj は１２０〜１５０ｎｍ程度である。
【００３９】次に、このチャネル拡散層４２の表面に、
ゲート絶縁層４４を形成する。ゲート絶縁層４４は、た
とえば熱酸化により形成される酸化シリコン層で構成さ
れる。次に、ゲート絶縁層４４の上に、ゲート電極とな
る導電層４６を成膜する。導電層４６は、たとえばＮ+
の不純物を含むポリシリコン層、あるいはそのポリシリ
コン層を含むポリサイド層で構成される。
ゲート絶縁層４４を形成する。ゲート絶縁層４４は、た
とえば熱酸化により形成される酸化シリコン層で構成さ
れる。次に、ゲート絶縁層４４の上に、ゲート電極とな
る導電層４６を成膜する。導電層４６は、たとえばＮ+
の不純物を含むポリシリコン層、あるいはそのポリシリ
コン層を含むポリサイド層で構成される。
【００４０】次に、図３（Ｂ）で示すように、導電層４
６の表面に、ゲート電極パターンに沿ってレジスト膜４
８を形成し、そのレジスト膜４８をマスクとして、導電
層４６を、ＲＩＥなどでエッチング加工し、ゲート電極
４６ａを形成し、さらに半導体基板４０の表面を、５０
〜１００ｎｍ程度エッチング加工し、ゲート電極４６ａ
の下部に、凸部４５を形成する。凸部４５内以外の埋め
込みチャネル拡散層４２は、基板のエッチング加工時に
除去され、凸部４５内に残った埋め込みチャネル拡散層
４２は、埋め込みチャネル領域４２ａとなる。
６の表面に、ゲート電極パターンに沿ってレジスト膜４
８を形成し、そのレジスト膜４８をマスクとして、導電
層４６を、ＲＩＥなどでエッチング加工し、ゲート電極
４６ａを形成し、さらに半導体基板４０の表面を、５０
〜１００ｎｍ程度エッチング加工し、ゲート電極４６ａ
の下部に、凸部４５を形成する。凸部４５内以外の埋め
込みチャネル拡散層４２は、基板のエッチング加工時に
除去され、凸部４５内に残った埋め込みチャネル拡散層
４２は、埋め込みチャネル領域４２ａとなる。
【００４１】次に、図３（Ｃ）に示すように、ゲート電
極４６ａに対して自己整合的にイオン注入を行い、ＬＤ
Ｄ用低濃度不純物拡散層５０を形成する。そのイオン注
入時の不純物としては、ＢまたはＢＦ2 を用いる。その
前後に、リンPhosを用いて、７度以上のイオン注入角度
で、斜めイオン注入を行い、ゲート電極４６ａの両側部
下方に入り込むようにリンを導入し、Ｎ型のポケット用
拡散層４８を形成する。
極４６ａに対して自己整合的にイオン注入を行い、ＬＤ
Ｄ用低濃度不純物拡散層５０を形成する。そのイオン注
入時の不純物としては、ＢまたはＢＦ2 を用いる。その
前後に、リンPhosを用いて、７度以上のイオン注入角度
で、斜めイオン注入を行い、ゲート電極４６ａの両側部
下方に入り込むようにリンを導入し、Ｎ型のポケット用
拡散層４８を形成する。
【００４２】その後、酸化シリコンなどの絶縁層を堆積
し、それをエッチバックすることで、ゲート電極４６ａ
および凸部４５の側部にサイドウォール５２を形成し、
その上から、ソース・ドレイン領域５４，５４形成のた
めのＰ型不純物のイオン注入を行う。ソース・ドレイン
領域５４，５４が形成されると、図３（Ｃ）に示す拡散
層４８，５０のほとんどの部分が、キャンセルされ、こ
れらの一部は、ソース・ドレイン領域５４，５４のゲー
ト電極側端部にのみ残され、Ｐ- のＬＤＤ用低濃度不純
物拡散領域５０ａおよびＮ型のポケット領域４８ａが形
成される。
し、それをエッチバックすることで、ゲート電極４６ａ
および凸部４５の側部にサイドウォール５２を形成し、
その上から、ソース・ドレイン領域５４，５４形成のた
めのＰ型不純物のイオン注入を行う。ソース・ドレイン
領域５４，５４が形成されると、図３（Ｃ）に示す拡散
層４８，５０のほとんどの部分が、キャンセルされ、こ
れらの一部は、ソース・ドレイン領域５４，５４のゲー
ト電極側端部にのみ残され、Ｐ- のＬＤＤ用低濃度不純
物拡散領域５０ａおよびＮ型のポケット領域４８ａが形
成される。
【００４３】凸部４５内に形成された埋め込みチャネル
領域４２ａは、ＬＤＤ用低濃度不純物拡散領域５０ａを
通して、ソース・ドレイン領域５４に接続される。その
後、一般的な熱処理工程および配線工程を経て、ＰＭＯ
Ｓトランジスタが完成する。
領域４２ａは、ＬＤＤ用低濃度不純物拡散領域５０ａを
通して、ソース・ドレイン領域５４に接続される。その
後、一般的な熱処理工程および配線工程を経て、ＰＭＯ
Ｓトランジスタが完成する。
【００４４】本実施例に係る埋め込みチャネル型ＭＯＳ
トランジスタの構造では、埋め込みチャネル領域４２ａ
が半導体基板の表面の凸部４５内に形成されるので、埋
め込みチャネル領域４２ａの拡散深さが比較的深い場合
でも、ソース・ドレイン領域５４およびＬＤＤ用不純物
拡散領域５０ａのゲート電極側端部を、それと反対の導
電型のポケット領域４８ａで良好に覆うことができ、短
チャネル効果を良好に抑制することができる。
トランジスタの構造では、埋め込みチャネル領域４２ａ
が半導体基板の表面の凸部４５内に形成されるので、埋
め込みチャネル領域４２ａの拡散深さが比較的深い場合
でも、ソース・ドレイン領域５４およびＬＤＤ用不純物
拡散領域５０ａのゲート電極側端部を、それと反対の導
電型のポケット領域４８ａで良好に覆うことができ、短
チャネル効果を良好に抑制することができる。
【００４５】また、本実施例の埋め込みチャネル型ＭＯ
Ｓトランジスタの製造方法では、上記構造の埋め込みチ
ャネル型ＭＯＳトランジスタを、きわめて容易に製造す
ることができる。なお、本発明は、上述した実施例に限
定されるものではなく、本発明の範囲内で種々に改変す
ることができる。
Ｓトランジスタの製造方法では、上記構造の埋め込みチ
ャネル型ＭＯＳトランジスタを、きわめて容易に製造す
ることができる。なお、本発明は、上述した実施例に限
定されるものではなく、本発明の範囲内で種々に改変す
ることができる。
【００４６】たとえば、上述した実施例では、本発明の
構造および方法を、ＰＭＯＳに対して適用したが、本発
明の構造および方法は、不純物の導電型を反対にするこ
とで、Ｎ型ＭＯＳトランジスタに対しても同様にして適
用することができる。ただし、ＰＭＯＳに対する効果の
方が大きい。
構造および方法を、ＰＭＯＳに対して適用したが、本発
明の構造および方法は、不純物の導電型を反対にするこ
とで、Ｎ型ＭＯＳトランジスタに対しても同様にして適
用することができる。ただし、ＰＭＯＳに対する効果の
方が大きい。
【００４７】また、上記実施例では、いわゆるＬＤＤ構
造のソース・ドレイン領域を有するＭＯＳトランジスタ
について本発明を適用したが、いわゆるシングルドレイ
ン構造のソース・ドレイン領域を有するＭＯＳトランジ
スタに対しても同様にして適用することができる。
造のソース・ドレイン領域を有するＭＯＳトランジスタ
について本発明を適用したが、いわゆるシングルドレイ
ン構造のソース・ドレイン領域を有するＭＯＳトランジ
スタに対しても同様にして適用することができる。
【００４８】
【発明の効果】以上説明してきたように、本発明に係る
第１の埋め込みチャネル型ＭＯＳトランジスタの製造方
法では、半導体基板の表面に、拡散深さＸj が５０ｎｍ
以下程度の浅いカウンタードーピング層を形成すること
ができる。このカウンタードーピング層を、埋め込みチ
ャネル用拡散層として用いることで、短チャネル効果を
抑制したＭＯＳトランジスタ、特にＰＭＯＳトランジス
タを形成することができる。また、この方法では、ＢＳ
Ｇなどの固相拡散源を用いていないので、不純物濃度の
制御が非常に容易であり、ＣＭＯＳ ＬＳＩの製造プロ
セスへの応用も容易である。
第１の埋め込みチャネル型ＭＯＳトランジスタの製造方
法では、半導体基板の表面に、拡散深さＸj が５０ｎｍ
以下程度の浅いカウンタードーピング層を形成すること
ができる。このカウンタードーピング層を、埋め込みチ
ャネル用拡散層として用いることで、短チャネル効果を
抑制したＭＯＳトランジスタ、特にＰＭＯＳトランジス
タを形成することができる。また、この方法では、ＢＳ
Ｇなどの固相拡散源を用いていないので、不純物濃度の
制御が非常に容易であり、ＣＭＯＳ ＬＳＩの製造プロ
セスへの応用も容易である。
【００４９】本発明に係る埋め込みチャネル型ＭＯＳト
ランジスタの構造では、埋め込みチャネル領域が半導体
基板の表面の凸部内に形成されるので、埋め込みチャネ
ル領域の拡散深さが比較的深い場合でも、ソース・ドレ
イン領域のゲート電極側端部を、それと反対の導電型の
ポケット領域で良好に覆うことができ、短チャネル効果
を良好に抑制することができる。また、ソース・ドレイ
ン領域がＬＤＤ構造であっても、ＬＤＤ用低濃度不純物
拡散領域のゲート電極側端部を、それと反対の導電型の
ポケット領域で良好に覆うことができ、この場合にも、
短チャネル効果を良好に抑制することができる。
ランジスタの構造では、埋め込みチャネル領域が半導体
基板の表面の凸部内に形成されるので、埋め込みチャネ
ル領域の拡散深さが比較的深い場合でも、ソース・ドレ
イン領域のゲート電極側端部を、それと反対の導電型の
ポケット領域で良好に覆うことができ、短チャネル効果
を良好に抑制することができる。また、ソース・ドレイ
ン領域がＬＤＤ構造であっても、ＬＤＤ用低濃度不純物
拡散領域のゲート電極側端部を、それと反対の導電型の
ポケット領域で良好に覆うことができ、この場合にも、
短チャネル効果を良好に抑制することができる。
【００５０】本発明の第２の埋め込みチャネル型ＭＯＳ
トランジスタの製造方法では、上記構造の埋め込みチャ
ネル型ＭＯＳトランジスタを、きわめて容易に製造する
ことができる。
トランジスタの製造方法では、上記構造の埋め込みチャ
ネル型ＭＯＳトランジスタを、きわめて容易に製造する
ことができる。
【図１】図１（Ａ）〜（Ｅ）は本発明の一実施例に係る
埋め込みチャネル型ＭＯＳトランジスタの製造工程を示
す要部断面図である。
埋め込みチャネル型ＭＯＳトランジスタの製造工程を示
す要部断面図である。
【図２】図２は絶縁膜の表面から深さ方向への不純物濃
度分布を示すグラフである。
度分布を示すグラフである。
【図３】図３（Ａ）〜（Ｄ）は本発明の他の実施例に係
る埋め込みチャネル型ＭＯＳトランジスタの製造工程を
示す要部断面図である。
る埋め込みチャネル型ＭＯＳトランジスタの製造工程を
示す要部断面図である。
【図４】図４は従来例に係る埋め込みチャネル型ＭＯＳ
トランジスタの要部断面図である。
トランジスタの要部断面図である。
【図５】図５はその他の従来例に係る埋め込みチャネル
型ＭＯＳトランジスタの要部断面図である。
型ＭＯＳトランジスタの要部断面図である。
【図６】図６は図５に示すＭＯＳトランジスタのポテン
シャルバリア特性を示す図である。
シャルバリア特性を示す図である。
２０，４０… 半導体基板 ２２… ＬＯＣＯＳ ２４… 絶縁膜 ２６… 埋め込みチャネル用拡散層 ２６ａ… 埋め込みチャネル領域 ２８，４４… ゲート絶縁膜 ３０，４６ａ… ゲート電極 ３２，５０ａ… ＬＤＤ用低濃度不純物拡散領域 ３６，５４… ソース・ドレイン領域 ４８ａ… ポケット領域
Claims (10)
- 【請求項１】 半導体基板の表面に絶縁膜を形成する工
程と、 この絶縁膜中に不純物濃度のピークがくるように、不純
物のイオン注入を行う工程と、 その後、上記絶縁膜の表面を高温短時間アニール処理す
ることで、半導体基板の表面に、絶縁膜から不純物を拡
散させ、半導体基板の表面に、埋め込みチャネル用拡散
層を形成する工程と、 ゲート絶縁膜、ゲート電極およびソース・ドレイン領域
を形成する工程とを有する埋め込みチャネル型ＭＯＳト
ランジスタの製造方法。 - 【請求項２】 上記絶縁膜中にイオン注入する不純物
は、Ｐ型不純物であり、ソース・ドレイン領域がＰ型不
純物拡散層である請求項１に記載の埋め込みチャネル型
ＭＯＳトランジスタの製造方法。 - 【請求項３】 上記高温短時間アニールは、エキシマレ
ーザを用いて行われる請求項１または２に記載の埋め込
みチャネル型ＭＯＳトランジスタの製造方法。 - 【請求項４】 上記高温短時間アニールは、赤外線ラン
プを用いて行われる請求項１または２に記載の埋め込み
チャネル型ＭＯＳトランジスタの製造方法。 - 【請求項５】 半導体基板の表面に形成されたゲート絶
縁膜と、 このゲート絶縁膜の上に形成されたゲート電極と、 ゲート電極の両側に位置する半導体基板の表面に形成さ
れたソース・ドレイン領域と、 ゲート電極の下方に位置する半導体基板の表面に形成さ
れ、ソース・ドレイン領域の導電型と同じ導電型の埋め
込みチャネル領域と、 上記埋め込みチャネル領域のジャンクション付近の深さ
から、ソース・ドレイン領域のジャンクション深さ程度
の深さで、ソース・ドレイン領域のゲート電極側部を覆
うように形成され、ソース・ドレイン領域と反対の導電
型のポケット領域とを有し、 上記埋め込みチャネル領域が、半導体基板の表面に突出
して形成された凸部内に形成してある埋め込みチャネル
型ＭＯＳトランジスタ。 - 【請求項６】 上記ソース・ドレイン領域がＰ型不純物
拡散層であり、ポケット領域がＮ型不純物拡散層である
請求項５に記載の埋め込みチャネル型ＭＯＳトランジス
タ。 - 【請求項７】 上記ソース・ドレイン領域のゲート電極
側端部には、ソース・ドレイン領域と同じ導電型で、低
濃度のＬＤＤ用不純物拡散領域が形成してある請求項５
または６に記載の埋め込みチャネル型ＭＯＳトランジス
タ。 - 【請求項８】 半導体基板の表面に、埋め込みチャネル
用拡散層を形成する工程と、 埋め込みチャネル用拡散層の表面に、ゲート絶縁層を形
成する工程と、 ゲート絶縁層の上にゲート電極となる導電層を形成する
工程と、 上記導電層を、ゲート電極のパターンでエッチング加工
し、ゲート電極を形成し、同時に、半導体基板の表面を
エッチング加工し、ゲート電極の下方に位置する半導体
基板の表面に、埋め込みチャネル領域が形成された凸部
を形成する工程と、 イオン注入角度が７度以上である斜めイオン注入法によ
り、上記埋め込みチャネル領域と反対の導電型の不純物
を、ゲート電極の両側部下方に入り込むように導入し、
ポケット領域を形成する工程と、 上記埋め込みチャネル領域と同じ導電型の不純物をゲー
ト電極の両側部に位置する半導体基板の表面にイオン注
入し、ソース・ドレイン領域を形成する工程とを有する
埋め込みチャネル型ＭＯＳトランジスタの製造方法。 - 【請求項９】 上記埋め込みチャネル用拡散層は、半導
体基板の表面に絶縁膜を形成し、この絶縁膜中に不純物
濃度のピークがくるように、不純物のイオン注入を行
い、その後、上記絶縁膜の表面を高温短時間アニール処
理することで、半導体基板の表面に、絶縁膜から不純物
を拡散させることにより形成される請求項８に記載の埋
め込みチャネル型ＭＯＳトランジスタの製造方法。 - 【請求項１０】 上記ソース・ドレイン領域が、Ｐ型不
純物拡散層で構成される請求項８または９に記載の埋め
込みチャネル型ＭＯＳトランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30636193A JPH07161978A (ja) | 1993-12-07 | 1993-12-07 | 埋め込みチャネル型ｍｏｓトランジスタおよびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30636193A JPH07161978A (ja) | 1993-12-07 | 1993-12-07 | 埋め込みチャネル型ｍｏｓトランジスタおよびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07161978A true JPH07161978A (ja) | 1995-06-23 |
Family
ID=17956139
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30636193A Pending JPH07161978A (ja) | 1993-12-07 | 1993-12-07 | 埋め込みチャネル型ｍｏｓトランジスタおよびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07161978A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100391855B1 (ko) * | 1999-12-09 | 2003-07-16 | 인터내셔널 비지네스 머신즈 코포레이션 | 극히 얕은 접합 도펀트 프로파일 형성 공정과 반도체디바이스 |
| KR100468695B1 (ko) * | 1997-10-31 | 2005-03-16 | 삼성전자주식회사 | 짧은채널효과를개선시키기위한채널도우핑프로파일을갖는고성능모스트랜지스터제조방법 |
| WO2007023979A1 (ja) * | 2005-08-22 | 2007-03-01 | Nec Corporation | Ｍｏｓｆｅｔおよび半導体装置の製造方法 |
| KR100864931B1 (ko) * | 2007-06-19 | 2008-10-22 | 주식회사 동부하이텍 | 반도체소자의 게이트 산화막 형성방법 |
| US7948048B2 (en) | 2004-12-28 | 2011-05-24 | Panasonic Corporation | Semiconductor device and method for manufacturing same |
-
1993
- 1993-12-07 JP JP30636193A patent/JPH07161978A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100468695B1 (ko) * | 1997-10-31 | 2005-03-16 | 삼성전자주식회사 | 짧은채널효과를개선시키기위한채널도우핑프로파일을갖는고성능모스트랜지스터제조방법 |
| KR100391855B1 (ko) * | 1999-12-09 | 2003-07-16 | 인터내셔널 비지네스 머신즈 코포레이션 | 극히 얕은 접합 도펀트 프로파일 형성 공정과 반도체디바이스 |
| US7948048B2 (en) | 2004-12-28 | 2011-05-24 | Panasonic Corporation | Semiconductor device and method for manufacturing same |
| WO2007023979A1 (ja) * | 2005-08-22 | 2007-03-01 | Nec Corporation | Ｍｏｓｆｅｔおよび半導体装置の製造方法 |
| US7964921B2 (en) | 2005-08-22 | 2011-06-21 | Renesas Electronics Corporation | MOSFET and production method of semiconductor device |
| KR100864931B1 (ko) * | 2007-06-19 | 2008-10-22 | 주식회사 동부하이텍 | 반도체소자의 게이트 산화막 형성방법 |
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