JP3301047B2 - 半導体メモリシステム - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は半導体メモリ装置の冗長
構成に係り、特に複数のチップを使用するオーディオビ
ジュアル、コンピュータ等のメモリシステムに好適な半
導体メモリ装置に関する。

【０００２】

【従来の技術】先ず、本発明の基本機能のために従来構
成の半導体メモリ装置について説明する。従来の半導体
メモリ装置においては、図２のようなメモリモジュール
の冗長回路がある。

【０００３】この図は、特開平1-269299号公報に記載さ
れているものであり、部分的に良品のメモリセルを有す
る正規メモリと、予備メモリチップと、正規メモリの欠
陥位置を記憶し正規メモリと予備メモリのアドレスもし
くはＩ／Ｏ信号を切り換える制御回路とで構成されてい
る。これにより、これまで廃棄した欠陥ビットを含むメ
モリチップを使用できるため飛躍的な歩留まり向上が期
待できる。

【０００４】

【発明が解決しようとする課題】しかしながら、特開平
1-269299号公報に記載の技術では、メモリボード、メモ
リモジュール、メモリカード等の面積は一般に狭いた
め、さらに欠陥ビットを救済するため付加した予備メモ
リチップと制御回路で、搭載できるメモリチップ数が減
少すること、また付加したデバイス数の増加で取付け手
数及び部品代が増加すること等から高価格となる難点が
あることが本願発明者の検討により明らかとされた。

【０００５】一方、従来の単体の半導体メモリ装置はチ
ップ内にオンチップ冗長回路と呼ばれる冗長回路を設
け、歩留まり低下を防止してきた。しかし、オンチップ
冗長回路による救済効果も高集積、大容量化に伴い世代
が進む毎に低下する傾向にある。また冗長本数を増加す
るとそのための予備メモリ、予備デコーダで構成する冗
長回路が増加しチップ面積が増加する。この歩留まりは
チップ面積、欠陥密度等によるため、所定の冗長本数を
最大歩留まりとして、その後は本数を増加しても低下す
る傾向にある。

【０００６】本発明の目的は上記従来技術で問題となる
冗長回路占有面積の増加と取付け手数の増大を防止しつ
つ、高歩留まりの半導体メモリ装置を提供することであ
る。

【０００７】

【課題を解決するための手段】本発明の一実施形態(図
１)に従えば、上記目的は次のように解決される。すな
わち、正規メモリブロック(３６)と、予備メモリブロッ
ク(３７)と、欠陥アドレスのプログラム部とこのプログ
ラムされた欠陥アドレスと外部アドレスの一致比較部よ
りなるプログラム／比較部(１６)とを有する半導体メモ
リ装置(２)において、この半導体メモリ装置(２)を構成
する第１の半導体メモリの正規メモリブロック(３６)の
欠陥を救済するのが第１の半導体メモリ自身の内部の予
備メモリ(３７)か、半導体メモリ装置(２)を構成する外
部(すなわち相手側)の第２の半導体メモリの予備メモリ
(３７)かを選択判断する冗長選択回路(３１)と、上記プ
ログラム／比較部(１６)の欠陥アドレス記憶部(８０
ａ，８０ｂ)に新たに内部すなわち第１の半導体メモリ
の予備メモリを使うかどうかを判定するフラグビット
(８２ａ)と、救済相手である外部すなわち第２の半導体
メモリの予備メモリを区別判定し活性させるフラグビッ
ト(８２ｂ)を付加することを特徴とする。また第１の半
導体メモリのフラグビット(８２ｂ)の出力(８２)は冗長
選択回路(３１)に入力され、外部端子(１８)から出力さ
れる。さらに、その外部端子(１８)は第２の半導体メモ
リ(２)の外部端子(１８)と接続される。一方、本発明の
他の実施形態(図１０)では相互救済の相手である第２の
半導体メモリ(２”)と共通接続される第１の半導体メモ
リの外部端子(１８’)は外部のチップ選択信号(２３)に
より生成された相手チップ活性信号(２３’)が出力され
る。その際は第１の半導体メモリの正規メモリブロック
と予備メモリブロックが活性化されるとともに第２の半
導体メモリの予備メモリを活性する構成とする。なお、
半導体メモリ装置ではメモリシステム化した場合の最大
許容電流を考慮し、冗長時に活性する第１の半導体メモ
リの正規メモリブロックと予備メモリブロック及び第２
の半導体メモリの予備メモリブロックの部分をグループ
化し、最少活性して低電力化を図る。なお、外部端子は
実際のＩＣパッケージにおける空き端子もしくは通常は
使用しない端子、もしくは新たに追加した端子を使用す
る。例えば、この追加端子はチップ間救済を考慮したメ
モリシステムのための特殊ＩＣパッケージであっても良
い。またこの端子はベアチップ貼り付け時に使用し、正
式な外部仕様ピンと接続しない冗長専用パッドもしくは
端子であっても良い。さらに使用中の既存端子との共有
化でも良く、例えば入力もしくは出力を通常と異なるレ
ベルとしても良い。一方、チップ間救済に使わないメモ
リでは、かかる外部端子をＶｃｃもしくはＶｓｓに接続
するか、内部論理の構成によって外部に影響でないよう
構成し、また具体的なピンとしてパッケージ外部に現れ
ないようすることもできる。以上から本発明の半導体メ
モリ装置は新しい冗長回路の手段により最小の面積増加
で、メモリシステムレベルでの歩留まりを向上できる。

【０００８】

【作用】本発明の代表的な実施形態(図１)では、チップ
間で相互救済可能とするためのフラグビット(８２ｂ)で
は、メモリシステムにおいて第１の半導体メモリ(２)が
自己のメモリの予備線を図３の欠陥アドレス値Ａ，Ｂ，
Ｃ，Ｄ(図３)のようにフルに使ったとしても、第２の半
導体メモリ(２)に予備線の余裕がある場合は、第１の半
導体メモリで救済できなかった欠陥アドレス値Ｑ，Ｒを
配置できるので、システム全体を良品にできる。すなわ
ちメモリシステムは半導体メモリ装置全ての正規メモリ
ブロックの欠陥総量が全ての予備メモリブロックの正常
な予備線の総量と同じか、それ以下である場合に救済で
きることになる。

【０００９】一方、本発明の他の実施形態(図１０)で
は、第１の半導体メモリの活性化と、第２の半導体メモ
リの予備メモリブロックの活性化がほぼ同時になるた
め、第２の半導体メモリの予備メモリのアクセス時間は
遅延少なく高速応答する。

【００１０】さらに図１の実施例によると、フラグビッ
ト(８２ａ，８２ｂ)が第１の半導体メモリの正規メモリ
ブロックもしくは予備メモリブロックもしくは第２の半
導体メモリの予備メモリブロックのいずれか１つを活性
させるのでシステムの消費電流を抑えることができる。
一方、図１０の実施例によると、第１の半導体メモリの
チップ選択信号と第２の半導体メモリの相手チップ活性
信号が一時期活性化されるが、その後はフラグビット
(８２ａ，８２ｂ)が第１の半導体メモリの正規メモリブ
ロックもしくは予備メモリブロックもしくは第２の半導
体メモリの予備メモリブロックのいずれか１つを選択活
性させるので、図１と同様にメモリシステムの消費電流
を抑えることができる。本発明のその他の目的及び新規
な特徴は、以下に詳述する実施例から明らかにする。

【００１１】

【実施例】以下、図面を参照にして本発明の実施例を詳
細に説明する。

【００１２】図１は本発明の半導体メモリ装置の概念を
示すためのブロック図である。

【００１３】図１において、２は情報を記憶する半導体
メモリ、３６は複数のメモリセルで構成されるとともに
読出し／書込みの際にメモリセルを選択する正規デコー
ダをも含む正規メモリブロック、３７は正規メモリのス
ペアメモリとなる複数のメモリセルで構成されるととも
に予備デコーダを含む予備メモリブロック、１６は予備
メモリブロック３７の予備線を選択するために欠陥アド
レスを記憶し外部アドレスと一致比較するプログラム／
比較部、３１は正規メモリブロック３６と予備メモリブ
ロック３７の活性化を制御し、半導体メモリ２の内部の
予備メモリか同装置の外部の予備メモリかを選択判断す
る冗長選択回路、１０はプログラム／比較部１６と冗長
選択回路３１で構成される共通冗長回路を示す。さらに
２６は予備メモリ選択信号であり、プログラム／比較部
１６から出力される。８０ａは自己の半導体メモリ装置
を第１の半導体メモリとすると、第１の半導体メモリの
予備メモリ選択信号２６を発生するため外部からプログ
ラムされた自己の欠陥アドレス値を示す。また８０ｂは
第１の半導体メモリの救済相手となる第２の半導体メモ
リの予備メモリ選択信号２６を発生、活性させるため、
外部からプログラムされた相手の欠陥アドレス値を示
す。一方、８２ａは第１の半導体メモリの予備メモリ活
性を区別判定するフラグビットであり、８２ｂは第１の
半導体メモリの救済相手となる第２の半導体メモリの予
備メモリ活性を区別判定するフラグビットである。さら
に２１は書込み、読出し制御、データの入出力等を制御
するメモリ制御信号、２３はチップ選択信号、５０は少
なくとも１本からなる共通内部予備線、１８は外部端子
もしくはチップのボンディングパッド、また２２は外部
アドレス、２８はフラグビット８２ａ、８２ｂをもとに
正規メモリブロック３６を活性させる正規メモリ活性
線、２７は同様に予備メモリブロック３７を活性させる
予備メモリ活性線、８２はフラグビット８２ｂの出力
線、３４は外部入出力Ｉ／Ｏ線をそれぞれ示す。ここで
共通冗長回路１０は以下の回路もしくは活性線により機
能する。共通冗長回路１０は、予備線の選択信号２６と
正規メモリブロック３６及び予備メモリブロック３７の
それぞれの活性線２８，２７を出力し、予備メモリブロ
ック３７の活性時は正規メモリブロック３６を非活性化
するよう制御される。一方、プログラム／比較部１６は
欠陥アドレス値８０ａ，８０ｂに加えて、少なくとも１
ビットで構成されるフラグビット８２ａ，８２ｂがそれ
ぞれ付加される。

【００１４】図３に欠陥アドレスとフラグの例を示す。
図１と同一部分には同一番号を付し、異なる部分の記号
を説明する。本実施例では動作を説明するため便宜上、
Ｍ１は第１の半導体メモリ、同様にＭ２は第２の半導体
メモリとする。また１６ａはＭ１及びＭ２における自己
の第１の半導体メモリＭ１の予備メモリ空間を示すもの
であり、主に自己の欠陥アドレス値及びフラグビットを
記憶する領域からなり、１６ｂはＭ１及びＭ２における
相手の第２の半導体メモリＭ２の予備メモリ空間を示す
ものであり、主に相手の欠陥アドレス値及びフラグビッ
トを記憶する領域からなる。一方、Ａ〜Ｆは”０”、”
１”の２値で示される欠陥アドレス値、Ｘはドントケア
を示し、”０”、”１”のいずれでも良い。このフラグ
ビット８２ａ，８２ｂは外部アドレスとプログラムされ
た欠陥アドレスとの一致比較結果をもとに生成される
か、予め欠陥アドレスの記憶時にプログラムしておき、
一致比較結果をもとにそのフラグ内容を出力する構成と
しても良い。なおフラグビット８２ｂは、フラグが１ビ
ットの場合、Ｍ１の相手の予備メモリ空間１６ｂの領域
で一致比較された結果を用いる構成としても良い。次に
図１と図３を用いて本実施例の動作を簡単に説明する。
まずプログラム／比較部１６における欠陥アドレス値と
フラグビットの関係は、例えば図３に示すように第１の
半導体メモリＭ１の自己の予備メモリ空間１６ａにおい
てＡ〜Ｄが”１”、第１の半導体メモリＭ１における第
２の半導体メモリＭ２の予備メモリ空間１６ｂにおい
て、Ｑ，Ｒが”１”、またドントケア値Ｘに対しては”
０”とする。前者Ａ〜Ｄの８２ａの”１”は第１の半導
体メモリＭ１の正規メモリの欠陥ビットを第１の半導体
メモリＭ１の予備メモリで救済し(自己救済)、後者Ｑ，
Ｒの８２ｂの”１”はＭ２のから見てＭ１の正規メモリ
の欠陥ビットをＭ２の予備メモリで救済するフラグとな
る(相手救済)。さらに８２ａ，８２ｂの”０”はＭ１も
しくはＭ２の予備メモリ空間で救済動作を活性しないこ
とを示す。すなわち第１の半導体メモリＭ１の自己のメ
モリの予備メモリ空間１６ａのフラグ８２ａが”１”の
場合、Ｍ１の外部端子１８は非活性状態であり、Ｍ１の
予備メモリを選択活性する。また第１の半導体メモリＭ
１における第２の半導体メモリＭ２の予備メモリ空間１
６ｂのフラグ８２ｂが”１”の場合、外部端子１８は高
レベルの活性状態となり、第２の半導体メモリＭ２の予
備メモリを選択活性する。さらに、外部端子１８が高レ
ベルでは、第１の半導体メモリＭ１の正規メモリブロッ
ク３６と予備メモリブロック３７は非活性化され、さら
に第２の半導体メモリＭ２の外部端子１８が高レベルと
なるため、Ｍ２の予備メモリに関する回路が選択活性さ
れる。なお、第１の半導体メモリＭ１の予備メモリ空間
のフラグ８２ａが”０”では正規メモリブロック３６を
選択するよう動作する。このフラグビット８２ａ，８２
ｂは第１の半導体メモリＭ１もしくは第２の半導体メモ
リＭ２のパワーセーブとしても活用される。このような
構成によって第２の半導体メモリＭ２では欠陥アドレス
値Ｅ，Ｆが内部の予備メモリで救済され、かつ第１の半
導体メモリＭ１の欠陥アドレス値Ｑ，Ｒをプログラム可
能となる。この結果、Ｍ１の欠陥線Ａ，Ｂ，Ｃ，Ｄ，
Ｑ，Ｒの６本とＭ２の欠陥線Ｅ，Ｆの２本とをそれぞれ
救済したこととなり、これは４本の予備線しか持たない
半導体メモリ装置２を１素子良品化できたことになる。
すなわちシステムは、全ての正規メモリブロック３６の
欠陥線量が全ての予備メモリブロック３７の正常な予備
線量と同じかそれ以下である場合に救済できることとな
る。以上は第１の半導体メモリＭ１と第２の半導体メモ
リＭ２の２チップを１グループとして説明したが、複数
のチップで構成されるシステムではＭ１から見て複数の
Ｍ２の各チップを区別するチップ活性信号が必要であ
り、例えば４チップではフラグビット８２ｂを２ビット
設け、その論理出力として２端子、１６チップではフラ
グビット８２ｂを４ビット設け、同様に４端子を半導体
メモリ装置に付加すれば良い。この場合のフラグビット
８２ｂは、予めプログラム記憶させ一致比較結果で活性
させ、グループ内で相手のメモリを特定できるように例
えばチップにアドレスを割り付けるように構成すれば良
い。この結果、欠陥アドレスのプログラム部にフラグビ
ット８２ａ，８２ｂを追加して、第１の半導体メモリＭ
１と第２の半導体メモリＭ２すなわち自己と相手の半導
体メモリ装置の予備線を相互に利用できるので、複数の
メモリ装置間にわたる相互救済が可能となる。なお、以
上の救済ではシステムの完全な良品化を目指すものでは
あるが、複数ビット構成の装置では、一部にビット欠陥
があっても全体では問題無いような装置（例えば音声、
映像メディア等）も有、その場合はその欠陥が合っても
良いビットをビット欠け状態として残し、残りのビット
を完全に救済できるようにしても良い。さらにプログラ
ム素子としてはフラッシュメモリセルのような電気的消
去書込み可能な素子を使用すると、ＤＲＡＭセルと同等
の占有面積で欠陥アドレスの記憶領域８０ａ，８０ｂと
フラグビット８２ａ，８２ｂのプログラム領域が実現で
きる。この場合はプログラム素子に対して高電圧印加等
の書込み制御回路を有し、例えば不揮発性メモリでは、
半導体メモリ装置のコマンド命令体系で制御するか、直
接外部ピンもしくは書込み高電圧印加のために設けたボ
ンディングパッドで書込んでも良い。さらに救済制御用
にパッド等を追加しても良い。なお、従来のオンチップ
冗長のように自己の救済のみに活用する場合はプログラ
ムしない初期状態、もしくはプログラムによって、外部
端子１８が例えば”０”となるよう制御され、自己もし
くは相手に対して、予備メモリブロック、正規メモリブ
ロックが誤って活性／非活性することはない。従って、
本発明はウェーハ状態にあるメモリブロック、すなわち
チップを良品／不良品の区別無く分離し組み立てても、
また複数のメモリをウェハスケールインテグレーション
（ＷＳＩ）のように一つの集合体として組み立てても実
現できる。一方、本発明はプログラム／比較部１６のプ
ログラム素子に記憶する欠陥アドレスを不揮発性メモリ
に書込むが、この書込み作業は、メモリ装置の製造時を
基本としても良く、また電気的消去書込みであることか
ら装置が完成後の稼働中であっても可能なことはいうま
でもない。これには欠陥アドレスを救済するコマンドの
追加もしくはシステムソフトウェアによるサポート等が
あれば良い。このため、この救済機能は市場で生じた永
久的なハードエラーもしくは不揮発性メモリの最大書替
え回数に達したメモリセルの切り替え等、各種の救済に
関しても効果的である。

【００１５】図４は半導体メモリ装置の不良分布例を示
す。同図は１ＭビットＳＲＡＭの評価実測値であり、本
発明の救済効果を従来の半導体メモリ装置のオンチップ
冗長回路と本発明による半導体メモリ装置の冗長回路の
救済範囲を比較説明する。同図の横軸はＤＣ不良を除い
た部分良品のメモリチップ当たりの欠陥線本数、縦軸は
メモリチップの数を表わし、１０４は本発明による救済
範囲、１０２は従来の冗長回路すなわちオンチップ冗長
回路による救済範囲をそれぞれ示す。同図のＳＲＡＭは
オンチップ冗長回路の欠陥線救済能力が６本であり、メ
モリチップはその適用により、４７個が良品になると考
えられる。一方、本発明は図１で述べたように上記良品
４７個に適用した結果、各チップで残る予備線を、さら
にオンチップ冗長回路を適用しても冗長本数不足となっ
たチップに有効利用する救済構成である。本発明では同
構成により新たに４１個を良品にでき、全体の歩留まり
は約２倍となる。またチップ当たりの欠陥線救済本数は
約１２本となり、従来のオンチップ冗長回路の約２倍増
加している。上記はチップの選択を無差別ではなく欠陥
素性を把握した例であるが、実際の予備線数以外の仮想
本数を含む救済可能本数の最適化は無差別のすなわちラ
ンダムなチップ選択において救済歩留まりの向上を図る
ために、例えば仮想の救済本数を多く配置すれば良い。
また最大救済本数を９本までとして選別し、それらを組
み合わせる場合の他のチップは本来の欠陥アドレス数が
３本以下であり残り３本を救済できる余裕を持つとす
る。この結果、上記２チップの組合せは１２本以下とな
るため必ず救済できることになる。以上は欠陥を持つメ
モリを組み合わせて良品とする一例であり、その救済本
数を制限するものではなく、また救済グループ内の組合
せチップ数等を限定するものではないことは言うまでも
ない。

【００１６】図５は図１に示す半導体メモリ装置を使用
した第２の実施例を示す。同図は半導体メモリ装置に１
本の外部端子を付加しメモリシステム化したメモリモジ
ュールへの応用例である。同図において、図１と同一部
分には同一番号を付すことにより説明を省略する。以
下、図５を用いて本発明の構成と動作を説明する。同図
の１００はメモリモジュール、５４はメモリモジュール
１００に配線されたメモリチップの外部端子１８のチッ
プ間を接続する共通予備線、５６は半導体メモリ装置２
の集合体であるメモリ群、５８はメモリモジュール１０
０と外部装置との接続端子であり、Ｉ／Ｏ０〜Ｉ／Ｏｉ
はＭ１，Ｍ２が共有するｉ＋１個の各Ｉ／Ｏ信号、６０
は各種メモリ制御信号、アドレス信号、Ｉ／Ｏ信号、電
源／接地線等の接続端子群を示す。次に本実施例の動作
を説明する。まず、チップ選択信号及び外部アドレスが
印加されると、例えば第１の半導体メモリＭ１が起動さ
れ、第２の半導体メモリＭ２の予備メモリ空間に対して
欠陥アドレスが一致する時、すなわちＭ１に予備線がな
く、Ｍ２に予備線が割り当てられた救済動作のケースで
は、Ｍ１の外部端子１８が例えば高レベルとなり、共通
予備線５４を介して、Ｍ２の予備メモリブロックが活性
される。この結果、同Ｍ２の入出力Ｉ／Ｏ端子すなわち
Ｉ／Ｏ０線から情報が書込み／読出しされる。さらに２
チップがオン状態となるためのパワーセーブ動作として
は、第１の半導体メモリＭ１は第２の半導体メモリＭ２
の活性後パワーオフされ、Ｍ２は予備メモリブロック３
７の情報を入出力するための回路が少なくとも活性され
る。なお、Ｍ１自体で処理される救済のない動作とＭ１
の予備メモリブロック３７をアクセスする救済動作は、
Ｍ２がパワーオフ状態にあるため消費電流の増加はな
い。またＭ１，Ｍ２の出力データが衝突することのない
ように制御される。このように、半導体メモリ装置に１
つの外部端子１８を双方向の入出力端子として設け、す
なわちＩＣパッケージの外部ピンもしくはベアチップに
フェーズダウンボンディング用のパッドとして追加する
ことにより、チップ間で相互救済できる。なお、本実施
例では１グループを２チップとした例であり、救済相手
を確定するためには、フラグビット８２ｂの換わりに欠
陥アドレスと外部アドレスの一致比較結果そのものを用
いても良い。この際はフラグビット８２ａ，８２ｂがあ
ってもなくても、また使わなくとも上記のように一致比
較結果を用いれば良い。さらに上記双方向の端子は入力
と出力を別端子としても良い。またフラグビットもしく
は上記一致比較結果をもとに必要な回路のみを動作させ
ることで消費電力を抑制できる。さらに第１の半導体メ
モリＭ１及び第２の半導体メモリＭ２の消費電流はそれ
らのピーク値が重ならないようなタイミングで両者を制
御して、メモリシステムのピーク電流を抑制しても良
い。

【００１７】図６は図１に示す半導体メモリ装置２を使
用した第３の実施例を示す。同図は図５と同様のメモリ
モジュールの応用例である。同図において、図５と同一
部分には同一番号を付すことにより説明を省略する。同
図の１８ａ，１８ｂは外部端子、５４ａ，５４ｂは共通
予備線、Ｉ／Ｏ０〜Ｉ／Ｏｊはｊ＋１個の各Ｉ／Ｏ信
号、Ｍ１〜Ｍ４はそれぞれ半導体メモリ装置を示す。本
発明の構成では半導体メモリ装置２に共通予備線５４
ａ，５４ｂの２端子を追加することが図５と異なる。こ
の構成では、図１において述べたフラグビット８２ｂが
２ビットとなり、Ｍ１〜Ｍ４の４チップで予備線の共有
化が達成でき、例えばＩ／Ｏ信号であるＩ／Ｏ０はＭ１
〜Ｍ４で共通化される。その救済動作は基本的に図１と
同様であり、まず２ビットのフラグビット８２ｂを救済
相手となるＭ２〜Ｍ４の半導体メモリ装置２の何れかに
対して、予め欠陥アドレスと同様にプログラム記憶して
おく。救済時は被救済側のＭ１の第１の半導体メモリで
そのフラグビット８２ｂを共通予備線５４ａ，５４ｂか
ら送出し、救済相手であるＭ２〜Ｍ４の１つの第２の半
導体メモリはそのフラグビット８２ｂをデコードするこ
とで特定される。この結果、上記メモリモジュールにお
いては２端子を追加することで、図５に比べグループ内
で相互救済できるチップ数を４チップに増加でき、歩留
まりを向上できる。

【００１８】図７は図１に示す半導体メモリ装置２を使
用した第４の実施例を示す。同図は図５と同様のメモリ
モジュール応用例であり、同図において、図５と同一部
分には同一番号を付すことにより説明を省略する。以
下、図７を用いて本発明の構成と動作を説明する。同図
のＭ１〜Ｍｎは半導体メモリ装置、５４ｃは共通予備
線、Ｉ／Ｏｋはデータの入出力信号を示しＭ１〜Ｍｎに
共通となり、これらは入力信号と出力信号が別の端子と
なっても良い。ここでＭ１〜Ｍｎのｎ個のメモリチップ
は共通に外部端子１８を接続している。この結果、ｎチ
ップの欠陥アドレスは、第１の半導体メモリを除く第２
の半導体メモリにおいて、互いの（ｎ−１）個のチップ
で同一位置となる特定欠陥線を除き、ｎチップの有する
全冗長本数以内で本メモリモジュール１００の全欠陥線
が置換できる。一方、テスティングにより個々のチップ
の欠陥位置を把握し、各チップが外部チップから外部端
子１８を介してアクセスされた時、（ｎ−１）個のチッ
プが同一位置の特定欠陥アドレスにならないチップをグ
ループ化し、システムを構築しても良い。またオンチッ
プ冗長回路の適用時に予め同一位置の特定欠陥線を半導
体メモリ装置のそれぞれが自己の予備メモリで優先して
救済しておいても良い。さらに第１の半導体メモリＭ１
の1つの外部端子から第２の半導体メモリＭ２の全てに
シリアル転送で救済相手のチップ活性信号を伝送して、
予備チップ側となる第２の半導体メモリＭ２でデコード
し、確定しても良い。なお、上記構成によるシステムレ
ベルでの救済は、図６に示したようなチップに外部端子
を２端子設け、モジュール内全てのチップをそれぞれの
端子に共通接続した場合、良品のメモリシステム実現に
はメモリシステム内で外部からアクセスされる時、４本
の同一位置の特定欠陥線の存在を許し、また４端子を追
加した場合、同様に１６本の同一位置特定欠陥線の存在
を許すことができる。従って、本発明によるメモリシス
テムの構築では最終的なチップ組み合わせ歩留まりを考
慮したフラグビットの数を設定し外部端子をメモリ装置
に追加すれば良い。

【００１９】図８は図１の本発明の半導体メモリ装置を
改良した第５の実施例を示す。同図において、図１と同
一部分には同一番号を付すことにより説明を省略する。
以下、図８を用いて本発明の構成と動作を説明する。同
図の３２は正規メモリブロック３６の入出力Ｉ／Ｏ線、
３０は予備メモリブロック３７の入出力Ｉ／Ｏ線、１２
は入出力Ｉ／Ｏ線３２と入出力Ｉ／Ｏ線３０を切換える
Ｉ／Ｏ切換え線、また２０はＩ／Ｏ切換え回路をそれぞ
れ示す。ここで図１とはＩ／Ｏ切換え回路２０による正
規メモリブロック３６と予備メモリブロック３７の切離
しがあることが異なり、その他の動作は同様である。以
下、切離し動作とその効果を述べる。通常、外部入出力
Ｉ／Ｏ線３４はＩ／Ｏ切換え線１２により正規メモリブ
ロック３６に接続されているが、同メモリブロック３６
に欠陥がある場合は共通冗長回路１０において欠陥アド
レスと外部アドレスの一致比較結果で活性され、例えば
外部入出力Ｉ／Ｏ線３４はフラグビット８２ａが第１の
半導体メモリの自己の予備メモリ空間で情報”１”であ
る場合、予備メモリブロック３７の入出力Ｉ／Ｏ線３０
側に切換えられる。またフラグビット８２ｂが第１の半
導体メモリの相手の予備メモリ空間で情報”１”である
場合は、第２の半導体メモリの予備メモリブロック３７
の入出力Ｉ／Ｏ線３０側に切換えられる。このようにＩ
／Ｏが分離された結果、上記予備メモリブロック３７と
正規メモリブロック３６のそれぞれのＩ／Ｏ線の負荷容
量が軽減される。従って、予備メモリブロック３７のア
クセス時間は、Ｉ／Ｏ線が共通であった図１に比べて短
縮できる。図９は本発明の第６の実施例を示す。同図は
自己テスト修正機能を備えた半導体メモリ装置の例であ
り、同図において、図１もしくは図８と同一部分には同
一番号を付すことにより説明を省略する。以下、図９を
用いて本発明の構成と動作を説明する。同図の２’は自
己テスト修正機能付きの半導体メモリ装置、６６はチッ
プ選択信号を含む外部メモリ制御信号、６８は内部アド
レス、６４は半導体メモリ装置のテスト修正を実施する
フローを有する自己テスト修正回路、また７０はテスト
用アドレス、７４は自己テスト修正回路６４のテスト開
始／停止等の活性信号、７６は予備メモリブロック３７
及び正規メモリブロック３６のテスト活性信号をそれぞ
れ示す。さらに６２は正規メモリブロック３６もしくは
予備メモリブロック３７の欠陥ビットもしくは欠陥線を
それぞれ検出するため、外部アドレス２２とテスト用ア
ドレス７０を切換え、かつメモリ装置２’に入力される
外部メモリ制御信号６６をもとに上記それぞれのメモリ
ブロックの書き込み／読み出し制御に必要な各種制御信
号を発生するテスト制御回路を示す。また、７０はテス
ト用アドレス、７４は自己テスト修正回路６４のテスト
開始／停止等の活性信号、７６は予備メモリブロック３
７及び正規メモリブロック３６のテスト活性信号をそれ
ぞれ示す。まず自己テスト修正回路６４は外部メモリ制
御信号６６でテスト修正開始の指示が与えられると活性
し、テスト制御回路６２において正規メモリブロック３
６の内部アドレス６８をテスト用アドレス７０に接続す
る。また自己テスト修正回路６４で発生した期待値デー
タはＩ／Ｏ切り換え線１２の制御により入出力Ｉ／Ｏ線
３４、Ｉ／Ｏ切り換え回路２０、入出力Ｉ／Ｏ線３２を
介して期待値データを正規メモリブロック３６に転送
し、メモリセルに書き込む、その後データを読み出し期
待値と比較する。このテストではメモリのワード線もし
くはビット線等を１本ないし複数本まとめて評価するこ
とでテスト時間を短縮し実施できる。また欠陥アドレス
は自己テスト修正回路６４に記憶しておく。一方、予備
メモリはＩ／Ｏ切り換え線１２により入出力Ｉ／Ｏ線３
４を予備メモリブロック３７のＩ／Ｏ線３０に切り換
え、同様に評価して良品となる予備線に関しては上記記
憶された欠陥アドレスをプログラム／比較部１６でプロ
グラムする。なお欠陥アドレスの記憶は正規メモリブロ
ック３６に欠陥がある都度、予備メモリブロック３７を
評価し、順次欠陥アドレスをプログラムする救済方法を
とっても良い。その場合は自己テスト修正回路６４に記
憶する欠陥アドレスは一時的な記憶となるので少なくと
も１つのレジスタを有すれば良いことになる。また予備
メモリブロック３７は正規メモリブロック３６に比べて
一般に小規模であるので歩留まりがほぼ１００％と考
え、予備メモリブロック３７のテスト評価を省略しても
良い。なお、上記装置をシステム化した場合は図１、図
５〜図７に示したように第１の半導体メモリＭ１の予備
線が不足した場合は救済相手の第２の半導体メモリＭ２
の予備線を利用することになる。その際はまず、第１の
半導体メモリＭ１自身と第２の半導体メモリＭ２自身の
チップ内部の欠陥救済を先に実施する。次いで、外部端
子１８を活性させ、第２の半導体メモリＭ２の予備メモ
リは書込み／読出し状態に活性して評価し、Ｍ１とＭ２
のそれぞれの共通冗長回路１０のプログラム／比較部１
６にＭ１の欠陥アドレスと、Ｍ２の予備線をアクセスす
るための欠陥アドレス値をプログラミングすれば良い。
なお、フラグビットはメモリ構成によっては一致比較結
果を用いる場合もあるが、上記欠陥アドレス値と共に記
憶される。このように自己テスト修正動作は、まず個々
の半導体メモリ装置が自前の予備線を使いえる範囲で完
了させる。次いでシステム全体の救済を行う。例えば外
部から自己テスト修正の指示を与えると、順次個々の半
導体メモリ装置を活性させそれぞれの半導体メモリ装置
の欠陥アドレスが余剰の予備線に割り当てられる。また
システム救済では救済動作の一部を例えばアドレス信
号、データ信号、メモリ制御信号等をシステムの外部か
ら入力制御するもしくは欠陥アドレス等を外部に記憶し
て置くなども考えられる。一方、これらの救済動作は半
導体メモリ装置もしくはそれを用いたメモリシステムの
製造時に実施することが前提であるが、出荷後にユーザ
側で自己テスト修正を実施できる構成としても良い。ま
た誤って起動される自己テスト修正動作を防止する意味
で、キーワード入力後に開始するよう自己テスト修正回
路６４を構成しても良い。さらに自己テスト修正回路
は、書込み／読出しを実行中でないメモリチップに対し
て、また実行中であってもタイムシュアリング的に割込
みテスト修正する等の構成としても良い。例えば、半導
体メモリ装置によるメモリシステムが不揮発性メモリを
使用する場合は、その長い書込み時間を使い、その間他
のメモリチップをテスト評価して欠陥アドレス情報をプ
ログラムすることもできる。また不揮発性メモリ装置の
ような消去／書込み動作による書換え回数が制限される
デバイスは上記構成を用いることにより、その書換え回
数の限界で発生した欠陥ビットを逐次救済することによ
って信頼性を向上できる。なお救済動作はシステムのメ
モリチェックもしくはブート時に実施するよう構成して
も良い。さらに自己テスト修正機能付きの半導体メモリ
装置でなくとも、機能付きであってもシステム外部から
の個別指示で救済を実施して良いことは言うまでもな
い。このように、本実施例により稼動中においても救済
動作を実行することができ、テスト時間の短縮と市場に
おける実時間救済を実現できる。

【００２０】図１０は本発明の第７の実施例を示す。同
図において、図１と同一部分には同一番号を付すことに
より説明を省略する。以下、図１０を用いて本発明の構
成と動作を説明する。同図の２３’は第１の半導体メモ
リの救済相手となる第２の半導体メモリを活性させる相
手チップ活性信号を示す。相手チップ活性信号２３’は
外部のチップ選択信号２３が入力されると常に活性さ
れ、救済相手の第２の半導体メモリの予備メモリブロッ
ク３７を活性する。従って、外部アドレス２２が入力さ
れると第１の半導体メモリと第２の半導体メモリは同時
にプログラム／比較部１６で一致比較が行われる。この
結果、第１の半導体メモリに欠陥線があり、予備線が不
足している場合は第２の半導体メモリの特定の予備線が
アクセスされる。本実施例では第２の半導体メモリが第
１の半導体メモリとほぼ同時に活性化されるため、チッ
プ間にわたる救済動作をオンチップ冗長回路と変わらな
いアクセス時間で達成できる。すなわち図１のように第
１の半導体メモリのプログラム／比較部１６における判
定結果から第２の半導体メモリをアクセスするような動
作がないので、第２の半導体メモリの予備メモリはほと
んど遅延なく読み出し／書込みアクセスされる。さらに
第１の半導体メモリと第２の半導体メモリにわたるデー
タの入出力動作では、第１の半導体メモリの自己のフラ
グビット８２ａもしくは一致比較結果が自己の正規メモ
リブロック３６もしくは予備メモリブロック３７を非活
性化し、かつ第２の半導体メモリの予備メモリブロック
３７をフラグビット８２ｂもしくは一致比較結果が活性
させるので上記救済機能と共にパワーの消費を抑えるこ
とができる。なお、救済相手の第２の半導体メモリが多
数の場合は、複数の外部端子を設け、救済相手のメモリ
チップ選択を複数本の相手チップ活性信号２３’で特定
するか、救済相手の複数のチップを一度全て活性しそれ
ぞれに記憶したフラグビット８２ａもしくは一致比較し
た情報によって、特定チップのみ活性しその他を非活性
化するよう構成すれば良い。一方、本実施例は図５から
図７の実施例に対して活用しても良い。その場合は図５
から図７の外部端子１８を上記相手チップ活性信号２
３’に置き換え、また半導体メモリ装置２の冗長選択回
路３１はチップ選択信号２３を入力として、フラグビッ
ト８２ａ，８２ｂ等を図１０に示すような観点で構成す
れば良い。また図８の実施例に示したＩ／Ｏ切り換え回
路２０の付加及び図９の自己テスト修正機能の付加等に
おいても本実施例を活用できることは言うまでもない。
なお、チップ選択信号２３はマイクロコンピュータ等の
外部装置よりメモリチップを活性させる信号であり、ま
た相手チップ活性信号２３’は半導体メモリ装置から生
成する予備メモリブロックを少なくとも活性させる信号
である。以上の構成によって、自己の予備メモリが不足
した場合は相手の救済残りを活用できるので、従来のオ
ンチップ冗長回路構成以上の歩留まり向上が期待され
る。また図１の実施例に比べて第２の半導体メモリの予
備メモリはアクセス時間が短縮される。

【００２１】図１１は中央演算装置等のロジックに内蔵
される半導体メモリ装置の第８の実施例を示す。同図に
おいて、１１０はプロセッサ、１３６は正規メモリブロ
ック、１１２は共通冗長回路、１１４は予備メモリブロ
ック、１１８は共通予備線、１２０は複数のアドレス信
号からなるアドレスバス、１２２は複数のデータ信号か
らなるデータバスを示す。また１０８はプロセッサ１１
０、正規メモリブロック１３６、共通冗長回路１１２及
び予備メモリブロック１１４で構成される論理機能ブロ
ックであり、１０６は主に上記論理機能ブロック１０８
で構成されるロジックインメモリである。論理機能ブロ
ック１０８の正規メモリブロック１３６は、アドレスバ
ス１２０とデータバス１２２を介して他の論理機能ブロ
ック１０８の正規メモリブロック１３６とデータの送受
信が行なわれる。その際、同図では省略したがメモリの
制御信号を必要とすることは言うまでもない。以下、図
１１を用いて本発明の動作を説明する。共通予備線１１
８は論理機能ブロック１０８の自己の正規メモリブロッ
ク１３６に欠陥があり、その救済本数が同ブロック１０
８の予備メモリブロック１１４で不足する場合に、他の
論理機能ブロック１０８の予備メモリブロック１１４の
予備線を使用するため活性させる。ここで用いる共通冗
長回路１１２の欠陥アドレス値及びフラグビット等は上
記これまでの実施例と同様の概念で構成される。これに
より、論理機能ブロック１０８の正規メモリブロック１
３６は同ブロック１０８間の相互救済が可能となる。例
えば共通予備線１１８が図１０に示す相手チップ活性信
号２３’と同様に機能する場合、高速なアクセス時間を
得ることもできる。また全てもしくは必要とする個数の
予備メモリブロック１１４はロジックインメモリ１０６
の動作時に常に活性状態にしても良く、その場合は自己
の論理機能ブロック１０８で図１０に示す相手の論理機
能ブロック１０８の共通予備線１１８を生成しない時間
分、より高速になる。本実施例は複数の論理機能ブロッ
ク１０８を中心に構成されたマルチプロセッサに応用し
た例である。この機能ブロック１０８は論理もしくはメ
モリ構成が異なっていても良く、上記実施例の観点で同
様なメモリ構成を持つロジックインメモリに適用でき
る。

【００２２】以上の実施例では、半導体メモリ装置に外
部端子を設け、その端子をフラグビットで制御し、救済
相手を活性する場合、またはチップ選択信号で救済相手
を活性する場合の冗長構成について説明した。一方、半
導体メモリ装置に外部端子を設けないすなわちボンディ
ングパッドがない場合の相互救済は、上記実施例のフラ
グビットの概念に基づき以下のようにすれば良い。まず
外部アドレスが入力されると、チップ選択信号２３によ
り選択されたメモリチップは該当する第１の半導体メモ
リの正規メモリブロック３６と予備メモリブロック３７
を活性し、かつ第２の半導体メモリとなる全チップの予
備メモリブロック３７を活性させる。次いで、欠陥アド
レスの一致比較結果もしくはフラグビット８２ａの値に
より、上記選択活性された第１と第２の半導体メモリの
中から、正しい予備線が選択活性される。この際、メモ
リシステムは相互に救済するｎ個のチップを１グループ
とすると互いのｎ個のチップで同一位置となる欠陥線が
重ならない条件のもとで救済される。この結果、図１で
述べた救済相手の欠陥アドレス８０ｂ及び相手を特定す
るフラグビット８２ｂは外部端子がないので不要であ
る。従って、自己の欠陥アドレス８０ａの余剰となる位
置に相手の欠陥アドレスを記憶させれば良い。またこれ
は従来のオンチップ冗長回路において、チップ選択信号
を全て一時活性させ、一定期間後のプログラム／比較部
の一致比較判定結果に基づきチップを選択／非選択とす
る機能を付加することで達成される。なお一定時間、第
１の半導体メモリと第２の半導体メモリの予備メモリブ
ロックがオン状態となることで生じる消費電流の低減策
は、第２の半導体メモリ側の上記共通冗長回路１０が活
性判定する期間以外に消費することがないよう構成すれ
ば良い。さらに活性判定後は選択された正規メモリブロ
ックもしくは予備メモリブロック以外をオフ状態とすれ
ば良い。

【００２３】一方、本発明による半導体メモリ装置は複
数の半導体メモリ装置によるシステムにおいて、１チッ
プの第１の半導体メモリと救済相手となる少なくとも１
チップの第２の半導体メモリを１つのグループとして、
さらにその相互救済を実現するために、予め複数のフラ
グビット８２ｂをプログラム／比較部１６に準備すれば
良い。これらのフラグビット８２ｂはそのビットを全て
使っても使わなくても良いので、種々のビット構成に応
じて適宜ビット数を選択し使用すれば良い。その際の余
分なビットは救済に影響ないよう構成すれば良い。なお
１システムは、相互救済するチップ数、または上記救済
用の外部端子数の異なる半導体メモリ装置、またはメモ
リ構成、等々による異なるグループが混在しても、救済
動作は少なくとも１グループ内でクローズして実施され
るため、上記本発明の実施例は問題なく活用できる。

【００２４】また、本発明では第１の半導体メモリ及び
第２の半導体メモリの各々が救済側もしくは被救済側と
なり、上記の外部端子のない冗長構成を除いて、少なく
とも欠陥を持つ半導体メモリ装置の欠陥アドレスとフラ
グビットを両者が記憶するため、プログラム／比較部１
６の占有面積の増加が考えられる。しかしながら、図３
に示すように約２倍の救済歩留まりの向上効果に比べ
て、その面積デメリットは小である。さらに不揮発性半
導体メモリ装置は、そのメモリセルがＤＲＡＭセル同等
のセル面積であるので、本メモリセルをプログラム素子
として利用しても良い。この場合は、上記プログラム領
域の面積を従来のレーザ光もしくは電気でポリシリコン
等を溶断する方法に比べて低減できる。その際は、半導
体メモリ装置に不揮発性メモリセルの書込みのための高
電圧印加用もしくは制御用のボンディングパッド等を備
えて制御しても良い。また半導体メモリ装置のメモリ制
御信号もしくは外部アドレス信号、入出力Ｉ／Ｏ信号等
を活用して、上記メモリセルによるプログラム素子の書
き込みを制御しても良い。特に不揮発性メモリセルで構
成される半導体メモリ装置は何等プロセスの変更なく実
施できるので本発明の半導体メモリ装置に好適である。

【００２５】一方、システムにおける救済動作は自己の
半導体メモリ装置の欠陥を救済した後、または救済前の
状態においてもできる。これは、即ち上記の電気的に書
込み可能な上記メモリセルをプログラム素子に使用する
ことで容易となる。またこれらの書込みはシステムに組
み込む前の分離した単体チップ状態においてもできる。
その場合はシステム化する各救済グループの自己及び相
手の欠陥素性が分かれば良い。その場合のシステム構成
は組立による欠陥発生を除き、全欠陥本数≦全予備線数
が条件になる。なお、半導体メモリ装置は付加した外部
端子を使用しない場合、従来のオンチップ冗長回路付き
半導体メモリ装置と同様である。例えば外部端子は外部
の予備メモリブロックの救済に使用しないとき、接地、
電源電圧、低レベルもしくは高レベルに固定するか、プ
ログラム素子を用いてチップの内部回路の論理で固定す
れば良い。従って、その端子を追加したことによる自己
もしくは相手メモリチップへの影響はない。

【００２６】なお、本発明は上記実施例に限定されるも
のではない。例えば、システムの外観、形状、メモリ構
成、プログラム方法等は必要に応じて種々変形できる。
また第１と第２の半導体メモリの構成が異なるであって
も、例えば救済の単位（ワード線、ビット線もしくはセ
クタ、メモリブロック等）が同サイズであって、同様の
相互救済機能を有するのであれば救済は可能である。構
成の共通冗長回路におけるフラグビット及び冗長選択回
路の論理レベル、もしくはプログラム／比較部のビット
サイズ等々については状況に応じて変更すれば良い。さ
らに欠陥アドレス及びフラグビットの書込み手順などに
ついても変更でき、その全部もしくは一部をシステムの
外部から制御しても良い。その場合は、書込みを実行中
である旨の情報をシステムの外部装置へ出力することで
制御が容易となる。また欠陥アドレス及びフラグビット
のプログラムはレーザ光、電気による短絡もしくは開放
型のプログラム素子も可能である。この場合は、システ
ムへの組み込む以前に、すなわちパッケージ封じ前に予
め相互救済するグループ内のチップ欠陥状況を管理把握
し、プログラムすると良い。一方、上記実施例で述べた
救済動作の各ステップは、半導体メモリ装置の動作モー
ド選択機能に組入れ、種々選択できるようにしても良
い。

【００２７】さらに上記では、半導体メモリ装置の入出
力ビット構成がマルチビットのシステムにおける相互救
済を説明したが、例えば入出力ビットが１ビット構成も
しくは入出力端子が分離したメモリ装置においても本発
明の概念は適用でき、入出力ビット構成を限定するもの
ではない。またＭＯＳトランジスタもしくはバイポーラ
トランジスタもしくはこれらの複合デバイスからなるＲ
ＯＭ、ＥＰＲＯＭ，ＥＥＰＲＯＭ及び一括消去型のフラ
ッシュメモリ等の不揮発性メモリ、ＤＲＡＭ，ＳＲＡＭ
等のメモリ、マルチポート型メモリ、他パリティビッ
ト、エラー訂正コード用の予備ビットを持つメモリ、こ
れらのメモリが含まれる複合メモリに対しても同様に適
用できることはいうまでもない。

【００２８】一方、上記実施例は例えば半導体不揮発性
メモリ装置の正規メモリブロックのワード線欠陥もしく
はビット線欠陥を単位とする救済であったが、セクタ
（２５６バイト、５１２バイト、−−−−）単位で情報
を管理するような場合、それに対応する形でワード線欠
陥もしくはビット線欠陥を複数本まとめまたは分割して
管理し、不足する自己のメモリチップの予備メモリを救
済相手のメモリチップで補う構成でも良い。なお、セク
タを複数まとめたブロック（４Ｋバイト、８Ｋバイト、
−−−−）単位で情報を管理して救済できることは言う
までもない。

【００２９】一方、１チップに正規メモリブロックと予
備メモリブロックが複数あり、かつそれらのメモリブロ
ックが個々のメモリブロックとして書き込み、読出しが
可能である場合は同様に本発明を適用できる。

【００３０】本発明は大容量化されたメモリシステムチ
ップ、マイクロコンピュータ内臓のメモリ、ゲートアレ
イを始めとするロジックインメモリもしくはウェーハ上
に構築するウェーハスケールインテグレーション等の半
導体メモリ装置に対しても活用できることは言うまでも
ない。すなわち、本発明の骨子を逸脱しない範囲で種々
変形して実施することができる。

【００３１】

【発明の効果】本発明によれば、半導体メモリ装置の冗
長回路に自己もしくは救済相手の予備メモリを判定する
フラグビット、冗長選択回路および外部端子をそれぞれ
追加することで大幅に歩留まりを向上できる。またフラ
グビットは救済相手を選択すると共にパワーセーブ機能
としても働くため、消費電流の増大を抑制する効果があ
る。さらに、自己の半導体メモリ装置の外部チップ選択
信号で救済相手の半導体メモリ装置のチップ活性信号を
生成するよう構成した場合、相互救済時の予備メモリの
アクセス時間を高速化できる。

【００３２】なお、本発明を不揮発性半導体メモリ装置
のような情報保持に電源がいらないビット単価の安いデ
バイスで構成した場合は、不良として廃棄されたメモリ
チップを利用できるため大容量メモリシステムが低コス
トで実現できる。また市場もしくはシステム稼動中にお
いても電気的に欠陥を修正できるので、不揮発性メモリ
の書換え回数の制限で発生する欠陥ビットが逐次救済で
きる。この結果、書換え回数が向上し半導体メモリ装置
の信頼性が高くなる。

【図面の簡単な説明】

【図１】本発明の第１の実施例による半導体メモリ装置
を示すためのブロック図である。

【図２】従来の技術の半導体メモリ装置を用いたメモリ
システムを説明するためのブロック図である。

【図３】図１を説明するための欠陥アドレスとフラグビ
ットの例である。

【図４】図１の救済効果を説明するための半導体メモリ
装置の不良分布の例である。

【図５】メモリモジュールに応用した本発明の第２の実
施例を説明するためのブロック図である。

【図６】メモリモジュールに応用した本発明の第３の実
施例を説明するためのブロック図である。

【図７】メモリモジュールに応用した本発明の第４の実
施例を説明するためのブロック図である。

【図８】本発明の第５の実施例を説明するためのブロッ
ク図である。

【図９】本発明の第６の実施例を説明するためのブロッ
ク図である。

【図１０】本発明の第７の実施例を説明するためのブロ
ック図である。

【図１１】本発明の第８の実施例を説明するためのブロ
ック図である。

【符号の説明】

２，２’，２”，Ｍ１〜Ｍｎ…半導体メモリ装置、３
６，１３６…正規メモリブロック、３７，１１４…予備
メモリブロック、１６…プログラム／比較部、３１…冗
長選択回路、１０，１１２…共通冗長回路、２６…予備
メモリ選択信号、８０ａ，８０ｂ…欠陥アドレス信号、
８２ａ，８２ｂ…フラグビット、８２…フラグビット８
２ｂの出力線、２１…メモリ制御信号、２３…チップ選
択信号、５０…共通内部予備線、１８，１８ａ，１８ｂ
…外部端子、２２…外部アドレス、２８…正規メモリの
活性線、２７…予備メモリの活性線、３４…外部入出力
Ｉ／Ｏ線、Ａ〜Ｆ…欠陥アドレス値、Ｘ…ドントケア、
Ａ，Ｂ，Ｃ，Ｄ，Ｅ，Ｆ，Ｑ，Ｒ…欠陥アドレス値、１
０２，１０４…救済範囲、１００…メモリモジュール、
５４，５４ａ，５４ｂ，５４ｃ，１１８…共通予備線、
５６…メモリ群、５８…接続端子、６０…接続端子群、
３２，３０…入出力Ｉ／Ｏ線、１２…Ｉ／Ｏ切換え線、
２０…Ｉ／Ｏ切換え回路、６６…外部メモリ制御信号、
６８…内部アドレス、６４…自己テスト修正回路、６２
…テスト制御回路、７０…テスト用アドレス、７４…テ
スト開始／停止等の活性信号、７６…テスト活性信号、
２３’…相手チップ活性信号、１１０…プロセッサ、１
２０…アドレスバス、１２２…データバス、１０６…ロ
ジックインメモリ、１０８…論理機能ブロック、Ｉ／Ｏ
０〜Ｉ／Ｏｉ，Ｉ／Ｏ０〜Ｉ／Ｏｊ…入出力信号線、Ｉ
／Ｏｋ…入出力信号もしくは入力信号、出力信号線。

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) G11C 29/00 603 G06F 12/16 310

Claims (3)

(57)【特許請求の範囲】
1. 【請求項１】 第１メモリチップ及び第２メモリチップ
   を含む半導体メモリシステムであって、 上記第１及び第２メモリチップのそれぞれは、 情報を蓄積する正規メモリと上記正規メモリ内のメモリ
   セルを選択する正規デコーダを含む正規メモリブロック
   と、 上記正規メモリの救済に用いる予備メモリと、上記予備
   メモリ内のメモリセルを選択する予備デコーダとを含む
   予備メモリブロックと、自己のチップ内の正規メモリブロックに存在する欠陥ア
   ドレスを記憶する部分と、他のチップの正規メモリブロ
   ックに存在する欠陥アドレスを記憶する部分とを有する
   プログラム／比較部と、 上記他のチップの欠陥の救済を示す信号の出力及び他チ
   ップにより欠陥の救済が行われたことを示す信号の入力
   がされる共通内部予備線に接続された端子とを具備し、 上記プログラム／比較部は、他のチップの正規メモリブ
   ロックに存在する欠陥アドレスと判定したときには、自
   己のチップ内の予備メモリブロックを活性化し、上記共
   通内部予備線及び端子を介して上記他のチップの正規メ
   モリを非活性化することを特徴とする半導体メモリシス
   テム。
2. 【請求項２】 請求項１において、 上記プログラム／比較部は、上記自己のチップ及び他の
   チップの欠陥アドレスを記憶する部分にそれぞれ対応す
   るフラグビットとを更に具備し、 上記フラグビットは、それに対応した記憶アドレスの有
   効／無効の識別と自己又は他チップの正規メモリブロッ
   クの非活性／活性に用いられることを特徴とする半導体
   メモリシステム。
3. 【請求項３】 請求項２において、 上記他チップの欠陥アドレスを記憶する部分に対応した
   フラグビットは、複数の他チップのうちの欠陥が存在す
   る１つの他チップの識別にも用いるよう複数ビットから
   なり、 上記共通内部予備線及び端子も上記フラグビットに対応
   した複数からなること を特徴とする半導体メモリシステ
   ム。