JPH0785691A - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
- Publication number
- JPH0785691A JPH0785691A JP5229865A JP22986593A JPH0785691A JP H0785691 A JPH0785691 A JP H0785691A JP 5229865 A JP5229865 A JP 5229865A JP 22986593 A JP22986593 A JP 22986593A JP H0785691 A JPH0785691 A JP H0785691A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor memory
- memory device
- spare
- memory
- semiconductor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/70—Masking faults in memories by using spares or by reconfiguring
- G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
- G11C29/80—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved layout
- G11C29/808—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved layout using a flexible replacement scheme
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/70—Masking faults in memories by using spares or by reconfiguring
- G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
- G11C29/781—Masking faults in memories by using spares or by reconfiguring using programmable devices combined in a redundant decoder
Landscapes
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
置において、チップ間で予備メモリを相互利用する。 【構成】 半導体メモリ装置2に予備メモリ37を外部
からアクセスできる共通冗長回路10と外部端子18と
付加し、冗長回路10に半導体メモリ装置2の自己の欠
陥アドレスを記憶する領域80aと同一構成の相手方の
装置2の欠陥アドレスを記憶する領域80bとを設け
て、半導体メモリ装置2の正規メモリの欠陥を装置2自
身の予備メモリ37で救済できない場合にも同一構成の
相手方の装置2で救済を可能とする。 【効果】 半導体メモリ装置は歩留まりが向上し、また
市場においても欠陥を救済できるので信頼性が向上す
る。
Description
構成に係り、特に複数のチップを使用するオーディオビ
ジュアル、コンピュータ等のメモリシステムに好適な半
導体メモリ装置に関する。
成の半導体メモリ装置について説明する。従来の半導体
メモリ装置においては、図2のようなメモリモジュール
の冗長回路がある。
れているものであり、部分的に良品のメモリセルを有す
る正規メモリと、予備メモリチップと、正規メモリの欠
陥位置を記憶し正規メモリと予備メモリのアドレスもし
くはI/O信号を切り換える制御回路とで構成されてい
る。これにより、これまで廃棄した欠陥ビットを含むメ
モリチップを使用できるため飛躍的な歩留まり向上が期
待できる。
1-269299号公報に記載の技術では、メモリボード、メモ
リモジュール、メモリカード等の面積は一般に狭いた
め、さらに欠陥ビットを救済するため付加した予備メモ
リチップと制御回路で、搭載できるメモリチップ数が減
少すること、また付加したデバイス数の増加で取付け手
数及び部品代が増加すること等から高価格となる難点が
あることが本願発明者の検討により明らかとされた。
ップ内にオンチップ冗長回路と呼ばれる冗長回路を設
け、歩留まり低下を防止してきた。しかし、オンチップ
冗長回路による救済効果も高集積、大容量化に伴い世代
が進む毎に低下する傾向にある。また冗長本数を増加す
るとそのための予備メモリ、予備デコーダで構成する冗
長回路が増加しチップ面積が増加する。この歩留まりは
チップ面積、欠陥密度等によるため、所定の冗長本数を
最大歩留まりとして、その後は本数を増加しても低下す
る傾向にある。
冗長回路占有面積の増加と取付け手数の増大を防止しつ
つ、高歩留まりの半導体メモリ装置を提供することであ
る。
1)に従えば、上記目的は次のように解決される。すな
わち、正規メモリブロック(36)と、予備メモリブロッ
ク(37)と、欠陥アドレスのプログラム部とこのプログ
ラムされた欠陥アドレスと外部アドレスの一致比較部よ
りなるプログラム/比較部(16)とを有する半導体メモ
リ装置(2)において、この半導体メモリ装置(2)を構成
する第1の半導体メモリの正規メモリブロック(36)の
欠陥を救済するのが第1の半導体メモリ自身の内部の予
備メモリ(37)か、半導体メモリ装置(2)を構成する外
部(すなわち相手側)の第2の半導体メモリの予備メモリ
(37)かを選択判断する冗長選択回路(31)と、上記プ
ログラム/比較部(16)の欠陥アドレス記憶部(80
a,80b)に新たに内部すなわち第1の半導体メモリ
の予備メモリを使うかどうかを判定するフラグビット
(82a)と、救済相手である外部すなわち第2の半導体
メモリの予備メモリを区別判定し活性させるフラグビッ
ト(82b)を付加することを特徴とする。また第1の半
導体メモリのフラグビット(82b)の出力(82)は冗長
選択回路(31)に入力され、外部端子(18)から出力さ
れる。さらに、その外部端子(18)は第2の半導体メモ
リ(2)の外部端子(18)と接続される。一方、本発明の
他の実施形態(図10)では相互救済の相手である第2の
半導体メモリ(2”)と共通接続される第1の半導体メモ
リの外部端子(18’)は外部のチップ選択信号(23)に
より生成された相手チップ活性信号(23’)が出力され
る。その際は第1の半導体メモリの正規メモリブロック
と予備メモリブロックが活性化されるとともに第2の半
導体メモリの予備メモリを活性する構成とする。なお、
半導体メモリ装置ではメモリシステム化した場合の最大
許容電流を考慮し、冗長時に活性する第1の半導体メモ
リの正規メモリブロックと予備メモリブロック及び第2
の半導体メモリの予備メモリブロックの部分をグループ
化し、最少活性して低電力化を図る。なお、外部端子は
実際のICパッケージにおける空き端子もしくは通常は
使用しない端子、もしくは新たに追加した端子を使用す
る。例えば、この追加端子はチップ間救済を考慮したメ
モリシステムのための特殊ICパッケージであっても良
い。またこの端子はベアチップ貼り付け時に使用し、正
式な外部仕様ピンと接続しない冗長専用パッドもしくは
端子であっても良い。さらに使用中の既存端子との共有
化でも良く、例えば入力もしくは出力を通常と異なるレ
ベルとしても良い。一方、チップ間救済に使わないメモ
リでは、かかる外部端子をVccもしくはVssに接続
するか、内部論理の構成によって外部に影響でないよう
構成し、また具体的なピンとしてパッケージ外部に現れ
ないようすることもできる。以上から本発明の半導体メ
モリ装置は新しい冗長回路の手段により最小の面積増加
で、メモリシステムレベルでの歩留まりを向上できる。
間で相互救済可能とするためのフラグビット(82b)で
は、メモリシステムにおいて第1の半導体メモリ(2)が
自己のメモリの予備線を図3の欠陥アドレス値A,B,
C,D(図3)のようにフルに使ったとしても、第2の半
導体メモリ(2)に予備線の余裕がある場合は、第1の半
導体メモリで救済できなかった欠陥アドレス値Q,Rを
配置できるので、システム全体を良品にできる。すなわ
ちメモリシステムは半導体メモリ装置全ての正規メモリ
ブロックの欠陥総量が全ての予備メモリブロックの正常
な予備線の総量と同じか、それ以下である場合に救済で
きることになる。
は、第1の半導体メモリの活性化と、第2の半導体メモ
リの予備メモリブロックの活性化がほぼ同時になるた
め、第2の半導体メモリの予備メモリのアクセス時間は
遅延少なく高速応答する。
ト(82a,82b)が第1の半導体メモリの正規メモリ
ブロックもしくは予備メモリブロックもしくは第2の半
導体メモリの予備メモリブロックのいずれか1つを活性
させるのでシステムの消費電流を抑えることができる。
一方、図10の実施例によると、第1の半導体メモリの
チップ選択信号と第2の半導体メモリの相手チップ活性
信号が一時期活性化されるが、その後はフラグビット
(82a,82b)が第1の半導体メモリの正規メモリブ
ロックもしくは予備メモリブロックもしくは第2の半導
体メモリの予備メモリブロックのいずれか1つを選択活
性させるので、図1と同様にメモリシステムの消費電流
を抑えることができる。本発明のその他の目的及び新規
な特徴は、以下に詳述する実施例から明らかにする。
細に説明する。
示すためのブロック図である。
メモリ、36は複数のメモリセルで構成されるとともに
読出し/書込みの際にメモリセルを選択する正規デコー
ダをも含む正規メモリブロック、37は正規メモリのス
ペアメモリとなる複数のメモリセルで構成されるととも
に予備デコーダを含む予備メモリブロック、16は予備
メモリブロック37の予備線を選択するために欠陥アド
レスを記憶し外部アドレスと一致比較するプログラム/
比較部、31は正規メモリブロック36と予備メモリブ
ロック37の活性化を制御し、半導体メモリ2の内部の
予備メモリか同装置の外部の予備メモリかを選択判断す
る冗長選択回路、10はプログラム/比較部16と冗長
選択回路31で構成される共通冗長回路を示す。さらに
26は予備メモリ選択信号であり、プログラム/比較部
16から出力される。80aは自己の半導体メモリ装置
を第1の半導体メモリとすると、第1の半導体メモリの
予備メモリ選択信号26を発生するため外部からプログ
ラムされた自己の欠陥アドレス値を示す。また80bは
第1の半導体メモリの救済相手となる第2の半導体メモ
リの予備メモリ選択信号26を発生、活性させるため、
外部からプログラムされた相手の欠陥アドレス値を示
す。一方、82aは第1の半導体メモリの予備メモリ活
性を区別判定するフラグビットであり、82bは第1の
半導体メモリの救済相手となる第2の半導体メモリの予
備メモリ活性を区別判定するフラグビットである。さら
に21は書込み、読出し制御、データの入出力等を制御
するメモリ制御信号、23はチップ選択信号、50は少
なくとも1本からなる共通内部予備線、18は外部端子
もしくはチップのボンディングパッド、また22は外部
アドレス、28はフラグビット82a、82bをもとに
正規メモリブロック36を活性させる正規メモリ活性
線、27は同様に予備メモリブロック37を活性させる
予備メモリ活性線、82はフラグビット82bの出力
線、34は外部入出力I/O線をそれぞれ示す。ここで
共通冗長回路10は以下の回路もしくは活性線により機
能する。共通冗長回路10は、予備線の選択信号26と
正規メモリブロック36及び予備メモリブロック37の
それぞれの活性線28,27を出力し、予備メモリブロ
ック37の活性時は正規メモリブロック36を非活性化
するよう制御される。一方、プログラム/比較部16は
欠陥アドレス値80a,80bに加えて、少なくとも1
ビットで構成されるフラグビット82a,82bがそれ
ぞれ付加される。
図1と同一部分には同一番号を付し、異なる部分の記号
を説明する。本実施例では動作を説明するため便宜上、
M1は第1の半導体メモリ、同様にM2は第2の半導体
メモリとする。また16aはM1及びM2における自己
の第1の半導体メモリM1の予備メモリ空間を示すもの
であり、主に自己の欠陥アドレス値及びフラグビットを
記憶する領域からなり、16bはM1及びM2における
相手の第2の半導体メモリM2の予備メモリ空間を示す
ものであり、主に相手の欠陥アドレス値及びフラグビッ
トを記憶する領域からなる。一方、A〜Fは”0”、”
1”の2値で示される欠陥アドレス値、Xはドントケア
を示し、”0”、”1”のいずれでも良い。このフラグ
ビット82a,82bは外部アドレスとプログラムされ
た欠陥アドレスとの一致比較結果をもとに生成される
か、予め欠陥アドレスの記憶時にプログラムしておき、
一致比較結果をもとにそのフラグ内容を出力する構成と
しても良い。なおフラグビット82bは、フラグが1ビ
ットの場合、M1の相手の予備メモリ空間16bの領域
で一致比較された結果を用いる構成としても良い。次に
図1と図3を用いて本実施例の動作を簡単に説明する。
まずプログラム/比較部16における欠陥アドレス値と
フラグビットの関係は、例えば図3に示すように第1の
半導体メモリM1の自己の予備メモリ空間16aにおい
てA〜Dが”1”、第1の半導体メモリM1における第
2の半導体メモリM2の予備メモリ空間16bにおい
て、Q,Rが”1”、またドントケア値Xに対しては”
0”とする。前者A〜Dの82aの”1”は第1の半導
体メモリM1の正規メモリの欠陥ビットを第1の半導体
メモリM1の予備メモリで救済し(自己救済)、後者Q,
Rの82bの”1”はM2のから見てM1の正規メモリ
の欠陥ビットをM2の予備メモリで救済するフラグとな
る(相手救済)。さらに82a,82bの”0”はM1も
しくはM2の予備メモリ空間で救済動作を活性しないこ
とを示す。すなわち第1の半導体メモリM1の自己のメ
モリの予備メモリ空間16aのフラグ82aが”1”の
場合、M1の外部端子18は非活性状態であり、M1の
予備メモリを選択活性する。また第1の半導体メモリM
1における第2の半導体メモリM2の予備メモリ空間1
6bのフラグ82bが”1”の場合、外部端子18は高
レベルの活性状態となり、第2の半導体メモリM2の予
備メモリを選択活性する。さらに、外部端子18が高レ
ベルでは、第1の半導体メモリM1の正規メモリブロッ
ク36と予備メモリブロック37は非活性化され、さら
に第2の半導体メモリM2の外部端子18が高レベルと
なるため、M2の予備メモリに関する回路が選択活性さ
れる。なお、第1の半導体メモリM1の予備メモリ空間
のフラグ82aが”0”では正規メモリブロック36を
選択するよう動作する。このフラグビット82a,82
bは第1の半導体メモリM1もしくは第2の半導体メモ
リM2のパワーセーブとしても活用される。このような
構成によって第2の半導体メモリM2では欠陥アドレス
値E,Fが内部の予備メモリで救済され、かつ第1の半
導体メモリM1の欠陥アドレス値Q,Rをプログラム可
能となる。この結果、M1の欠陥線A,B,C,D,
Q,Rの6本とM2の欠陥線E,Fの2本とをそれぞれ
救済したこととなり、これは4本の予備線しか持たない
半導体メモリ装置2を1素子良品化できたことになる。
すなわちシステムは、全ての正規メモリブロック36の
欠陥線量が全ての予備メモリブロック37の正常な予備
線量と同じかそれ以下である場合に救済できることとな
る。以上は第1の半導体メモリM1と第2の半導体メモ
リM2の2チップを1グループとして説明したが、複数
のチップで構成されるシステムではM1から見て複数の
M2の各チップを区別するチップ活性信号が必要であ
り、例えば4チップではフラグビット82bを2ビット
設け、その論理出力として2端子、16チップではフラ
グビット82bを4ビット設け、同様に4端子を半導体
メモリ装置に付加すれば良い。この場合のフラグビット
82bは、予めプログラム記憶させ一致比較結果で活性
させ、グループ内で相手のメモリを特定できるように例
えばチップにアドレスを割り付けるように構成すれば良
い。この結果、欠陥アドレスのプログラム部にフラグビ
ット82a,82bを追加して、第1の半導体メモリM
1と第2の半導体メモリM2すなわち自己と相手の半導
体メモリ装置の予備線を相互に利用できるので、複数の
メモリ装置間にわたる相互救済が可能となる。なお、以
上の救済ではシステムの完全な良品化を目指すものでは
あるが、複数ビット構成の装置では、一部にビット欠陥
があっても全体では問題無いような装置(例えば音声、
映像メディア等)も有、その場合はその欠陥が合っても
良いビットをビット欠け状態として残し、残りのビット
を完全に救済できるようにしても良い。さらにプログラ
ム素子としてはフラッシュメモリセルのような電気的消
去書込み可能な素子を使用すると、DRAMセルと同等
の占有面積で欠陥アドレスの記憶領域80a,80bと
フラグビット82a,82bのプログラム領域が実現で
きる。この場合はプログラム素子に対して高電圧印加等
の書込み制御回路を有し、例えば不揮発性メモリでは、
半導体メモリ装置のコマンド命令体系で制御するか、直
接外部ピンもしくは書込み高電圧印加のために設けたボ
ンディングパッドで書込んでも良い。さらに救済制御用
にパッド等を追加しても良い。なお、従来のオンチップ
冗長のように自己の救済のみに活用する場合はプログラ
ムしない初期状態、もしくはプログラムによって、外部
端子18が例えば”0”となるよう制御され、自己もし
くは相手に対して、予備メモリブロック、正規メモリブ
ロックが誤って活性/非活性することはない。従って、
本発明はウェーハ状態にあるメモリブロック、すなわち
チップを良品/不良品の区別無く分離し組み立てても、
また複数のメモリをウェハスケールインテグレーション
(WSI)のように一つの集合体として組み立てても実
現できる。一方、本発明はプログラム/比較部16のプ
ログラム素子に記憶する欠陥アドレスを不揮発性メモリ
に書込むが、この書込み作業は、メモリ装置の製造時を
基本としても良く、また電気的消去書込みであることか
ら装置が完成後の稼働中であっても可能なことはいうま
でもない。これには欠陥アドレスを救済するコマンドの
追加もしくはシステムソフトウェアによるサポート等が
あれば良い。このため、この救済機能は市場で生じた永
久的なハードエラーもしくは不揮発性メモリの最大書替
え回数に達したメモリセルの切り替え等、各種の救済に
関しても効果的である。
す。同図は1MビットSRAMの評価実測値であり、本
発明の救済効果を従来の半導体メモリ装置のオンチップ
冗長回路と本発明による半導体メモリ装置の冗長回路の
救済範囲を比較説明する。同図の横軸はDC不良を除い
た部分良品のメモリチップ当たりの欠陥線本数、縦軸は
メモリチップの数を表わし、104は本発明による救済
範囲、102は従来の冗長回路すなわちオンチップ冗長
回路による救済範囲をそれぞれ示す。同図のSRAMは
オンチップ冗長回路の欠陥線救済能力が6本であり、メ
モリチップはその適用により、47個が良品になると考
えられる。一方、本発明は図1で述べたように上記良品
47個に適用した結果、各チップで残る予備線を、さら
にオンチップ冗長回路を適用しても冗長本数不足となっ
たチップに有効利用する救済構成である。本発明では同
構成により新たに41個を良品にでき、全体の歩留まり
は約2倍となる。またチップ当たりの欠陥線救済本数は
約12本となり、従来のオンチップ冗長回路の約2倍増
加している。上記はチップの選択を無差別ではなく欠陥
素性を把握した例であるが、実際の予備線数以外の仮想
本数を含む救済可能本数の最適化は無差別のすなわちラ
ンダムなチップ選択において救済歩留まりの向上を図る
ために、例えば仮想の救済本数を多く配置すれば良い。
また最大救済本数を9本までとして選別し、それらを組
み合わせる場合の他のチップは本来の欠陥アドレス数が
3本以下であり残り3本を救済できる余裕を持つとす
る。この結果、上記2チップの組合せは12本以下とな
るため必ず救済できることになる。以上は欠陥を持つメ
モリを組み合わせて良品とする一例であり、その救済本
数を制限するものではなく、また救済グループ内の組合
せチップ数等を限定するものではないことは言うまでも
ない。
した第2の実施例を示す。同図は半導体メモリ装置に1
本の外部端子を付加しメモリシステム化したメモリモジ
ュールへの応用例である。同図において、図1と同一部
分には同一番号を付すことにより説明を省略する。以
下、図5を用いて本発明の構成と動作を説明する。同図
の100はメモリモジュール、54はメモリモジュール
100に配線されたメモリチップの外部端子18のチッ
プ間を接続する共通予備線、56は半導体メモリ装置2
の集合体であるメモリ群、58はメモリモジュール10
0と外部装置との接続端子であり、I/O0〜I/Oi
はM1,M2が共有するi+1個の各I/O信号、60
は各種メモリ制御信号、アドレス信号、I/O信号、電
源/接地線等の接続端子群を示す。次に本実施例の動作
を説明する。まず、チップ選択信号及び外部アドレスが
印加されると、例えば第1の半導体メモリM1が起動さ
れ、第2の半導体メモリM2の予備メモリ空間に対して
欠陥アドレスが一致する時、すなわちM1に予備線がな
く、M2に予備線が割り当てられた救済動作のケースで
は、M1の外部端子18が例えば高レベルとなり、共通
予備線54を介して、M2の予備メモリブロックが活性
される。この結果、同M2の入出力I/O端子すなわち
I/O0線から情報が書込み/読出しされる。さらに2
チップがオン状態となるためのパワーセーブ動作として
は、第1の半導体メモリM1は第2の半導体メモリM2
の活性後パワーオフされ、M2は予備メモリブロック3
7の情報を入出力するための回路が少なくとも活性され
る。なお、M1自体で処理される救済のない動作とM1
の予備メモリブロック37をアクセスする救済動作は、
M2がパワーオフ状態にあるため消費電流の増加はな
い。またM1,M2の出力データが衝突することのない
ように制御される。このように、半導体メモリ装置に1
つの外部端子18を双方向の入出力端子として設け、す
なわちICパッケージの外部ピンもしくはベアチップに
フェーズダウンボンディング用のパッドとして追加する
ことにより、チップ間で相互救済できる。なお、本実施
例では1グループを2チップとした例であり、救済相手
を確定するためには、フラグビット82bの換わりに欠
陥アドレスと外部アドレスの一致比較結果そのものを用
いても良い。この際はフラグビット82a,82bがあ
ってもなくても、また使わなくとも上記のように一致比
較結果を用いれば良い。さらに上記双方向の端子は入力
と出力を別端子としても良い。またフラグビットもしく
は上記一致比較結果をもとに必要な回路のみを動作させ
ることで消費電力を抑制できる。さらに第1の半導体メ
モリM1及び第2の半導体メモリM2の消費電流はそれ
らのピーク値が重ならないようなタイミングで両者を制
御して、メモリシステムのピーク電流を抑制しても良
い。
用した第3の実施例を示す。同図は図5と同様のメモリ
モジュールの応用例である。同図において、図5と同一
部分には同一番号を付すことにより説明を省略する。同
図の18a,18bは外部端子、54a,54bは共通
予備線、I/O0〜I/Ojはj+1個の各I/O信
号、M1〜M4はそれぞれ半導体メモリ装置を示す。本
発明の構成では半導体メモリ装置2に共通予備線54
a,54bの2端子を追加することが図5と異なる。こ
の構成では、図1において述べたフラグビット82bが
2ビットとなり、M1〜M4の4チップで予備線の共有
化が達成でき、例えばI/O信号であるI/O0はM1
〜M4で共通化される。その救済動作は基本的に図1と
同様であり、まず2ビットのフラグビット82bを救済
相手となるM2〜M4の半導体メモリ装置2の何れかに
対して、予め欠陥アドレスと同様にプログラム記憶して
おく。救済時は被救済側のM1の第1の半導体メモリで
そのフラグビット82bを共通予備線54a,54bか
ら送出し、救済相手であるM2〜M4の1つの第2の半
導体メモリはそのフラグビット82bをデコードするこ
とで特定される。この結果、上記メモリモジュールにお
いては2端子を追加することで、図5に比べグループ内
で相互救済できるチップ数を4チップに増加でき、歩留
まりを向上できる。
用した第4の実施例を示す。同図は図5と同様のメモリ
モジュール応用例であり、同図において、図5と同一部
分には同一番号を付すことにより説明を省略する。以
下、図7を用いて本発明の構成と動作を説明する。同図
のM1〜Mnは半導体メモリ装置、54cは共通予備
線、I/Okはデータの入出力信号を示しM1〜Mnに
共通となり、これらは入力信号と出力信号が別の端子と
なっても良い。ここでM1〜Mnのn個のメモリチップ
は共通に外部端子18を接続している。この結果、nチ
ップの欠陥アドレスは、第1の半導体メモリを除く第2
の半導体メモリにおいて、互いの(n−1)個のチップ
で同一位置となる特定欠陥線を除き、nチップの有する
全冗長本数以内で本メモリモジュール100の全欠陥線
が置換できる。一方、テスティングにより個々のチップ
の欠陥位置を把握し、各チップが外部チップから外部端
子18を介してアクセスされた時、(n−1)個のチッ
プが同一位置の特定欠陥アドレスにならないチップをグ
ループ化し、システムを構築しても良い。またオンチッ
プ冗長回路の適用時に予め同一位置の特定欠陥線を半導
体メモリ装置のそれぞれが自己の予備メモリで優先して
救済しておいても良い。さらに第1の半導体メモリM1
の1つの外部端子から第2の半導体メモリM2の全てに
シリアル転送で救済相手のチップ活性信号を伝送して、
予備チップ側となる第2の半導体メモリM2でデコード
し、確定しても良い。なお、上記構成によるシステムレ
ベルでの救済は、図6に示したようなチップに外部端子
を2端子設け、モジュール内全てのチップをそれぞれの
端子に共通接続した場合、良品のメモリシステム実現に
はメモリシステム内で外部からアクセスされる時、4本
の同一位置の特定欠陥線の存在を許し、また4端子を追
加した場合、同様に16本の同一位置特定欠陥線の存在
を許すことができる。従って、本発明によるメモリシス
テムの構築では最終的なチップ組み合わせ歩留まりを考
慮したフラグビットの数を設定し外部端子をメモリ装置
に追加すれば良い。
改良した第5の実施例を示す。同図において、図1と同
一部分には同一番号を付すことにより説明を省略する。
以下、図8を用いて本発明の構成と動作を説明する。同
図の32は正規メモリブロック36の入出力I/O線、
30は予備メモリブロック37の入出力I/O線、12
は入出力I/O線32と入出力I/O線30を切換える
I/O切換え線、また20はI/O切換え回路をそれぞ
れ示す。ここで図1とはI/O切換え回路20による正
規メモリブロック36と予備メモリブロック37の切離
しがあることが異なり、その他の動作は同様である。以
下、切離し動作とその効果を述べる。通常、外部入出力
I/O線34はI/O切換え線12により正規メモリブ
ロック36に接続されているが、同メモリブロック36
に欠陥がある場合は共通冗長回路10において欠陥アド
レスと外部アドレスの一致比較結果で活性され、例えば
外部入出力I/O線34はフラグビット82aが第1の
半導体メモリの自己の予備メモリ空間で情報”1”であ
る場合、予備メモリブロック37の入出力I/O線30
側に切換えられる。またフラグビット82bが第1の半
導体メモリの相手の予備メモリ空間で情報”1”である
場合は、第2の半導体メモリの予備メモリブロック37
の入出力I/O線30側に切換えられる。このようにI
/Oが分離された結果、上記予備メモリブロック37と
正規メモリブロック36のそれぞれのI/O線の負荷容
量が軽減される。従って、予備メモリブロック37のア
クセス時間は、I/O線が共通であった図1に比べて短
縮できる。図9は本発明の第6の実施例を示す。同図は
自己テスト修正機能を備えた半導体メモリ装置の例であ
り、同図において、図1もしくは図8と同一部分には同
一番号を付すことにより説明を省略する。以下、図9を
用いて本発明の構成と動作を説明する。同図の2’は自
己テスト修正機能付きの半導体メモリ装置、66はチッ
プ選択信号を含む外部メモリ制御信号、68は内部アド
レス、64は半導体メモリ装置のテスト修正を実施する
フローを有する自己テスト修正回路、また70はテスト
用アドレス、74は自己テスト修正回路64のテスト開
始/停止等の活性信号、76は予備メモリブロック37
及び正規メモリブロック36のテスト活性信号をそれぞ
れ示す。さらに62は正規メモリブロック36もしくは
予備メモリブロック37の欠陥ビットもしくは欠陥線を
それぞれ検出するため、外部アドレス22とテスト用ア
ドレス70を切換え、かつメモリ装置2’に入力される
外部メモリ制御信号66をもとに上記それぞれのメモリ
ブロックの書き込み/読み出し制御に必要な各種制御信
号を発生するテスト制御回路を示す。また、70はテス
ト用アドレス、74は自己テスト修正回路64のテスト
開始/停止等の活性信号、76は予備メモリブロック3
7及び正規メモリブロック36のテスト活性信号をそれ
ぞれ示す。まず自己テスト修正回路64は外部メモリ制
御信号66でテスト修正開始の指示が与えられると活性
し、テスト制御回路62において正規メモリブロック3
6の内部アドレス68をテスト用アドレス70に接続す
る。また自己テスト修正回路64で発生した期待値デー
タはI/O切り換え線12の制御により入出力I/O線
34、I/O切り換え回路20、入出力I/O線32を
介して期待値データを正規メモリブロック36に転送
し、メモリセルに書き込む、その後データを読み出し期
待値と比較する。このテストではメモリのワード線もし
くはビット線等を1本ないし複数本まとめて評価するこ
とでテスト時間を短縮し実施できる。また欠陥アドレス
は自己テスト修正回路64に記憶しておく。一方、予備
メモリはI/O切り換え線12により入出力I/O線3
4を予備メモリブロック37のI/O線30に切り換
え、同様に評価して良品となる予備線に関しては上記記
憶された欠陥アドレスをプログラム/比較部16でプロ
グラムする。なお欠陥アドレスの記憶は正規メモリブロ
ック36に欠陥がある都度、予備メモリブロック37を
評価し、順次欠陥アドレスをプログラムする救済方法を
とっても良い。その場合は自己テスト修正回路64に記
憶する欠陥アドレスは一時的な記憶となるので少なくと
も1つのレジスタを有すれば良いことになる。また予備
メモリブロック37は正規メモリブロック36に比べて
一般に小規模であるので歩留まりがほぼ100%と考
え、予備メモリブロック37のテスト評価を省略しても
良い。なお、上記装置をシステム化した場合は図1、図
5〜図7に示したように第1の半導体メモリM1の予備
線が不足した場合は救済相手の第2の半導体メモリM2
の予備線を利用することになる。その際はまず、第1の
半導体メモリM1自身と第2の半導体メモリM2自身の
チップ内部の欠陥救済を先に実施する。次いで、外部端
子18を活性させ、第2の半導体メモリM2の予備メモ
リは書込み/読出し状態に活性して評価し、M1とM2
のそれぞれの共通冗長回路10のプログラム/比較部1
6にM1の欠陥アドレスと、M2の予備線をアクセスす
るための欠陥アドレス値をプログラミングすれば良い。
なお、フラグビットはメモリ構成によっては一致比較結
果を用いる場合もあるが、上記欠陥アドレス値と共に記
憶される。このように自己テスト修正動作は、まず個々
の半導体メモリ装置が自前の予備線を使いえる範囲で完
了させる。次いでシステム全体の救済を行う。例えば外
部から自己テスト修正の指示を与えると、順次個々の半
導体メモリ装置を活性させそれぞれの半導体メモリ装置
の欠陥アドレスが余剰の予備線に割り当てられる。また
システム救済では救済動作の一部を例えばアドレス信
号、データ信号、メモリ制御信号等をシステムの外部か
ら入力制御するもしくは欠陥アドレス等を外部に記憶し
て置くなども考えられる。一方、これらの救済動作は半
導体メモリ装置もしくはそれを用いたメモリシステムの
製造時に実施することが前提であるが、出荷後にユーザ
側で自己テスト修正を実施できる構成としても良い。ま
た誤って起動される自己テスト修正動作を防止する意味
で、キーワード入力後に開始するよう自己テスト修正回
路64を構成しても良い。さらに自己テスト修正回路
は、書込み/読出しを実行中でないメモリチップに対し
て、また実行中であってもタイムシュアリング的に割込
みテスト修正する等の構成としても良い。例えば、半導
体メモリ装置によるメモリシステムが不揮発性メモリを
使用する場合は、その長い書込み時間を使い、その間他
のメモリチップをテスト評価して欠陥アドレス情報をプ
ログラムすることもできる。また不揮発性メモリ装置の
ような消去/書込み動作による書換え回数が制限される
デバイスは上記構成を用いることにより、その書換え回
数の限界で発生した欠陥ビットを逐次救済することによ
って信頼性を向上できる。なお救済動作はシステムのメ
モリチェックもしくはブート時に実施するよう構成して
も良い。さらに自己テスト修正機能付きの半導体メモリ
装置でなくとも、機能付きであってもシステム外部から
の個別指示で救済を実施して良いことは言うまでもな
い。このように、本実施例により稼動中においても救済
動作を実行することができ、テスト時間の短縮と市場に
おける実時間救済を実現できる。
図において、図1と同一部分には同一番号を付すことに
より説明を省略する。以下、図10を用いて本発明の構
成と動作を説明する。同図の23’は第1の半導体メモ
リの救済相手となる第2の半導体メモリを活性させる相
手チップ活性信号を示す。相手チップ活性信号23’は
外部のチップ選択信号23が入力されると常に活性さ
れ、救済相手の第2の半導体メモリの予備メモリブロッ
ク37を活性する。従って、外部アドレス22が入力さ
れると第1の半導体メモリと第2の半導体メモリは同時
にプログラム/比較部16で一致比較が行われる。この
結果、第1の半導体メモリに欠陥線があり、予備線が不
足している場合は第2の半導体メモリの特定の予備線が
アクセスされる。本実施例では第2の半導体メモリが第
1の半導体メモリとほぼ同時に活性化されるため、チッ
プ間にわたる救済動作をオンチップ冗長回路と変わらな
いアクセス時間で達成できる。すなわち図1のように第
1の半導体メモリのプログラム/比較部16における判
定結果から第2の半導体メモリをアクセスするような動
作がないので、第2の半導体メモリの予備メモリはほと
んど遅延なく読み出し/書込みアクセスされる。さらに
第1の半導体メモリと第2の半導体メモリにわたるデー
タの入出力動作では、第1の半導体メモリの自己のフラ
グビット82aもしくは一致比較結果が自己の正規メモ
リブロック36もしくは予備メモリブロック37を非活
性化し、かつ第2の半導体メモリの予備メモリブロック
37をフラグビット82bもしくは一致比較結果が活性
させるので上記救済機能と共にパワーの消費を抑えるこ
とができる。なお、救済相手の第2の半導体メモリが多
数の場合は、複数の外部端子を設け、救済相手のメモリ
チップ選択を複数本の相手チップ活性信号23’で特定
するか、救済相手の複数のチップを一度全て活性しそれ
ぞれに記憶したフラグビット82aもしくは一致比較し
た情報によって、特定チップのみ活性しその他を非活性
化するよう構成すれば良い。一方、本実施例は図5から
図7の実施例に対して活用しても良い。その場合は図5
から図7の外部端子18を上記相手チップ活性信号2
3’に置き換え、また半導体メモリ装置2の冗長選択回
路31はチップ選択信号23を入力として、フラグビッ
ト82a,82b等を図10に示すような観点で構成す
れば良い。また図8の実施例に示したI/O切り換え回
路20の付加及び図9の自己テスト修正機能の付加等に
おいても本実施例を活用できることは言うまでもない。
なお、チップ選択信号23はマイクロコンピュータ等の
外部装置よりメモリチップを活性させる信号であり、ま
た相手チップ活性信号23’は半導体メモリ装置から生
成する予備メモリブロックを少なくとも活性させる信号
である。以上の構成によって、自己の予備メモリが不足
した場合は相手の救済残りを活用できるので、従来のオ
ンチップ冗長回路構成以上の歩留まり向上が期待され
る。また図1の実施例に比べて第2の半導体メモリの予
備メモリはアクセス時間が短縮される。
される半導体メモリ装置の第8の実施例を示す。同図に
おいて、110はプロセッサ、136は正規メモリブロ
ック、112は共通冗長回路、114は予備メモリブロ
ック、118は共通予備線、120は複数のアドレス信
号からなるアドレスバス、122は複数のデータ信号か
らなるデータバスを示す。また108はプロセッサ11
0、正規メモリブロック136、共通冗長回路112及
び予備メモリブロック114で構成される論理機能ブロ
ックであり、106は主に上記論理機能ブロック108
で構成されるロジックインメモリである。論理機能ブロ
ック108の正規メモリブロック136は、アドレスバ
ス120とデータバス122を介して他の論理機能ブロ
ック108の正規メモリブロック136とデータの送受
信が行なわれる。その際、同図では省略したがメモリの
制御信号を必要とすることは言うまでもない。以下、図
11を用いて本発明の動作を説明する。共通予備線11
8は論理機能ブロック108の自己の正規メモリブロッ
ク136に欠陥があり、その救済本数が同ブロック10
8の予備メモリブロック114で不足する場合に、他の
論理機能ブロック108の予備メモリブロック114の
予備線を使用するため活性させる。ここで用いる共通冗
長回路112の欠陥アドレス値及びフラグビット等は上
記これまでの実施例と同様の概念で構成される。これに
より、論理機能ブロック108の正規メモリブロック1
36は同ブロック108間の相互救済が可能となる。例
えば共通予備線118が図10に示す相手チップ活性信
号23’と同様に機能する場合、高速なアクセス時間を
得ることもできる。また全てもしくは必要とする個数の
予備メモリブロック114はロジックインメモリ106
の動作時に常に活性状態にしても良く、その場合は自己
の論理機能ブロック108で図10に示す相手の論理機
能ブロック108の共通予備線118を生成しない時間
分、より高速になる。本実施例は複数の論理機能ブロッ
ク108を中心に構成されたマルチプロセッサに応用し
た例である。この機能ブロック108は論理もしくはメ
モリ構成が異なっていても良く、上記実施例の観点で同
様なメモリ構成を持つロジックインメモリに適用でき
る。
部端子を設け、その端子をフラグビットで制御し、救済
相手を活性する場合、またはチップ選択信号で救済相手
を活性する場合の冗長構成について説明した。一方、半
導体メモリ装置に外部端子を設けないすなわちボンディ
ングパッドがない場合の相互救済は、上記実施例のフラ
グビットの概念に基づき以下のようにすれば良い。まず
外部アドレスが入力されると、チップ選択信号23によ
り選択されたメモリチップは該当する第1の半導体メモ
リの正規メモリブロック36と予備メモリブロック37
を活性し、かつ第2の半導体メモリとなる全チップの予
備メモリブロック37を活性させる。次いで、欠陥アド
レスの一致比較結果もしくはフラグビット82aの値に
より、上記選択活性された第1と第2の半導体メモリの
中から、正しい予備線が選択活性される。この際、メモ
リシステムは相互に救済するn個のチップを1グループ
とすると互いのn個のチップで同一位置となる欠陥線が
重ならない条件のもとで救済される。この結果、図1で
述べた救済相手の欠陥アドレス80b及び相手を特定す
るフラグビット82bは外部端子がないので不要であ
る。従って、自己の欠陥アドレス80aの余剰となる位
置に相手の欠陥アドレスを記憶させれば良い。またこれ
は従来のオンチップ冗長回路において、チップ選択信号
を全て一時活性させ、一定期間後のプログラム/比較部
の一致比較判定結果に基づきチップを選択/非選択とす
る機能を付加することで達成される。なお一定時間、第
1の半導体メモリと第2の半導体メモリの予備メモリブ
ロックがオン状態となることで生じる消費電流の低減策
は、第2の半導体メモリ側の上記共通冗長回路10が活
性判定する期間以外に消費することがないよう構成すれ
ば良い。さらに活性判定後は選択された正規メモリブロ
ックもしくは予備メモリブロック以外をオフ状態とすれ
ば良い。
数の半導体メモリ装置によるシステムにおいて、1チッ
プの第1の半導体メモリと救済相手となる少なくとも1
チップの第2の半導体メモリを1つのグループとして、
さらにその相互救済を実現するために、予め複数のフラ
グビット82bをプログラム/比較部16に準備すれば
良い。これらのフラグビット82bはそのビットを全て
使っても使わなくても良いので、種々のビット構成に応
じて適宜ビット数を選択し使用すれば良い。その際の余
分なビットは救済に影響ないよう構成すれば良い。なお
1システムは、相互救済するチップ数、または上記救済
用の外部端子数の異なる半導体メモリ装置、またはメモ
リ構成、等々による異なるグループが混在しても、救済
動作は少なくとも1グループ内でクローズして実施され
るため、上記本発明の実施例は問題なく活用できる。
第2の半導体メモリの各々が救済側もしくは被救済側と
なり、上記の外部端子のない冗長構成を除いて、少なく
とも欠陥を持つ半導体メモリ装置の欠陥アドレスとフラ
グビットを両者が記憶するため、プログラム/比較部1
6の占有面積の増加が考えられる。しかしながら、図3
に示すように約2倍の救済歩留まりの向上効果に比べ
て、その面積デメリットは小である。さらに不揮発性半
導体メモリ装置は、そのメモリセルがDRAMセル同等
のセル面積であるので、本メモリセルをプログラム素子
として利用しても良い。この場合は、上記プログラム領
域の面積を従来のレーザ光もしくは電気でポリシリコン
等を溶断する方法に比べて低減できる。その際は、半導
体メモリ装置に不揮発性メモリセルの書込みのための高
電圧印加用もしくは制御用のボンディングパッド等を備
えて制御しても良い。また半導体メモリ装置のメモリ制
御信号もしくは外部アドレス信号、入出力I/O信号等
を活用して、上記メモリセルによるプログラム素子の書
き込みを制御しても良い。特に不揮発性メモリセルで構
成される半導体メモリ装置は何等プロセスの変更なく実
施できるので本発明の半導体メモリ装置に好適である。
半導体メモリ装置の欠陥を救済した後、または救済前の
状態においてもできる。これは、即ち上記の電気的に書
込み可能な上記メモリセルをプログラム素子に使用する
ことで容易となる。またこれらの書込みはシステムに組
み込む前の分離した単体チップ状態においてもできる。
その場合はシステム化する各救済グループの自己及び相
手の欠陥素性が分かれば良い。その場合のシステム構成
は組立による欠陥発生を除き、全欠陥本数≦全予備線数
が条件になる。なお、半導体メモリ装置は付加した外部
端子を使用しない場合、従来のオンチップ冗長回路付き
半導体メモリ装置と同様である。例えば外部端子は外部
の予備メモリブロックの救済に使用しないとき、接地、
電源電圧、低レベルもしくは高レベルに固定するか、プ
ログラム素子を用いてチップの内部回路の論理で固定す
れば良い。従って、その端子を追加したことによる自己
もしくは相手メモリチップへの影響はない。
のではない。例えば、システムの外観、形状、メモリ構
成、プログラム方法等は必要に応じて種々変形できる。
また第1と第2の半導体メモリの構成が異なるであって
も、例えば救済の単位(ワード線、ビット線もしくはセ
クタ、メモリブロック等)が同サイズであって、同様の
相互救済機能を有するのであれば救済は可能である。構
成の共通冗長回路におけるフラグビット及び冗長選択回
路の論理レベル、もしくはプログラム/比較部のビット
サイズ等々については状況に応じて変更すれば良い。さ
らに欠陥アドレス及びフラグビットの書込み手順などに
ついても変更でき、その全部もしくは一部をシステムの
外部から制御しても良い。その場合は、書込みを実行中
である旨の情報をシステムの外部装置へ出力することで
制御が容易となる。また欠陥アドレス及びフラグビット
のプログラムはレーザ光、電気による短絡もしくは開放
型のプログラム素子も可能である。この場合は、システ
ムへの組み込む以前に、すなわちパッケージ封じ前に予
め相互救済するグループ内のチップ欠陥状況を管理把握
し、プログラムすると良い。一方、上記実施例で述べた
救済動作の各ステップは、半導体メモリ装置の動作モー
ド選択機能に組入れ、種々選択できるようにしても良
い。
力ビット構成がマルチビットのシステムにおける相互救
済を説明したが、例えば入出力ビットが1ビット構成も
しくは入出力端子が分離したメモリ装置においても本発
明の概念は適用でき、入出力ビット構成を限定するもの
ではない。またMOSトランジスタもしくはバイポーラ
トランジスタもしくはこれらの複合デバイスからなるR
OM、EPROM,EEPROM及び一括消去型のフラ
ッシュメモリ等の不揮発性メモリ、DRAM,SRAM
等のメモリ、マルチポート型メモリ、他パリティビッ
ト、エラー訂正コード用の予備ビットを持つメモリ、こ
れらのメモリが含まれる複合メモリに対しても同様に適
用できることはいうまでもない。
メモリ装置の正規メモリブロックのワード線欠陥もしく
はビット線欠陥を単位とする救済であったが、セクタ
(256バイト、512バイト、−−−−)単位で情報
を管理するような場合、それに対応する形でワード線欠
陥もしくはビット線欠陥を複数本まとめまたは分割して
管理し、不足する自己のメモリチップの予備メモリを救
済相手のメモリチップで補う構成でも良い。なお、セク
タを複数まとめたブロック(4Kバイト、8Kバイト、
−−−−)単位で情報を管理して救済できることは言う
までもない。
備メモリブロックが複数あり、かつそれらのメモリブロ
ックが個々のメモリブロックとして書き込み、読出しが
可能である場合は同様に本発明を適用できる。
ップ、マイクロコンピュータ内臓のメモリ、ゲートアレ
イを始めとするロジックインメモリもしくはウェーハ上
に構築するウェーハスケールインテグレーション等の半
導体メモリ装置に対しても活用できることは言うまでも
ない。すなわち、本発明の骨子を逸脱しない範囲で種々
変形して実施することができる。
長回路に自己もしくは救済相手の予備メモリを判定する
フラグビット、冗長選択回路および外部端子をそれぞれ
追加することで大幅に歩留まりを向上できる。またフラ
グビットは救済相手を選択すると共にパワーセーブ機能
としても働くため、消費電流の増大を抑制する効果があ
る。さらに、自己の半導体メモリ装置の外部チップ選択
信号で救済相手の半導体メモリ装置のチップ活性信号を
生成するよう構成した場合、相互救済時の予備メモリの
アクセス時間を高速化できる。
のような情報保持に電源がいらないビット単価の安いデ
バイスで構成した場合は、不良として廃棄されたメモリ
チップを利用できるため大容量メモリシステムが低コス
トで実現できる。また市場もしくはシステム稼動中にお
いても電気的に欠陥を修正できるので、不揮発性メモリ
の書換え回数の制限で発生する欠陥ビットが逐次救済で
きる。この結果、書換え回数が向上し半導体メモリ装置
の信頼性が高くなる。
を示すためのブロック図である。
システムを説明するためのブロック図である。
ットの例である。
装置の不良分布の例である。
施例を説明するためのブロック図である。
施例を説明するためのブロック図である。
施例を説明するためのブロック図である。
ク図である。
ク図である。
ック図である。
ック図である。
6,136…正規メモリブロック、37,114…予備
メモリブロック、16…プログラム/比較部、31…冗
長選択回路、10,112…共通冗長回路、26…予備
メモリ選択信号、80a,80b…欠陥アドレス信号、
82a,82b…フラグビット、82…フラグビット8
2bの出力線、21…メモリ制御信号、23…チップ選
択信号、50…共通内部予備線、18,18a,18b
…外部端子、22…外部アドレス、28…正規メモリの
活性線、27…予備メモリの活性線、34…外部入出力
I/O線、A〜F…欠陥アドレス値、X…ドントケア、
A,B,C,D,E,F,Q,R…欠陥アドレス値、1
02,104…救済範囲、100…メモリモジュール、
54,54a,54b,54c,118…共通予備線、
56…メモリ群、58…接続端子、60…接続端子群、
32,30…入出力I/O線、12…I/O切換え線、
20…I/O切換え回路、66…外部メモリ制御信号、
68…内部アドレス、64…自己テスト修正回路、62
…テスト制御回路、70…テスト用アドレス、74…テ
スト開始/停止等の活性信号、76…テスト活性信号、
23’…相手チップ活性信号、110…プロセッサ、1
20…アドレスバス、122…データバス、106…ロ
ジックインメモリ、108…論理機能ブロック、I/O
0〜I/Oi,I/O0〜I/Oj…入出力信号線、I
/Ok…入出力信号もしくは入力信号、出力信号線。
Claims (25)
- 【請求項1】(1)情報を蓄積する正規メモリと、所定の
メモリセルを選択する正規デコーダとからなる正規メモ
リブロックと、 (2)上記正規メモリの救済に用いる予備メモリと、予備
メモリを選択する予備デコーダとからなる予備メモリブ
ロックと、 (3)欠陥アドレスを予めプログラムし、該プログラムさ
れた上記欠陥アドレスとアドレス信号とを一致比較し
て、上記アドレス信号が上記欠陥アドレスに一致する
と、上記予備デコーダを活性化するプログラム/比較部
とを少なくとも具備してなる半導体メモリ装置であっ
て、 上記プログラム/比較部に、上記半導体メモリ装置自身
の欠陥アドレスを記憶する空間と、上記半導体メモリ装
置の相手側の半導体メモリ装置の欠陥アドレスを記憶す
る空間との両方の欠陥アドレス記憶空間を設けたことを
特長とする半導体メモリ装置。 - 【請求項2】請求項1記載の半導体メモリ装置におい
て、上記半導体メモリ装置を少なくとも2つ以上有した
メモリシステムであることを特長とする半導体メモリ装
置。 - 【請求項3】半導体メモリを少なくとも2つ備え、 該半導体メモリのそれぞれは、 (1)情報を蓄積する正規メモリと、所定のメモリセルを
選択する正規デコーダとからなる正規メモリブロック
と、 (2)上記正規メモリの救済に用いる予備メモリと、予備
メモリを選択する予備デコーダとからなる予備メモリブ
ロックと、 (3)欠陥アドレスを予めプログラムし、該プログラムさ
れた上記欠陥アドレスとアドレス信号とを一致比較し
て、上記アドレス信号が上記欠陥アドレスに一致する
と、上記予備デコーダを活性化するプログラム/比較部
とを少なくとも具備してなり、 上記2つの半導体メモリの一方の欠陥を自己の予備メモ
リで救済するための欠陥アドレスを記憶する領域と、上
記2つの半導体メモリの一方の欠陥を上記2つの半導体
メモリの他方である相手の予備メモリで救済するための
欠陥アドレスを記憶する領域との両方を上記プログラム
/比較部に設けたことを特長とする半導体メモリ装置。 - 【請求項4】請求項3記載の半導体メモリ装置におい
て、上記第1の半導体メモリの欠陥ビットを自己で救済
できない場合、相互救済の相手であるすなわち少なくと
も1つ以上からなる上記第2の半導体メモリにその欠陥
ビットを割り当てる共通冗長回路を設けたことを特長と
する半導体メモリ装置。 - 【請求項5】請求項3記載の半導体メモリ装置におい
て、上記共通冗長回路による第1の半導体メモリもしく
は第2の半導体メモリの判別選択が、上記共通冗長回路
のプログラム/比較部にプログラムされた欠陥アドレス
と外部入力アドレスとの一致比較結果をもとにすること
を特長とする半導体メモリ装置。 - 【請求項6】請求項3記載の半導体メモリ装置におい
て、上記共通冗長回路の第1の半導体メモリもしくは第
2の半導体メモリの判別選択が、上記共通冗長回路のプ
ログラム/比較部にプログラムされた欠陥アドレスに付
加された少なくとも1ビットのフラグビットの情報によ
ることを特長とする半導体メモリ装置。 - 【請求項7】請求項5もしくは6記載の半導体メモリ装
置において、上記冗長選択回路のプログラム/比較部の
フラグビットの情報により、第1の半導体メモリの主メ
モリブロックと、第1の半導体メモリの予備メモリブロ
ックと、第2の半導体メモリの予備メモリブロックと、
を活性化もしくは非活性化することを特長とする半導体
メモリ装置。 - 【請求項8】請求項5もしくは6記載の半導体メモリ装
置において、上記共通冗長回路内の冗長選択回路に接続
される少なくとも1つの外部端子を有する半導体メモリ
装置。 - 【請求項9】請求項8記載の半導体メモリ装置におい
て、上記外部端子はボンディング用のパッドである半導
体メモリ装置。 - 【請求項10】請求項8記載の半導体メモリ装置におい
て、上記冗長選択回路と外部端子を結ぶ共通内部予備線
の入力もしくは出力論理レベルにより、上記半導体メモ
リ装置の予備メモリブロックを活性化もしくは非活性化
することを特長とする半導体メモリ装置。 - 【請求項11】請求項8記載の半導体メモリ装置におい
て、救済相手である第2の半導体メモリのプログラム/
比較部において、上記第1の半導体メモリの欠陥アドレ
スが外部アドレスと一致し、かつ外部端子を介した共通
内部予備線の論理レベルが活性化される場合に、第2の
半導体メモリの予備メモリブロックが活性化することを
特長とする半導体メモリ装置。 - 【請求項12】請求項7記載の半導体メモリ装置におい
て、第1の半導体メモリの外部アドレスが入力され、第
1の半導体メモリの冗長選択回路内の第2の半導体メモ
リの予備線を活性するフラグビットの情報が所定値であ
る場合、第2の半導体メモリはその情報の所定値の出力
を受け、かつ第2の半導体メモリでアドレスの一致比較
が図られ活性化された場合にその第2の半導体メモリの
予備線を読み書きする構成であることを特長とする半導
体メモリ装置。 - 【請求項13】請求項11記載の半導体メモリ装置にお
いて、第2の半導体メモリの被救済相手となる第1の半
導体メモリから予備線を活性する所定値の信号が入力さ
れると、第2の半導体メモリの予備メモリブロックを活
性させ、かつ第1の半導体メモリの正規メモリブロック
及び予備メモリブロックを非活性化することを特長とす
る半導体メモリ装置。 - 【請求項14】請求項13記載の半導体メモリ装置にお
いて、第1の半導体メモリから第2の半導体メモリの予
備メモリブロックの予備線を活性する信号が第1の半導
体メモリのチップ選択信号をもとに生成されたことを特
長とする半導体メモリ装置。 - 【請求項15】請求項3記載の半導体メモリ装置におい
て、上記第1の半導体メモリと上記第2の半導体メモリ
の共通冗長回路を同時に活性し、両者の上記共通冗長回
路のプログラム/比較部にプログラムされた欠陥アドレ
スと外部入力アドレスとの一致比較結果及びフラグビッ
トの情報で、第1の半導体メモリもしくは第2の半導体
メモリを判別選択することを特長とする半導体メモリ装
置。 - 【請求項16】請求項15記載の半導体メモリ装置にお
いて、第1の半導体メモリと第2の半導体メモリを活性
する信号がチップ選択信号であることを特長とする半導
体メモリ装置。 - 【請求項17】請求項1もしくは3記載の半導体メモリ
装置において、上記プログラム/比較部に使用する欠陥
アドレスとフラグビットを記憶するプログラム素子が電
気的に消去書き込み可能な不揮発性メモリセルであるこ
とを特長とする半導体メモリ装置。 - 【請求項18】請求項17記載の半導体メモリ装置にお
いて、上記プログラム素子が複数の記憶データを一括消
去可能なフラッシュ型メモリセルであることを特長とす
る半導体メモリ装置。 - 【請求項19】請求項1もしくは3記載の半導体メモリ
装置において、上記半導体メモリは自己でメモリセルを
テストし修復する機能を有するメモリであり、テストの
結果をもとに所定の半導体メモリの欠陥救済を実施する
自己テスト修正回路を有することを特長とする半導体メ
モリ装置。 - 【請求項20】請求項19記載の半導体メモリ装置にお
いて、上記半導体メモリを複数配置した半導体メモリ装
置は、全メモリの各々を第1の半導体メモリとするの自
己テスト修正後は、上記第1の半導体メモリに対する第
2の半導体メモリの予備メモリブロックを活性し、各第
1の半導体メモリの救済に不足した予備線を第2の半導
体メモリの予備メモリブロックに順次割り当てる機能を
もつメモリチップ間救済を行う自己テスト修正回路をそ
れぞれの上記半導体メモリが有することを特長とする半
導体メモリ装置。 - 【請求項21】請求項20記載の半導体メモリ装置にお
いて、上記半導体メモリ装置は、各半導体メモリのメモ
リセルをテストし欠陥を修復する機能を少なくとも1つ
有することを特長とする半導体メモリ装置。 - 【請求項22】請求項21記載の半導体メモリ装置にお
いて、上記半導体メモリ装置はメモリシステム組み上げ
後に、第1の半導体メモリの欠陥アドレスとフラグビッ
トのデータを記憶すると共に同装置のI/O端子から同
データを出力し、このデータをもとに第1の半導体メモ
リの相互救済に対応する第2の半導体メモリに、同デー
タの欠陥アドレスとフラグビットを書込むことを特長と
する半導体メモリ装置。 - 【請求項23】請求項8記載の半導体メモリ装置におい
て、上記半導体メモリを複数配置した半導体メモリ装置
が、欠陥アドレスの相互救済のため、上記1つの外部端
子とこの半導体メモリに対応する被救済用の半導体メモ
リの同様の外部端子を結線したことを特長とする半導体
メモリ装置。 - 【請求項24】請求項1もしくは請求項3記載の半導体
メモリ装置において、欠陥アドレスの相互救済のため、
上記第1の半導体メモリの入力端子もしくは出力端子も
しくは入出力端子と被救済用の第2の半導体メモリの同
様の上記端子を共通接続したことを特長とする半導体メ
モリ装置。 - 【請求項25】請求項8記載の半導体メモリ装置におい
て、欠陥アドレスの相互救済のための上記外部端子が、
かかる半導体メモリの正規端子を共有することを特長と
する半導体メモリ装置。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP22986593A JP3301047B2 (ja) | 1993-09-16 | 1993-09-16 | 半導体メモリシステム |
US08/301,284 US5469390A (en) | 1993-09-16 | 1994-09-06 | Semiconductor memory system with the function of the replacement to the other chips |
KR1019940023011A KR100325271B1 (ko) | 1993-09-16 | 1994-09-13 | 다른칩에구제기능을가진반도체메모리시스템 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP22986593A JP3301047B2 (ja) | 1993-09-16 | 1993-09-16 | 半導体メモリシステム |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0785691A true JPH0785691A (ja) | 1995-03-31 |
JP3301047B2 JP3301047B2 (ja) | 2002-07-15 |
Family
ID=16898914
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP22986593A Expired - Lifetime JP3301047B2 (ja) | 1993-09-16 | 1993-09-16 | 半導体メモリシステム |
Country Status (3)
Country | Link |
---|---|
US (1) | US5469390A (ja) |
JP (1) | JP3301047B2 (ja) |
KR (1) | KR100325271B1 (ja) |
Cited By (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2000030485A (ja) * | 1998-06-29 | 2000-01-28 | Hyundai Electron Ind Co Ltd | カラムリダンダンシ―回路 |
JP2001306409A (ja) * | 2000-04-21 | 2001-11-02 | Mitsubishi Electric Corp | 携帯可能な記憶装置及びそれを用いた情報処理システム |
KR100312809B1 (ko) * | 1997-08-27 | 2001-12-28 | 로버트 에이치. 씨. 챠오 | 복구가능한메모리모듈과메모리모듈들을복구하는방법 |
KR100315022B1 (ko) * | 1998-12-23 | 2002-02-28 | 박종섭 | 리페어기능을갖는메모리모듈 |
KR100362702B1 (ko) * | 2001-01-15 | 2002-11-29 | 삼성전자 주식회사 | 리던던트 디코더 회로 |
WO2005029505A1 (ja) * | 2003-09-24 | 2005-03-31 | Sharp Kabushiki Kaisha | メモリ装置 |
JP2008191966A (ja) * | 2007-02-06 | 2008-08-21 | Hitachi Ltd | ストレージシステム及びその制御方法 |
JP2008217811A (ja) * | 2008-04-03 | 2008-09-18 | Hitachi Ltd | 不揮発メモリを使用したディスク制御装置 |
JP2010080057A (ja) * | 1999-04-06 | 2010-04-08 | Thera Consultants Llc | 半導体メモリデバイス内のメモリアレイ間で冗長回路を共有するための方法及び装置 |
Families Citing this family (58)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2738338B2 (ja) * | 1995-04-24 | 1998-04-08 | 日本電気株式会社 | フォールトトレラントシステム |
IL116220A0 (en) * | 1995-11-30 | 1996-01-31 | Memsys Ltd | Automated process for generating boards from defective chips |
US5828599A (en) * | 1996-08-06 | 1998-10-27 | Simtek Corporation | Memory with electrically erasable and programmable redundancy |
US6009536A (en) * | 1996-09-20 | 1999-12-28 | Micron Electronics, Inc. | Method for using fuse identification codes for masking bad bits on memory modules |
US6021512A (en) * | 1996-11-27 | 2000-02-01 | International Business Machines Corporation | Data processing system having memory sub-array redundancy and method therefor |
JP2956634B2 (ja) * | 1997-01-27 | 1999-10-04 | 日本電気株式会社 | 半導体記憶装置の冗長アドレス選択方式および半導体記憶装置 |
US5923682A (en) * | 1997-01-29 | 1999-07-13 | Micron Technology, Inc. | Error correction chip for memory applications |
JPH10326493A (ja) | 1997-05-23 | 1998-12-08 | Ricoh Co Ltd | 複合化フラッシュメモリ装置 |
JP3237699B2 (ja) * | 1997-08-11 | 2001-12-10 | 日本電気株式会社 | 半導体記憶装置 |
US6034891A (en) * | 1997-12-01 | 2000-03-07 | Micron Technology, Inc. | Multi-state flash memory defect management |
US6081463A (en) * | 1998-02-25 | 2000-06-27 | Micron Technology, Inc. | Semiconductor memory remapping |
US6011733A (en) * | 1998-02-26 | 2000-01-04 | Lucent Technologies Inc. | Adaptive addressable circuit redundancy method and apparatus |
US5970013A (en) * | 1998-02-26 | 1999-10-19 | Lucent Technologies Inc. | Adaptive addressable circuit redundancy method and apparatus with broadcast write |
US6314527B1 (en) | 1998-03-05 | 2001-11-06 | Micron Technology, Inc. | Recovery of useful areas of partially defective synchronous memory components |
US6332183B1 (en) | 1998-03-05 | 2001-12-18 | Micron Technology, Inc. | Method for recovery of useful areas of partially defective synchronous memory components |
US6226728B1 (en) | 1998-04-21 | 2001-05-01 | Intel Corporation | Dynamic allocation for efficient management of variable sized data within a nonvolatile memory |
US6381707B1 (en) | 1998-04-28 | 2002-04-30 | Micron Technology, Inc. | System for decoding addresses for a defective memory array |
US6381708B1 (en) | 1998-04-28 | 2002-04-30 | Micron Technology, Inc. | Method for decoding addresses for a defective memory array |
JP3242890B2 (ja) * | 1998-12-16 | 2001-12-25 | 株式会社ハギワラシスコム | 記憶装置 |
US6496876B1 (en) | 1998-12-21 | 2002-12-17 | Micron Technology, Inc. | System and method for storing a tag to identify a functional storage location in a memory device |
US6141267A (en) * | 1999-02-03 | 2000-10-31 | International Business Machines Corporation | Defect management engine for semiconductor memories and memory systems |
US6438672B1 (en) | 1999-06-03 | 2002-08-20 | Agere Systems Guardian Corp. | Memory aliasing method and apparatus |
US6578157B1 (en) | 2000-03-06 | 2003-06-10 | Micron Technology, Inc. | Method and apparatus for recovery of useful areas of partially defective direct rambus rimm components |
US7269765B1 (en) | 2000-04-13 | 2007-09-11 | Micron Technology, Inc. | Method and apparatus for storing failing part locations in a module |
US6243306B1 (en) | 2000-07-19 | 2001-06-05 | International Business Machines Corporation | Defect management engine for generating a unified address to access memory cells in a primary and a redundancy memory array |
DE10037988B4 (de) * | 2000-08-03 | 2005-03-17 | Infineon Technologies Ag | Vorrichtung und Verfahren zum Testen von Halbleiterspeichern |
JP3680725B2 (ja) * | 2000-10-26 | 2005-08-10 | 松下電器産業株式会社 | 半導体記憶装置 |
US6434033B1 (en) * | 2000-11-30 | 2002-08-13 | Pien Chien | DRAM module and method of using SRAM to replace damaged DRAM cell |
US6571326B2 (en) | 2001-03-08 | 2003-05-27 | Intel Corporation | Space allocation for data in a nonvolatile memory |
US6542418B2 (en) * | 2001-06-26 | 2003-04-01 | International Business Machines Corporation | Redundant memory array having dual-use repair elements |
DE10146931B4 (de) * | 2001-09-24 | 2007-12-06 | Qimonda Ag | Verfahren und Anordnung zum Ersetzen fehlerhafter Speicherzellen in Datenverarbeitungsvorrichtungen |
JP2003330812A (ja) * | 2002-05-13 | 2003-11-21 | Mitsubishi Electric Corp | 半導体メモリモジュール |
US7159141B2 (en) * | 2002-07-01 | 2007-01-02 | Micron Technology, Inc. | Repairable block redundancy scheme |
JP4129381B2 (ja) | 2002-09-25 | 2008-08-06 | 株式会社ルネサステクノロジ | 不揮発性半導体記憶装置 |
US7000155B2 (en) * | 2003-04-21 | 2006-02-14 | International Business Machines Corporation | Redundancy register architecture for soft-error tolerance and methods of making the same |
DE10334520B4 (de) * | 2003-07-29 | 2008-08-21 | Infineon Technologies Ag | Verfahren und Vorrichtung zur Fehlerkorrektur bei einem digitalen Speicher |
JP2005092969A (ja) * | 2003-09-16 | 2005-04-07 | Renesas Technology Corp | 不揮発性半導体記憶装置 |
EP1517334B1 (en) * | 2003-09-16 | 2010-10-27 | Infineon Technologies AG | On-chip diagnosis method and on-chip diagnosis block for memory repair with mixed redundancy (IO redundancy and word-register redundancy) |
KR100511047B1 (ko) * | 2003-12-08 | 2005-08-30 | 삼성전자주식회사 | 반도체 메모리 테스트 방법 및 이를 수행하기 위한 장치,테스트용 반도체 메모리 |
US20060294292A1 (en) * | 2005-06-27 | 2006-12-28 | Illendula Ajith K | Shared spare block for multiple memory file volumes |
US7738308B2 (en) * | 2005-08-16 | 2010-06-15 | Novelies, Llc | Memory row and column redundancy |
US8072834B2 (en) | 2005-08-25 | 2011-12-06 | Cypress Semiconductor Corporation | Line driver circuit and method with standby mode of operation |
EP2003567B1 (en) * | 2006-03-31 | 2012-02-15 | Fujitsu Ltd. | Memory apparatus, its control method, its control program, memory card, circuit board, and electronic device |
WO2007116486A1 (ja) * | 2006-03-31 | 2007-10-18 | Fujitsu Limited | メモリ装置、その制御方法、その制御プログラム、メモリ・カード、回路基板及び電子機器 |
KR101019443B1 (ko) * | 2006-03-31 | 2011-03-07 | 후지쯔 가부시끼가이샤 | 메모리 장치, 그 에러 정정의 지원 방법, 그 지원 프로그램을 저장한 컴퓨터로 판독가능한 기록매체, 메모리 카드, 회로 기판 및 전자 기기 |
JP2008117195A (ja) * | 2006-11-06 | 2008-05-22 | Hitachi Ltd | 半導体記憶装置 |
KR101471574B1 (ko) * | 2008-04-10 | 2014-12-24 | 삼성전자주식회사 | 반도체 칩과 반도체 장치 |
US7783940B2 (en) * | 2008-06-06 | 2010-08-24 | Syntest Technologies, Inc. | Apparatus for redundancy reconfiguration of faculty memories |
WO2010038630A1 (en) * | 2008-09-30 | 2010-04-08 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor memory device |
US8924601B2 (en) * | 2009-04-06 | 2014-12-30 | Intel Corporation | Apparatus and method for defect revectoring in a multi-channel mass storage device |
US8895981B2 (en) * | 2011-12-28 | 2014-11-25 | Altera Corporation | Multichip module with reroutable inter-die communication |
US11347608B2 (en) | 2014-02-28 | 2022-05-31 | Rambus Inc. | Memory module with dedicated repair devices |
US9916196B2 (en) | 2014-02-28 | 2018-03-13 | Rambus Inc. | Memory module with dedicated repair devices |
US10699796B2 (en) | 2014-05-27 | 2020-06-30 | Hewlett Packard Enterprise Development Lp | Validation of a repair to a selected row of data |
WO2015199700A1 (en) * | 2014-06-26 | 2015-12-30 | Hewlett-Packard Development Company, L.P. | Post package repair (ppr) data in non-volatile memory |
WO2017030564A1 (en) | 2015-08-18 | 2017-02-23 | Hewlett Packard Enterprise Development Lp | Post package repair for mapping to a memory failure pattern |
KR102638789B1 (ko) * | 2016-09-05 | 2024-02-22 | 에스케이하이닉스 주식회사 | 테스트방법 및 이를 이용한 반도체시스템 |
CN111538382B (zh) * | 2020-04-16 | 2021-08-27 | 深圳比特微电子科技有限公司 | 一种数字货币矿机的启动方法、装置和数字货币矿机 |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6337899A (ja) * | 1986-07-30 | 1988-02-18 | Mitsubishi Electric Corp | 半導体記憶装置 |
JPH01269299A (ja) * | 1988-04-20 | 1989-10-26 | Hitachi Ltd | 半導体メモリ装置 |
JPH0498342A (ja) * | 1990-08-09 | 1992-03-31 | Mitsubishi Electric Corp | 半導体記憶装置 |
JP3107240B2 (ja) * | 1991-08-29 | 2000-11-06 | 川崎製鉄株式会社 | メモリモジュール及びその不良ビットテーブル設定方法 |
JP2853406B2 (ja) * | 1991-09-10 | 1999-02-03 | 日本電気株式会社 | 半導体記憶装置 |
JP2769659B2 (ja) * | 1991-09-19 | 1998-06-25 | 三菱電機株式会社 | 半導体記憶装置 |
-
1993
- 1993-09-16 JP JP22986593A patent/JP3301047B2/ja not_active Expired - Lifetime
-
1994
- 1994-09-06 US US08/301,284 patent/US5469390A/en not_active Expired - Lifetime
- 1994-09-13 KR KR1019940023011A patent/KR100325271B1/ko not_active IP Right Cessation
Cited By (13)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100312809B1 (ko) * | 1997-08-27 | 2001-12-28 | 로버트 에이치. 씨. 챠오 | 복구가능한메모리모듈과메모리모듈들을복구하는방법 |
JP2000030485A (ja) * | 1998-06-29 | 2000-01-28 | Hyundai Electron Ind Co Ltd | カラムリダンダンシ―回路 |
JP4696328B2 (ja) * | 1998-06-29 | 2011-06-08 | 株式会社ハイニックスセミコンダクター | カラムリダンダンシー回路 |
KR100315022B1 (ko) * | 1998-12-23 | 2002-02-28 | 박종섭 | 리페어기능을갖는메모리모듈 |
JP2010080057A (ja) * | 1999-04-06 | 2010-04-08 | Thera Consultants Llc | 半導体メモリデバイス内のメモリアレイ間で冗長回路を共有するための方法及び装置 |
JP2001306409A (ja) * | 2000-04-21 | 2001-11-02 | Mitsubishi Electric Corp | 携帯可能な記憶装置及びそれを用いた情報処理システム |
KR100362702B1 (ko) * | 2001-01-15 | 2002-11-29 | 삼성전자 주식회사 | 리던던트 디코더 회로 |
WO2005029505A1 (ja) * | 2003-09-24 | 2005-03-31 | Sharp Kabushiki Kaisha | メモリ装置 |
US7272057B2 (en) | 2003-09-24 | 2007-09-18 | Sharp Kabushiki Kaisha | Memory apparatus |
JP2008191966A (ja) * | 2007-02-06 | 2008-08-21 | Hitachi Ltd | ストレージシステム及びその制御方法 |
US8117376B2 (en) | 2007-02-06 | 2012-02-14 | Hitachi, Ltd. | Storage system and control method thereof |
US8930611B2 (en) | 2007-02-06 | 2015-01-06 | Hitachi, Ltd. | Storage system and control method thereof |
JP2008217811A (ja) * | 2008-04-03 | 2008-09-18 | Hitachi Ltd | 不揮発メモリを使用したディスク制御装置 |
Also Published As
Publication number | Publication date |
---|---|
JP3301047B2 (ja) | 2002-07-15 |
KR100325271B1 (ko) | 2002-06-22 |
US5469390A (en) | 1995-11-21 |
KR950009743A (ko) | 1995-04-24 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP3301047B2 (ja) | 半導体メモリシステム | |
KR100404650B1 (ko) | 반도체메모리,메모리디바이스및메모리카드 | |
US6324114B1 (en) | Semiconductor memory device using a plurality of semiconductor memory chips mounted in one system and a semiconductor memory system using a plurality of semiconductor memory devices | |
JP4284154B2 (ja) | マルチチップパッケージ型メモリシステム | |
US5745673A (en) | Memory architecture for solid state discs | |
US5758056A (en) | Memory system having defective address identification and replacement | |
JPH07334999A (ja) | 不揮発性半導体記憶装置及びデータプロセッサ | |
JPH07287992A (ja) | 半導体メモリ装置の冗長プログラム方法及び回路 | |
JP2001291394A (ja) | 半導体記憶装置およびその救済方法 | |
US6724670B2 (en) | Shared redundancy for memory having column addressing | |
US6523755B2 (en) | Semiconductor memory device | |
JP2001189094A (ja) | メモリ空間制御装置、半導体集積回路装置及び集積回路システム | |
US6377486B1 (en) | Block architecture option circuit for nonvolatile semiconductor memory devices | |
US6938117B2 (en) | Tri-stating output buffer during initialization of synchronous memory | |
JP2601931B2 (ja) | 半導体不揮発性メモリ装置 | |
US6381192B1 (en) | Address buffer in a flash memory | |
US20060268625A1 (en) | Semiconductor integrated circuit and microcomputer | |
JPH07254298A (ja) | 半導体記憶装置 | |
JPH05307616A (ja) | 半導体装置 | |
JPH01269299A (ja) | 半導体メモリ装置 | |
JP2000285695A (ja) | 半導体記憶装置およびそれを用いたシステム | |
JP2978536B2 (ja) | 半導体メモリ装置 | |
JPH0799636B2 (ja) | 半導体記憶装置 | |
WO2004057353A1 (ja) | 半導体装置及びその試験方法 | |
JP2001067894A (ja) | 半導体記憶装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080426 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090426 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090426 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100426 Year of fee payment: 8 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100426 Year of fee payment: 8 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110426 Year of fee payment: 9 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110426 Year of fee payment: 9 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110426 Year of fee payment: 9 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120426 Year of fee payment: 10 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120426 Year of fee payment: 10 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130426 Year of fee payment: 11 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140426 Year of fee payment: 12 |