JPWO2007116486A1 - メモリ装置、その制御方法、その制御プログラム、メモリ・カード、回路基板及び電子機器 - Google Patents

メモリ装置、その制御方法、その制御プログラム、メモリ・カード、回路基板及び電子機器

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Abstract

単一又は複数のメモリ・チップを備えるメモリ装置であって、前記メモリ・チップ（２０１〜２０Ｎ）に関する制御情報を記憶する記憶部（コントロール・レジスタ２２０、ＳＰＤ記憶部２２２）を前記メモリ・チップ内に備え、該記憶部の前記制御情報の書込み又は読出しを可能にし、各メモリ・チップに対する制御情報を任意に設定でき、複数のメモリ・チップを備えている場合には、各メモリ・チップを個別に使用できる構成としたものである。

Description

本発明は、パーソナルコンピュータ（ＰＣ）等の電子装置における情報記憶に用いられるメモリに関し、特に、メモリにインタフェース機能を備えるメモリ装置、その制御方法、その制御プログラム、メモリ・カード、回路基板及び電子機器に関する。
ＰＣには、ＪＥＤＥＣ（Joint Electron Device Engineering Council ）仕様のＳＤＲＡＭ（Synchronous Dynamic Random Access Memory）、ＤＤＲ−ＳＤＲＡＭ（Double Data Rate-SDRAM）等のメモリが使用されている。
このようなメモリに関し、特許文献１には、メモリデバイスに適したタイミング情報を記憶するようにプログラム可能な複数のプログラマブル、タイミングレジスタを含むメモリコントローラが記載されている。特許文献２には、マイクロプロセッサ・チップと、不揮発性メモリ・チップとを内蔵し、これらを内部カード・バスで接続し、マイクロプロセッサ・チップがキー情報、用途情報、プログラム命令情報を含むメモリ・カードが記載されている。特許文献３には、入出力プロセッサにローカルメモリと結合された組み込みプロセッサを備えるコンピュータ・システムが記載されている。特許文献４には、内部にＳＰＩドライバとともに記憶手段を備えたメモリが記載されている。特許文献５には、単方向読出しバス、単方向書込みバス及びアドレスバスを経由してデータメモリにリンクされたＣＰＵを含むデータ処理システムが記載されている。特許文献６には、書込みデータを転送するバスと、読出しデータを転送するバスとを別々に設けてメモリコントローラとメモリとを接続したメモリシステムが記載されている。特許文献７には、周期信号の第１の移行に応答してランダムアクセスメモリへのデータ転送動作を制御するとともに、周期信号の第２の移行に応答してランダムアクセスメモリアレイからのデータ転送動作を制御する構成のランダムアクセスメモリが記載されている。特許文献８には、ＤＲＡＭ部とともにＤＲＡＭ制御及びキャッシュ／リフレッシュ制御部を備えるＣＤＲＡＭを含む半導体記憶装置が記載されている。特許文献９には、メモリアレイとともにコントロールユニットを備えるシンクロナスＤＲＡＭであって、データバスの内容と動作状態確認情報が等しい場合のみ、モードレジスタをセット可能にしたシンクロナスＤＲＡＭが記載されている。特許文献１０には、ＳＤＲＡＭ等のモードレジスタ制御回路が記載されている。
特開平２００４−１１０７８５号公報（要約、図１等） 特開平６−２０８５１５号公報（要約、図１等） 特開平９−６７２２号公報（要約、図２等） 特開２００５−１９６４８６号公報（段落番号００２９、図６等） 特表平９−５０７３２５号公報（要約、図１等） 特開２００２−６３７９１号公報（要約、図１等） 特開平１１−３２８９７５号公報（要約、図２等） 特開平７−１６９２７１号公報（段落番号００３８、図１等） 特開平８−１２４３８０号公報（段落番号００２０、図２等） 特開平９−２５９５８２号公報（段落番号００２８、図１等）
ところで、図１に示すように、従来のメモリ・モジュール２では回路基板に複数のメモリ・チップ４１、４２・・・４Ｎが搭載されているとともに、ＳＰＤ（Serial Presence Detect）記憶部６が搭載され、メモリ・チップ４１、４２・・・４Ｎにはメモリアクセス用バス８、ＳＰＤ記憶部６にはＳＰＤアクセス用バス１０が接続されている。このようなメモリ・モジュール２では、メモリ・チップ４１、４２・・・４Ｎのタイプ、タイミングパラメータ等の規格や機能がＳＰＤ記憶部６に格納されており、このメモリ・モジュール２と設定環境との整合性がＳＰＤ記憶部６に記憶された制御情報によって支配されることになる。ＳＰＤ記憶部６には、メモリに関する制御情報が格納され、この制御情報には、メモリに関する種々のパラメータとして例えば、ＣＡＳ（Column Array Strobe ）レイテンシィ、バーストレングス、アディティブレイテンシィ等が含まれている。これらの制御情報は、メモリをコントロールするチップセットやＣＰＵ（Central Processing Unit ）によって異なる値を設定するための情報である。ＳＰＤ記憶部６はＥＥＰＲＯＭ（Electrically Erasable Programmable Read-Only Memory ）等の不揮発性メモリで構成される。メモリに必要な制御パラメータをメモリと別に持つことはそれに応じた対応や管理が必要であり、部品コスト、書込みコスト等の種々のコストが掛かる。
また、メモリ・モジュール２に多数のメモリ・チップ４１、４２・・・４Ｎを備えていても、各メモリ・チップ４１、４２・・・４Ｎの仕様がＳＰＤ記憶部６によって規制を受けるため、各メモリ・チップ４１、４２・・・４Ｎを異なる仕様で個別に用いることができない。即ち、このようなメモリ・モジュール２は、融通性に欠けることになる。
このような課題について、特許文献１〜１０にはその示唆や開示はなく、その解決手段についての開示もない。
そこで、本発明の目的は、複数のメモリ・チップを備えるメモリ装置に関し、個別にメモリ・チップに制御情報を付与することができる等、メモリ装置の融通性を高めることにある。
また、本発明の他の目的は、メモリ・チップを個別に制御し、メモリの最適化や互換性を高めることにある。
上記目的を達成するため、本発明は、単一又は複数のメモリ・チップを備えるメモリ装置であって、前記メモリ・チップに関する制御情報を記憶する記憶部を前記メモリ・チップ内に備え、該記憶部の前記制御情報の書込み又は読出しを可能にし、各チップに対する制御情報を任意に設定でき、複数のメモリ・チップを備えている場合には、各メモリ・チップを個別に使用できる構成としたものである。
上記目的を達成するため、本発明の第１の側面は、単一又は複数のメモリ・チップを備えるメモリ装置であって、前記メモリ・チップに関する制御情報を記憶する記憶部を前記メモリ・チップ内に備え、該記憶部の前記制御情報の書込み又は読出しを可能にした構成である。斯かる構成において、メモリ・チップは、メモリ・モジュール等のメモリ装置を構成するメモリの構成単位である。メモリ・チップには、単一又は複数のメモリ・マトリクスを含んでいる。斯かる構成においては、メモリ・チップの制御情報は、制御記憶部に記憶され、この記憶部にある制御情報の書換えを可能にしている。従って、上記目的が達成される。
上記目的を達成するためには、上記メモリ装置において、好ましくは、独立してＥＥＰＲＯＭやマスクＲＯＭとして構成することなく、前記記憶部はコントロール・レジスタで構成してもよく、斯かる構成によっても、上記目的が達成される。
上記目的を達成するためには、上記メモリ装置において、好ましくは、前記メモリ・チップは、単一又は複数のメモリ・マトリクスを備える構成としてもよく、斯かる構成によっても、上記目的が達成される。
上記目的を達成するためには、上記メモリ装置において、好ましくは、前記メモリ・チップに関する制御情報の内、固定情報を記憶する固定情報記憶部を前記メモリ・チップ内に備える構成としてもよく、斯かる構成によっても、上記目的が達成される。
上記目的を達成するためには、上記メモリ装置において、好ましくは、前記固定情報記憶部にある前記固定情報を前記メモリ・チップ内にある前記記憶部に転送可能とする構成にしてもよく、斯かる構成によっても、上記目的が達成される。
上記目的を達成するため、本発明の第２の側面は、単一又は複数のメモリ・チップを備えるメモリ装置の制御方法であって、前記メモリ・チップに関する制御情報を記憶する記憶部に、前記制御情報の書込み又は読出しをするステップを含む構成である。斯かる構成によれば、メモリ・チップのアドレス情報を用いることにより、メモリ・チップが特定され、その特定されたメモリ・チップの記憶部にある制御情報を書換えることにより、使用環境の変化等に対応することができ、メモリ装置の互換性や最適化が図られる。
上記目的を達成するため、本発明の第３の側面は、コンピュータにより実行されるメモリ装置の制御プログラムであって、メモリ・チップの記憶部に、制御情報の書込み又は読出しをするステップを、前記コンピュータに実行させる構成である。斯かる構成によれば、メモリ装置が搭載されるコンピュータ等の電子機器側のコンピュータ装置により、斯かる制御プログラムが実行され、メモリ・チップのアドレス情報を用いることにより、メモリ・チップが特定される。特定されたメモリ・チップの記憶部にある制御情報をコンピュータ装置側で書換えることにより、使用環境の変化等に対応することができ、メモリ装置の互換性や最適化が図られる。以て上記目的が達成される。
上記目的を達成するため、本発明の第４の側面は、単一又は複数のメモリ・チップを備えるメモリ・カードであって、前記メモリ・チップに関する制御情報を記憶する記憶部を前記メモリ・チップ内に備え、該記憶部の前記制御情報の書込み又は読出しを可能とする構成である。
上記目的を達成するためには、上記メモリ・カードにおいて、好ましくは、前記記憶部はコントロール・レジスタで構成してもよく、斯かる構成によっても、上記目的が達成される。
上記目的を達成するためには、上記メモリ・カードにおいて、好ましくは、前記メモリ・チップは、単一又は複数のメモリ・マトリクスを備える構成としてもよく、斯かる構成によっても、上記目的が達成される。
上記目的を達成するためには、上記メモリ・カードにおいて、好ましくは、前記メモリ・チップに関する制御情報の内、固定情報を記憶する固定情報記憶部を前記メモリ・チップ内に備える構成としてもよく、斯かる構成によっても、上記目的が達成される。
上記目的を達成するためには、上記メモリ・カードにおいて、好ましくは、前記固定情報記憶部にある前記固定情報を前記記憶部に転送可能にする構成としてもよく、斯かる構成によっても、上記目的が達成される。
上記目的を達成するため、本発明の第５の側面は、単一又は複数のメモリ・チップを備えるメモリ装置が搭載される回路基板であって、
前記メモリ・チップに関する制御情報を記憶する記憶部を前記メモリ・チップ内に備え、該記憶部の前記制御情報の書込み又は読出しを可能にした構成である。斯かる構成によっても、上記目的が達成される。
上記目的を達成するためには、上記回路基板において、好ましくは、上記メモリ・カードを装着するスロットを備える構成としてもよく、斯かる構成によっても、上記目的が達成される。
上記目的を達成するため、本発明の第６の側面は、電子機器であって、上記メモリ装置を用いた構成である。この電子機器は、コンピュータ装置等、メモリ装置を用いて情報記憶を行うものであればよい。斯かる構成によっても、上記目的が達成される。
上記目的を達成するため、本発明の第７の側面は、電子機器であって、上記メモリ・カードを用いた構成である。この場合も、電子機器は、コンピュータ装置等、メモリ装置を用いて情報記憶を行うものであればよい。斯かる構成によっても、上記目的が達成される。
本発明によれば、次のような効果が得られる。
(1) メモリ・チップの内部にある記憶部にメモリ・チップの制御情報を記憶し、その制御情報をメモリ・チップ単位で用いることができるので、メモリ・チップを異なる仕様で用いることができる等、メモリ装置の融通性を向上させることができる。
(2) メモリ・チップにある制御情報を以てメモリ・チップ単位で個別に制御でき、メモリ装置の最適化を図ることができる。
(3) メモリ・チップ内の記憶部にある制御情報の書換えにより、メモリ装置の互換性を高めることができる。
そして、本発明の他の目的、特徴及び利点は、添付図面及び各実施の形態を参照することにより、一層明確になるであろう。
従来のメモリの構成を示す図である。 第１の実施の形態に係るメモリ・モジュールの構成例を示す図である。 メモリ・チップの構成例を示すブロック図である。 コントロール・レジスタの入出力制御を示すタイミングチャートである。 第２の実施の形態に係るメモリ・モジュールの構成例を示す図である。 メモリ・チップの構成例を示すブロック図である。 第３の実施の形態に係るパーソナルコンピュータの構成例を示す図である。 制御情報の書込み／書換え処理の処理手順を示すフローチャートである。 第４の実施の形態に係るメモリ・カードの構成例を示す図である。 第５の実施の形態に係る回路基板の構成例を示す図である。
符号の説明
１００ メモリ・モジュール
２０１、２０２、２０３・・・２０Ｎ メモリ・チップ
２１１、２１２、２１３、２１４ メモリ・マトリクス
２２０ コントロール・レジスタ（変動情報記憶部）
２２２ ＳＰＤ記憶部（固定情報記憶部）
２３１、２３２、２３３・・・２３Ｎ バス
３００ パーソナルコンピュータ
３１８ メモリ・モジュール処理プログラム
４００ メモリ・カード
５００ 回路基板
〔第１の実施の形態〕
本発明の第１の実施の形態について、図２を参照して説明する。図２は、第１の実施の形態に係るメモリ・モジュールの構成例を示す図である。図２は、本発明のメモリ装置の一例であって、本発明が図２に示す構成に限定されるものではない。
メモリ・モジュール１００は、本発明に係るメモリ装置の一例であって、例えば、回路基板に複数のメモリ・チップ２０１、２０２・・・２０Ｎが搭載されている。各メモリ・チップ２０１、２０２・・・２０Ｎは、メモリを構成する構成単位であって、最小構成単位である必要はないし、また、異なる構成であってもよい。この実施の形態では、メモリ・モジュール１００を複数のメモリ・チップ２０１、２０２・・・２０Ｎで構成しているが、単一のメモリ・モジュールで構成してもよい。
この場合、各メモリ・チップ２０１、２０２・・・２０Ｎには、複数のバンクとして例えば、４組のメモリ・マトリクス２１１、２１２、２１３、２１４が設置されているとともに、制御情報を記憶する記憶部としてコントロール・レジスタ２２０が設置されている。各コントロール・レジスタ２２０には、メモリ・チップ２０１、２０２・・・２０Ｎの制御情報が個別に格納され、この制御情報には、メモリに関する種々のパラメータとして例えば、ＣＡＳ（Column Array Strobe ）レイテンシィ、バーストレングス、アディティブレイテンシィ等が含まれている。即ち、制御情報は、各メモリ・チップ２０１、２０２・・・２０Ｎ毎に異なる場合もあるし、同一の場合もある。
そして、各メモリ・チップ２０１〜２０Ｎには個別にバス２３１、２３２・・・２３Ｎが接続され、アドレス情報によって特定されたメモリ・チップ２０１〜２０Ｎに対するデータの読み書きが可能であるとともに、コントロール・レジスタ２２０にある規格情報及び／又は機能情報等の制御情報がメモリ・チップ２０１〜２０Ｎを特定するアドレス情報に基づき、書込み又は書換え可能である。
斯かる構成によれば、メモリ・モジュール１００に搭載された複数のメモリ・チップ２０１〜２０Ｎは、それぞれが持つコントロール・レジスタ２２０にある制御情報によって規格や機能が規制されるものの、各コントロール・レジスタ２２０の格納情報によって異なる構成とすることができる。換言すれば、コントロール・レジスタ２２０にある制御情報が、メモリ・チップ２０１〜２０Ｎ又は全体のメモリ・モジュール１００を識別する識別情報や機能情報として機能する。
そして、コントロール・レジスタ２２０にある制御情報をメモリ・チップ２０１〜２０Ｎの識別情報として機能させれば、その制御情報を以て各メモリ・チップ２０１〜２０Ｎを特定し、個別にデータの読み書きが可能となる。単一のメモリ・モジュール１００でありながら、各メモリ・チップ２０１〜２０Ｎを異なる仕様即ち、異なる規格や機能で個別に使用することができ、メモリ・モジュール１００が極めて融通性の高いメモリ装置を構成することができる。
また、コントロール・レジスタ２２０にある制御情報を基礎として、各メモリ・チップ２０１〜２０Ｎを個別に制御することができるので、各メモリ・チップ２０１〜２０Ｎ又はメモリ・モジュール１００のパラメータを変更し、使用環境に対応できる等、メモリ装置としての最適化や互換性を高めることができる。
次に、このメモリ・モジュール１００に設置されるメモリ・チップ２０１〜２０Ｎについて、図３を参照して説明する。図３は、メモリ・チップの構成例を示すブロック図である。図３において、図２と同一部分には、同一符号を付してある。
各メモリ・チップ２０１〜２０Ｎには、複数のメモリ・マトリクス２１１〜２１４が設置されるとともに、各メモリ・マトリクス２１１〜２１４に対応するＲｏｗ（行）デコーダ２４１、２４２、２４３、２４４及びセンス／Ｃｏｌｕｍｎ（列）デコーダ２５１、２５２、２５３、２５４が設置されている。各メモリ・マトリクス２１１〜２１４には、複数のメモリセルがマトリクス状即ち、複数行、複数列に配置されている。この場合、Ｎビット分のアドレス信号は、Ｎビット分の行バッファを経て、行アドレス選択信号ＲＡＳにより、Ｒｏｗデコーダ２４１〜２４４に入り、一行分のメモリセルが選択される。また、列アドレス選択信号ＣＡＳによってセンス／Ｃｏｌｕｍｎデコーダ２５１〜２５４に入り、その列が選択され、データの読み書きが可能になる。このような動作がメモリ・マトリクス２１１〜２１４毎に可能である。
コントロール・レジスタ２２０には、既述の通り、制御情報としてＣＡＳレイテンシィ等が格納されるとともに、アドレスバスＡＢからのアドレス情報によって読み書きされる。Ａｏ〜Ａｎは書込みアドレス、Ｂｏ〜Ｂｍはバンクアドレスである。
コントロール・レジスタ２２０には、入出力回路２８０が接続されており、この入出力回路２８０には、データバスＤＢが接続され、外部装置との制御情報等のデータ授受が行われる。ＤＱｏ〜ＤＱｐはデータである。
斯かる構成において、コントロール・レジスタ２２０には、図４に示すように、クロック信号ＣＬＫ（図４のＡ）、チップセレクト信号ＣＳ（図４のＢ）、行アドレス選択信号ＲＡＳ（図４のＣ）、列アドレス選択信号ＣＡＳ（図４のＤ）、ライトイネーブル信号ＷＥ（図４のＥ）、リードコマンドとしてアドレス情報Ａｏ〜Ａｎ、Ｂｏ〜Ｂｍ（図４のＦ）が加えられる。このようなリードコマンド信号を受けることにより、コントロール・レジスタ２２０から入出力回路２８０を通してデータバスＤＢには、出力データＤＱｏ〜ＤＱｐ（図４のＧ）が得られる。
〔第２の実施の形態〕
本発明の第２の実施の形態について、図５及び図６を参照して説明する。図５は、第２の実施の形態に係るメモリ・モジュールの構成例を示す図、図６は、メモリ・チップの構成例を示すブロック図である。図５及び図６において、図２及び図３と同一部分には同一符号を付してある。図５及び図６は、本発明のメモリ装置の一例であって、本発明が図５及び図６に示す構成に限定されるものではない。
この実施の形態のメモリ・モジュール１００では、図５に示すように、各メモリ・チップ２０１〜２０Ｎのそれぞれに、変動情報記憶部としてのコントロール・レジスタ２２０と、固定情報記憶部としてのＳＰＤ記憶部２２２とを設置したものである。この場合、ＳＰＤ記憶部２２２には、固定制御情報として例えば、メモリに関する種々のパラメータとして例えば、ＣＡＳレイテンシィ、バーストレングス、アディティブレイテンシィ等が記憶される。また、コントロール・レジスタ２２０には、ＳＰＤ記憶部２２２から読み出された固定制御情報として例えば、ＣＡＳレイテンシィ等のパラメータが記憶される。
そして、この場合、図６に示すように、各メモリ・チップ２０１〜２０Ｎには、コントロール・レジスタ２２０にＳＰＤ記憶部２２２が併置され、それぞれが入出力回路２８０に接続され、ＳＰＤ記憶部２２２から読み出された固定制御情報が入出力回路２８０を通して外部に出力され、又は、コントロール・レジスタ２２０に記憶される。このコントロール・レジスタ２２０に記憶された制御情報によって、メモリ・マトリクス２１１〜２１４の機能や動作が決定される。
その他の動作や機能は、第１の実施の形態と同様であるので、その説明を省略する。
〔第３の実施の形態〕
本発明の第３の実施の形態について、図７及び図８を参照して説明する。図７は、第３の実施の形態に係るパーソナルコンピュータ（ＰＣ）の構成例を示す図、図８は、記憶部の格納情報の書込み又は読出し処理の処理手順を示すフローチャートである。図７において、図２又は図５と同一部分には同一符号を付してある。
このＰＣ３００は、メモリ・モジュール１００を備える電子機器の一例であって、メモリ・モジュール１００のメモリ・チップ２０１〜２０Ｎにある各コントロール・レジスタ２２０の格納情報をアドレス情報に基づいて読み書き可能に構成されている。
このＰＣ３００には、ＣＰＵ（Central Processing Unit ）３０２が設置され、このＣＰＵ３０２には、バス３０４を介してノースブリッジ（チップ・セット）３０６が接続され、ノースブリッジ３０６にはメモリ・モジュール１００が接続されているとともに、サウスブリッジ３０８を介して入出力（Ｉ／Ｏ）インタフェース部３１０が接続されている。ノースブリッジ３０６は、ＣＰＵ３０２とメモリ・モジュール１００とのデータの受渡しを行う手段であり、サウスブリッジ３０８は、ＣＰＵ３０２とＩ／Ｏインタフェース部３１０との間でデータの受渡しを行う手段である。
メモリ・モジュール１００は、既述した通り（図２及び図３、又は図５及び図６）の構成を備えており、同一符号を付してその説明を省略する。
そして、サウスブリッジ３０８とＩ／Ｏインタフェース部３１０との間に介在させたバス３１２には、不揮発性メモリ等で構成される記憶部３１４が接続され、この記憶部３１４には、ＢＩＯＳ（Basic Input/Output System）３１６や、メモリ・モジュール１００のコントロール・レジスタ２２０にある規格情報及び／又は機能情報等の制御情報の書込み又は書換えを行うためのメモリ・モジュール処理プログラム３１８が格納されている。メモリ・モジュール処理プログラム３１８は、ハードディスク装置（ＨＤＤ）等の不揮発性メモリで構成される記憶装置３２０に格納されているオペレーションシステム（ＯＳ）で実行可能とすればよい。また、入出力インタフェース部３１０には、入出力装置として例えば、キーボードや図示しない表示装置３２２が接続されている。
斯かる構成において、メモリ・モジュール１００の制御情報の書込み又は書換えについて、図８を参照して説明する。図８は、その処理手順を示すフローチャートである。
通常のメモリアクセスはメモリのアドレスに対して成されるが、制御情報であるパラメータのリードやライトに当たっては、メモリ・コントローラであるノースブリッジ３０６にあるコマンドレジスタに対するパラメータ情報のリードやライト等のためのアドレスに対し、また、パラメータのリード等のためにデータレジスタのアドレスに対してアクセスが成される。
メモリの初期化の手順は、先ず、コマンド（パラメータ情報のリード）のライトが行われ（ステップＳ１）、続いてパラメータ情報のリード（ステップＳ２）が行われる。次に、コマンド（パラメータ情報のライト）のライトが行われ（ステップＳ３）、この処理を終了する。この結果、メモリ・モジュール１００のコントロール・レジスタ２２０には、規格や機能を表す制御情報が書き込まれ、又はそれを更新することができる。
〔第４の実施の形態〕
本発明の第４の実施の形態について、図９を参照して説明する。図９は、第４の実施の形態に係るメモリ・カードの構成例を示す図である。図９において、図２又は図３と同一部分には同一符号を付してある。
このメモリ・カード４００は、既述のメモリ・モジュール１００の具体的な実施例であって、回路基板４０２にはマザーボード側のソケットに挿入されて電気的な接続を図るコネクタ部４０４、４０６が形成され、コネクタ部４０４側には４組のメモリ・チップ４１１、４１２、４１３、４１４、コネクタ部４０６側には４組のメモリ・チップ４２１、４２２、４２３、４２４が搭載されている。各メモリ・チップ４１１〜４１４、４２１〜４２４は、既述の通りのメモリ・マトリクス２１１〜２１４及びコントロール・レジスタ２２０が搭載されている。この場合、コントロール・レジスタ２２０とともに、ＳＰＤ記憶部２２２を併置する構成としてもよい。
このようなメモリ・カード４００によれば、既述した通り、異なる規格や機能で個別に使用することができ、極めて融通性の高いメモリ装置を構成でき、規格や機能を変更し、使用環境に対応できる等、メモリとしての最適化や互換性を高めることができる。
〔第５の実施の形態〕
本発明の第５の実施の形態について、図１０を参照して説明する。図１０は、第５の実施の形態に係る回路基板の構成例を示す図である。図１０において、図図７又は図９と同一部分には同一符号を付してある。
この回路基板５００には、既述のメモリ・モジュール１００を搭載したメモリ・カード４００を装着するためのメモリ・スロット５０２が搭載されているとともに、ノースブリッジ３０６が搭載されている。ノースブリッジ３０６とメモリ・スロット５０２とはバスによって接続され、データの授受が可能である。
このような回路基板５００によれば、メモリ・カード４００に搭載されているコントロール・レジスタ２２０の制御情報を書込み、融通性の高いメモリアクセスを実現することができる。
〔その他の実施の形態等〕
上記実施の形態の変形例や特徴事項等について、以下に列挙する。
(1) 上記実施の形態に記載の通り、メモリ・モジュール１００がメモリインタフェースの機能をカバーしており、高度な互換性の維持が図られる。この場合、互換の維持とは、例えばメモリ・チップを搭載したモジュールが永続的に使用することができるという意である。
(2) メモリ・チップ２０１〜２０Ｎのコントロール・レジスタ２２０には、プログラムによる判定機能を持たせることが可能である。その場合、インタフェースのタイミングが世代によって異なる場合、制御用インタフェースを別に持たせて、それによって識別する方法を用いてもよい。
(3) 上記実施の形態では、メモリ装置の適用例である電子機器として、ＰＣ３００を例示したが、本発明は、ＰＣ機能を持つテレビ装置、サーバ装置、電話装置等に広く用いることができる。
以上述べたように、本発明の最も好ましい実施の形態等について説明したが、本発明は、上記記載に限定されるものではなく、請求の範囲に記載され、又は明細書に開示された発明の要旨に基づき、当業者において様々な変形や変更が可能であることは勿論であり、斯かる変形や変更が、本発明の範囲に含まれることは言うまでもない。
本発明は、メモリ・チップの内部にメモリ・チップの制御情報を格納するコントロール・レジスタ等の記憶部を備え、メモリ・チップ単位で用いることができ、仕様変更等の環境変化にメモリ・チップを対応させることができ、メモリの融通性、最適化又は互換性を高めることができ、有用である。
そして、サウスブリッジ３０８とＩ／Ｏインタフェース部３１０との間に介在させたバス３１２には、不揮発性メモリ等で構成される記憶部３１４が接続され、この記憶部３１４には、ＢＩＯＳ（Basic Input/Output System）３１６や、メモリ・モジュール１００のコントロール・レジスタ２２０にある規格情報及び／又は機能情報等の制御情報の書込み又は書換えを行うためのメモリ・モジュール処理プログラム３１８が格納されている。メモリ・モジュール処理プログラム３１８は、ハードディスク装置（ＨＤＤ）等の不揮発性メモリで構成される記憶装置３２０に格納されているオペレーションシステム（ＯＳ）で実行可能とすればよい。また、Ｉ／Ｏインタフェース部３１０には、入出力装置として例えば、キーボード３２２や図示しない表示装置が接続されている。
本発明の第５の実施の形態について、図１０を参照して説明する。図１０は、第５の実施の形態に係る回路基板の構成例を示す図である。図１０において、図７又は図９と同一部分には同一符号を付してある。

Claims (16)

  1. 単一又は複数のメモリ・チップを備えるメモリ装置であって、
    前記メモリ・チップに関する制御情報を記憶する記憶部を前記メモリ・チップ内に備え、該記憶部の前記制御情報の書込み又は読出しを可能にしたことを特徴とするメモリ装置。
  2. 請求の範囲１のメモリ装置において、
    前記記憶部はコントロール・レジスタで構成したことを特徴とするメモリ装置。
  3. 請求の範囲１のメモリ装置において、
    前記メモリ・チップは、単一又は複数のメモリ・マトリクスを備えることを特徴とするメモリ装置。
  4. 請求の範囲１のメモリ装置において、
    前記メモリ・チップに関する制御情報の内、固定情報を記憶する固定情報記憶部を前記メモリ・チップ内に備えることを特徴とするメモリ装置。
  5. 請求の範囲４のメモリ装置において、
    前記固定情報記憶部にある前記固定情報を前記メモリ・チップ内の前記記憶部に転送可能にしたことを特徴とするメモリ装置。
  6. 単一又は複数のメモリ・チップを備えるメモリ装置の制御方法であって、
    前記メモリ・チップに関する制御情報を記憶する記憶部に、前記制御情報の書込み又は読出しをするステップを含むことを特徴とするメモリ装置の制御方法。
  7. コンピュータにより実行されるメモリ装置の制御プログラムであって、
    メモリ・チップの記憶部に、制御情報の書込み又は読出しをするステップを、前記コンピュータに実行させるためのメモリ装置の制御プログラム。
  8. 単一又は複数のメモリ・チップを備えるメモリ・カードであって、
    前記メモリ・チップに関する制御情報を記憶する記憶部を前記メモリ・チップ内に備え、該記憶部の前記制御情報の書込み又は読出しを可能にしたことを特徴とするメモリ・カード。
  9. 請求の範囲８のメモリ・カードにおいて、
    前記記憶部はコントロール・レジスタで構成したことを特徴とするメモリ・カード。
  10. 請求の範囲８のメモリ・カードにおいて、
    前記メモリ・チップは、単一又は複数のメモリ・マトリクスを備えることを特徴とするメモリ・カード。
  11. 請求の範囲８のメモリ・カードにおいて、
    前記メモリ・チップに関する制御情報の内、固定情報を記憶する固定情報記憶部を前記メモリ・チップ内に備えることを特徴とするメモリ・カード。
  12. 請求の範囲１１のメモリ・カードにおいて、
    前記固定情報記憶部にある前記固定情報を前記記憶部に転送可能にしたことを特徴とするメモリ・カード。
  13. 単一又は複数のメモリ・チップを備えるメモリ装置が搭載される回路基板であって、
    前記メモリ・チップに関する制御情報を記憶する記憶部を前記メモリ・チップ内に備え、該記憶部の前記制御情報の書込み又は読出しを可能にしたことを特徴とする回路基板。
  14. 請求の範囲８、９、１０、１１又は１２のメモリ・カードを装着するスロットを備えることを特徴とする回路基板。
  15. 請求の範囲１、２、３、４又は５のメモリ装置を用いたことを特徴とする電子機器。
  16. 請求の範囲８、９、１０、１１又は１２のメモリ・カードを用いたことを特徴とする電子機器。
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