JPWO2007116486A1 - メモリ装置、その制御方法、その制御プログラム、メモリ・カード、回路基板及び電子機器 - Google Patents
メモリ装置、その制御方法、その制御プログラム、メモリ・カード、回路基板及び電子機器Info
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Abstract
単一又は複数のメモリ・チップを備えるメモリ装置であって、前記メモリ・チップ(201〜20N)に関する制御情報を記憶する記憶部(コントロール・レジスタ220、SPD記憶部222)を前記メモリ・チップ内に備え、該記憶部の前記制御情報の書込み又は読出しを可能にし、各メモリ・チップに対する制御情報を任意に設定でき、複数のメモリ・チップを備えている場合には、各メモリ・チップを個別に使用できる構成としたものである。
Description
本発明は、パーソナルコンピュータ(PC)等の電子装置における情報記憶に用いられるメモリに関し、特に、メモリにインタフェース機能を備えるメモリ装置、その制御方法、その制御プログラム、メモリ・カード、回路基板及び電子機器に関する。
PCには、JEDEC(Joint Electron Device Engineering Council )仕様のSDRAM(Synchronous Dynamic Random Access Memory)、DDR−SDRAM(Double Data Rate-SDRAM)等のメモリが使用されている。
このようなメモリに関し、特許文献1には、メモリデバイスに適したタイミング情報を記憶するようにプログラム可能な複数のプログラマブル、タイミングレジスタを含むメモリコントローラが記載されている。特許文献2には、マイクロプロセッサ・チップと、不揮発性メモリ・チップとを内蔵し、これらを内部カード・バスで接続し、マイクロプロセッサ・チップがキー情報、用途情報、プログラム命令情報を含むメモリ・カードが記載されている。特許文献3には、入出力プロセッサにローカルメモリと結合された組み込みプロセッサを備えるコンピュータ・システムが記載されている。特許文献4には、内部にSPIドライバとともに記憶手段を備えたメモリが記載されている。特許文献5には、単方向読出しバス、単方向書込みバス及びアドレスバスを経由してデータメモリにリンクされたCPUを含むデータ処理システムが記載されている。特許文献6には、書込みデータを転送するバスと、読出しデータを転送するバスとを別々に設けてメモリコントローラとメモリとを接続したメモリシステムが記載されている。特許文献7には、周期信号の第1の移行に応答してランダムアクセスメモリへのデータ転送動作を制御するとともに、周期信号の第2の移行に応答してランダムアクセスメモリアレイからのデータ転送動作を制御する構成のランダムアクセスメモリが記載されている。特許文献8には、DRAM部とともにDRAM制御及びキャッシュ/リフレッシュ制御部を備えるCDRAMを含む半導体記憶装置が記載されている。特許文献9には、メモリアレイとともにコントロールユニットを備えるシンクロナスDRAMであって、データバスの内容と動作状態確認情報が等しい場合のみ、モードレジスタをセット可能にしたシンクロナスDRAMが記載されている。特許文献10には、SDRAM等のモードレジスタ制御回路が記載されている。
特開平2004−110785号公報(要約、図1等)
特開平6−208515号公報(要約、図1等)
特開平9−6722号公報(要約、図2等)
特開2005−196486号公報(段落番号0029、図6等)
特表平9−507325号公報(要約、図1等)
特開2002−63791号公報(要約、図1等)
特開平11−328975号公報(要約、図2等)
特開平7−169271号公報(段落番号0038、図1等)
特開平8−124380号公報(段落番号0020、図2等)
特開平9−259582号公報(段落番号0028、図1等)
ところで、図1に示すように、従来のメモリ・モジュール2では回路基板に複数のメモリ・チップ41、42・・・4Nが搭載されているとともに、SPD(Serial Presence Detect)記憶部6が搭載され、メモリ・チップ41、42・・・4Nにはメモリアクセス用バス8、SPD記憶部6にはSPDアクセス用バス10が接続されている。このようなメモリ・モジュール2では、メモリ・チップ41、42・・・4Nのタイプ、タイミングパラメータ等の規格や機能がSPD記憶部6に格納されており、このメモリ・モジュール2と設定環境との整合性がSPD記憶部6に記憶された制御情報によって支配されることになる。SPD記憶部6には、メモリに関する制御情報が格納され、この制御情報には、メモリに関する種々のパラメータとして例えば、CAS(Column Array Strobe )レイテンシィ、バーストレングス、アディティブレイテンシィ等が含まれている。これらの制御情報は、メモリをコントロールするチップセットやCPU(Central Processing Unit )によって異なる値を設定するための情報である。SPD記憶部6はEEPROM(Electrically Erasable Programmable Read-Only Memory )等の不揮発性メモリで構成される。メモリに必要な制御パラメータをメモリと別に持つことはそれに応じた対応や管理が必要であり、部品コスト、書込みコスト等の種々のコストが掛かる。
また、メモリ・モジュール2に多数のメモリ・チップ41、42・・・4Nを備えていても、各メモリ・チップ41、42・・・4Nの仕様がSPD記憶部6によって規制を受けるため、各メモリ・チップ41、42・・・4Nを異なる仕様で個別に用いることができない。即ち、このようなメモリ・モジュール2は、融通性に欠けることになる。
このような課題について、特許文献1〜10にはその示唆や開示はなく、その解決手段についての開示もない。
そこで、本発明の目的は、複数のメモリ・チップを備えるメモリ装置に関し、個別にメモリ・チップに制御情報を付与することができる等、メモリ装置の融通性を高めることにある。
また、本発明の他の目的は、メモリ・チップを個別に制御し、メモリの最適化や互換性を高めることにある。
上記目的を達成するため、本発明は、単一又は複数のメモリ・チップを備えるメモリ装置であって、前記メモリ・チップに関する制御情報を記憶する記憶部を前記メモリ・チップ内に備え、該記憶部の前記制御情報の書込み又は読出しを可能にし、各チップに対する制御情報を任意に設定でき、複数のメモリ・チップを備えている場合には、各メモリ・チップを個別に使用できる構成としたものである。
上記目的を達成するため、本発明の第1の側面は、単一又は複数のメモリ・チップを備えるメモリ装置であって、前記メモリ・チップに関する制御情報を記憶する記憶部を前記メモリ・チップ内に備え、該記憶部の前記制御情報の書込み又は読出しを可能にした構成である。斯かる構成において、メモリ・チップは、メモリ・モジュール等のメモリ装置を構成するメモリの構成単位である。メモリ・チップには、単一又は複数のメモリ・マトリクスを含んでいる。斯かる構成においては、メモリ・チップの制御情報は、制御記憶部に記憶され、この記憶部にある制御情報の書換えを可能にしている。従って、上記目的が達成される。
上記目的を達成するためには、上記メモリ装置において、好ましくは、独立してEEPROMやマスクROMとして構成することなく、前記記憶部はコントロール・レジスタで構成してもよく、斯かる構成によっても、上記目的が達成される。
上記目的を達成するためには、上記メモリ装置において、好ましくは、前記メモリ・チップは、単一又は複数のメモリ・マトリクスを備える構成としてもよく、斯かる構成によっても、上記目的が達成される。
上記目的を達成するためには、上記メモリ装置において、好ましくは、前記メモリ・チップに関する制御情報の内、固定情報を記憶する固定情報記憶部を前記メモリ・チップ内に備える構成としてもよく、斯かる構成によっても、上記目的が達成される。
上記目的を達成するためには、上記メモリ装置において、好ましくは、前記固定情報記憶部にある前記固定情報を前記メモリ・チップ内にある前記記憶部に転送可能とする構成にしてもよく、斯かる構成によっても、上記目的が達成される。
上記目的を達成するため、本発明の第2の側面は、単一又は複数のメモリ・チップを備えるメモリ装置の制御方法であって、前記メモリ・チップに関する制御情報を記憶する記憶部に、前記制御情報の書込み又は読出しをするステップを含む構成である。斯かる構成によれば、メモリ・チップのアドレス情報を用いることにより、メモリ・チップが特定され、その特定されたメモリ・チップの記憶部にある制御情報を書換えることにより、使用環境の変化等に対応することができ、メモリ装置の互換性や最適化が図られる。
上記目的を達成するため、本発明の第3の側面は、コンピュータにより実行されるメモリ装置の制御プログラムであって、メモリ・チップの記憶部に、制御情報の書込み又は読出しをするステップを、前記コンピュータに実行させる構成である。斯かる構成によれば、メモリ装置が搭載されるコンピュータ等の電子機器側のコンピュータ装置により、斯かる制御プログラムが実行され、メモリ・チップのアドレス情報を用いることにより、メモリ・チップが特定される。特定されたメモリ・チップの記憶部にある制御情報をコンピュータ装置側で書換えることにより、使用環境の変化等に対応することができ、メモリ装置の互換性や最適化が図られる。以て上記目的が達成される。
上記目的を達成するため、本発明の第4の側面は、単一又は複数のメモリ・チップを備えるメモリ・カードであって、前記メモリ・チップに関する制御情報を記憶する記憶部を前記メモリ・チップ内に備え、該記憶部の前記制御情報の書込み又は読出しを可能とする構成である。
上記目的を達成するためには、上記メモリ・カードにおいて、好ましくは、前記記憶部はコントロール・レジスタで構成してもよく、斯かる構成によっても、上記目的が達成される。
上記目的を達成するためには、上記メモリ・カードにおいて、好ましくは、前記メモリ・チップは、単一又は複数のメモリ・マトリクスを備える構成としてもよく、斯かる構成によっても、上記目的が達成される。
上記目的を達成するためには、上記メモリ・カードにおいて、好ましくは、前記メモリ・チップに関する制御情報の内、固定情報を記憶する固定情報記憶部を前記メモリ・チップ内に備える構成としてもよく、斯かる構成によっても、上記目的が達成される。
上記目的を達成するためには、上記メモリ・カードにおいて、好ましくは、前記固定情報記憶部にある前記固定情報を前記記憶部に転送可能にする構成としてもよく、斯かる構成によっても、上記目的が達成される。
上記目的を達成するため、本発明の第5の側面は、単一又は複数のメモリ・チップを備えるメモリ装置が搭載される回路基板であって、
前記メモリ・チップに関する制御情報を記憶する記憶部を前記メモリ・チップ内に備え、該記憶部の前記制御情報の書込み又は読出しを可能にした構成である。斯かる構成によっても、上記目的が達成される。
前記メモリ・チップに関する制御情報を記憶する記憶部を前記メモリ・チップ内に備え、該記憶部の前記制御情報の書込み又は読出しを可能にした構成である。斯かる構成によっても、上記目的が達成される。
上記目的を達成するためには、上記回路基板において、好ましくは、上記メモリ・カードを装着するスロットを備える構成としてもよく、斯かる構成によっても、上記目的が達成される。
上記目的を達成するため、本発明の第6の側面は、電子機器であって、上記メモリ装置を用いた構成である。この電子機器は、コンピュータ装置等、メモリ装置を用いて情報記憶を行うものであればよい。斯かる構成によっても、上記目的が達成される。
上記目的を達成するため、本発明の第7の側面は、電子機器であって、上記メモリ・カードを用いた構成である。この場合も、電子機器は、コンピュータ装置等、メモリ装置を用いて情報記憶を行うものであればよい。斯かる構成によっても、上記目的が達成される。
本発明によれば、次のような効果が得られる。
(1) メモリ・チップの内部にある記憶部にメモリ・チップの制御情報を記憶し、その制御情報をメモリ・チップ単位で用いることができるので、メモリ・チップを異なる仕様で用いることができる等、メモリ装置の融通性を向上させることができる。
(2) メモリ・チップにある制御情報を以てメモリ・チップ単位で個別に制御でき、メモリ装置の最適化を図ることができる。
(3) メモリ・チップ内の記憶部にある制御情報の書換えにより、メモリ装置の互換性を高めることができる。
そして、本発明の他の目的、特徴及び利点は、添付図面及び各実施の形態を参照することにより、一層明確になるであろう。
100 メモリ・モジュール
201、202、203・・・20N メモリ・チップ
211、212、213、214 メモリ・マトリクス
220 コントロール・レジスタ(変動情報記憶部)
222 SPD記憶部(固定情報記憶部)
231、232、233・・・23N バス
300 パーソナルコンピュータ
318 メモリ・モジュール処理プログラム
400 メモリ・カード
500 回路基板
201、202、203・・・20N メモリ・チップ
211、212、213、214 メモリ・マトリクス
220 コントロール・レジスタ(変動情報記憶部)
222 SPD記憶部(固定情報記憶部)
231、232、233・・・23N バス
300 パーソナルコンピュータ
318 メモリ・モジュール処理プログラム
400 メモリ・カード
500 回路基板
〔第1の実施の形態〕
本発明の第1の実施の形態について、図2を参照して説明する。図2は、第1の実施の形態に係るメモリ・モジュールの構成例を示す図である。図2は、本発明のメモリ装置の一例であって、本発明が図2に示す構成に限定されるものではない。
メモリ・モジュール100は、本発明に係るメモリ装置の一例であって、例えば、回路基板に複数のメモリ・チップ201、202・・・20Nが搭載されている。各メモリ・チップ201、202・・・20Nは、メモリを構成する構成単位であって、最小構成単位である必要はないし、また、異なる構成であってもよい。この実施の形態では、メモリ・モジュール100を複数のメモリ・チップ201、202・・・20Nで構成しているが、単一のメモリ・モジュールで構成してもよい。
この場合、各メモリ・チップ201、202・・・20Nには、複数のバンクとして例えば、4組のメモリ・マトリクス211、212、213、214が設置されているとともに、制御情報を記憶する記憶部としてコントロール・レジスタ220が設置されている。各コントロール・レジスタ220には、メモリ・チップ201、202・・・20Nの制御情報が個別に格納され、この制御情報には、メモリに関する種々のパラメータとして例えば、CAS(Column Array Strobe )レイテンシィ、バーストレングス、アディティブレイテンシィ等が含まれている。即ち、制御情報は、各メモリ・チップ201、202・・・20N毎に異なる場合もあるし、同一の場合もある。
そして、各メモリ・チップ201〜20Nには個別にバス231、232・・・23Nが接続され、アドレス情報によって特定されたメモリ・チップ201〜20Nに対するデータの読み書きが可能であるとともに、コントロール・レジスタ220にある規格情報及び/又は機能情報等の制御情報がメモリ・チップ201〜20Nを特定するアドレス情報に基づき、書込み又は書換え可能である。
斯かる構成によれば、メモリ・モジュール100に搭載された複数のメモリ・チップ201〜20Nは、それぞれが持つコントロール・レジスタ220にある制御情報によって規格や機能が規制されるものの、各コントロール・レジスタ220の格納情報によって異なる構成とすることができる。換言すれば、コントロール・レジスタ220にある制御情報が、メモリ・チップ201〜20N又は全体のメモリ・モジュール100を識別する識別情報や機能情報として機能する。
そして、コントロール・レジスタ220にある制御情報をメモリ・チップ201〜20Nの識別情報として機能させれば、その制御情報を以て各メモリ・チップ201〜20Nを特定し、個別にデータの読み書きが可能となる。単一のメモリ・モジュール100でありながら、各メモリ・チップ201〜20Nを異なる仕様即ち、異なる規格や機能で個別に使用することができ、メモリ・モジュール100が極めて融通性の高いメモリ装置を構成することができる。
また、コントロール・レジスタ220にある制御情報を基礎として、各メモリ・チップ201〜20Nを個別に制御することができるので、各メモリ・チップ201〜20N又はメモリ・モジュール100のパラメータを変更し、使用環境に対応できる等、メモリ装置としての最適化や互換性を高めることができる。
次に、このメモリ・モジュール100に設置されるメモリ・チップ201〜20Nについて、図3を参照して説明する。図3は、メモリ・チップの構成例を示すブロック図である。図3において、図2と同一部分には、同一符号を付してある。
各メモリ・チップ201〜20Nには、複数のメモリ・マトリクス211〜214が設置されるとともに、各メモリ・マトリクス211〜214に対応するRow(行)デコーダ241、242、243、244及びセンス/Column(列)デコーダ251、252、253、254が設置されている。各メモリ・マトリクス211〜214には、複数のメモリセルがマトリクス状即ち、複数行、複数列に配置されている。この場合、Nビット分のアドレス信号は、Nビット分の行バッファを経て、行アドレス選択信号RASにより、Rowデコーダ241〜244に入り、一行分のメモリセルが選択される。また、列アドレス選択信号CASによってセンス/Columnデコーダ251〜254に入り、その列が選択され、データの読み書きが可能になる。このような動作がメモリ・マトリクス211〜214毎に可能である。
コントロール・レジスタ220には、既述の通り、制御情報としてCASレイテンシィ等が格納されるとともに、アドレスバスABからのアドレス情報によって読み書きされる。Ao〜Anは書込みアドレス、Bo〜Bmはバンクアドレスである。
コントロール・レジスタ220には、入出力回路280が接続されており、この入出力回路280には、データバスDBが接続され、外部装置との制御情報等のデータ授受が行われる。DQo〜DQpはデータである。
斯かる構成において、コントロール・レジスタ220には、図4に示すように、クロック信号CLK(図4のA)、チップセレクト信号CS(図4のB)、行アドレス選択信号RAS(図4のC)、列アドレス選択信号CAS(図4のD)、ライトイネーブル信号WE(図4のE)、リードコマンドとしてアドレス情報Ao〜An、Bo〜Bm(図4のF)が加えられる。このようなリードコマンド信号を受けることにより、コントロール・レジスタ220から入出力回路280を通してデータバスDBには、出力データDQo〜DQp(図4のG)が得られる。
〔第2の実施の形態〕
本発明の第2の実施の形態について、図5及び図6を参照して説明する。図5は、第2の実施の形態に係るメモリ・モジュールの構成例を示す図、図6は、メモリ・チップの構成例を示すブロック図である。図5及び図6において、図2及び図3と同一部分には同一符号を付してある。図5及び図6は、本発明のメモリ装置の一例であって、本発明が図5及び図6に示す構成に限定されるものではない。
この実施の形態のメモリ・モジュール100では、図5に示すように、各メモリ・チップ201〜20Nのそれぞれに、変動情報記憶部としてのコントロール・レジスタ220と、固定情報記憶部としてのSPD記憶部222とを設置したものである。この場合、SPD記憶部222には、固定制御情報として例えば、メモリに関する種々のパラメータとして例えば、CASレイテンシィ、バーストレングス、アディティブレイテンシィ等が記憶される。また、コントロール・レジスタ220には、SPD記憶部222から読み出された固定制御情報として例えば、CASレイテンシィ等のパラメータが記憶される。
そして、この場合、図6に示すように、各メモリ・チップ201〜20Nには、コントロール・レジスタ220にSPD記憶部222が併置され、それぞれが入出力回路280に接続され、SPD記憶部222から読み出された固定制御情報が入出力回路280を通して外部に出力され、又は、コントロール・レジスタ220に記憶される。このコントロール・レジスタ220に記憶された制御情報によって、メモリ・マトリクス211〜214の機能や動作が決定される。
その他の動作や機能は、第1の実施の形態と同様であるので、その説明を省略する。
〔第3の実施の形態〕
本発明の第3の実施の形態について、図7及び図8を参照して説明する。図7は、第3の実施の形態に係るパーソナルコンピュータ(PC)の構成例を示す図、図8は、記憶部の格納情報の書込み又は読出し処理の処理手順を示すフローチャートである。図7において、図2又は図5と同一部分には同一符号を付してある。
このPC300は、メモリ・モジュール100を備える電子機器の一例であって、メモリ・モジュール100のメモリ・チップ201〜20Nにある各コントロール・レジスタ220の格納情報をアドレス情報に基づいて読み書き可能に構成されている。
このPC300には、CPU(Central Processing Unit )302が設置され、このCPU302には、バス304を介してノースブリッジ(チップ・セット)306が接続され、ノースブリッジ306にはメモリ・モジュール100が接続されているとともに、サウスブリッジ308を介して入出力(I/O)インタフェース部310が接続されている。ノースブリッジ306は、CPU302とメモリ・モジュール100とのデータの受渡しを行う手段であり、サウスブリッジ308は、CPU302とI/Oインタフェース部310との間でデータの受渡しを行う手段である。
メモリ・モジュール100は、既述した通り(図2及び図3、又は図5及び図6)の構成を備えており、同一符号を付してその説明を省略する。
そして、サウスブリッジ308とI/Oインタフェース部310との間に介在させたバス312には、不揮発性メモリ等で構成される記憶部314が接続され、この記憶部314には、BIOS(Basic Input/Output System)316や、メモリ・モジュール100のコントロール・レジスタ220にある規格情報及び/又は機能情報等の制御情報の書込み又は書換えを行うためのメモリ・モジュール処理プログラム318が格納されている。メモリ・モジュール処理プログラム318は、ハードディスク装置(HDD)等の不揮発性メモリで構成される記憶装置320に格納されているオペレーションシステム(OS)で実行可能とすればよい。また、入出力インタフェース部310には、入出力装置として例えば、キーボードや図示しない表示装置322が接続されている。
斯かる構成において、メモリ・モジュール100の制御情報の書込み又は書換えについて、図8を参照して説明する。図8は、その処理手順を示すフローチャートである。
通常のメモリアクセスはメモリのアドレスに対して成されるが、制御情報であるパラメータのリードやライトに当たっては、メモリ・コントローラであるノースブリッジ306にあるコマンドレジスタに対するパラメータ情報のリードやライト等のためのアドレスに対し、また、パラメータのリード等のためにデータレジスタのアドレスに対してアクセスが成される。
メモリの初期化の手順は、先ず、コマンド(パラメータ情報のリード)のライトが行われ(ステップS1)、続いてパラメータ情報のリード(ステップS2)が行われる。次に、コマンド(パラメータ情報のライト)のライトが行われ(ステップS3)、この処理を終了する。この結果、メモリ・モジュール100のコントロール・レジスタ220には、規格や機能を表す制御情報が書き込まれ、又はそれを更新することができる。
〔第4の実施の形態〕
本発明の第4の実施の形態について、図9を参照して説明する。図9は、第4の実施の形態に係るメモリ・カードの構成例を示す図である。図9において、図2又は図3と同一部分には同一符号を付してある。
このメモリ・カード400は、既述のメモリ・モジュール100の具体的な実施例であって、回路基板402にはマザーボード側のソケットに挿入されて電気的な接続を図るコネクタ部404、406が形成され、コネクタ部404側には4組のメモリ・チップ411、412、413、414、コネクタ部406側には4組のメモリ・チップ421、422、423、424が搭載されている。各メモリ・チップ411〜414、421〜424は、既述の通りのメモリ・マトリクス211〜214及びコントロール・レジスタ220が搭載されている。この場合、コントロール・レジスタ220とともに、SPD記憶部222を併置する構成としてもよい。
このようなメモリ・カード400によれば、既述した通り、異なる規格や機能で個別に使用することができ、極めて融通性の高いメモリ装置を構成でき、規格や機能を変更し、使用環境に対応できる等、メモリとしての最適化や互換性を高めることができる。
〔第5の実施の形態〕
本発明の第5の実施の形態について、図10を参照して説明する。図10は、第5の実施の形態に係る回路基板の構成例を示す図である。図10において、図図7又は図9と同一部分には同一符号を付してある。
この回路基板500には、既述のメモリ・モジュール100を搭載したメモリ・カード400を装着するためのメモリ・スロット502が搭載されているとともに、ノースブリッジ306が搭載されている。ノースブリッジ306とメモリ・スロット502とはバスによって接続され、データの授受が可能である。
このような回路基板500によれば、メモリ・カード400に搭載されているコントロール・レジスタ220の制御情報を書込み、融通性の高いメモリアクセスを実現することができる。
〔その他の実施の形態等〕
上記実施の形態の変形例や特徴事項等について、以下に列挙する。
(1) 上記実施の形態に記載の通り、メモリ・モジュール100がメモリインタフェースの機能をカバーしており、高度な互換性の維持が図られる。この場合、互換の維持とは、例えばメモリ・チップを搭載したモジュールが永続的に使用することができるという意である。
(2) メモリ・チップ201〜20Nのコントロール・レジスタ220には、プログラムによる判定機能を持たせることが可能である。その場合、インタフェースのタイミングが世代によって異なる場合、制御用インタフェースを別に持たせて、それによって識別する方法を用いてもよい。
(3) 上記実施の形態では、メモリ装置の適用例である電子機器として、PC300を例示したが、本発明は、PC機能を持つテレビ装置、サーバ装置、電話装置等に広く用いることができる。
以上述べたように、本発明の最も好ましい実施の形態等について説明したが、本発明は、上記記載に限定されるものではなく、請求の範囲に記載され、又は明細書に開示された発明の要旨に基づき、当業者において様々な変形や変更が可能であることは勿論であり、斯かる変形や変更が、本発明の範囲に含まれることは言うまでもない。
本発明は、メモリ・チップの内部にメモリ・チップの制御情報を格納するコントロール・レジスタ等の記憶部を備え、メモリ・チップ単位で用いることができ、仕様変更等の環境変化にメモリ・チップを対応させることができ、メモリの融通性、最適化又は互換性を高めることができ、有用である。
そして、サウスブリッジ308とI/Oインタフェース部310との間に介在させたバス312には、不揮発性メモリ等で構成される記憶部314が接続され、この記憶部314には、BIOS(Basic Input/Output System)316や、メモリ・モジュール100のコントロール・レジスタ220にある規格情報及び/又は機能情報等の制御情報の書込み又は書換えを行うためのメモリ・モジュール処理プログラム318が格納されている。メモリ・モジュール処理プログラム318は、ハードディスク装置(HDD)等の不揮発性メモリで構成される記憶装置320に格納されているオペレーションシステム(OS)で実行可能とすればよい。また、I/Oインタフェース部310には、入出力装置として例えば、キーボード322や図示しない表示装置が接続されている。
本発明の第5の実施の形態について、図10を参照して説明する。図10は、第5の実施の形態に係る回路基板の構成例を示す図である。図10において、図7又は図9と同一部分には同一符号を付してある。
Claims (16)
- 単一又は複数のメモリ・チップを備えるメモリ装置であって、
前記メモリ・チップに関する制御情報を記憶する記憶部を前記メモリ・チップ内に備え、該記憶部の前記制御情報の書込み又は読出しを可能にしたことを特徴とするメモリ装置。 - 請求の範囲1のメモリ装置において、
前記記憶部はコントロール・レジスタで構成したことを特徴とするメモリ装置。 - 請求の範囲1のメモリ装置において、
前記メモリ・チップは、単一又は複数のメモリ・マトリクスを備えることを特徴とするメモリ装置。 - 請求の範囲1のメモリ装置において、
前記メモリ・チップに関する制御情報の内、固定情報を記憶する固定情報記憶部を前記メモリ・チップ内に備えることを特徴とするメモリ装置。 - 請求の範囲4のメモリ装置において、
前記固定情報記憶部にある前記固定情報を前記メモリ・チップ内の前記記憶部に転送可能にしたことを特徴とするメモリ装置。 - 単一又は複数のメモリ・チップを備えるメモリ装置の制御方法であって、
前記メモリ・チップに関する制御情報を記憶する記憶部に、前記制御情報の書込み又は読出しをするステップを含むことを特徴とするメモリ装置の制御方法。 - コンピュータにより実行されるメモリ装置の制御プログラムであって、
メモリ・チップの記憶部に、制御情報の書込み又は読出しをするステップを、前記コンピュータに実行させるためのメモリ装置の制御プログラム。 - 単一又は複数のメモリ・チップを備えるメモリ・カードであって、
前記メモリ・チップに関する制御情報を記憶する記憶部を前記メモリ・チップ内に備え、該記憶部の前記制御情報の書込み又は読出しを可能にしたことを特徴とするメモリ・カード。 - 請求の範囲8のメモリ・カードにおいて、
前記記憶部はコントロール・レジスタで構成したことを特徴とするメモリ・カード。 - 請求の範囲8のメモリ・カードにおいて、
前記メモリ・チップは、単一又は複数のメモリ・マトリクスを備えることを特徴とするメモリ・カード。 - 請求の範囲8のメモリ・カードにおいて、
前記メモリ・チップに関する制御情報の内、固定情報を記憶する固定情報記憶部を前記メモリ・チップ内に備えることを特徴とするメモリ・カード。 - 請求の範囲11のメモリ・カードにおいて、
前記固定情報記憶部にある前記固定情報を前記記憶部に転送可能にしたことを特徴とするメモリ・カード。 - 単一又は複数のメモリ・チップを備えるメモリ装置が搭載される回路基板であって、
前記メモリ・チップに関する制御情報を記憶する記憶部を前記メモリ・チップ内に備え、該記憶部の前記制御情報の書込み又は読出しを可能にしたことを特徴とする回路基板。 - 請求の範囲8、9、10、11又は12のメモリ・カードを装着するスロットを備えることを特徴とする回路基板。
- 請求の範囲1、2、3、4又は5のメモリ装置を用いたことを特徴とする電子機器。
- 請求の範囲8、9、10、11又は12のメモリ・カードを用いたことを特徴とする電子機器。
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