KR100362702B1

KR100362702B1 - 리던던트 디코더 회로

Info

Publication number: KR100362702B1
Application number: KR1020010002210A
Authority: KR
Inventors: 이준; 임영호
Original assignee: 삼성전자 주식회사
Priority date: 2001-01-15
Filing date: 2001-01-15
Publication date: 2002-11-29
Also published as: KR20020061254A; US20020101771A1; DE10201573B4; JP2002230990A; DE10201573A1; US6529420B2

Abstract

여기에 개시된 리던던트 디코더 회로는, 메인 메모리 셀 어레이의 결함있는 셀에 대응하는 한 쌍의 상보적인 어드레스 데이터들을 저장하고, 하나의 워드 라인 및 복수 개의 비트 라인들 가운데 대응하는 비트 라인에 각각 연결된 복수 개의 전기적으로 소거 및 프로그램이 가능한 메모리 셀들의 어레이와, 독출, 소거, 프로그램 모드에 대응하는 전압을 출력해서 상기 워드 라인을 구동하는 워드 라인 드라이버와, 제 1 노드를 프리챠지하는 프리챠지 회로와, 상기 제 1 노드의 전압 레벨을 래치해서 상기 정보 신호로 출력하는 출력 회로, 그리고 상기 한 쌍의 상보적인 어드레스 데이터들 가운데 한 쌍의 상보적인 데이터 비트들에 각각 대응하고, 상기 제 1 노드에 병렬로 연결된 비교 유닛들을 포함한다. 상술한 바와 같은 구성의 본 발명에 의하면, 메인 메모리 셀 어레이의 결함있는 셀의 어드레스를 전기적으로 소거 및 프로그램이 가능한 셀에 저장함으로써, 리페어 동작을 수행하기 전에 리던던트 셀 어레이에 대한 테스트를 할 수 있다. 또한, 상기 전기적으로 소거 및 프로그램이 가능한 셀들을 프로그램할 때 외부로부터 제공되는 전압을 워드라인 구동 전압으로 이용함으로써 소스 라인의 전압 상승으로 인한 프로그램 방해 문제를 해결할 수 있다.

Description

리던던트 디코더 회로{REDUNDANT DECODER CIRCUIT}

본 발명은 반도체 메모리 장치에 구비되는 리던던트 디코더 회로에 관한 것으로, 좀 더 구체적으로는 메인 메모리 셀 어레이의 결함있는 셀의 어드레스를 전기적으로 소거 및 프로그램이 가능한 셀에 저장하는 리던던트 디코더 회로에 관한 것이다.

반도체 메모리 장치는 제조 공정 상 파티클, 브리지, 옥사이드 결함 등의 원인에 의해서 결함 메모리 셀을 가질 수 있다. 이와 같은 결함 메모리 셀은 수율의 감소를 초래한다. 수율 감소를 방지하기 위해서는 결함 셀들의 발생을 가능한 한 억제할 수 있도록 제조 공정을 개선하는 것이 바람직하나, 이런 노력에는 한계가 있다. 따라서, 수율 개선을 위한 여러 가지 다른 기술들이 제안되고 있다. 그러한 기술 가운데 하나가 메모리 장치의 구조를 개량하여 제조 과정에서 발생된 결함 셀들을 구제하는 것이다.

상기 구조 개량 기술로서, 잘 알려져 있는 것이 바로 리던던시 기술이다.이 기술에 의하면, 메모리 장치에는 이진 데이터의 저장을 위한 메인 메모리 셀 어레이와 더불어 그것의 각 행과 각 열 상의 결함 셀들을 대체하기 위한 리던던트 메모리 셀 어레이가 제공된다. 메인 메모리 셀 어레이의 검사 과정에서, 결함 셀이 발견되었다면, 그 결함 셀은 리던던트 메모리 셀에 의해 대체된다. 이것에 의해 전체 칩은 결함이 없는 제품으로서 출하된다.

메인 메모리의 결함 메모리 셀들을 리던던트 셀들로 대체하기 위해서는 결함 셀들의 위치 정보 즉, 리페어 어드레스들을 저장하기 위한 회로와 외부로부터 입력된 어드레스들이 리페어 어드레스들과 일치하는지를 구분하는 회로가 필요하다. 이런 회로들과 위에 기술한 리던던트 메모리 셀 어레이는 일반적으로 리던던트 회로라 불리운다.

도 1은 리던던트 회로를 포함하는 일반적인 반도체 메모리 장치의 구성을 개략적으로 보여주는 블럭도이다.

도 1을 참조하면, 반도체 메모리 장치(10)는 리던던트 디코더 회로(12), 리던던트 메모리 선택기(14), 리던던트 메모리 셀 어레이(16), 메인 메모리 선택기(18), 그리고 메인 메모리 셀 어레이(20)를 포함한다. 도 1에서 리던던트 디코더 회로(12), 리던던트 메모리 선택기(14), 그리고 리던던트 메모리 셀 어레이(16)는 리던던트 회로에 포함된다. 리던던트 디코더 회로(12)는 메인 메모리 셀 어레이(20)의 결함있는 셀들의 어드레스들을 저장하고, 외부로부터 입력된 어드레스(ADDRESS)가 자신에 저장된 어드레스와 일치하는 지의 여부를 나타내는 신호(INFO)를 출력한다. 리던던트 디코더 회로(12)의 출력 신호(INF0)가 외부로부터입력된 어드레스(ADDRESS)와 리던던트 디코더 회로(12)에 저장된 어드레스의 일치를 나타낼 때, 리던던트 메모리 선택기(14)는 외부로부터 입력된 어드레스(ADDRESS)에 대응하는 리던던트 메모리 셀 어레이(16)의 소정 셀을 선택한다. 데이터(DATA)는 리던던트 메모리 선택기(14)에 의해 선택된 리던던트 메모리 셀 어레이(16)의 소정 셀에/으로부터 기입/독출된다. 리던던트 디코더 회로(12)의 출력 신호(INF0)가 외부로부터 입력된 어드레스(ADDRESS)와 리던던트 디코더 회로(12)에 저장된 어드레스의 불일치를 나타낼 때, 메인 메모리 선택기(18)는 외부로부터 입력된 어드레스(ADDRESS)에 대응하는 메인 메모리 셀 어레이(20)의 소정 셀을 선택한다. 데이터(DATA)는 메인 메모리 선택기(18)에 의해 선택된 메인 메모리 셀 어레이(20)의 소정 셀에/으로부터 기입/독출된다. 리던던트 메모리 셀 어레이(16)와 메인 메모리 셀 어레이(20)에 데이터를 기입/독출하는 방법은 통상의 방법으로 이루어지므로 여기서는 구체적인 설명을 생략한다.

도 2는 도 1에 도시된 리던던트 디코더 회로(12)의 종래 기술에 따른 회로 구성을 보여주는 도면이다.

도 2를 참조하면, 상기 리던던트 디코더 회로(12)는 전원 전압과 노드(N0) 사이에 연결되어 상기 노드(N0)를 챠지하는 저항(R1), 일단들이 모두 상기 노드(N0)에 연결된 퓨즈 쌍들((F0, FB0)-(Fk, FBk)), 상기 노드(N0)에 챠지되는 전압을 디스챠지하기 위한 트랜지스터 쌍들((MN0, MNB0)-(MNk, MNBk)), 래치(L1), 그리고 인버터(INV1)로 구성된다.

한 쌍의 퓨즈들((F0, FB0)-(F0, FB0))은 각각 메인 메모리 셀 어레이(20)의결함있는 셀의 어드레스 1 비트 정보를 저장한다. 상기 노드(N0)는 퓨즈들((F0, FB0)-(Fk, FBk))에 저장된 어드레스와 외부로부터 인가되는 어드레스 데이터((A0, nA0)-(Ak, nAk))가 일치할 경우 하이 레벨로 유지되고, 일치하지 않을 경우 로우레벨로 디스챠지된다. 그러므로, 래치(L1)와 인버터(INV1)를 통해 출력되는 신호(INF0)가 하이 레벨이면, 외부로부터 입력된 어드레스가 메인 메모리 셀 어레이의 결함있는 셀의 어드레스임을 나타낸다.

다시 도 1을 참조하면, 리던던트 메모리 선택기(14)는 리던던트 디코더 회로(12)로부터 출력되는 신호(INFO)가 하이 레벨일 때, 외부로부터 입력되는 어드레스(ADDRESS)에 대응하는 리던던트 메모리 셀 어레이(16)의 소정 셀을 선택한다. 메인 메모리 선택기(18)는 상기 리던던트 디코더 회로(12)로부터 출력되는 신호(INFO)가 로우 레벨이면, 외부로부터 입력되는 어드레스(ADDRESS)에 대응하는 메인 메모리 셀 어레이(20)의 소정 셀을 선택한다.

상술한 바와 같이, 종래의 리던던트 디코더 회로(12)는 메인 메모리 셀 어레이(20)의 결함있는 셀의 어드레스를 저장하기 위하여 퓨즈 쌍들((F0, FB0)-(Fk, FBk))을 사용하였다. 이처럼 퓨즈를 이용하는 방법은 몇 가지 단점을 갖는다.

첫째, 테스트 수행 시간이 많이 요구된다. 일반적으로 널리 사용되는 레이저 빔을 이용한 커팅에 있어서 레이저 장비는 고가일 뿐만 아니라 긴 테스트 시간을 요구한다. 이는 반도체 메모리 장치의 생산 비용을 증가시킨다.

둘째, 리던던트 메모리 셀 어레이의 결함 여부를 테스트 할 수 없다. 리던던트 메모리 셀 어레이(16)에/로부터 데이터를 기입/독출하기 위해서는 외부로부터입력되는 어드레스와 리던던트 디코더 회로(12) 내의 퓨즈들에 저장된 어드레스가 일치하여야 한다. 즉, 리던던트 메모리 셀 어레이(16)를 액세스하기 위해서는 레이저 퓨즈들을 커팅하여야만 한다. 한번 커팅된 퓨즈들은 복구할 수 없으므로 리던던트 메모리 셀 어레이(16)에 대한 테스트가 불가능하다.

셋째, 레이저 퓨즈는 반도체 메모리 장치 내에서 넓은 면적을 차지하고 있을 뿐만 아니라 커팅을 위해 패드 오픈이 형성되어야 하므로 전체적으로 레이아웃 면적을 증가시킨다.

따라서, 본 발명의 목적은 상술한 제반 문제점을 해결하기 위해 제안된 것으로, 전기적으로 소거 및 프로그램이 가능한 소자를 이용하여 메인 메모리 셀 어레이의 결함있는 셀의 어드레스 정보를 저장하는 리던던트 디코더 회로를 제공하는데 있다.

도 1은 리던던트 회로를 포함하는 일반적인 반도체 메모리 장치의 구성을 개략적으로 보여주는 블럭도;

도 2는 도 1에 도시된 리던던트 디코더 회로의 회로 구성을 보여주는 도면;

도 3은 본 발명의 바람직한 실시예에 따른 리던던트 디코더 회로의 구성을 보여주는 블럭도;

도 4는 도 3에 도시된 상기 어드레스 저장 회로의 상세한 회로 구성을 보여주는 도면;

도 5는 비교 유닛의 상세한 회로 구성을 보여주는 회로도;

도 6A 내지 도 6E는 비교 유닛의 동작을 보여주는 타이밍도;

도 7은 리던던트 인에이블 제어 유닛의 상세한 회로 구성을 보여주는 회로도;

도 8A 내지 8E는 리던던트 인이에블 제어 유닛의 동작을 보여주는 타이밍도; 그리고

도 9는 워드 라인 구동 회로의 상세한 구성을 보여주는 회로도이다.

*도면의 주요 부분에 대한 부호의 설명*

100 : 리던던트 디코더 회로 110 : 리던던트 인에이블 제어 유닛

116 : 제어 회로 118 : 어드레스 저장 회로

120 : 비교 회로 122A-122C : 비교 유닛

230 : 래치 회로 240A, 240B : 디스챠지 회로

250A, 250B : 프로그램 제어 회로

MCi, MCBi, EMC : EEPROM 셀

상술한 바와 같은 본 발명의 목적을 달성하기 위한 본 발명의 특징에 의하면, 외부로부터 입력된 어드레스가 메인 메모리 셀 어레이의 결함있는 셀의 어드레스인 지의 여부를 나타내는 정보 신호를 출력하는 리던던트 디코더 회로는: 상기 메인 메모리 셀 어레이의 결함있는 셀에 대응하는 한 쌍의 상보적인 어드레스 데이터들을 저장하고, 하나의 워드 라인 및 복수 개의 비트 라인들 가운데 대응하는 비트 라인에 각각 연결된 복수 개의 전기적으로 소거 및 프로그램이 가능한 메모리 셀들의 어레이와, 독출, 소거, 프로그램 모드에 대응하는 전압을 출력해서 상기 워드 라인을 구동하는 워드 라인 드라이버, 제 1 노드를 프리챠지하는 프리챠지 회로와, 상기 제 1 노드의 전압 레벨을 래치해서 상기 정보 신호로 출력하는 출력 회로, 그리고 상기 한 쌍의 상보적인 어드레스 데이터들 가운데 한 쌍의 상보적인 데이터 비트들에 각각 대응하고, 상기 제 1 노드에 병렬로 연결된 비교 유닛들을 포함한다.

상기 비교 유닛은, 대응하는 한 쌍의 비트 라인들을 통해 대응하는 메모리 셀들에 저장된 어드레스 데이터 비트들을 감지하여 제 2 및 제 3 노드들에 각각 래치하는 래치 회로, 상기 제 2 및 제 3 노드들에 래치된 어드레스 데이터 비트들과 외부로부터 입력된 한 쌍의 상보적인 어드레스 데이터 비트들의 일치 여부에 따라 상기 제 1 노드를 선택적으로 디스챠지하는 디스챠지 회로, 그리고 프로그램 모드 동안 활성화되는 제 1 제어 신호에 응답해서, 외부로부터 입력되는 한 쌍의 어드레스 데이터 비트들을 각각 상기 제 2 및 제 3 노드들로 전달하는 프로그램 제어 회로를 포함한다.

이상과 같이, 메인 메모리 셀 어레이의 결함있는 셀의 어드레스를 전기적으로 소거 및 프로그램이 가능한 셀에 저장함으로써, 리페어 동작을 수행하기 전에 리던던트 셀 어레이에 대한 테스트를 할 수 있다. 또한, 상기 전기적으로 소거 및 프로그램이 가능한 셀들을 프로그램할 때 외부로부터 제공되는 전압을 워드라인 구동 전압으로 이용함으로써 소스 라인의 전압 상승으로 인한 프로그램 방해 문제를 해결할 수 있다.

(실시예)

이하 본 발명에 따른 실시예를 첨부된 도면 도 3 내지 도 9를 참조하여 상세히 설명한다.

도 3은 본 발명의 바람직한 실시예에 따른 리던던트 디코더 회로의 구성을 보여주는 블럭도이다. 도 3을 참조하면, 상기 리던던트 디코더 회로(100)는 리던던트 인에이블 제어 유닛(110), 낸드 게이트(112), PMOS 트랜지스터(114), 제어 회로(116), 어드레스 저장 회로(118), 비교 회로(120), 인버터들(124, 134), NMOS 트랜지스터(126), 그리고 래치 회로(128)로 구성된다.

상기 리던던트 인에이블 회로(110)는 대응하는 어드레스 저장 회로(118)에 메인 메모리 셀 어레이의 결함있는 셀의 어드레스가 저장되어 있는 지의 여부를 나타내는 데이터를 저장하며, 외부로부터 입력되는 제어 신호들(nINHIBIT, nINITIAL, nDISABLE, BIAS0)에 응답하여, 저장된 데이터를 독출해서 인에이블 신호(ENABLE)를 출력한다. 상기 리던던트 인에이블 제어 유닛(110)의 상세한 회로 구성 및 동작은 추후 설명된다. 상기 낸드 게이트(112)는 상기 리던던트 인에이블 제어 유닛(110)으로부터의 인에이블 신호(ENABLE)와 제어 회로(116)로부터 제공되는 제어 신호(SET)를 받아들여 낸드 연산한다. 상기 PMOS 트랜지스터(114)는 상기 낸드 게이트(112)의 출력 신호가 로우 레벨일 때 턴 온되어 제 1 노드(N1)를 전원 전압으로 프리챠지한다. 다시 말하면, 상기 리던던트 인에이블 제어 유닛(110)으로부터 출력되는 인에이블 신호(ENABLE)와 상기 제어 회로(116)로부터 출력되는 제어 신호(SET)가 모두 하이 레벨일 때 상기 제 1 노드(N1)는 프리챠지된다. 래치 회로(128)는 상기 제 1 노드(N1)의 전압 레벨을 래치하고, 인버터(134)는 상기 래치(128)의 출력 신호를 반전시켜 출력(INFO)한다. 상기 인버터(124)로부터 출력되는 신호는 도 1에 도시된 리던던트 메모리 선택기(14)로 제공된다.

상기 제어 회로(116)는 외부로부터 제어 신호들(BIAS0, POWER_UP, READ, PRGRAM, ERASE)을 받아들여 리던던트 디코더 회로(100)에 필요한 제어 신호들(SET, nPRE, BIAS1, PGM)을 발생하고, 어드레스 저장 회로(118)의 워드 라인(WL), 소스 라인(SL), 및 벌크(BULK)와 연결되어 그들을 구동하기 위한 전압들을 제공하며, 외부로부터 입력되는 어드레스 데이터(ADDRESS[0:k])와 상보적인 데이터(nA[0:k]) 및 원래의 어드레스 데이터(A[0:k])를 출력한다.

상기 어드레스 저장 회로(118)의 상세한 회로 구성이 도 4에 도시되어 있다.

도 4를 참조하면, 상기 어드레스 저장 회로(118)는 메인 메모리 셀 어레이의 결함있는 셀에 대응하는 한 쌍의 상보적인 어드레스 데이터들을 저장하고, 하나의 워드 라인(WL)과 k 개의 비트 라인 쌍들((BL0, BLB0)-(BLk, BLBk)) 가운데 대응하는 비트 라인에 각각 연결된 k 개의 메모리 셀 쌍들((MC0, MCB0)-(MCk, MCBk))로 구성된다. 이 실시예에서, 상기 메모리 셀들은 각각 소거 및 프로그램이 가능한 셀, 예컨대 EEPROM(electrical erasable programmable read only memory) 셀로 구성된다. 상기 EEPROM 셀들((MC0, MCB0)-(MCk, MCBk))의 소스들와 벌크들는 각각 공통으로 연결되어 있어서, 소거 모드에서 함께 소거된다. 프로그램, 소거, 및 독출 모드에 따라 상기 워드 라인(WL)을 구동하기 위한 전압은 제어 회로(116) 내의 워드 라인 구동 회로에서 발생되며, 상기 워드 라인 구동 회로의 상세한 회로 구성은 도 9에 도시되어 있다.

도 9를 참조하면, 상기 워드 라인 드라이버(400)는 PMOS 트랜지스터들(401, 402, 405, 406, 409, 410), NMOS 트랜지스터들(411, 412), 인버터들(403, 404, 407, 408), 그리고 음의 전압 레벨 쉬프터(420)로 구성된다. 상술한 바와 같은 구성을 가지는 워드라인 드라이버(400)는 독출 모드 동안에는 전원 전압(VCC)을, 프로그램 모드 동안에는 외부 입력 패드부터 제공되는 전압을, 그리고 소거 모드 동안에는 음의 고전압을 워드라인(WL)으로 제공한다.

다시 도 3을 참조하면, 외부로부터 인가된 어드레스와 상기 어드레스 저장 회로(118)에 저장된 어드레스를 비교하고, 그들이 서로 일치하는 지의 여부에 따라 상기 제 1 노드(N1)를 선택적으로 디스챠지하는 비교 회로(120)는 k 개의 비교 유닛들(122A-122C)로 구성된다. 상기 비교 유닛들(122A-122C) 각각은 상기 한 쌍의 상보적인 어드레스 데이터들 가운데 한 쌍의 상보적인 데이터 비트들에 대응하며, 제 1 노드(N1)에 병렬로 연결된다. 상기 비교 유닛들(122A-122C)은 모두 동일한 회로 구성을 가지며 동일하게 동작한다. 여기서는 중복되는 설명을 피하기 위해 한 비교 유닛의 구성 및 동작만을 상세히 설명한다.

도 5는 비교 유닛의 상세한 회로 구성을 보여주는 회로도이다. 도 5를 참조하면, 상기 비교 유닛(122)은 프리챠지 트랜지스터들(201, 202), 대응하는 한 쌍의 비트 라인들(BLBi, BLi)을 통해 대응하는 메모리 셀 쌍들(MCBi, MCi)에 저장된 어드레스 데이터들을 감지하여 제 2 및 제 3 노드들(N2, N3)에 각각 래치하는 래치 회로(230), 상기 제 2 및 제 3 노드들(N2, N3)에 래치된 어드레스 데이터들과 제어 회로(116)로부터 입력된 한 쌍의 상보적인 어드레스 데이터들(Ai, nAi)의 일치 여부에 따라 상기 제 1 노드(N1)를 선택적으로 디스챠지하는 디스챠지 회로들(240A, 240B), 그리고 제어 회로(116)로부터 제공되는 제어 신호(PGM)에 응답해서, 제어 회로(116)로부터 입력되는 한 쌍의 어드레스 데이터 비트들(Ai, nAi)을 각각 상기 제 2 및 제 3 노드들(N2, N3)로 전달하는 프로그램 제어 회로들(250A, 250B)을 포함한다.

구체적으로, 상기 프리챠지 트랜지스터들(201, 202)은 각각 PMOS 트랜지스터로 구성된다. 상기 PMOS 트랜지스터(201)는 전원 전압과 상기 제 2 노드(N2) 사이에 형성된 전류 통로 및 게이트를 갖는다. 상기 PMOS 트랜지스터(202)는 전원 전압과 상기 제 3 노드(N3) 사이에 형성된 전류 통로 및 게이트를 갖는다. 상기 PMOS 트랜지스터들(201, 202)의 게이트들은, 제어 회로(116)로부터 제공되고 전원 전압 공급이 개시될 때 활성화되는 프리챠지 제어 신호(nPRE)에 의해 제어된다. 따라서, 전원 전압 공급이 개시되면, 상기 제 2 및 제 3 노드들(N2, N3)은 전원 전압 레벨로 프리챠지된다.

상기 래치 회로(230)는, 전원 전압과 상기 제 2 노드(N2) 사이에 형성된 전류 통로 및 상기 제 3 노드(N3)와 연결된 게이트를 갖는 PMOS 트랜지스터(203), 상기 전원 전압과 상기 제 3 노드(N3) 사이에 형성된 전류 통로 및 상기 제 2 노드(N2)와 연결된 게이트를 갖는 PMOS 트랜지스터(204), 상기 제 2 노드(N2)와 비트 라인(BLBi) 사이에 형성된 전류 통로 및 독출 모드 또는 프로그램 모드일 때 활성화되는 제어 신호(BIAS1)에 의해 제어되는 게이트를 갖는 NMOS 트랜지스터(205), 그리고 상기 제 3 노드(N3)와 비트 라인(BLi) 사이에 형성된 전류 통로 및 상기 제어 신호(BIAS1)에 의해 제어되는 게이트를 갖는 NMOS 트랜지스터(206)를 포함한다.

상기 디스챠지 회로(240A)는 하나의 전류 통로 및 상기 제 2 노드(N2)와 연결된 게이트를 가지는 NMOS 트랜지스터(207) 그리고 하나의 전류 통로 및 제어 회로(116)로부터 입력되는 한 쌍의 어드레스 데이터들 가운데 제 2 어드레스 데이터의 대응하는 비트(nAi)에 의해 제어되는 게이트를 갖는 NMOS 트랜지스터(208)로 구성된다. 상기 NMOS 트랜지스터들(207, 208)의 전류 통로들은 상기 제 1 노드(N1)와 접지 전압 사이에 직렬로 순차적으로 형성된다.

상기 디스챠지 회로(240B)는 하나의 전류 통로 및 상기 제 3 노드(N3)와 연결된 게이트를 가지는 NMOS 트랜지스터(209) 그리고 하나의 전류 통로 및 제어 회로(116)로부터 입력되는 한 쌍의 어드레스 데이터들 가운데 상기 제 2 어드레스 데이터와 상보적인 제 1 어드레스 데이터의 대응하는 비트(Ai)에 의해 제어되는 게이트를 갖는 NMOS 트랜지스터(210)로 구성된다. 상기 NMOS 트랜지스터들(209, 210)의 전류 통로들은 상기 제 1 노드(N1)와 접지 전압 사이에 직렬로 순차적으로 형성된다.

상기 프로그램 제어 회로(250A)는 하나의 전류 통로 및 상기 제어 회로(116)로부터 제공되는 프로그램 제어 신호(PGM)에 의해 제어되는 게이트를 갖는 NMOS 트랜지스터(211) 그리고 하나의 전류 통로 및 상기 제 2 어드레스 데이터의 대응하는 비트(nAi)에 의해 제어되는 게이트를 갖는 NMOS 트랜지스터(212)로 구성된다. 상기 NMOS 트랜지스터들(211, 212)의 전류 통로들은 상기 제 2 노드(N2)와 접지 전압 사이에 직렬로 순차적으로 형성된다.

상기 프로그램 제어 회로(250B)는 하나의 전류 통로 및 상기 프로그램 제어 신호(PGM)에 의해 제어되는 게이트를 갖는 NMOS 트랜지스터(213) 그리고 하나의 전류 통로 및 상기 제 1 어드레스 데이터의 대응하는 비트(Ai)에 의해 제어되는 게이트를 갖는 NMOS 트랜지스터(214)를 포함한다. 상기 NMOS 트랜지스터들(213, 214)의 전류 통로들은 상기 제 3 노드(N3)와 접지 전압 사이에 직렬로 순차적으로 형성된다.

상술한 바와 같은 구성을 가지는 비교 유닛(122)의 동작을 첨부된 도면 제 6A 도 내지 제 6E 도를 참조하여 설명한다.

제 6A 도는 상기 어드레스 저장 유닛(118) 내의 EEPROM 셀들(MC1-MCk, MCBi-MCBk)을 소거할 때 상기 비교 유닛의 동작을 보여주는 타이밍도이다.

도 5 및 도 6A를 참조하여, 전원 전압 공급이 개시되면 상기 프리챠지 제어 신호(nPRE)는 로우 레벨로 천이하고 그에 따라 제 2 및 제 3 노드들(N2, N3)은 전원 전압 레벨로 프리챠지된다(구간 A). 구간 C에서, 제어 신호(BIAS1)가 로우 레벨이므로 NMOS 트랜지스터들(205, 206)이 턴 오프되어 비트 라인들(BLBi, BLi)이 플로팅된다. 제어 회로(116)로부터 워드 라인(WL)으로 음의 고전압(VNEG)이, 벌크로 양의 고전압이 인가되고, 그리고 소스 라인(SL)이 플로팅되면, 상기 메모리 셀들(MCBi, MCi)이 소거된다. 도 4에 도시된 바와 같이, EEPROM 셀들(MC1-MCk, MCBi-MCBk)의 게이트들은 하나의 워드 라인(WL)에 공통으로 연결되고, 그것들의 소스들은 하나의 소스 라인(SL)에 연결되어 있으므로, 소거 모드시 상기 EEPROM 셀들(MC1-MCk, MCBi-MCBk)은 동시에 소거된다.

도 6B는 상기 EEPROM 셀들(MC1-MCk, MCBi-MCBk)을 프로그램할 때 상기 비교 유닛의 동작을 보여주는 타이밍도이다.

도 5 및 도 6B를 참조하여, 전원 전압 공급이 개시되면 상기 프리챠지 제어 신호(nPRE)는 로우 레벨로 천이하고 그에 따라 제 2 및 제 3 노드들(N2, N3)은 전원 전압 레벨로 프리챠지된다(구간 A). 구간 B에서, 상기 프리챠지 제어 신호(nPRE)가 하이 레벨로 천이하면, 상기 노드들(N2, N3)은 플로팅된다. 구간 C에서, 제어 회로(116)로부터 제공되는 제 1 어드레스 데이터 비트(Ai)가 하이 레벨이고, 제 2 어드레스 데이터 비트(nAi)가 로우 레벨이면, 프로그램 제어 신호(PGM)에 의해 노드들(N2, N3)은 각각 하이 레벨과 로우 레벨로 래치된다. 이 때, 제어 회로(116)로부터 NMOS 트랜지스터들(205, 206)의 게이트들로 전원 전압보다 높은 하이 레벨의 제어 신호(BIAS1)가 인가되고, 워드 라인(WL)으로 고전압이 인가되면 메모리 셀(MCBi)은 프로그램되고, 메모리 셀(MCi)은 소거 상태를 그대로 유지한다.

한 쌍의 EEPROM 셀들(MCBi, MCi)은 어드레스 데이터의 한 비트를 저장하므로, 복수 개의 어드레스 데이터 비트들을 메모리 셀들((MC0,MCB0)-(MCk,MCBk))에 프로그램하기 위해서는 큰 전류 용량이 요구된다. 그러므로, 내부 승압 회로에서 승압된 전압을 프로그램 전압으로 사용하는 경우 프로그램할 수 있는 셀의 개수에 제한이 따른다. 이러한 제약을 배제하고자 이 실시예에서는 전원 전압을 프로그램 전압으로 사용하였다. 여기서, 프로그램 전압을 전압 강하없이 비트 라인들(BLBi, BLi)에 제공하기 위해, 상기 NMOS 트랜지스터들(205, 206)의 게이트들로 전원 전압보다 높은 하이 레벨의 제어 신호(BIAS1)를 인가한다. 단, 웨이퍼에 대한 테스트단계 중 프로그램 모드에서는 외부로부터 제공되는 전압은 다른 동작 모드에 비해 높은 전압이 제공되어야 한다. 이러한 방법에 의하면, 많은 셀들을 동시에 프로그램할 수 있으므로 프로그램 수행 시간이 단축된다. 한편, 프로그램 모드에서, 워드 라인(WL) 구동 전압은 외부 패드로부터 제공되는 전압을 이용한다. 따라서, 동시에 다수 개의 셀들을 프로그램하는 경우, 과도한 프로그램 전류로 인해 접지 전압 레벨을 유지해야 하는 소스 라인(SL)의 레벨이 상승하는 문제를 방지할 수 있다. 더욱이, 도 6B에 도시된 바와 같이, 시간이 경과함에 따라 워드 라인 전압이 점진적으로 상승하도록 제어할 수 있으므로, 프로그램 전류를 적절하게 제어할 수 있다.

도 6C 및 도 6D는 EEPROM 셀(MCBi)이 프로그램된 상태(즉, 오프 셀)이고, EEPROM 셀(MCi)이 소거된 상태(즉, 온 셀)인 경우 독출 모드에서 비교 유닛(122)의 동작을 보여주는 타이밍도이다.

먼저 도 6C를 참조하여, 제어 회로(116)로부터 메인 메모리 셀 어레이의 결함없는 셀에 대응하는 어드레스 데이터(즉, 어드레스 데이터 비트 nAi가 하이 레벨, Ai가 로우 레벨)가 입력되는 경우가 설명된다. 전원 공급이 개시되어 상기 제 2 및 제 3 노드들(N2, N3)이 하이 레벨로 프리챠지된 후, 상기 프리챠지 제어 신호(nPRE)와 제어 신호(BIAS1)가 하이 레벨로 천이하면, 상기 노드들(N2, N3)은 대응하는 EEPROM 셀들(MCBi, MCi)에 저장된 데이터 비트들에 따라 각각 하이 레벨과 로우 레벨로 된다. 이 때, 상기 제어 회로(116)로부터 입력되는 어드레스 데이터 비트(nAi)가 하이 레벨이고, 어드레스 데이터 비트(Ai)가 로우 레벨이므로, 상기 제 1 노드(N1)는 로우 레벨로 디스챠지된다. 이 경우, 도 3에 도시된 래치 회로(128)와 인버터(134)를 통해 출력되는 신호(INFO)는 로우 레벨이므로, 메인 메모리 선택기(18)가 외부로부터 입력되는 어드레스(ADDRESS) 대응하는 메인 메모리 셀 어레이(20)의 소정 셀을 선택한다.

다음, 도 6D를 참조하여, 제어 회로(116)로부터 메인 메모리 셀 어레이의 결함있는 셀에 대응하는 어드레스 데이터(즉, 어드레스 데이터 비트 nAi가 로우 레벨, Ai가 하이 레벨)가 입력되는 경우 상기 비교 유닛의 동작이 설명된다. 상기 제 2 및 제 3 노드들(N2, N3)이 각각 하이 레벨과 로우 레벨로 래치된 상태에서, 어드레스 데이터 비트(nAi)가 로우 레벨이고, 어드레스 데이터 비트(Ai)가 하이 레벨이면, 제 1 노드(N1)와 접지 전압 사이에 전류 경로가 형성되지 않는다. 그러므로, 제 1 노드(N1)는 프리챠지된 상태를 그대로 유지한다. 이 경우, 도 3에 도시된 래치 회로(128)와 인버터(134)를 통해 출력되는 신호(INFO)는 하이 레벨이므로, 상기 리던던트 메모리 선택기(14)가 리던던트 메모리 셀 어레이(16)의 소정 셀을 선택한다.

도 6E는 리던던트 인에이블 제어 유닛(110)에 의해 리던던트 디코더 회로가 인에이블되지 않은 경우의 동작을 보여주는 타이밍도이다. 상기 리던던트 인에이블 제어 유닛(110)으로부터 출력되는 인에이블 신호(ENABLE)가 로우 레벨이면, 제어 회로(116)는 로우 레벨의 제어 신호(BIAS1)를 출력하고, 다른 제어 신호들은 출력하지 않는다. 따라서, 노드들(N2, N3)은 하이 임피던스 상태로 되고, 인버터(124)와 NMOS 트랜지스터(126)에 의해 제 1 노드(N1)는 로우 레벨로 디스챠지된다. 이경우, 비교 유닛(122)에서는 전원 전압과 접지 전압 사이에 전류 경로가 형성되지 않으므로 대기 상태에서 불필요한 전류 소모를 방지한다.

도 7은 리던던트 인에이블 제어 유닛(110)의 상세한 회로 구성을 보여주는 회로도이다.

도 7을 참조하면, 상기 리던던트 인에이블 제어 유닛(110)은, 전원 전압과 제 4 노드(N4) 사이에 형성된 전류 통로 및 제어 신호(nINHIBIT)에 의해 제어되는 게이트를 갖는 PMOS 트랜지스터(301), 전원 전압과 제 5 노드(N5) 사이에 형성된 전류 통로 및 제어 신호(nINITIAL)에 의해 제어되는 게이트를 갖는 PMOS 트랜지스터(302), 메인 메모리 셀 어레이에 결함있는 셀이 있는 지의 여부를 나타내는 데이터를 저장하는 EEPROM 셀(EMC), 제어 신호(BIAS0)에 응답해서 상기 EEPROM 셀(EMC)의 드레인과 연결된 비트 라인(BL)을 상기 제 2 노드와 선택적으로 연결하는 NMOS 트랜지스터(303), 두 개의 인버터들로 구성되며, 상기 EEPROM 셀에 저장된 데이터를 독출해서 상기 제 4 및 제 5 노드들(N4, N5)에 래치하는 래치 회로(304), 그리고 제어 신호(nDISABLE)에 응답해서 상기 제 5 노드(N5)에 래치된 데이터를 상기 인에이블 신호(ENABLE)로 출력하는 낸드 게이트(305)와 인버터(306)를 포함한다.

상기 리던던트 인이에블 제어 유닛(110)의 동작을 첨부된 도면 제 8A 도 내지 제 8D 도를 참조하여 설명한다. 제 8A 도는 상기 메모리 셀(EMC)을 소거할 때 입출력 신호들의 타이밍도이다.

도 3 및 도 8A를 참조하면, 외부로부터 전원 공급이 개시되면, PMOS 트랜지스터들(301, 302)의 게이트들로 제공되는 제어 신호들(nINHIBIT, nINITIAL)은 하이레벨로 된다. 다음, 비트 라인(BL)을 플로팅시키기 위해 제어 신호(BIAS0)는 로우 레벨을 유지하고, 워드 라인(WL)에는 음의 고전압(VNEG)이 인가되고, 벌크(BULK)에는 전원 전압(VCC)보다 높은 전압이 인가된다. 그러므로, 상기 메모리 셀(EMC)은 소거된다.

도 8B는 상기 EEPROM 셀(EMC)을 프로그램할 때 입출력 신호들의 타이밍도이다. 외부로부터 전원 전압이 인가되면(구간 Q1), 제어 신호(nINITIAL)가 로우 레벨로 되고, 그에 따라서 PMOS 트랜지스터(301)가 턴 온되어 노드(N4)는 전원 전압 레벨로 프리챠지된다. 로우 레벨의 제어 신호(nDISABLE)에 의해서 상기 인에이블 신호(ENABLE)는 로우 레벨이 된다. 전원 공급이 개시된 후 소정 시간이 경과되면 제어 신호(nINITIAL)는 하이 레벨로 되고, 제어 신호(BIAS0)는 NMOS 트랜지스터(303)의 드레솔드 전압(VTN)보다 높은 레벨로 되어 노드(N5)는 EEPROM 셀(EMC)에 저장된 데이터에 따라 로우 레벨로 천이하거나 또는 하이 레벨을 유지한다. 이 실시예에서는 상기 EEPROM 셀(EMC)이 소거된 셀이라고 가정한다. 그러므로, Q2 구간에서 노드(N5)는 로우 레벨로 디스챠지된다(만일, EEPROM 셀(EMC)이 프로그램된 셀이라면 하이 레벨을 유지한다). 상기 노드(N5)의 전압 레벨은 래치 회로(304)에 의해 래치된다.

상기 EEPROM 셀(EMC)에 대한 프로그램 동작이 수행되는 구간 Q3의 동작은 다음과 같다. 제어 신호(nINHIBIT)는 제어 신호(nINITIAL)에 앞서 로우 레벨로 천이하는데, 이는 전원 공급이 개시된 후 노드(N5)가 하이 레벨로 래치된 다른 비선택된 리던던트 인에이블 유닛에 대해 노드(N5)를 로우 레벨로 바꾸어 주어 비선택된셀에 대한 프로그램을 막기 위함이다. 계속해서, 제어 신호(nINITIAL)가 로우 레벨로 천이되면, 어드레스 저장 회로(118) 내의 EEPROM 셀들((MC0,MCB0)-(MCk, MCBk))과 함께 프로그램된다. Q3 구간동안 프로그램 전압 강하없이 원활한 프로그램이 수행될 수 있도록, NMOS 트랜지스터(303)의 게이트에는 전원 전압보다 높은 레벨의 제어 신호(BIAS0)를 인가하고, 워드 라인(WL)에는 외부로부터 인가되는 고전압을 제공한다.

도 8C는 EEPROM 셀(EMC)이 프로그램된 상태에서 외부로부터 전원 공급이 개시될 때, 리던던트 인에이블 제어 유닛(110)의 입출력 신호들의 상태를 보여주는 타이밍도이다. 제어 신호(nINITIAL)가 로우 레벨에서 하이 레벨로 천이하면, 프리챠지된 노드(N5)는 하이 레벨을 계속 유지한다. 따라서, 인에이블 신호(ENABLE)는 하이 레벨로 된다. 이 경우, 리던던트 디코더 회로(100)는 인에이블된다.

도 8D는 EEPROM 셀(EMC)이 소거된 상태에서 외부로부터 전원 공급이 개시될 때, 리던던트 인에이블 제어 유닛(110)의 입출력 신호들의 상태를 보여주는 타이밍도이다. 제어 신호(nINITIAL)가 로우 레벨에서 하이 레벨로 천이하면, 프리챠지된 노드(N5)는 디스챠지된다. 따라서, 인에이블 신호(ENABLE)는 로우 레벨로 된다. 이 경우, 리던던트 디코더 회로(100)는 디세이블된다.

이상에서, 본 발명에 따른 회로의 구성 및 동작을 상기한 설명 및 도면에 따라 도시하였지만 이는 예를 들어 설명한 것에 불과하며 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 다양한 변화 및 변경이 가능함은 물론이다.

이상과 같은 본 발명에 의하면, 메인 메모리 셀 어레이의 결함있는 셀의 어드레스를 전기적으로 소거 및 프로그램이 가능한 셀에 저장함으로써, 리페어 동작을 수행하기 전에 리던던트 셀 어레이에 대한 테스트를 할 수 있다. 또한, 상기 전기적으로 소거 및 프로그램이 가능한 셀들을 프로그램할 때 외부로부터 제공되는 전압을 워드라인 구동 전압으로 이용함으로써 소스 라인의 전압 상승으로 인한 프로그램 방해 문제를 해결할 수 있다.

Claims

외부로부터 입력된 어드레스가 메인 메모리 셀 어레이의 결함있는 셀의 어드레스인 지의 여부를 나타내는 정보 신호를 출력하는 리던던트 디코더 회로에 있어서:

상기 메인 메모리 셀 어레이의 결함있는 셀에 대응하는 한 쌍의 상보적인 어드레스 데이터들을 저장하고, 하나의 워드 라인 및 복수 개의 비트 라인들 가운데 대응하는 비트 라인에 각각 연결된 복수 개의 전기적으로 소거 및 프로그램이 가능한 메모리 셀들의 어레이와;

독출, 소거, 프로그램 모드에 대응하는 전압을 출력해서 상기 워드 라인을 구동하는 워드 라인 드라이버와;

제 1 노드를 프리챠지하는 프리챠지 회로와;

상기 제 1 노드의 전압 레벨을 래치해서 상기 정보 신호로 출력하는 출력 회로; 그리고

상기 한 쌍의 상보적인 어드레스 데이터들 가운데 한 쌍의 상보적인 데이터 비트들에 각각 대응하고, 상기 제 1 노드에 병렬로 연결된 비교 유닛들을 포함하되,

상기 비교 유닛은,

대응하는 한 쌍의 비트 라인들을 통해 대응하는 메모리 셀들에 저장된 어드레스 데이터 비트들을 감지하여 제 2 및 제 3 노드들에 각각 래치하는 래치 회로와;

상기 제 2 및 제 3 노드들에 래치된 어드레스 데이터 비트들과 외부로부터 입력된 한 쌍의 상보적인 어드레스 데이터 비트들의 일치 여부에 따라 상기 제 1 노드를 선택적으로 디스챠지하는 디스챠지 회로; 그리고

프로그램 모드 동안 활성화되는 제 1 제어 신호에 응답해서, 외부로부터 입력되는 한 쌍의 어드레스 데이터 비트들을 각각 상기 제 2 및 제 3 노드들로 전달하는 프로그램 제어 회로를 포함하는 것을 특징으로 하는 리던던트 디코더 회로.
제 1 항에 있어서,

상기 메모리 셀들은 각각 EEPROM(electrical erasable programmable read only memory) 셀로 구성되는 것을 특징으로 하는 리던던트 디코더 회로.
제 1 항에 있어서,

외부로부터 전원 전압 공급이 개시될 때 활성화되는 제 2 제어 신호에 응답해서, 상기 제 2 및 제 3 노드를 프리챠지 하는 서브 프리챠지 회로를 더 포함하는 것을 특징으로 하는 리던던트 디코더 회로.
제 3 항에 있어서,

상기 서브 프리챠지 회로는,

전원 전압과 상기 제 2 노드 사이에 형성된 전류 통로 및 상기 제 2 제어 신호에 의해 제어되는 게이트를 갖는 제 1 트랜지스터; 그리고

상기 전원 전압과 상기 제 3 노드 사이에 형성된 전류 통로 및 상기 제 2 제어 신호에 의해 제어되는 게이트를 갖는 제 2 트랜지스터를 포함하는 것을 특징으로 하는 리던던트 디코더 회로.
제 1 항에 있어서,

상기 래치 회로는,

전원 전압과 상기 제 2 노드 사이에 형성된 전류 통로 및 상기 제 3 노드와 연결된 게이트를 갖는 제 3 트랜지스터와;

상기 전원 전압과 상기 제 3 노드 사이에 형성된 전류 통로 및 상기 제 2 노드와 연결된 게이트를 갖는 제 4 트랜지스터와;

상기 제 2 노드와 상기 한 쌍의 비트 라인들 중 제 1 비트 라인 사이에 형성된 전류 통로 및 독출 모드 또는 프로그램 모드일 때 활성화되는 제 3 제어 신호에 의해 제어되는 게이트를 갖는 제 5 트랜지스터; 그리고

상기 제 3 노드와 상기 한쌍의 비트 라인들 중 제 2 비트 라인 사이에 형성된 전류 통로 및 상기 제 3 제어 신호에 의해 제어되는 게이트를 갖는 제 6 트랜지스터를 포함하는 것을 특징으로 하는 리던던트 디코더 회로.
제 1 항에 있어서,

상기 디스챠지 회로는,

하나의 전류 통로 및 상기 제 2 노드와 연결된 게이트를 가지는 제 7 트랜지스터와;

하나의 전류 통로 및 외부로부터 입력되는 한 쌍의 어드레스 데이터들 가운데 제 1 어드레스 데이터의 대응하는 비트에 의해 제어되는 게이트를 갖는 제 8 트랜지스터와;

상기 제 7 및 제 8 트랜지스터들의 전류 통로들은 상기 제 1 노드와 접지 전압 사이에 직렬로 순차적으로 형성되고;

하나의 전류 통로 및 상기 제 3 노드와 연결된 게이트를 가지는 제 9 트랜지스터; 그리고

하나의 전류 통로 및 외부로부터 입력되는 한 쌍의 어드레스 데이터들 가운데 상기 제 1 어드레스 데이터와 상보적인 제 2 어드레스 데이터의 대응하는 비트에 의해 제어되는 게이트를 갖는 제 10 트랜지스터를 포함하고,

상기 제 9 및 제 10 트랜지스터들의 전류 통로들은 상기 제 1 노드와 접지 전압 사이에 직렬로 순차적으로 형성되는 것을 특징으로 하는 리던던트 디코더 회로.
제 6 항에 있어서,

상기 프로그램 제어 회로는,

하나의 전류 통로 및 상기 제 1 제어 신호에 의해 제어되는 게이트를 갖는 제 11 트랜지스터와;

하나의 전류 통로 및 상기 제 1 어드레스 데이터의 대응하는 비트에 의해 제어되는 게이트를 갖는 제 12 트랜지스터와;

상기 제 11 및 제 12 트랜지스터들의 전류 통로들은 상기 제 2 노드와 접지 전압 사이에 직렬로 순차적으로 형성되고;

하나의 전류 통로 및 상기 제 1 제어 신호에 의해 제어되는 게이트를 갖는 제 13 트랜지스터와;

하나의 전류 통로 및 상기 제 2 어드레스 데이터의 대응하는 비트에 의해 제어되는 게이트를 갖는 제 14 트랜지스터를 포함하고,

상기 제 13 및 제 14 트랜지스터들의 전류 통로들은 상기 제 3 노드와 접지 전압 사이에 직렬로 순차적으로 형성되는 것을 특징으로 하는 리던던트 디코더 회로.
제 1 항에 있어서,

상기 프리챠지 회로는,

상기 리던던트 디코더 회로를 인에이블하기 위한 인에이블 신호를 발생하는 인에이블 제어 유닛; 그리고

전원 전압과 상기 제 1 노드 사이에 형성된 전류 통로 및 상기 인에이블 제어 신호에 의해 제어되는 게이트를 갖는 트랜지스터를 포함하는 것을 특징으로 하는 리던던트 디코더 회로.
제 7 항에 있어서,

상기 인에이블 제어 유닛은,

상기 리던던트 디코더 회로의 인에이블 여부를 나타내는 데이터를 저장하는 인에이블 메모리 셀과;

전원 전압과 제 4 노드 사이에 형성된 전류 통로 및 제 4 제어 신호에 의해 제어되는 게이트를 갖는 제 15 트랜지스터와;

전원 전압과 제 5 노드 사이에 형성된 전류 통로 및 제 5 제어 신호에 의해 제어되는 게이트를 갖는 제 16 트랜지스터와;

상기 인에이블 메모리 셀에 저장된 데이터를 상기 제 5 노드에 래치하는 인에이블 데이터 래치 회로; 그리고

상기 제 5 노드에 래치된 데이터를 제 6 제어 신호에 응답해서 상기 인에이블 신호로 출력하는 인에이블 신호 출력 회로를 포함하는 것을 특징으로 하는 리던던트 디코더 회로.