JP2765862B2 - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
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- JP2765862B2 JP2765862B2 JP21246988A JP21246988A JP2765862B2 JP 2765862 B2 JP2765862 B2 JP 2765862B2 JP 21246988 A JP21246988 A JP 21246988A JP 21246988 A JP21246988 A JP 21246988A JP 2765862 B2 JP2765862 B2 JP 2765862B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体メモリ装置に係り、特に極めて大容
量のメモリに好適な半導体メモリ装置に関する。
量のメモリに好適な半導体メモリ装置に関する。
先ず、本発明の基本機能の説明のために従来構成のメ
モリ装置について説明する。従来、半導体メモリ装置に
おいては、第12図のような欠陥救済法が用いられている
（例１）。
モリ装置について説明する。従来、半導体メモリ装置に
おいては、第12図のような欠陥救済法が用いられている
（例１）。
この例は、アイ・エス・エス・シー・シー，ダイジェ
スト・オブ・テクニカル・ペイパーズ,1981年２月刊，
第80頁から第81頁（ISSCC DIGEST OF TECHNICAL PA
PERS,Feburuary 1981,p.80−81）に記載されている。
この例では、オンチップ上で外部アドレスと内部のプロ
グラム素子に書かれた不良アドレスの比較を行い、予備
メモリを選択する方法が用いられている。
スト・オブ・テクニカル・ペイパーズ,1981年２月刊，
第80頁から第81頁（ISSCC DIGEST OF TECHNICAL PA
PERS,Feburuary 1981,p.80−81）に記載されている。
この例では、オンチップ上で外部アドレスと内部のプロ
グラム素子に書かれた不良アドレスの比較を行い、予備
メモリを選択する方法が用いられている。
すなわち、特定の外部アドレス信号X0,X1,…,Xnに応
答してデコーダのトランジスタQ0,…,Qnが全てオフする
ようにプログラム素子を構成すると、特定の外部アドレ
ス信号X0,X1,…,Xnに応答してノードＡがハイレベルと
なり、予備メモリが選択されるものである。
答してデコーダのトランジスタQ0,…,Qnが全てオフする
ようにプログラム素子を構成すると、特定の外部アドレ
ス信号X0,X1,…,Xnに応答してノードＡがハイレベルと
なり、予備メモリが選択されるものである。
一方、フルウエーハ上での冗長は、メモリブロック単
位で実施されていた。この例としては、アイ・イー・イ
ー・イー，ジャーナル・オブ・ソリッド・ステート・サ
ーキット，第SC−15,巻１第4db,1980年８月刊，第677頁
から第686頁（IEEE,Jounal of Solid−State Circuits
Vol.S−15,No.4 August 1980,pp.677−686）において論
じられている（例２）。
位で実施されていた。この例としては、アイ・イー・イ
ー・イー，ジャーナル・オブ・ソリッド・ステート・サ
ーキット，第SC−15,巻１第4db,1980年８月刊，第677頁
から第686頁（IEEE,Jounal of Solid−State Circuits
Vol.S−15,No.4 August 1980,pp.677−686）において論
じられている（例２）。
本方法では、外部コントローラを用い、個別のメモリ
ブロックに欠陥が存在した場合、良好なメモリブロック
に切替えを行う。このように、外部に不良ブロックの記
憶制御が必要となる。
ブロックに欠陥が存在した場合、良好なメモリブロック
に切替えを行う。このように、外部に不良ブロックの記
憶制御が必要となる。
また、特公昭46−25767,特公昭47−6534に記載の様に
不良ビットのアドレスを連想メモリに記憶し、外部アド
レスと不良ビットアドレスの記憶内容の一致検出を行
い、予備メモリに新しいアドレスを出力し、正常なビッ
トを読出す冗長方法が発案されている（例３）。
不良ビットのアドレスを連想メモリに記憶し、外部アド
レスと不良ビットアドレスの記憶内容の一致検出を行
い、予備メモリに新しいアドレスを出力し、正常なビッ
トを読出す冗長方法が発案されている（例３）。
更に、メモリアクセスのアドレスと欠陥アドレスとの
比較結果に応じて、主メモリからの出力又は予備メモリ
からの出力の何れか一方を読み出す主旨の発明として特
開昭53−32633号公報及び特開昭56−134399号公報があ
る。
比較結果に応じて、主メモリからの出力又は予備メモリ
からの出力の何れか一方を読み出す主旨の発明として特
開昭53−32633号公報及び特開昭56−134399号公報があ
る。
上記従来技術に共通した第１の問題点は、予備メモリ
量が限られる点である。例えば、例１においては、高々
10ビット程度の欠陥しか救済できず、救済に失敗したメ
モリ、もしくは、救済できない多ビット不良のメモリ等
は廃棄の対象となっていた。一方、救済ビット数を増大
するためには、冗長回路の規模が大きくなり、半導体メ
モリ装置の歩留りが低下してしまう。
量が限られる点である。例えば、例１においては、高々
10ビット程度の欠陥しか救済できず、救済に失敗したメ
モリ、もしくは、救済できない多ビット不良のメモリ等
は廃棄の対象となっていた。一方、救済ビット数を増大
するためには、冗長回路の規模が大きくなり、半導体メ
モリ装置の歩留りが低下してしまう。
第２の従来例においての問題はメモリブロック単位の
救済において、救済に使用する予備メモリの量が大き
く、ウエーハ上における予備メモリの占有率が高くなる
ことである。すなわち、欠陥救済方法および外部コント
ローラが複雑なため実用化が困難であり、一方ひとつの
メモリブロックがひとつの欠陥セルを含むとこのメモリ
ブロックを他のメモリブロックで置き換えるため、予備
メモリの使用量が多いと言う問題がある。
救済において、救済に使用する予備メモリの量が大き
く、ウエーハ上における予備メモリの占有率が高くなる
ことである。すなわち、欠陥救済方法および外部コント
ローラが複雑なため実用化が困難であり、一方ひとつの
メモリブロックがひとつの欠陥セルを含むとこのメモリ
ブロックを他のメモリブロックで置き換えるため、予備
メモリの使用量が多いと言う問題がある。
第３の従来例における問題点は、アドレス変換装置と
して連想メモリを使うことである。この連想メモリのセ
ルは１セル当り８〜10トランジスタを必要とし、さらに
メモリ装置周辺のロジックが増加することである。この
ような連想メモリは高価であり、システム全体の価格が
極めて高価となってしまう。一方、連想メモリは不良ビ
ットのアドレス記憶，外部アドレスと不良ビットのアド
レスとの一致検出，予備メモリの新しいアドレスの出力
と言う回路構成のため、欠陥救済ビット数の増大に対応
しづらいと言う問題がある。
して連想メモリを使うことである。この連想メモリのセ
ルは１セル当り８〜10トランジスタを必要とし、さらに
メモリ装置周辺のロジックが増加することである。この
ような連想メモリは高価であり、システム全体の価格が
極めて高価となってしまう。一方、連想メモリは不良ビ
ットのアドレス記憶，外部アドレスと不良ビットのアド
レスとの一致検出，予備メモリの新しいアドレスの出力
と言う回路構成のため、欠陥救済ビット数の増大に対応
しづらいと言う問題がある。
従って、本発明の基本的な目的とするところは、欠陥
ビットの救済の方法が比較的単純であり、またこの救済
を実現するためのハードウエアも比較的単純である半導
体メモリ装置を提供することにある。
ビットの救済の方法が比較的単純であり、またこの救済
を実現するためのハードウエアも比較的単純である半導
体メモリ装置を提供することにある。
〔課題を解決するための手段〕 上記目的は、半導体メモリ装置であって、 （１）複数のメモリセルを有し、ワード線アドレス信号
とデータ線アドレス信号とに対応して該複数のメモリセ
ルから所定のメモリセルが選択される主メモリと、 （２）上記主メモリの不良を救済するための予備メモリ
と、 （３）その入力に上記ワード線アドレス信号が供給さ
れ、上記予備メモリに供給される予備ワード線アドレス
信号をその第１の出力に発生するワード線アドレス変換
部と、 （４）その入力に上記データ線アドレス信号が供給さ
れ、上記予備メモリに供給される予備データ線アドレス
信号をその第１の出力に発生するデータ線アドレス変換
部とを具備してなることを特徴とする半導体メモリ装置
により達成される（第１図及び第２図参照）。
とデータ線アドレス信号とに対応して該複数のメモリセ
ルから所定のメモリセルが選択される主メモリと、 （２）上記主メモリの不良を救済するための予備メモリ
と、 （３）その入力に上記ワード線アドレス信号が供給さ
れ、上記予備メモリに供給される予備ワード線アドレス
信号をその第１の出力に発生するワード線アドレス変換
部と、 （４）その入力に上記データ線アドレス信号が供給さ
れ、上記予備メモリに供給される予備データ線アドレス
信号をその第１の出力に発生するデータ線アドレス変換
部とを具備してなることを特徴とする半導体メモリ装置
により達成される（第１図及び第２図参照）。
ワード線アドレス信号が主メモリのワード線方向に不
良があるワード線を指定する場合には、ワード線アドレ
ス変換部は予備メモリに予備ワード線アドレス信号を供
給し、データ線アドレス信号が主メモリのデータ線方向
に不良があるデータ線を指定する場合には、データ線ア
ドレス変換部は予備メモリに予備データ線アドレス信号
を供給する。
良があるワード線を指定する場合には、ワード線アドレ
ス変換部は予備メモリに予備ワード線アドレス信号を供
給し、データ線アドレス信号が主メモリのデータ線方向
に不良があるデータ線を指定する場合には、データ線ア
ドレス変換部は予備メモリに予備データ線アドレス信号
を供給する。
従って、主メモリのワード線方向の不良もデータ線方
向の不良は、それぞれ予備メモリの予備ワード線及び予
備データ線で救済することができる。
向の不良は、それぞれ予備メモリの予備ワード線及び予
備データ線で救済することができる。
また、ワード線アドレス変換部及びデータ線アドレス
変換部は複数ビット出力形式の一般的な半導体メモリ、
例えば不揮発性半導体メモリ（EPROM,EEPROM,フューズR
OM等）又はバッテリーバックアップされた半導体メモリ
（バッテリーバックアンプされたSRAM等）で構成される
ことができ、従来のような連想メモリを使用する必要が
無い。この結果、主メモリの欠陥救済を比較的単純な方
法およびハードウエアで実現することができる（第１図
および第２図参照）。
変換部は複数ビット出力形式の一般的な半導体メモリ、
例えば不揮発性半導体メモリ（EPROM,EEPROM,フューズR
OM等）又はバッテリーバックアップされた半導体メモリ
（バッテリーバックアンプされたSRAM等）で構成される
ことができ、従来のような連想メモリを使用する必要が
無い。この結果、主メモリの欠陥救済を比較的単純な方
法およびハードウエアで実現することができる（第１図
および第２図参照）。
本発明の他の目的および新規な特徴は、以下に詳述す
る実施例から明らかとなろう。
る実施例から明らかとなろう。
以下、図面を参照にして本発明の実施例を詳細に説明
する。
する。
第１図は、本発明の半導体メモリ装置の原理を簡単に
示すためのブロック図である。同図において20は上方を
蓄積するメモリブロックチップ、１はそのブロックチッ
プの集合である主メモリ、7,8はアドレス変換装置、9,1
0は予備メモリ、をそれぞれ示す。また２はデータ線ア
ドレス方向、３はワード線アドレス方向、11,12は予備
メモリ9,10の予備アドレス信号である。
示すためのブロック図である。同図において20は上方を
蓄積するメモリブロックチップ、１はそのブロックチッ
プの集合である主メモリ、7,8はアドレス変換装置、9,1
0は予備メモリ、をそれぞれ示す。また２はデータ線ア
ドレス方向、３はワード線アドレス方向、11,12は予備
メモリ9,10の予備アドレス信号である。
次にこのブロック図の動作を説明する。同図におい
て、不良のラインは、不良ビット13に対するそれぞれを
4,5のワード線方向の不良（同図W1,Wk）、６のデータ線
方向の不良（同図D1）とする。
て、不良のラインは、不良ビット13に対するそれぞれを
4,5のワード線方向の不良（同図W1,Wk）、６のデータ線
方向の不良（同図D1）とする。
すなわち、主メモリ１のブロックチップ20において、
ワード線W1（４）に関係して少なくとも２つのメモリセ
ル13a,13bが欠陥ビットとなるので、これらの欠陥ビッ
ト13a,13bはワード線方向の不良として定義され、かつ
予備メモリ９の予備ワード線ワードW1に関係する２つの
予備メモリセルによって救済される。また、データ線D1
（６）に関係して少なくとも２つのメモリセル13c,13d
が欠陥ビットとなるので、これらの欠陥ビット13c,13d
はデータ線方向の不良と定義され、かつ予備メモリ10の
予備データ線d1に関係する２つの予備メモリセルによっ
て救済される。また、欠陥ビットセル13eはワード線方
向の不良もしくはデータ線方向の不良として定義される
のではなく、本来ビット性不良として定義される。しか
し、この欠陥ビットセル13eは便宜上ワード線方向の不
良としてみなされ、予備メモリ９の予備ワード線Wkに関
係するひとつの予備メモリセルによって救済される。
尚、この欠陥ビットセル13eはデータ線方向の不良とし
てみなし、予備メモリ10内の予備メモリセルによって救
済されることもできる。
ワード線W1（４）に関係して少なくとも２つのメモリセ
ル13a,13bが欠陥ビットとなるので、これらの欠陥ビッ
ト13a,13bはワード線方向の不良として定義され、かつ
予備メモリ９の予備ワード線ワードW1に関係する２つの
予備メモリセルによって救済される。また、データ線D1
（６）に関係して少なくとも２つのメモリセル13c,13d
が欠陥ビットとなるので、これらの欠陥ビット13c,13d
はデータ線方向の不良と定義され、かつ予備メモリ10の
予備データ線d1に関係する２つの予備メモリセルによっ
て救済される。また、欠陥ビットセル13eはワード線方
向の不良もしくはデータ線方向の不良として定義される
のではなく、本来ビット性不良として定義される。しか
し、この欠陥ビットセル13eは便宜上ワード線方向の不
良としてみなされ、予備メモリ９の予備ワード線Wkに関
係するひとつの予備メモリセルによって救済される。
尚、この欠陥ビットセル13eはデータ線方向の不良とし
てみなし、予備メモリ10内の予備メモリセルによって救
済されることもできる。
主メモリ１のブロックチップ20中の全てのメモリセル
の良・不良の検査は、ワード線方向のスキャンおよびデ
ータ線方向のスキャンにより実行される。この検査とこ
の検査結果に基づくアドレス変換装置7,8への予備アド
レス信号と不良検出信号との書込みによる欠陥救済方法
については、後に詳細に説明する。
の良・不良の検査は、ワード線方向のスキャンおよびデ
ータ線方向のスキャンにより実行される。この検査とこ
の検査結果に基づくアドレス変換装置7,8への予備アド
レス信号と不良検出信号との書込みによる欠陥救済方法
については、後に詳細に説明する。
第２図は本発明の半導体メモリ装置を詳細に説明する
ためのブロック図である。図中１は、１個ないし複数個
のメモリブロックチップより成る主メモリ、7,8はそれ
ぞれワード線およびデータ線アドレス変換部、9,10はそ
れぞれワード線救済用およびデータ線救済用予備メモ
リ、108は入出力（I/0）信号、109はメモリ装置の制御
信号、110はデータ線アドレス信号（AX）、111はワード
線アドレス信号（AY）、112はメモリブロック選択信号
（AZ）を示す。また、115,117はアドレス変換部7,8の入
出力信号（I/0）であり、不良検出線である。また、107
は、その出力を受け、ワード線とデータ線アドレスが同
時に不良した場合の優先及び、不良アドレス有無を判定
する優先判定回路である。さらに、102は主メモリ１の
入出力線119と予備メモリ９、10の入出力線120の切替え
をする入出力切替え回路であり、優先判定回路107の出
力118により、入出力線119、120の一方を選択し、共通
入力端子108に接続する。
ためのブロック図である。図中１は、１個ないし複数個
のメモリブロックチップより成る主メモリ、7,8はそれ
ぞれワード線およびデータ線アドレス変換部、9,10はそ
れぞれワード線救済用およびデータ線救済用予備メモ
リ、108は入出力（I/0）信号、109はメモリ装置の制御
信号、110はデータ線アドレス信号（AX）、111はワード
線アドレス信号（AY）、112はメモリブロック選択信号
（AZ）を示す。また、115,117はアドレス変換部7,8の入
出力信号（I/0）であり、不良検出線である。また、107
は、その出力を受け、ワード線とデータ線アドレスが同
時に不良した場合の優先及び、不良アドレス有無を判定
する優先判定回路である。さらに、102は主メモリ１の
入出力線119と予備メモリ９、10の入出力線120の切替え
をする入出力切替え回路であり、優先判定回路107の出
力118により、入出力線119、120の一方を選択し、共通
入力端子108に接続する。
主メモリ１、予備メモリ9,10、アドレス変換部7,8に
ついては、すでに詳細に説明しているため、次に第１図
および第２図を参照して主メモリ１の全てのメモリセル
の良・不良の検査とこの検査結果に基づくアドレス変換
装置7,8への予備アドレス信号と不良検出信号との書込
みによる欠陥救済方法について、詳細に説明する。
ついては、すでに詳細に説明しているため、次に第１図
および第２図を参照して主メモリ１の全てのメモリセル
の良・不良の検査とこの検査結果に基づくアドレス変換
装置7,8への予備アドレス信号と不良検出信号との書込
みによる欠陥救済方法について、詳細に説明する。
すなわち、主メモリ１のワード線方向のスキャンによ
って、ワード線W1（４）に関してワード線方向の不良が
検出された場合、この不良のワード線W1（４）の選択に
対応するワード線アドレス信号111（AY）とメモリブロ
ック選択信号112（AZ）とによって決定されるワード線
アドレス変換装置７の複数のアドレスに予備メモリ９の
予備ワード線W1を選択するための予備ワード線アドレス
信号114（ay）とワード線不良検出信号115とが書込まれ
る。また、主メモリ１のデータ線方向のスキャンによっ
て、データ線D1（６）に関してデータ線方向の不良が検
出された場合、この不良のデータ線D1（６）の選択に対
応するデータ線アドレス信号110（AX）とメモリブロッ
ク選択信号112（AZ）とによって決定されるデータ線ア
ドレス変換装置８の複数のアドレスに予備メモリ10の予
備ワード線d1を選択するための予備データ線アドレス信
号116（ax）とデータ線不良検出信号117とが書込まれ
る。
って、ワード線W1（４）に関してワード線方向の不良が
検出された場合、この不良のワード線W1（４）の選択に
対応するワード線アドレス信号111（AY）とメモリブロ
ック選択信号112（AZ）とによって決定されるワード線
アドレス変換装置７の複数のアドレスに予備メモリ９の
予備ワード線W1を選択するための予備ワード線アドレス
信号114（ay）とワード線不良検出信号115とが書込まれ
る。また、主メモリ１のデータ線方向のスキャンによっ
て、データ線D1（６）に関してデータ線方向の不良が検
出された場合、この不良のデータ線D1（６）の選択に対
応するデータ線アドレス信号110（AX）とメモリブロッ
ク選択信号112（AZ）とによって決定されるデータ線ア
ドレス変換装置８の複数のアドレスに予備メモリ10の予
備ワード線d1を選択するための予備データ線アドレス信
号116（ax）とデータ線不良検出信号117とが書込まれ
る。
主メモリ１の不良ワード線W1（４）の選択に対応する
ワード線アドレス信号111（AY）とメモリブロック選択
信号112（AZ）とが供給されると、これらの信号（AY＋A
Z）によって決定されるワード線アドレス変換装置７の
複数のアドレスから予備ワード線アドレス信号114（a
y）とワード線不良検出信号115とが複数ビット出力形式
で読み出される。従って、この予備ワード線アドレス信
号114（ay）によって予備メモリ９の予備ワード線W1が
選択され、データ線アドレス信号110（AY）に応答して
この予備ワード線W1上の予備メモリセルが選択されて欠
陥救済が実行される。
ワード線アドレス信号111（AY）とメモリブロック選択
信号112（AZ）とが供給されると、これらの信号（AY＋A
Z）によって決定されるワード線アドレス変換装置７の
複数のアドレスから予備ワード線アドレス信号114（a
y）とワード線不良検出信号115とが複数ビット出力形式
で読み出される。従って、この予備ワード線アドレス信
号114（ay）によって予備メモリ９の予備ワード線W1が
選択され、データ線アドレス信号110（AY）に応答して
この予備ワード線W1上の予備メモリセルが選択されて欠
陥救済が実行される。
主メモリ１の不良データ線D1（６）の選択に対応する
データ線アドレス信号110（AX）とメモリブロック選択
信号112（AZ）とが供給されると、これらの信号（AZ＋A
Z）によって決定されるデータ線アドレス変換装置８の
複数のアドレスから予備データ線アドレス信号116とデ
ータ線不良検出信号117とが複数ビット出力形式で読み
出される。従って、この予備データ線アドレス信号116
（ax）によって予備メモリ10の予備データ線d1が選択さ
れ、ワード線アドレス信号111（AY）に応答してこの予
備データ線d1上の予備メモリセルが選択されて欠陥救済
が実行される。
データ線アドレス信号110（AX）とメモリブロック選択
信号112（AZ）とが供給されると、これらの信号（AZ＋A
Z）によって決定されるデータ線アドレス変換装置８の
複数のアドレスから予備データ線アドレス信号116とデ
ータ線不良検出信号117とが複数ビット出力形式で読み
出される。従って、この予備データ線アドレス信号116
（ax）によって予備メモリ10の予備データ線d1が選択さ
れ、ワード線アドレス信号111（AY）に応答してこの予
備データ線d1上の予備メモリセルが選択されて欠陥救済
が実行される。
従って、第２図においては、通常、入出力切替え回路
102は、主メモリ１の入出力線119を選択しているが、主
メモリ１の不良部が選択された場合は、不良検出信号11
5,117に応答するところの優先判定回路107を介して入出
力切替え信号118が活性化され、予備メモリ9,10の入出
力線120を選択する。すなわち、第２図においては端子1
08は半導体メモリ装置全体の共通入出力（I/0）端子で
あり、この共通入出力端子108を介して主メモリ１又は
予備メモリ9,10中へのメモリセルへのデジタル情報の書
込みが実行される一方、この入出力端子108を介して主
メモリ１又は予備メモリ9,10のメモリセルからデジタル
情報の読出しが実行される。
102は、主メモリ１の入出力線119を選択しているが、主
メモリ１の不良部が選択された場合は、不良検出信号11
5,117に応答するところの優先判定回路107を介して入出
力切替え信号118が活性化され、予備メモリ9,10の入出
力線120を選択する。すなわち、第２図においては端子1
08は半導体メモリ装置全体の共通入出力（I/0）端子で
あり、この共通入出力端子108を介して主メモリ１又は
予備メモリ9,10中へのメモリセルへのデジタル情報の書
込みが実行される一方、この入出力端子108を介して主
メモリ１又は予備メモリ9,10のメモリセルからデジタル
情報の読出しが実行される。
尚、第３図はアドレス変換部7,8を電気的に書込み可
能であり、紫外線によって消去可能なEPROM（Electrica
lly Programmable Read Only Memory）によって構成し
た実施例のブロック図であり、第４図はアドレス変換部
7,8を書込みと消去の両者が電気的に可能であるEEPROM
（Electrically Erasable and Programmable Read Only
Memory）によって構成した実施例のブロック図であ
り、第５図はアドレス変換部7,8をバッテリーバックア
ンプされたSRAM（Static Random Access Memory）によ
って構成した実施例のブロック図である。特に、第５図
において切替え回路５は電源VAが遮断された場合、電池
の電圧VBをSRAMに供給し、その結果SRAM中に保持された
予備アドレス信号114,116および不良検出信号115,117の
消失を回避するようにしたものである。尚、これらのア
ドレス変換部7,8はフューズ方式のROM等の不揮発性メモ
リを使用することができる。
能であり、紫外線によって消去可能なEPROM（Electrica
lly Programmable Read Only Memory）によって構成し
た実施例のブロック図であり、第４図はアドレス変換部
7,8を書込みと消去の両者が電気的に可能であるEEPROM
（Electrically Erasable and Programmable Read Only
Memory）によって構成した実施例のブロック図であ
り、第５図はアドレス変換部7,8をバッテリーバックア
ンプされたSRAM（Static Random Access Memory）によ
って構成した実施例のブロック図である。特に、第５図
において切替え回路５は電源VAが遮断された場合、電池
の電圧VBをSRAMに供給し、その結果SRAM中に保持された
予備アドレス信号114,116および不良検出信号115,117の
消失を回避するようにしたものである。尚、これらのア
ドレス変換部7,8はフューズ方式のROM等の不揮発性メモ
リを使用することができる。
第６図は本発明の他の実施例による半導体メモリ装置
のブロック図を示し、データ線アドレス変換部８にラッ
チ回路200を付加した点のみ第２図と異なり、他は第２
図と同様である。第６図に示すように、ラッチ回路200
の入力線201にはデータ線アドレス信号110（AX）とメモ
リブロック選択信号112（AZ）とが供給され、ラッチ回
路200の出力線202はデータ線アドレス変換部８の入出力
線（I/0）116,117に接続されている。このラッチ回路20
0を用いることにより、データ線アドレス変換部８への
予備データ線アドレス信号116とデータ線不良検出信号1
17との書き込みが容易となる。すなわち、主メモリ１の
検査結果に基づいて、予備データ線アドレス信号116と
データ線不良検出信号117とが入力線201を介してラッチ
回路200にラッチされ、その後出力線202を介してこのラ
ッチ回路200から予備データ線アドレス信号116とデータ
線不良検出信号117とをデータ線アドレス変換部８の複
数のアドレスに書き込むことができる。この書き込みが
行なわれるデータ線アドレス変換部８の複数のアドレス
は、データ線アドレス信号110（AX）とメモリブロック
選択信号112（AZ）とによって決定されることができ
る。尚、このような書込み動作以外の動作においては、
ラッチ回路200は非動作に制御される。
のブロック図を示し、データ線アドレス変換部８にラッ
チ回路200を付加した点のみ第２図と異なり、他は第２
図と同様である。第６図に示すように、ラッチ回路200
の入力線201にはデータ線アドレス信号110（AX）とメモ
リブロック選択信号112（AZ）とが供給され、ラッチ回
路200の出力線202はデータ線アドレス変換部８の入出力
線（I/0）116,117に接続されている。このラッチ回路20
0を用いることにより、データ線アドレス変換部８への
予備データ線アドレス信号116とデータ線不良検出信号1
17との書き込みが容易となる。すなわち、主メモリ１の
検査結果に基づいて、予備データ線アドレス信号116と
データ線不良検出信号117とが入力線201を介してラッチ
回路200にラッチされ、その後出力線202を介してこのラ
ッチ回路200から予備データ線アドレス信号116とデータ
線不良検出信号117とをデータ線アドレス変換部８の複
数のアドレスに書き込むことができる。この書き込みが
行なわれるデータ線アドレス変換部８の複数のアドレス
は、データ線アドレス信号110（AX）とメモリブロック
選択信号112（AZ）とによって決定されることができ
る。尚、このような書込み動作以外の動作においては、
ラッチ回路200は非動作に制御される。
また、このラッチ回路と同様のラッチ回路をワード線
データアドレス変換部７に付加し、このラッチ回路を上
記と同様に動作させても良いことは言うまでもない。
データアドレス変換部７に付加し、このラッチ回路を上
記と同様に動作させても良いことは言うまでもない。
第７図は本発明の他の実施例による半導体メモリ装置
のブロック図を示し、データ線アドレス変換部８のデー
タ線不良検出信号117が複数ビット形式であり、デコー
ダ回路214がこの複数ビット形式のデータ線不良検出信
号117によって制御され、このデコーダ回路214のデコー
ド出力信号215によって制御されるスイッチ回路216が予
備メモリ９の入出力線213を選択し、このデコーダ回路2
14のデコード出力信号215によって制御されるスイッチ
回路217が同時に主メモリ１の入出力線119を選択する点
が第２図の実施例と異なり、他は第２図と同様である。
例えば、第７図の半導体メモリ装置が８ビットの入出力
（I/0）構成の場合、２番目と３番目のI/0を予備メモリ
10が分担し、１番目と４番目〜８番目の主メモリ１が分
担することができる。
のブロック図を示し、データ線アドレス変換部８のデー
タ線不良検出信号117が複数ビット形式であり、デコー
ダ回路214がこの複数ビット形式のデータ線不良検出信
号117によって制御され、このデコーダ回路214のデコー
ド出力信号215によって制御されるスイッチ回路216が予
備メモリ９の入出力線213を選択し、このデコーダ回路2
14のデコード出力信号215によって制御されるスイッチ
回路217が同時に主メモリ１の入出力線119を選択する点
が第２図の実施例と異なり、他は第２図と同様である。
例えば、第７図の半導体メモリ装置が８ビットの入出力
（I/0）構成の場合、２番目と３番目のI/0を予備メモリ
10が分担し、１番目と４番目〜８番目の主メモリ１が分
担することができる。
第８図は本発明の他の実施例による半導体メモリ装置
のブロック図を示し、主メモリ１のビット性不良のメモ
リセルを救済するための第３の予備メモリ11を付加した
点が第２図の実施例との相違点である。第８図の半導体
メモリ装置においては、第９図に示すようにビット性欠
陥救済の場合、ワード線不良検出信号115とデータ線不
良検出信号117とがともに“1"レベルとなり、予備メモ
リ選択信号403が“1"レベルとなり、第３の予備メモリ1
1が選択される。
のブロック図を示し、主メモリ１のビット性不良のメモ
リセルを救済するための第３の予備メモリ11を付加した
点が第２図の実施例との相違点である。第８図の半導体
メモリ装置においては、第９図に示すようにビット性欠
陥救済の場合、ワード線不良検出信号115とデータ線不
良検出信号117とがともに“1"レベルとなり、予備メモ
リ選択信号403が“1"レベルとなり、第３の予備メモリ1
1が選択される。
第10図は本発明の他の実施例による半導体メモリ装置
のブロック図を示す。同図は予備メモリ414、１チップ
でワード線及びデータ線欠陥を救済できるようにワード
線とデータ線アドレス変換部7,8の出力である新しい内
部アドレス（114,116）と、半導体メモリ装置に印加さ
れる外部アドレス（110,111）とを切り替える内部／外
部アドレス切り替え回路（406,408）を追加した点が第
２図の実施例との相違点である。第10図の半導体メモリ
装置において、第11図に示すようにデータ線救済の不良
モードの場合、ワード線不良検出信号115が“0"、デー
タ線不良救済信号117が“1"レベルとなり、優先判定回
路107の出力118が“0"レベルとなる。この結果、内部／
外部アドレス切り替え回路406は外部ワード線アドレスA
Yに接続され、その出力は予備メモリアドレス信号線410
を介して予備メモリ414のワード線アドレス（ay）に接
続される。また、内部／外部アドレス切り替え回路408
は新しい内部データ線アドレスaxに接続され、その出力
は予備メモリアドレス信号線412を介して予備メモリ414
のデータ線アドレス（ax）に接続される。さらに予備メ
モリ414はそのチップ選択信号▲▼が“0"レベル
となるため選択状態となり、同様に入出力切り替え回路
102で予備メモリ414の入出力信号120が選択される。以
上の動作により欠陥救済が実行され、予備メモリとの間
で正常なセルが読み書きされる。またワード線救済の場
合、ワード線不良検出信号115が“1"レベル、データ線
不良救済信号117が“0"レベルとなり、同様に実行され
る。さらにビット性欠陥の不良モードの場合は、ワード
線不良検出信号115が“0"レベル、データ線不良救済信
号117が“0"レベルとなり、予備メモリ414には新しい内
部データ線アドレスaxと新しい内部ワード線アドレスay
が接続され、欠陥救済が実行される。
のブロック図を示す。同図は予備メモリ414、１チップ
でワード線及びデータ線欠陥を救済できるようにワード
線とデータ線アドレス変換部7,8の出力である新しい内
部アドレス（114,116）と、半導体メモリ装置に印加さ
れる外部アドレス（110,111）とを切り替える内部／外
部アドレス切り替え回路（406,408）を追加した点が第
２図の実施例との相違点である。第10図の半導体メモリ
装置において、第11図に示すようにデータ線救済の不良
モードの場合、ワード線不良検出信号115が“0"、デー
タ線不良救済信号117が“1"レベルとなり、優先判定回
路107の出力118が“0"レベルとなる。この結果、内部／
外部アドレス切り替え回路406は外部ワード線アドレスA
Yに接続され、その出力は予備メモリアドレス信号線410
を介して予備メモリ414のワード線アドレス（ay）に接
続される。また、内部／外部アドレス切り替え回路408
は新しい内部データ線アドレスaxに接続され、その出力
は予備メモリアドレス信号線412を介して予備メモリ414
のデータ線アドレス（ax）に接続される。さらに予備メ
モリ414はそのチップ選択信号▲▼が“0"レベル
となるため選択状態となり、同様に入出力切り替え回路
102で予備メモリ414の入出力信号120が選択される。以
上の動作により欠陥救済が実行され、予備メモリとの間
で正常なセルが読み書きされる。またワード線救済の場
合、ワード線不良検出信号115が“1"レベル、データ線
不良救済信号117が“0"レベルとなり、同様に実行され
る。さらにビット性欠陥の不良モードの場合は、ワード
線不良検出信号115が“0"レベル、データ線不良救済信
号117が“0"レベルとなり、予備メモリ414には新しい内
部データ線アドレスaxと新しい内部ワード線アドレスay
が接続され、欠陥救済が実行される。
一方、主メモリ１が良品セルの通常モードの場合は、
ワード線不良検出信号115、データ線不良救済信号117共
に“1"レベルとなり、優先判定回路107の出力118が“1"
レベルすなわち予備メモリ414のチップ選択信号▲
▼が“1"レベルとなり非選択状態となる。さらに入出
力切り替え回路102では、主メモリ１側の入出力線119が
選択され、正常なメモリセルが読み書きされる。
ワード線不良検出信号115、データ線不良救済信号117共
に“1"レベルとなり、優先判定回路107の出力118が“1"
レベルすなわち予備メモリ414のチップ選択信号▲
▼が“1"レベルとなり非選択状態となる。さらに入出
力切り替え回路102では、主メモリ１側の入出力線119が
選択され、正常なメモリセルが読み書きされる。
上記において、例えば予備メモリ414には、主メモリ
１と同一構成のメモリを用い、同メモリのＸデコーダの
左側メモリアレイをデータ線欠陥救済用、右側メモリア
レイをワード線欠陥救済用に割り当て、データ線救済線
もしくはワード線救済線の各１本〜数本をビット性欠陥
救済用に割り当てる。これにより、１チップでデータ線
欠陥，ワード線欠陥，ビット性欠陥の３つの不良モード
を救済でき、救済に使用する予備メモリの使用効率を高
めることができる。また本実施例における予備メモリチ
ップの増設は、まずアドレス変換部内の不良検出用ビッ
トを増加し、そのビットの情報をもとに追加した予備メ
モリのチップ選択信号を制御することで可能である。
１と同一構成のメモリを用い、同メモリのＸデコーダの
左側メモリアレイをデータ線欠陥救済用、右側メモリア
レイをワード線欠陥救済用に割り当て、データ線救済線
もしくはワード線救済線の各１本〜数本をビット性欠陥
救済用に割り当てる。これにより、１チップでデータ線
欠陥，ワード線欠陥，ビット性欠陥の３つの不良モード
を救済でき、救済に使用する予備メモリの使用効率を高
めることができる。また本実施例における予備メモリチ
ップの増設は、まずアドレス変換部内の不良検出用ビッ
トを増加し、そのビットの情報をもとに追加した予備メ
モリのチップ選択信号を制御することで可能である。
なお、第10図は上記のように予備メモリが１チップで
良く、また冗長制御回路３をチップ化もしくはモジュー
ル化した場合、第２図に比べ予備メモリと冗長制御回路
間の配線数が少ない利点を持っている。このため比較的
小容量の半導体メモリ装置に好適である。
良く、また冗長制御回路３をチップ化もしくはモジュー
ル化した場合、第２図に比べ予備メモリと冗長制御回路
間の配線数が少ない利点を持っている。このため比較的
小容量の半導体メモリ装置に好適である。
主メモリ１の不良を救済する予備メモリ7,8,414は複
数ビット出力形式の一般的な半導体メモリで構成される
ことができ、欠陥ビットの救済の方法が比較的単純であ
り、またこの救済を実現するためのハードウエアも比較
的単純である半導体メモリ装置を提供することができ
る。
数ビット出力形式の一般的な半導体メモリで構成される
ことができ、欠陥ビットの救済の方法が比較的単純であ
り、またこの救済を実現するためのハードウエアも比較
的単純である半導体メモリ装置を提供することができ
る。
第１図は本発明の半導体メモリ装置の原理を簡単に示す
ためのブロック図、 第２図は本発明の実施例の半導体メモリ装置を詳細に説
明するためのブロック図、 第３図は第２図のアドレス変換部をEPROMによって構成
した実施例のブロック図、 第４図は第２図のアドレス変換部をEEPROMによって構成
した実施例のブロック図、 第５図は第２図のアドレス変換部をバッテリーバックア
ップしたSRAMによって構成した実施例のブロック図、 第６図乃至第８図はそれぞれ本発明の他の実施例の半導
体メモリ装置を示すブロック図、 第９図は第８図の実施例の動作を説明するための状態
図、 第10図は本発明の他の実施例の半導体メモリ装置を示す
ブロック図、 第11図は第10図の実施例の動作を説明するための状態
図、 第12図は従来の技術による半導体メモリ装置を説明する
ためのブロック図である。
ためのブロック図、 第２図は本発明の実施例の半導体メモリ装置を詳細に説
明するためのブロック図、 第３図は第２図のアドレス変換部をEPROMによって構成
した実施例のブロック図、 第４図は第２図のアドレス変換部をEEPROMによって構成
した実施例のブロック図、 第５図は第２図のアドレス変換部をバッテリーバックア
ップしたSRAMによって構成した実施例のブロック図、 第６図乃至第８図はそれぞれ本発明の他の実施例の半導
体メモリ装置を示すブロック図、 第９図は第８図の実施例の動作を説明するための状態
図、 第10図は本発明の他の実施例の半導体メモリ装置を示す
ブロック図、 第11図は第10図の実施例の動作を説明するための状態
図、 第12図は従来の技術による半導体メモリ装置を説明する
ためのブロック図である。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 湊 修 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (56)参考文献 特開 昭61−198348（ＪＰ，Ａ) 特開 昭57−179998（ＪＰ，Ａ) 特開 昭60−160100（ＪＰ，Ａ) 特公 昭57−32440（ＪＰ，Ｂ２) (58)調査した分野(Int.Cl.6，ＤＢ名) G11C 29/00 603 G11C 16/06
Claims (7)
- 【請求項１】半導体メモリ装置であって、 （１）複数のメモリセルを有し、ワード線アドレス信号
とデータ線アドレス信号とに対応して該複数のメモリセ
ルから所定のメモリセルが選択される主メモリと、 （２）上記主メモリの不良を救済するための予備メモリ
と、 （３）その入力に上記ワード線アドレス信号が供給さ
れ、上記予備メモリに供給される予備ワード線アドレス
信号をその第１の出力に発生するワード線アドレス変換
部と、 （４）その入力に上記データ線アドレス信号が供給さ
れ、上記予備メモリに供給される予備データ線アドレス
信号をその第１の出力に発生するデータ線アドレス変換
部とを具備してなり、 上記予備メモリは第１と第２の予備メモリからなり、 上記データ線アドレス信号と上記ワード線アドレス変換
部が発生する上記予備ワード線アドレス信号とが上記第
１の予備メモリに供給され、 上記ワード線アドレス信号と上記データ線アドレス変換
部が発生する上記予備データ線アドレス信号とが上記第
２の予備メモリに供給されることを特徴とする半導体メ
モリ装置。 - 【請求項２】請求項１に記載の半導体メモリ装置であっ
て、 上記主メモリは複数のメモリチップからなり、 上記予備メモリは上記主メモリとは異なるメモリチップ
からなり、 上記ワード線アドレス変換部は、上記ワード線アドレス
信号に関係する上記主メモリの不良のメモリセルの存在
を示すワード線不良検出信号をその第２の出力に発生
し、 上記データ線アドレス変換部は、上記データ線アドレス
信号に関係する上記主メモリの不良のメモリセルの存在
を示すデータ線不良検出信号をその第２の出力に発生
し、 共通入力端子と、 上記ワード線アドレス変換部から発生される上記ワード
線不良検出信号と、上記データ線アドレス変換部から発
生される上記データ線不良検出信号とに応じて上記主メ
モリの入出力線または上記予備メモリの入出力線のいず
れか一方を上記共通入出力端子に接続する入出力切替え
回路とを更に有することを特徴とする半導体メモリ装
置。 - 【請求項３】請求項１または請求項２のいずれかひとつ
に記載の半導体メモリ装置であって、 上記ワード線アドレス信号によって決定される上記ワー
ド線アドレス変換部の複数のアドレスに上記第１の予備
メモリの予備ワード線を選択するための上記予備ワード
線アドレス信号が書き込まれ、 上記データ線アドレス信号によって決定される上記デー
タ線アドレス変換部の複数のアドレスに上記第２の予備
メモリの予備データ線を選択するための上記予備データ
線アドレス信号が書き込まれることを特徴とする半導体
メモリ装置。 - 【請求項４】請求項１乃至請求項３のいずれかひとつに
記載の半導体メモリ装置であって、 上記ワード線アドレス変換部および上記データ線アドレ
ス変換部は複数ビット出力形式の半導体メモリによって
構成されていることを特徴とする半導体メモリ装置。 - 【請求項５】請求項４に記載の半導体メモリ装置であっ
て、上記アドレス変換部は、電気的に書き込み電気的に
消去を行うEEPROM、電気的に書き込み紫外線で消去する
EPROM、フューズROM、又は電池でバックアップしたSRAM
で構成されたことを特徴とする半導体メモリ装置。 - 【請求項６】半導体メモリ装置であって、 複数のメモリセルを有し、ワード線アドレス信号とデー
タ線アドレス信号とに対応して該複数のメモリセルから
所定のメモリセルが選択される主メモリチップと、 上記主メモリチップの不良を救済するための予備メモリ
チップと、 上記主メモリチップ上記予備メモリチップの信号の入出
力を行う共通入出力端子と、 その入力に上記ワード線アドレス信号が供給され、上記
予備メモリチップに供給される予備ワード線アドレス信
号をその第１の出力に発生し、上記主メモリの不良のメ
モリセルの存在を示すワード線不良検出信号をその第２
の出力に発生するワード線アドレス変換部とを有し、 上記データ線アドレス信号と上記ワード線アドレス変換
部が発生する上記予備ワード線アドレス信号とが上記予
備メモリに供給され、 上記ワード線アドレス変換部から発生される上記ワード
線不良検出信号に応じて上記主メモリの入出力線または
上記予備メモリの入出力線のいずれか一方を上記共通入
出力端子に接続する入出力切替え回路を有することを特
徴とする半導体メモリ装置。 - 【請求項７】半導体メモリ装置であって、 複数のメモリセルを有し、ワード線アドレス信号とデー
タ線アドレス信号とに対応して該複数のメモリセルから
所定のメモリセルが選択される主メモリチップと、 上記主メモリチップの不良を救済するための予備メモリ
チップと、 上記主メモリチップ上記予備メモリチップの信号の入出
力を行う共通入出力端子と、 その入力に上記データ線アドレス信号が供給され、上記
予備メモリチップに供給される予備データ線アドレス信
号をその第１の出力に発生し、上記主メモリの不良のメ
モリセルの存在を示すデータ線不良検出信号をその第２
の出力に発生するデータ線アドレス変換部とを有し、 上記ワード線アドレス信号と上記データ線アドレス変換
部が発生する上記予備データ線アドレス信号とが上記予
備メモリに供給され、 上記データ線アドレス変換部から発生される上記データ
線不良検出信号に応じて上記主メモリの入出力線または
上記予備メモリの入出力線のいずれか一方を上記共通入
出力端子に接続する入出力切替え回路を有することを特
徴とする半導体メモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21246988A JP2765862B2 (ja) | 1987-08-31 | 1988-08-29 | 半導体メモリ装置 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21538487 | 1987-08-31 | ||
| JP62-215384 | 1987-08-31 | ||
| JP21246988A JP2765862B2 (ja) | 1987-08-31 | 1988-08-29 | 半導体メモリ装置 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32753597A Division JP2923272B2 (ja) | 1997-11-28 | 1997-11-28 | 半導体メモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01133298A JPH01133298A (ja) | 1989-05-25 |
| JP2765862B2 true JP2765862B2 (ja) | 1998-06-18 |
Family
ID=26519248
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21246988A Expired - Lifetime JP2765862B2 (ja) | 1987-08-31 | 1988-08-29 | 半導体メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2765862B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03181097A (ja) * | 1989-12-08 | 1991-08-07 | Mitsubishi Electric Corp | 不揮発性半導体記憶装置 |
| JP2008181634A (ja) * | 2006-12-26 | 2008-08-07 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| WO2015189939A1 (ja) * | 2014-06-11 | 2015-12-17 | ゼンテルジャパン株式会社 | 半導体記憶装置 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5732440A (en) * | 1980-08-02 | 1982-02-22 | Shimadzu Corp | Two-directional x-ray motion picture photographing device equipped with c-shaped arm |
| JPS57179998A (en) * | 1981-04-25 | 1982-11-05 | Toshiba Corp | Memory device having redundancy |
| JPS61198348A (ja) * | 1985-02-28 | 1986-09-02 | Nec Corp | メモリパツケ−ジ |
-
1988
- 1988-08-29 JP JP21246988A patent/JP2765862B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01133298A (ja) | 1989-05-25 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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