JP2001189094A - メモリ空間制御装置、半導体集積回路装置及び集積回路システム - Google Patents

Abstract

(57)【要約】 【課題】 不良領域を救済することができ、かつ集積度
を向上することができるメモリ空間制御装置、半導体集
積回路装置及び集積回路システムを提供する。 【解決手段】 メモリ空間２の正常領域の一部を不良領
域を救済する冗長可能領域として制御するメモリ空間制
御装置１０を備える。このメモリ空間制御装置１０は、
メモリ空間２の終段アドレス側の正常領域の一部を不良
領域の救済に割り当て、連続アドレス空間を構築する。
メモリ空間制御装置１０は、不良アドレス格納テーブル
ユニット１２と、置換アドレス格納テーブルユニット１
３と、第１のアドレス一致／不一致検出回路１１と、ア
ドレス情報選別回路１４とを少なくとも備えている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、メモリ空間制御装
置、半導体集積回路装置及び集積回路システムに関す
る。特に本発明は、メモリ空間の不良領域の救済に好適
なメモリ空間制御装置、このメモリ空間制御装置を備え
た半導体集積回路装置、及びこのような半導体集積回路
装置を実装基板上に搭載した集積回路システムに関す
る。

【０００２】

【従来の技術】読み出し書き込み可能な半導体記憶装置
として代表的なダイナミック型ランダムアクセスメモリ
（以下、単にＤＲＡＭという。）は高集積化により大容
量化の傾向にある。ＤＲＡＭの１ビットの情報を記憶す
るメモリセルはスイッチング素子と情報蓄積用容量素子
との直列回路で構成されている。このメモリセルは、複
数本のデータ線と複数本のワード線との各々交差部にお
いて行列状に配列されており、メモリ空間（メモリセル
アレイ）を構築するようになっている。

【０００３】この種のＤＲＡＭにおいては製造プロセス
上の歩留まりの向上が重要な技術的課題になっている。
１つのメモリセルに不良が存在している場合、情報の書
き込み動作や情報の読み出し動作において、不良のメモ
リセルをランダムアクセスすることができないので、Ｄ
ＲＡＭは不良品になってしまう。１本のデータ線や１本
のワード線に断線不良が存在している場合においても、
情報の書き込み動作や情報の読み出し動作において、断
線不良が存在するデータ線やワード線に接続された複数
のメモリセル（メモリセルブロック）をランダムアクセ
スすることができないので、ＤＲＡＭは不良品になって
しまう。そこで、通常のＤＲＡＭは、メモリ空間とは別
に予備の冗長回路を備え、不良領域を救済し、製造上の
歩留まりを向上するようになっている。

【０００４】一方、読み出し専用の半導体記憶装置とし
て代表的なＮＡＮＤ型の電気的消去型不揮発性メモリ
（以下、単にＥＥＰＲＯＭという。）は、上記ＤＲＡＭ
と同様に、高集積化により大容量化の傾向にある。この
ＥＥＰＲＯＭの１ビットの情報を記憶するメモリセルは
情報蓄積部としての浮遊ゲート電極を有するＭＯＳＦＥ
Ｔで構成されている。このメモリセルは数個又は数十個
直列接続された状態でデータ線とソース線との間に配設
されるとともに、それぞれのメモリセルはワード線に接
続されている。ＤＲＡＭと同様に、メモリセルは、行列
状に配列され、メモリ空間を構築するようになってい
る。

【０００５】ＥＥＰＲＯＭにおいてはメモリ空間に不良
領域の存在を許容することが可能で、このようなＥＥＰ
ＲＯＭは、ブロック単位やアドレス単位で不良領域の情
報並びに正常領域の情報を内部に格納し、不良領域をア
クセスしないような制御が行われている。また、不良領
域の情報並びに正常領域の情報はＥＥＰＲＯＭの外部の
制御装置に格納することができ、この制御装置によりＥ
ＥＰＲＯＭの不良領域をアクセスしないような制御が行
われている。

【０００６】

【発明が解決しようとする課題】しかしながら、上記半
導体記憶装置においては、以下の点について配慮がなさ
れていなかった。

【０００７】ＤＲＡＭにおいては、メモリ空間とは別に
予め不良領域の救済のための冗長回路を備えている必要
があるので、チップ面積が増大し、高集積化並びに大容
量化を図ることが難しかった。

【０００８】さらに、ＤＲＡＭにおいては、上記冗長回
路の予め用意された不良領域数を超えた不良領域がメモ
リ空間に存在している場合には、不良領域をすべて救済
することができない。このようなＤＲＡＭは、不良品と
して扱われ、ＤＲＡＭの製造プロセス上の歩留まりを低
下させてしまう。

【０００９】このような問題点はＤＲＡＭに特有のもの
ではなく、例えば読み出し書き込み可能な半導体記憶装
置においては、例えばスタティック型ランダムアクセス
メモリ（以下、単にＳＲＡＭという。）においても同様
の問題点が発生する。

【００１０】一方、ＥＥＰＲＯＭにおいては、不良領域
のアドレスを避けて情報の読み出し制御を行うので、メ
モリ空間のアドレスは不連続なものになり、アドレス制
御が複雑になってしまう。

【００１１】さらに、ＥＥＰＲＯＭにおいては、メモリ
空間の不良領域もアクセスしてしまうので、無駄なアク
セス時間が増大し、読み出し動作速度が低下してしま
う。

【００１２】このような問題点はＥＥＰＲＯＭに特有の
ものではなく、例えば読み出し専用の半導体記憶装置に
おいては、紫外線消去型不揮発性メモリ（ＥＰＲＯ
Ｍ）、リードオンリーメモリ（ＲＯＭ）のそれぞれにつ
いても同様の問題点が発生する。

【００１３】本発明は上記課題を解決するためになされ
たものである。従って、本発明の目的は、不良領域を救
済することができ、かつ集積度を向上することができる
メモリ空間制御装置、半導体集積回路装置及び集積回路
システムを提供することである。

【００１４】さらに、本発明の目的は、動作速度の高速
化を実現することができるメモリ空間制御装置、半導体
集積回路装置及び集積回路システムを提供することであ
る。

【００１５】さらに、本発明の目的は、製造プロセスの
段階、加速試験の段階、ユーザでの使用中の段階等の広
範囲な段階で不良領域を救済することが可能なメモリ空
間制御装置、半導体集積回路装置及び集積回路システム
を提供することである。

【００１６】さらに、本発明の目的は、不良領域を救済
することにより、製造プロセス上の歩留まりを向上する
ことができるメモリ空間制御装置、半導体集積回路装置
及び集積回路システムを提供することである。

【００１７】

【課題を解決するための手段】上記課題を解決するため
に、本発明の第１の特徴は、メモリ空間の不良領域のア
ドレス情報の入力に基づき、メモリ空間の正常領域の一
部のアドレス情報を出力する手段を備え、メモリ空間の
正常領域の一部を不良領域を救済する冗長可能領域とし
て制御するメモリ空間制御装置を備えことである。ここ
で、「メモリ空間」とは、情報の書き込み又は読み出し
が可能なメモリセルを行列状に配列したメモリセルアレ
イという意味で使用される。情報の書き込み及び読み出
しの双方が可能なメモリセルには、ＤＲＡＭ、ＳＲＡＭ
等が含まれる。情報の読み出し可能な（専用の）メモリ
セルには、ＲＯＭ、ＥＥＰＲＯＭＥ、ＥＰＲＯＭ等が含
まれる。これらのメモリセルで構築されたメモリ空間
は、メモリチップのメモリ空間として、ロジックチップ
に含まれるメモリ空間として、又はメモリボードやロジ
ックボードに実装されたメモリ空間として使用すること
ができる。また、「正常領域」とは、情報の書き込み動
作又は読み出し動作が正常に行われるメモリセル又は複
数のメモリセル（メモリブロック）という意味で使用さ
れる。「不良領域」とは、情報の書き込み動作又は読み
出し動作が正常に行われないメモリセル又は複数のメモ
リセルという意味で使用される。さらに、「冗長可能領
域」とは、メモリ空間に不良領域が存在する場合に、こ
の不良領域をメモリ空間の正常領域の一部に割り当てて
不良領域を救済することができる救済領域という意味で
使用される。本発明の第１の特徴に係るメモリ空間制御
装置において、「冗長可能領域」の範囲（正常領域の一
部）は不良領域数に応じて変化させることができる。

【００１８】このような本発明の第１の特徴に係るメモ
リ空間制御装置においては、メモリ空間の不良領域を正
常領域の一部に置き換えることができるので、不良領域
を救済することができる。さらに、メモリ空間の正常領
域の一部を不良領域の救済に使用し、メモリ空間とは別
の固定された冗長回路を必要としないので、この固定さ
れた冗長回路に相当する分、集積度を向上することがで
きる。さらに、集積度を向上させることができる結果、
大容量化を実現することができる。さらに、不良領域を
救済することができるので、製造プロセス上の歩留まり
を向上することができる。

【００１９】さらに、本発明の第１の特徴に係るメモリ
空間制御装置においては、不良領域を連続アドレス空間
として使用可能にすることができる。不良領域を救済領
域に置き換えることで連続アドレス空間を実現すること
ができ、不良領域のアドレスを無駄にアクセスすること
がなくなるので、アクセス時間の高速化を実現すること
ができる。

【００２０】さらに、本発明の第１の特徴に係るメモリ
空間制御装置においては、メモリ空間の初段アドレス側
又は終段アドレス側の正常領域の一部を不良領域を救済
する冗長可能領域として制御することができる。メモリ
空間の初段アドレス側又は終段アドレス側の正常領域の
一部を不良領域の救済として置き換える（正常領域の一
部を救済領域とする）ことにより、不良領域の救済を簡
易に実現することができ、かつ不良領域の置き換えられ
た正常領域のアクセスの動作制御を簡易に行うことがで
きる。

【００２１】さらに、本発明の第１の特徴に係るメモリ
空間制御装置においては、メモリ空間の不良領域のアド
レス情報を格納する不良アドレス格納テーブルユニット
と、不良領域のアドレス情報をメモリ空間の正常領域の
一部に置き換えた置換アドレス情報を格納する置換アド
レス格納テーブルユニットと、不良アドレス格納テーブ
ルユニットに格納された不良領域のアドレス情報とアド
レス入力信号との一致、不一致を検出する第１のアドレ
ス一致／不一致検出回路と、不良領域のアドレス情報と
アドレス入力信号とが一致している場合に置換アドレス
格納テーブルユニットに格納された置換アドレス情報を
出力し、不一致の場合にはアドレス入力信号を出力する
アドレス情報選別回路とを備えることができる。このよ
うなユニットや回路を備えることにより、不良領域の救
済を行いつつ、集積度の向上を簡易に実現することがで
きる。さらに、不良アドレス格納テーブルユニットの不
良領域のアドレス情報及び置換アドレス格納テーブルユ
ニットの置換アドレス情報を書き換え可能にすることに
より、製造プロセスの段階、加速試験の段階、ユーザで
の使用中の段階等の広範囲な段階で不良領域を救済する
ことができる。

【００２２】そしてさらに、本発明の第１の特徴に係る
メモリ空間制御装置においては、置換アドレス情報とア
ドレス入力信号とが一致している場合に無効アドレス信
号を出力する第２のアドレス一致／不一致検出回路を備
えることができる。この第２のアドレス一致／不一致検
出回路によりメモリ空間制御装置の外部に無効アドレス
信号が出力されるので、不正なアクセスを事前に防止す
ることができ、システムを構築し易くすることができ
る。

【００２３】本発明の第２の特徴は、メモリ空間の不良
領域のアドレス情報を格納する不良アドレス格納テーブ
ルユニットと、不良領域のアドレス情報をメモリ空間の
正常領域の一部に置き換えた置換アドレス情報を格納す
る置換アドレス格納テーブルユニットと、不良アドレス
格納テーブルユニットに格納された不良領域のアドレス
情報とアドレス入力信号との一致、不一致を検出する第
１のアドレス一致／不一致検出回路と、不良領域のアド
レス情報とアドレス入力信号とが一致している場合に置
換アドレス格納テーブルユニットに格納された置換アド
レス情報をアドレスデコーダ回路に出力し、不一致の場
合にはアドレス入力信号をアドレスデコーダ回路に出力
するアドレス情報選別回路とを少なくとも有するメモリ
空間制御装置を備えた半導体集積回路装置としたことで
ある。さらに、本発明の第２の特徴に係る半導体集積回
路装置においては、メモリ空間制御装置に、置換アドレ
ス情報とアドレス入力信号とが一致している場合に無効
アドレス信号を出力する第２のアドレス一致／不一致検
出回路を備えることができる。

【００２４】このような本発明の第２の特徴に係る半導
体集積回路装置においては、本発明の第１の特徴に係る
メモリ空間制御装置を備えたので、このメモリ空間制御
装置を備えたことで得られる効果と同様の効果を得るこ
とができる。

【００２５】本発明の第３の特徴は、第１のメモリ空間
及び第１のアドレスデコーダ回路を少なくとも有する第
１の半導体記憶装置と、第２のメモリ空間及び第２のア
ドレスデコーダ回路を少なくとも有する第２の半導体記
憶装置と、第１のメモリ空間の不良領域を救済した救済
領域のアドレス情報を格納する救済アドレス格納テーブ
ルユニットと、救済領域のアドレス情報を第２のメモリ
空間の正常領域の一部に置き換えた置換アドレス情報を
格納する置換アドレス格納テーブルユニットと、救済ア
ドレス格納テーブルユニットに格納された救済領域のア
ドレス情報とアドレス入力信号との一致、不一致を検出
する第１のアドレス一致／不一致検出回路と、救済領域
のアドレス情報とアドレス入力信号とが一致している場
合に置換アドレス格納テーブルユニットに格納された置
換アドレス情報を第２のアドレスデコーダ回路に出力
し、不一致の場合にはアドレス入力信号を第１のアドレ
スデコーダ回路に出力するアドレス情報選別回路とを少
なくとも備えた集積回路システムとしたことである。

【００２６】このような本発明の第３の特徴に係る集積
回路システムにおいては、本発明の第１の特徴に係るメ
モリ空間制御装置で得られる効果に加えて、第１のメモ
リ空間の救済領域を第２のメモリ空間の正常領域の一部
に置き換えることができるので、第１のメモリ空間には
仮想的に救済領域（不良領域）が存在せず、第１のメモ
リ空間の初段アドレスから第２のメモリ空間の正常領域
の一部の直前のアドレスまで連続アドレス空間として使
用することができる。従って、第１のメモリ空間や第２
のメモリ空間の不良領域のアドレスを無駄にアクセスす
ることがなくなり、アクセス時間の高速化を実現するこ
とができる。

【００２７】本発明の第３の特徴に係る集積回路システ
ムにおいては、第１の半導体記憶装置は、第１のメモリ
空間の不良領域のアドレス情報を格納する第１の不良ア
ドレス格納テーブルユニットと、不良領域のアドレス情
報を第１のメモリ空間の正常領域の一部に置き換えた置
換アドレス情報を格納する第１の置換アドレス格納テー
ブルユニットと、第１の不良アドレス格納テーブルユニ
ットに格納された不良領域のアドレス情報とアドレス入
力信号との一致、不一致を検出する第１のアドレス一致
／不一致検出回路と、不良領域のアドレス情報とアドレ
ス入力信号とが一致している場合に第１の置換アドレス
格納テーブルユニットに格納された置換アドレス情報を
第１のアドレスデコーダ回路に出力し、不一致の場合に
はアドレス入力信号を第１のアドレスデコーダ回路に出
力する第１のアドレス情報選別回路とを少なくとも備え
ることができる。第２の半導体記憶装置は、第２のメモ
リ空間の不良領域のアドレス情報を格納する第２の不良
アドレス格納テーブルユニットと、不良領域のアドレス
情報を第２のメモリ空間の正常領域の一部に置き換えた
置換アドレス情報を格納する第２の置換アドレス格納テ
ーブルユニットと、第２の不良アドレス格納テーブルユ
ニットに格納された不良領域のアドレス情報とアドレス
入力信号との一致、不一致を検出する第２のアドレス一
致／不一致検出回路と、不良領域のアドレス情報とアド
レス入力信号とが一致している場合に第２の置換アドレ
ス格納テーブルユニットに格納された置換アドレス情報
を前記第２のアドレスデコーダ回路に出力し、不一致の
場合にはアドレス入力信号を第２のアドレスデコーダ回
路に出力する第２のアドレス情報選別回路とを少なくと
も備えることができる。第１の半導体記憶装置、第２の
半導体記憶装置のそれぞれにおいて、本発明の第１の特
徴に係るメモリ空間制御装置に相当する装置を備えるこ
とにより、このメモリ空間制御装置で得ることができる
効果と同様の効果を得ることができる。

【００２８】さらに、本発明の第３の特徴に係る集積回
路システムにおいては、第１の半導体記憶装置の第１の
メモリ空間、第２の半導体記憶装置の第２のメモリ空間
のそれぞれにおいて、救済領域の最大の数量を検出する
救済領域数量検出回路を備えることができる。

【００２９】また、本発明の第３の特徴に係る集積回路
システムにおいては、第１の半導体記憶装置の第１のメ
モリ空間の救済領域、第２の半導体記憶装置の第２のメ
モリ空間の救済領域のそれぞれのアドレス情報を検出す
る救済領域アドレス検出回路を備えることができる。

【００３０】そしてさらに、本発明の第３の特徴に係る
集積回路システムにおいては、置換アドレス情報とアド
レス入力信号とが一致している場合に無効アドレス信号
を出力する第２のアドレス一致／不一致検出回路を備え
ることができる。

【００３１】

【発明の実施の形態】以下、本発明の実施の形態を図面
を参照して詳細に説明する。

【００３２】（第１の実施の形態）本発明の第１の実施
の形態は、本発明に係るメモリ空間制御装置を半導体記
憶装置に備えた例を説明するためのものである。なお、
本発明の第１の実施の形態並びにこれ以降に説明する他
の実施の形態は「ＤＲＡＭ」を本発明に係る半導体記憶
装置の一具体例として説明する。また、本発明の第１の
実施の形態は「メモリ空間制御装置を備えた半導体記憶
装置」を本発明に係る半導体集積回路装置の一具体例と
して説明し、本発明の第２の実施の形態及び本発明の第
３の実施の形態は「メモリ空間制御装置を備えた半導体
集積回路装置」を本発明に係る半導体集積回路装置の一
具体例として説明する。

【００３３】回路のシステム構成：図１は本発明の第１
の実施の形態に係る半導体記憶装置のシステムブロック
構成図である。図１に示すように、本発明の第１の実施
の形態に係る半導体記憶装置１は、メモリ空間（メモリ
アドレス空間）２と、アドレスデコーダ回路３と、ライ
トリード制御信号生成回路４と、データ信号入出力制御
回路５と、アドレス入力信号部６と、ライトリード制御
信号入力部７と、データ信号入出力部８とを備え、さら
にメモリ空間制御装置１０を備えている。

【００３４】図２はメモリ空間２の要部の等価回路図で
ある。図２に示すように、メモリ空間２は複数本のデー
タ線ＤＬと複数本のワード線ＷＬとを備え、データ線Ｄ
Ｌとワード線ＷＬとの交差部に１ビットの情報を記憶す
るメモリセルＭを配置している。データ線ＤＬは、図２
中、左右方向に延在し、所定間隔で上下方向に複数本配
列されている。ワード線ＷＬは、図２中、上下方向に延
在し、所定間隔で左右方向に複数本配列されている。す
なわち、メモリセル空間２はメモリセルＭを行列状（マ
トリックス状）に配列したメモリセルアレイで構成され
ている。

【００３５】メモリセルＭはスイッチング用（メモリセ
ル選択用）絶縁ゲート型電界効果トランジスタ（以下、
単にＩＧＦＥＴという。）２１と情報蓄積用容量素子２
２との直列回路で構成されている。ここで、「ＩＧＦＥ
Ｔ」とは、金属−酸化物−半導体型電界効果トランジス
タ（ＭＯＳＦＥＴ）、金属−絶縁物−半導体型電界効果
トランジスタ（ＭＩＳＦＥＴ）等を含む意味で使用され
ている。スイッチング用ＩＧＦＥＴ２１は、一方の主電
極領域（ソース領域又はドレイン領域）をデータ線ＤＬ
に電気的に接続し、他方の主電極領域（ドレイン領域又
はソース領域）を情報蓄積用容量素子２２の一方の電極
に電気的に接続し、制御電極（ゲート電極）をワード線
ＷＬに電気的に接続している。情報蓄積用容量素子２２
の他方の電極は固定電源Ｖｓｓに接続されている。固定
電源Ｖｓｓは、例えば回路の基準電源、０Ｖである。

【００３６】アドレスデコーダ回路３は、アドレス入力
信号に基づき、メモリ空間２のデータ線ＤＬ及びワード
線ＷＬを選択し、指定されたアドレス番地のメモリセル
Ｍを選択するようになっている。図１に示すように、ア
ドレス入力信号は半導体記憶装置１の外部からアドレス
入力信号部６を通じてアドレスデコーダ回路３に入力さ
れている。

【００３７】ライトリード制御信号生成回路４は、ライ
トリード制御信号に基づき、指定されたアドレス番地の
メモリセルＭにおいて、情報の書き込み動作を行うか、
又は情報の読み出し動作を行うかの制御信号を生成する
ようになっている。ライトリード制御信号は半導体記憶
装置１の外部からライトリード制御信号入力部７を通じ
てライトリード制御信号生成回路４に入力されている。

【００３８】データ信号入出力制御回路５は、ライトリ
ード制御信号生成回路４からの制御信号により指定され
たアドレス番地のメモリセルＭに情報を入力し（書き込
み）、又はメモリセルＭに記憶された情報を出力する
（読み出す）ようになっている。情報は、データ信号入
出力部８を通じてデータ信号入出力制御回路５に入力さ
れ、又データ信号入出力制御回路５からデータ信号入出
力部８を通じて外部に出力されるようになっている。

【００３９】メモリ空間制御装置１０はアドレス入力信
号部６とアドレスデコーダ回路３との間に配設されてい
る。このメモリ空間制御装置１０においては、メモリ空
間２の不良領域のアドレス情報の入力に基づき、メモリ
空間２の正常領域の一部のアドレス情報を出力する手段
を備え、メモリ空間２の正常領域の一部を不良領域を救
済する冗長可能領域として制御することができ、さらに
この救済された不良領域を連続アドレス空間として使用
可能にすることができる。救済された不良領域を連続ア
ドレス空間として使用可能にするために、メモリ空間制
御装置１０においては、メモリ空間２の終段アドレス２
０１（又は初段アドレス２００）側の正常領域の一部を
不良領域の救済として冗長可能領域に制御する（救済領
域として制御する）ようになっている。本発明の第１の
実施の形態に係る半導体記憶装置１においては、初段ア
ドレス２００側のアドレス番地が確定している方が使用
し易い（アドレス番地「０」からの方が使用し易い）の
で、不良領域の救済にはメモリ空間２の終段アドレス２
０１側から正常領域の一部が割り当てられるようになっ
ている。

【００４０】メモリ空間制御装置１０は、メモリ空間２
の不良領域のアドレス情報を格納する不良アドレス格納
テーブルユニット１２と、不良領域のアドレス情報をメ
モリ空間２の正常領域の一部に置き換えた置換アドレス
情報を格納する置換アドレス格納テーブルユニット１３
と、不良アドレス格納テーブルユニット１２に格納され
た不良領域のアドレス情報とアドレス入力信号との一
致、不一致を検出する第１のアドレス一致／不一致検出
回路１１と、不良領域のアドレス情報とアドレス入力信
号とが一致している場合に置換アドレス格納テーブルユ
ニット１３に格納された置換アドレス情報をアドレスデ
コーダ回路３に出力し、不一致の場合にはアドレス入力
信号をアドレスデコーダ回路３にそのまま出力するアド
レス情報選別回路１４とを備えて構築されている。さら
に、メモリ空間制御装置１０は、置換アドレス情報とア
ドレス入力信号とが一致している場合に無効アドレス信
号を出力する第２のアドレス一致／不一致検出回路１５
及び第２のアドレス一致／不一致検出回路１５から出力
される無効アドレス信号を外部に出力する無効信号出力
部１６を備えている。

【００４１】図３（Ａ）は不良領域を有するメモリ空間
の模式的なブロック図、図３（Ｂ）は不良領域を正常領
域の一部に割り当てた状態を示すメモリ空間の模式的な
ブロック図である。図３（Ａ）に示すメモリ空間２は、
初段アドレス２００側から終段アドレス２０１側にかけ
て便宜的に２カ所の不良領域２１０及び２１１が存在し
ている状態を示している。ここで、本発明の第１の実施
の形態において、「不良領域」は１アドレスを１不良領
域として設定しており、１本のデータ線ＤＬに電気的に
接続されたメモリセル列（複数個のメモリセルＭ）は複
数のアドレスとなるので複数の不良領域として設定され
る。すなわち、１本のデータ線ＤＬに何らかの原因で断
線不良が発生した場合には、このデータ線ＤＬに接続さ
れた複数個のメモリセルＭはすべてアクセス不能になっ
てしまうが、本発明の第１の実施の形態においては、複
数の不良領域として設定することができる。

【００４２】メモリ空間制御装置１０の不良アドレス格
納テーブルユニット１２は、メモリ空間２の図３（Ａ）
に示す不良領域２１０に対応したアドレス情報を「情報
１２ａ」として格納し、不良領域２１１に対応したアド
レス情報を「情報１２ｂ」として格納するようになって
いる。不良アドレス格納テーブルユニット１２において
は、「情報１２ａ」から「情報１２ｎ」までｎ個の不良
領域に対応したｎ個のアドレス情報を格納することがで
きる。このアドレス情報の格納容量は半導体記憶装置１
の構築の際に予め設定されており、メモリ空間２の全体
の記憶容量に対して０．０５％〜０．２０％程度、さら
に好ましくは０．１０％程度の範囲でアドレス情報の格
納容量（冗長可能領域のサイズ）を設定することが、メ
モリ空間２の大容量化を図りつつ不良領域を確実に救済
できる点で実用的である。

【００４３】不良アドレス格納テーブルユニット１２は
不良領域のアドレス情報の格納数を上記ｎ個の範囲内に
おいて自由に変化させることができ、又不良領域のアド
レス情報の書き換えは自由に行うことができる。不良領
域のアドレス情報の格納時期はメーカサイドの半導体記
憶装置１の製作中の時点、メーカサイドの製作後の時
点、ユーザサイドの使用中の時点のいずれの時点でもよ
い。メーカサイドの製作中の時点には、ウエーハプロセ
ス終了時点、ダイシング後の半導体チップの状態の時
点、パッケージング終了後の時点等が含まれる。メーカ
サイドの製作後の時点には加速試験終了時点等が含まれ
る。不良領域のアドレス情報の格納は、メーカサイドに
おいて所定工程が終了した時点で行われる特性テストの
際にその特性テスト結果に基づいて行う（プログラムす
る）ことが実用的である。例えば、不良アドレス格納テ
ーブルユニット１２はＲＯＭ、特に繰り返し書き換えを
必要としている場合又は最も製品に近い状態で書き換え
を行うこと（工完短縮を図ること）を必要としている場
合にはＥＥＰＲＯＭやＥＰＲＯＭを備え、これらのＲＯ
Ｍに不良領域のアドレス情報が格納される。また、不良
アドレス格納テーブルユニット１２はヒューズ素子を備
え、このヒューズ素子を適宜切断することにより不良領
域のアドレス情報を格納することができる。

【００４４】図３（Ｂ）に示すメモリ空間２は、終段ア
ドレス２０１側から初段アドレス２００側に向かって、
不良領域２１０を救済した救済領域２１０Ａ及び不良領
域２１１を救済した救済領域２１１Ａを正常領域の終段
アドレス２０１側の一部２１２に割り当てた状態を示し
ている。ここで、本発明の第１の実施の形態において、
「救済領域」とは、本来はメモリ空間２の連続アドレス
空間を構築できる正常領域の一部２１２を不良領域の救
済のために割り当てた領域という意味で使用される。
「救済領域」は、「不良領域」と同様の格納容量で構成
され、１アドレス単位の１本のデータ線ＤＬに電気的に
接続されたメモリセル列（複数個のメモリセルＭ）を１
救済領域として、又複数本のデータ線ＤＬに電気的に接
続された複数個のメモリセル列（メモリセル列ブロッ
ク）を１救済領域として設定している。「不良領域」を
ワード線ＷＬ方向に設定した場合には、「救済領域」は
同様にワード線ＷＬ方向に設定されるようになってい
る。

【００４５】置換アドレス格納テーブルユニット１３
は、メモリ空間２の図３（Ｂ）に示す救済領域２１０Ａ
に対応したアドレス情報を「情報１３ａ」として格納
し、救済領域２１１Ａに対応したアドレス情報を「情報
１３ｂ」として格納するようになっている。不良アドレ
ス格納テーブルユニット１２に格納される「情報１２
ａ」から「情報１２ｎ」までのｎ個の不良領域に一対一
対応で、置換アドレス格納テーブルユニット１３におい
ては「情報１３ａ」から「情報１３ｎ」までｎ個の置換
アドレス情報を格納することができる。置換アドレス情
報の格納時期は不良領域のアドレス情報の格納時期と同
時に行うことが実用的である。さらに、不良アドレス格
納テーブルユニット１２と同様に、置換アドレス格納テ
ーブルユニット１３はＲＯＭ、ＥＥＰＲＯＭ又はＥＰＲ
ＯＭを備え、これらのＲＯＭに救済領域２１０Ａ及び２
１１Ａの置換アドレス情報「情報１３ａ」及び「情報１
３ｂ」が格納される。

【００４６】不良アドレス格納テーブルユニット１２に
おいては、不良領域のアドレス情報の各々の格納箇所が
有効（情報格納又は使用中）か無効か（情報非格納又は
未使用）を示すバリッドフラグが必要であるが、このバ
リッドフラグはアドレス情報に含ませることが実用的で
ある。同様に、置換アドレス格納テーブルユニット１３
においては、置換アドレス情報の各々の格納箇所が有効
か無効かを示すバリッドフラグが必要であるが、このバ
リッドフラグは置換アドレス情報に含ませることが実用
的である。

【００４７】第１のアドレス一致／不一致検出回路１１
は、図１に示すように、アドレス入力信号部６、不良ア
ドレス格納テーブルユニット１２、アドレス情報選別回
路１４のそれぞれに接続されている。第１のアドレス一
致／不一致検出回路１１においては、アドレス入力信号
部６を通じて外部から入力されるアドレス入力信号と不
良アドレス格納テーブルユニット１２に格納された不良
領域のアドレス情報との一致、不一致、すなわちアドレ
ス入力信号が不良領域のアドレス情報であるか否かが常
時検出されている。アドレス入力信号と不良領域のアド
レス情報とが一致の場合、すなわちアドレス入力信号が
メモリ空間２の不良領域のアドレス入力信号である場合
には、その旨の信号がアドレス情報選別回路１４に出力
される。アドレス入力信号と不良領域のアドレス情報と
が不一致の場合、すなわちアドレス入力信号がメモリ空
間２の正常領域のアドレス入力信号である場合には、そ
のアドレス入力信号はアドレス情報選別回路１４を通じ
て直接アドレスデコーダ回路３に出力されるようになっ
ている。

【００４８】アドレス情報選別回路１４は、アドレス入
力信号部６、第１のアドレス一致／不一致検出回路１
１、置換アドレス格納テーブルユニット１３のそれぞれ
に接続されている。アドレス情報選別回路１４において
は、第１のアドレス一致／不一致検出回路１１から出力
される、アドレス入力信号と不良領域のアドレス情報と
が一致の旨の信号が入力された場合、置換アドレス格納
テーブルユニット１３に格納された置換アドレス情報を
アドレスデコーダ回路３に出力するようになっている。
さらに、アドレス情報選別回路１４においては、第１の
アドレス一致／不一致検出回路１１から出力される、ア
ドレス入力信号と不良領域のアドレス情報とが不一致の
旨の信号が入力された場合、アドレス入力信号部６から
出力されるアドレス入力信号を直接アドレスデコーダ回
路３に出力するようになっている。このアドレス情報選
別回路１４にはマルチプレクサ回路を実用的に使用する
ことができる。

【００４９】第２のアドレス一致／不一致検出回路１５
は、アドレス入力信号部６を通じて入力されるアドレス
入力信号と置換アドレス格納テーブルユニット１３に格
納された置換アドレス情報との一致、不一致、すなわち
アドレス入力信号が置換アドレス情報であるか否かが常
時検出されている。つまり、アドレス入力信号がメモリ
空間２の不良領域の置換用領域アドレス入力信号である
場合には、その旨の信号が無効信号出力部１６に出力さ
れる。

【００５０】無効信号出力部１６は、第２のアドレス一
致／不一致検出回路１５から出力される無効信号を外部
に出力するようになっている。

【００５１】回路のシステム動作：次に、図１乃至図４
を使用し、上記半導体記憶装置１並びにメモリ空間制御
装置１０のシステム動作を説明する。図４は本発明の第
１の実施の形態に係る半導体記憶装置１並びにメモリ空
間制御装置１０のシステム動作を説明するフローチャー
トである。

【００５２】（１）まず初めに、メーカサイドの製作中
の時点、メーカサイドの製作後の時点、ユーザサイドの
使用中の時点等のいずれかの時点において、半導体記憶
装置１の全体システム又は特定のシステムについて特性
テストが実施される（Ｓ１００）。この特性テストに基
づき、図３（Ａ）に示すようにメモリ空間２の不良領域
２１０及び２１１が検出される（Ｓ１０１）。

【００５３】（２）不良領域２１０及び２１１が検出さ
れると、図１に示すメモリ空間制御装置１０の不良アド
レス格納テーブルユニット１２に不良領域２１０に対応
したアドレス情報が「情報１２ａ」として格納（プログ
ラム）され、不良領域２１１に対応したアドレス情報が
「情報１２ｂ」として格納される（Ｓ１０２）。「情報
１２ａ」、「情報１２ｂ」は初段アドレス２００側から
終段アドレス２０１側に向かって順次不良アドレス格納
テーブルユニット１２に格納される。同時に、置換アド
レス格納テーブルユニット１３においては、図１及び図
３（Ｂ）に示すように、不良領域２１０を救済する救済
領域２１０Ａ（メモリ空間２の正常領域の一部）に対応
したアドレス情報が置換アドレス情報「情報１３ａ」と
して格納され、不良領域２１１を救済する救済領域２１
１Ａに対応したアドレス情報が置換アドレス情報「情報
１３ｂ」として格納される（Ｓ１０３）。「情報１３
ａ」、「情報１３ｂ」は終段アドレス２０１側から初段
アドレス２００側に向かって順次置換アドレス格納テー
ブルユニット１３に格納される。

【００５４】（３）ここで、図１に示す半導体記憶装置
１のアドレス入力信号部６にアドレス入力信号が入力さ
れる（Ｓ１０４）と、メモリ空間制御装置１０の第１の
アドレス一致／不一致検出回路１１において、アドレス
入力信号と不良アドレス格納テーブルユニット１２に格
納されている不良領域のアドレス情報（「情報１２ａ」
及び「情報１２ｂ」）との間で一致、不一致の検出が行
われる（Ｓ１０５）。アドレス入力信号と不良領域のア
ドレス情報とが不一致の場合、すなわちアドレス入力信
号がメモリ空間２の正常領域をアクセスする信号である
場合には、その旨の信号がアドレス情報選別回路１４に
出力され、このアドレス情報選別回路１４においてアド
レス入力信号が直接アドレスデコーダ回路３に出力され
る（Ｓ１０６）。アドレスデコーダ回路３においては、
アドレス入力信号に対応したメモリセルＭをアクセスす
る（選択する）ことができる。

【００５５】（４）外部からライトリード制御信号入力
部７にライトリード制御信号が入力されると、ライトリ
ード制御信号生成回路４は、ライトリード制御信号に基
づき、データ信号入出力制御回路５を書き込み動作状態
又は読み出し動作状態に制御する。書き込み動作状態に
制御された場合には、外部からデータ信号入出力部８を
通じて入力される情報をメモリ空間２のアクセスされた
メモリセルＭに書き込む（記憶させる）ことができる。
読み出し状態に制御された場合には、メモリ空間２のア
クセスされたメモリセルＭに既に書き込まれた情報を外
部に読み出すことができる（Ｓ１０７）。

【００５６】（５）一方、メモリ空間制御装置１０の第
１のアドレス一致／不一致検出回路１１において、アド
レス入力信号と不良アドレス格納テーブルユニット１２
に格納されている不良領域のアドレス情報との間が一致
する場合（Ｓ１０５）、すなわちアドレス入力信号がメ
モリ空間２の不良領域２１０又は２１１をアクセスする
信号である場合には、その旨の信号がアドレス情報選別
回路１４に出力され、このアドレス情報選別回路１４に
おいては置換アドレス格納テーブルユニット１３に格納
された置換アドレス情報（「情報１３ａ」及び「情報１
３ｂ」）がアドレスデコーダ回路３に出力される（Ｓ１
０８）。つまり、アドレス入力信号が不良領域２１０の
アドレス情報「情報１２ａ」と一致する場合には、メモ
リ空間２の正常領域の終段アドレス２０１側の一部２１
２に割り当てた救済領域２１０Ａの置換アドレス情報
「情報１３ａ」がアドレスデコーダ回路３に出力され
る。同様に、アドレス入力信号が不良領域２１１のアド
レス情報「情報１２ｂ」と一致する場合には、メモリ空
間２の正常領域の終段アドレス２０１側の一部２１２に
割り当てた救済領域２１１Ａの置換アドレス情報「情報
１３ｂ」がアドレスデコーダ回路３に出力される。アド
レスデコーダ回路３においては、このような置換アドレ
ス情報「情報１３ａ」、「情報１３ｂ」のそれぞれに対
応したメモリセルＭをアクセスすることができる。

【００５７】（６）前述と同様に、データ信号入出力制
御回路５が書き込み動作状態に制御された場合には、置
換アドレス情報「情報１３ａ」又は「情報１３ｂ」に基
づきアクセスされたメモリセルＭに外部からデータ信号
入出力部８を通じて情報が書き込まれる。データ信号入
出力制御回路５が読み出し動作状態に制御された場合に
は、置換アドレス情報「情報１３ａ」又は「情報１３
ｂ」に基づきアクセスされたメモリセルＭから既に書き
込まれた情報を外部に読み出すことができる（Ｓ１０
７）。

【００５８】（７）メモリ空間制御装置１０において
は、第１のアドレス一致／不一致検出回路１１でのアド
レス入力信号と不良領域のアドレス情報との間の一致、
不一致の検出（Ｓ１０５）と併せて、第２のアドレス一
致／不一致検出回路１５でアドレス入力信号と置換アド
レス格納テーブルユニット１３に格納されている置換ア
ドレス情報との間の一致、不一致の検出が行われる（Ｓ
１０９）。アドレス入力信号と置換アドレス情報とが不
一致の場合、すなわちアドレス入力信号がメモリ空間２
の正常領域をアクセスする信号である場合には、その旨
の信号がライトリード制御信号生成回路４に出力され
（特に信号として出力しなくてもよい。）、ライトリー
ド制御信号生成回路４においては、ライトリード制御信
号入力部７に入力されたライトリード制御信号に基づ
き、通常通り、データ信号入出力制御回路５に書き込み
動作又は読み出し動作を制御する信号を出力する。この
結果、メモリセルＭの情報書き込み動作又は読み出し動
作は通常通り正常に行うことができる。

【００５９】逆に、アドレス入力信号と置換アドレス情
報とが一致する場合、すなわちアドレス入力信号がメモ
リ空間２の救済領域２１０Ａ又は２１１Ａをアクセスす
る信号である場合には、その旨の信号（動作禁止信号）
がライトリード制御信号生成回路４に出力され、ライト
リード制御信号生成回路４においては、救済領域２１０
Ａ又は２１１Ａの情報書き込み動作並びに読み出し動作
を禁止する制御をデータ信号入出力制御回路５に行う。

【００６０】さらに、アドレス入力信号と置換アドレス
情報とが一致する場合には、第２のアドレス一致／不一
致検出回路１５から、アドレス入力信号が救済領域２１
０Ａ又は２１１Ａをアクセスする旨の無効アドレス信号
が無効信号出力部１６に出力される（Ｓ１１１）。無効
アドレス信号には、例えば一致の場合（無効の場合）に
ハイレベルを出力し、不一致の場合（有効の場合）にロ
ウレベルを出力する信号を実用的に使用することができ
る。この無効アドレス信号は無効信号出力部１６から外
部に出力され、この無効アドレス信号により例えばユー
ザはメモリ空間２へのアクセスが有効か無効かを知るこ
とができ、ユーザサイドで適切な処置を行うことができ
る。

【００６１】以上説明したように、本発明の第１の実施
の形態に係るメモリ空間制御装置１０並びにそれを備え
た半導体記憶装置１においては、メモリ空間２の不良領
域２１０及び２１１を正常領域の一部２１２に置き換え
ることができるので、不良領域２１０及び２１１を救済
することができる。さらに、メモリ空間２の正常領域の
一部２１２を不良領域２１０及び２１１の救済に使用
し、メモリ空間２とは別の固定された冗長回路を必要と
しないので（冗長可能領域は可変可能であるので）、こ
の固定された冗長回路に相当する分、半導体記憶装置１
の集積度を向上させることができる。さらに、集積度を
向上させることができる結果、半導体記憶装置１の大容
量化を実現することができる。さらに、不良領域２１０
及び２１１を救済することができるので、半導体記憶装
置１の製造プロセス上の歩留まりを向上することができ
る。

【００６２】さらに、本発明の第１の実施の形態に係る
メモリ空間制御装置１０並びにそれを備えた半導体記憶
装置１においては、不良領域２１０及び２１１を救済領
域２１０Ａ及び２１１Ａとして置き換えることで連続ア
ドレス空間を実現することができ、不良領域２１０及び
２１１のアドレスを無駄にアクセスすることがなくなる
ので、アクセス時間の高速化を実現することができる。

【００６３】さらに、本発明の第１の実施の形態に係る
メモリ空間制御装置１０並びにそれを備えた半導体記憶
装置１においては、メモリ空間２の終段アドレス２０１
（又は初段アドレス２００）側の正常領域の一部２１２
を不良領域２１０及び２１１の救済として（冗長可能領
域として）置き換えることにより、不良領域２１０及び
２１１の救済を簡易に実現することができ、かつ不良領
域２１０及び２１１の置き換えられた救済領域２１０Ａ
及び２１１Ｂのアクセスの動作制御を簡易に行うことが
できる。

【００６４】さらに、本発明の第１の実施の形態に係る
メモリ空間制御装置１０並びにそれを備えた半導体記憶
装置１においては、少なくとも不良アドレス格納テーブ
ルユニット１２と、置換アドレス格納テーブルユニット
１３と、第１のアドレス一致／不一致検出回路１１と、
アドレス情報選別回路１４とを備えることにより、不良
領域２１０及び２１１の救済を行いつつ、集積度の向上
を簡易に実現することができる。さらに、不良アドレス
格納テーブルユニット１２の不良領域のアドレス情報
「情報１２ａ」、「情報１２ｂ」及び置換アドレス格納
テーブルユニット１３の置換アドレス情報「情報１３
ａ」、「情報１３ｂ」を書き換え可能にすることによ
り、製造プロセスの段階、加速試験の段階、ユーザでの
使用中の段階等の広範囲な段階で不良領域２１０及び２
１１を救済することができる。

【００６５】そしてさらに、本発明の第１の実施の形態
に係るメモリ空間制御装置１０並びにそれを備えた半導
体記憶装置１においては、第２のアドレス一致／不一致
検出回路１５及び無効信号出力部１６を少なくとも備
え、外部に無効アドレス信号が出力されるようにしたの
で、不正なアクセスを事前に防止することができ、シス
テムを構築し易くすることができる。

【００６６】なお、本発明の第１の実施の形態において
は、半導体記憶装置１にメモリ空間制御装置１０を内蔵
させているが、本発明においては、半導体記憶装置１の
外部に別の半導体チップとしてメモリ空間制御装置１０
を構成することができる。

【００６７】（第２の実施の形態）本発明の第２の実施
の形態は、本発明に係るメモリ空間制御装置を備えた半
導体集積回路装置と、この半導体集積回路装置並びに本
発明の第１の実施の形態に係る半導体記憶装置１で構築
された集積回路システムとを説明するものである。

【００６８】集積回路システムの構成：図５は本発明の
第２の実施の形態に係る集積回路システムのシステム構
成図である。図５に示すように、本発明の第２の実施の
形態に係る集積回路システム３０は、システムボード３
１と、システムボード３１上に実装された中央演算処理
ユニット（ＣＰＵ）３３と、同様にシステムボード３１
上に実装された複数のメモリモジュール１００Ａ〜１０
０Ｄと、同様にシステムボード３１上に実装されメモリ
空間制御装置３２０を少なくとも有する半導体集積回路
装置３２とを備えて構築されている。

【００６９】システムボード３１はいわゆるマザーボー
ド、ロジックボード、メモリボード等と呼ばれるもの
で、このシステムボード３１には例えばエポキシ樹脂基
板に配線が配設されたプリント配線基板を実用的に使用
することができる。

【００７０】必ずしもこの配設個数に限定されないが、
本発明の第２の実施の形態においては、図５中、上側か
ら下側に向かって、合計４個のメモリモジュール１００
Ａ、１００Ｂ、１００Ｃ及び１００Ｄがシステムボード
３１に実装され、４−バンク構成の実装形態が採用され
ている。同様に、この搭載個数に限定されないが、本発
明の第２の実施の形態においては、メモリモジュール１
００Ａに合計８個の半導体記憶装置１０１〜１０８が搭
載されている。この半導体記憶装置１０１〜１０８は、
例えばエポキシ樹脂基板で形成されたメモリモジュール
ボード上に図中左側から右側に向かって順次配列されて
おり、メモリモジュールボード上に配設された配線によ
り相互に電気的に接続されている。同様に、メモリモジ
ュール１００Ｂには合計８個の半導体記憶装置１１１〜
１１８が搭載され、メモリモジュール１００Ｃには合計
８個の半導体記憶装置１２１〜１２８が搭載され、メモ
リモジュール１００Ｄには合計８個の半導体記憶装置１
３１〜１３８が搭載されている。これら合計３２個の半
導体記憶装置１０１〜１０８、１１１〜１１８、１２１
〜１２８及び１３１〜１３８には、本発明の第２の実施
の形態において、本発明の第１の実施の形態に係る半導
体記憶装置（ＤＲＡＭ）１と同一のものが使用されてい
る。すなわち、前述の図１に示すように、半導体記憶装
置１０１〜１０８、１１１〜１１８、１２１〜１２８、
１３１〜１３８は、いずれもメモリ空間２と、アドレス
デコーダ回路３と、ライトリード制御信号生成回路４
と、データ信号入出力制御回路５と、アドレス入力信号
部６と、ライトリード制御信号入力部７と、データ信号
入出力部８とを備え、さらにメモリ空間制御装置１０を
備えている。

【００７１】図６は本発明の第２の実施の形態に係る集
積回路システム３０のシステムブロック構成図である。
なお、図６においては、半導体集積回路装置３２のメモ
リ空間制御装置３２０の動作説明を理解し易くするため
に、２−バンク構成で合計２個のメモリモジュール１０
０Ａ及び１００Ｂを配列した集積回路システムを示して
いるが、メモリ空間制御装置３２０の救済アドレス格納
テーブルユニット３２２、置換アドレス格納テーブルユ
ニット３２３等の格納容量が増加する程度で、基本的な
構成並びに動作は４−バンク構成で合計４個のメモリモ
ジュール１００Ａ〜１００Ｄを配列した集積回路システ
ム３０と同様である。さらに、図６においては、メモリ
モジュール１００Ａの半導体記憶装置１０１〜１０８の
それぞれのメモリ空間２（０１）、２（０２）、…、２
（０８）、半導体記憶装置１１１〜１１８のそれぞれの
メモリ空間２（１１）、２（１２）、…、２（１８）の
みを示し、半導体記憶装置１０１〜１０８、１１１〜１
１８のそれぞれのアドレスデコーダ回路３、メモリ空間
制御装置１０等は省略してある。

【００７２】図６に示すように、半導体集積回路装置３
２は、半導体記憶装置１０１等に搭載された回路の一部
と類似した構造で構成され、半導体記憶装置１０１等の
すべてのメモリ空間２の制御を行うライトリード制御信
号生成回路３０４と、アドレス入力信号部３０６と、ラ
イトリード制御信号入力部３０７とを備え、さらにメモ
リ空間制御装置３２０を備えている。メモリ空間２（２
（０１）〜２（０８）、２（１１）〜２（１８））や図
示しないアドレスデコーダ回路３、データ信号入出力制
御回路５、データ信号入出力部８等は半導体記憶装置１
０１等にそれぞれ個別に配設されている。

【００７３】半導体集積回路装置３２のアドレス入力信
号部３０６には外部からアドレス入力信号が入力され
る。この入力されたアドレス信号はメモリ空間制御装置
３２０を通じてメモリモジュール１００Ａの半導体記憶
装置１０１〜１０８、メモリモジュール１００Ｂの半導
体記憶装置１１１〜１１８のそれぞれに出力されてい
る。

【００７４】ここで、アドレス入力信号の下位アドレス
入力信号側がメモリモジュール１００Ａの半導体記憶装
置１０１〜１０８のそれぞれに割り当てられ、上位アド
レス入力信号側がメモリモジュール１００Ｂの半導体記
憶装置１１１〜１１８のそれぞれに割り当てられる。ア
ドレス入力信号の最上位のアドレス入力信号は、メモリ
モジュール１００Ａの半導体記憶装置１０１〜１０８の
それぞれのチップイネーブル端子（／ＣＥ）に入力さ
れ、さらにメモリモジュール１００Ｂの半導体記憶装置
１１１〜１１８のそれぞれのチップイネーブル端子（Ｃ
Ｅ）に入力され、アドレス空間拡張信号用端子として使
用されている。例えば、最上位のアドレス入力信号がロ
ウレベルの時にはメモリモジュール１００Ａの半導体記
憶装置１０１〜１０８が選択され、この半導体記憶装置
１０１〜１０８のそれぞれのアドレス入力信号部６（図
１参照。）にアドレス入力信号が入力されるようになっ
ている。逆に、最上位のアドレス入力信号がハイレベル
の場合にはメモリモジュール１００Ｂの半導体記憶装置
１１１〜１１８が選択され、この半導体記憶装置１１１
〜１１８のそれぞれのアドレス入力信号部６にアドレス
入力信号が入力されるようになっている。ここで、メモ
リモジュール１００Ａの半導体記憶装置１０１〜１０８
が本発明に係る「第１の半導体記憶装置」の一具体例に
対応するものであり、メモリモジュール１００Ｂの半導
体記憶装置１１１〜１１８が本発明に係る「第２の半導
体記憶装置」の一具体例に対応するものである。さら
に、メモリ空間２（０１）〜２（０８）が本発明に係る
「第１のメモリ空間」の一具体例に対応し、メモリ空間
２（１１）〜２（１８）が本発明に係る「第２のメモリ
空間」の一具体例に対応するものである。

【００７５】メモリモジュール１００Ａにおいて、アド
レス入力信号は、半導体記憶装置１０１〜１０８のそれ
ぞれのアドレスデコーダ回路３に入力され、メモリ空間
２（０１）〜２（０８）のデータ線ＤＬ及びワード線Ｗ
Ｌを選択し、指定されたアドレス番地のメモリセルＭを
選択するようになっている（図１及び図２参照。）。同
様に、メモリモジュール１００Ｂにおいて、アドレス入
力信号は、半導体記憶装置１１１〜１１８のそれぞれの
アドレスデコーダ回路３に入力され、メモリ空間２（１
１）〜２（１８）のデータ線ＤＬ及びワード線ＷＬを選
択し、指定されたアドレス番地のメモリセルＭを選択す
るようになっている。

【００７６】ライトリード制御信号入力部３０７にはラ
イトリード制御信号が入力され、このライトリード制御
信号はライトリード制御信号生成回路３０４に入力され
る。ライトリード制御信号生成回路３０４は、ライトリ
ード制御信号に基づき、指定されたアドレス番地のメモ
リセルＭにおいて、情報の書き込み動作を行うか、又は
情報の読み出し動作を行うかの制御信号を生成するよう
になっている。この制御信号はライトリード制御信号
（／ＷＥ）として半導体記憶装置１０１〜１０８、１１
１〜１１８のそれぞれのライトリード制御信号入力部７
に入力される（図１参照。）。本発明の第１の実施の形
態に係る半導体記憶装置１で説明したように、ライトリ
ード制御信号入力部７に入力されたライトリード制御信
号はライトリード制御信号生成回路４を通してデータ信
号入出力制御回路５に入力され、このデータ信号入出力
制御回路５においては、指定されたアドレス番地のメモ
リセルＭに情報を入力し、又はメモリセルＭに記憶され
た情報を出力するようになっている。

【００７７】メモリ空間制御装置３２０は、半導体集積
回路装置３２において、アドレス入力信号部３０６と半
導体記憶装置１０１〜１０８、１１１〜１１８のそれぞ
れのアドレスデコーダ回路３（又はチップイネーブル端
子）との間に配設されている。このメモリ空間制御装置
３２０においては、メモリモジュール１００Ａの半導体
記憶装置１０１〜１０８のメモリ空間２（０１）〜２
（０８）の救済領域を、メモリモジュール１００Ｂの半
導体記憶装置１１１〜１１８のメモリ空間２（１１）〜
２（１８）の正常領域の一部に割り当てる制御を行うこ
とができる。さらに、メモリ空間制御装置３２０におい
ては、この救済領域を連続アドレス空間として使用可能
にすることができる。救済領域を連続アドレス空間とし
て使用可能にするために、メモリ空間制御装置３２０
は、メモリ空間２（１１）〜２（１８）の終段アドレス
２０１（又は初段アドレス２００）側の正常領域の一部
に救済領域を割り当てる制御を行うようになっている。
すなわち、本発明の第２の実施の形態に係る集積回路シ
ステム３０において、図６に示す２−バンク構成では、
メモリモジュール１００Ａの半導体記憶装置１０１〜１
０８のメモリ空間２（０１）〜２（０８）に存在する救
済領域は、すべてメモリモジュール１００Ｂの半導体記
憶装置１１１〜１１８のメモリ空間２（１１）〜２（１
８）の正常領域の一部に割り当てられる。ここで、「救
済領域」とは、本発明の第１の実施の形態に係る「救済
領域」と同様に、本来はメモリ空間２の連続アドレス空
間を構築できる正常領域の一部２１２を不良領域の救済
のために割り当てた領域という意味で使用され、この
「救済領域」は半導体記憶装置１０１等に各々内蔵され
ているメモリ空間制御装置１０により生成されている。

【００７８】この救済領域の置き換え方法は図５に示す
４−バンク構成及びそれ以上のバンク構成でも同様で、
４−バンク構成の場合にはメモリモジュール１００Ａ〜
１００Ｃの半導体記憶装置１０１〜１０８、１１１〜１
１８、１２１〜１２８のメモリ空間２に存在する救済領
域は、すべて最終バンクのメモリモジュール１００Ｄの
半導体記憶装置１３１〜１３８のメモリ空間２の正常領
域の一部に割り当てられるようになっている。そして、
本発明の第２の実施の形態に係る集積回路システム３０
においては、本発明の第１の実施の形態に係る半導体記
憶装置１と同様に、初段アドレス（２００）側のアドレ
ス番地が確定している方が使用し易いので、救済領域の
置き換えにはメモリ空間２の終段アドレス（２０１）側
から正常領域の一部が割り当てられるようになってい
る。

【００７９】メモリ空間制御装置３２０は、メモリモジ
ュール１００Ａ側のメモリ空間２（０１）〜２（０８）
の不良領域を救済した救済領域のアドレス情報を格納す
る救済アドレス格納テーブルユニット３２２と、救済領
域のアドレス情報をメモリモジュール１００Ｂ側のメモ
リ空間２（１１）〜２（１８）の正常領域の一部に置き
換えた置換アドレス情報を格納する置換アドレス格納テ
ーブルユニット３２３と、救済アドレス格納テーブルユ
ニット３２２に格納された救済領域のアドレス情報とア
ドレス入力信号との一致、不一致を検出する第１のアド
レス一致／不一致検出回路３２１と、救済領域のアドレ
ス情報とアドレス入力信号とが一致している場合に置換
アドレス格納テーブルユニット３２３に格納された置換
アドレス情報を半導体記憶装置１１１〜１１８のアドレ
スデコーダ回路３に出力し、不一致の場合にはアドレス
入力信号を半導体記憶装置１０１〜１０８、１１１〜１
１１８のそれぞれのアドレスデコーダ回路３にそのまま
出力するアドレス情報選別回路３２４とを備えて構築さ
れている。さらに、メモリ空間制御装置３２０は、メモ
リモジュール１００Ａの半導体記憶装置１０１〜１０８
のメモリ空間２（０１）〜２（０８）、メモリモジュー
ル１００Ｂの半導体記憶装置１１１〜１１８のメモリ空
間２（１１）〜２（１８）のそれぞれにおいて、救済領
域の最大の数量を検出する救済領域数量検出回路３０９
と、置換アドレス情報とアドレス入力信号とが一致して
いる場合に無効アドレス信号を出力する第２のアドレス
一致／不一致検出回路３２５及び第２のアドレス一致／
不一致検出回路３２５から出力される無効アドレス信号
を外部に出力する無効信号出力部３２６を備えている。

【００８０】図７はメモリモジュール１００Ａ及び１０
０Ｂの複数のメモリ空間２（０１）〜２（０８）、２
（１１）〜２（１８）の模式的なブロック図、図８は救
済領域を正常領域の一部に割り当てた状態を示すメモリ
空間２（０１）〜２（０８）、２（１１）〜２（１８）
の模式的なブロック図である。

【００８１】図示していないが、本発明の第１の実施の
形態に係る半導体記憶装置１のメモリ空間制御装置１０
と同一のメモリ空間制御装置１０が半導体記憶装置１０
１〜１０８、１１１〜１１８に各々内蔵されており、図
７に示すメモリモジュール１００Ａのメモリ空間２（０
１）〜２（０８）、メモリモジュール１００Ｂのメモリ
空間２（１１）〜２（１８）のそれぞれにおいては、終
段アドレス２０１側の正常領域の一部に不良領域が救済
領域として割り当てられ、不良領域を救済している状態
が示されている。すなわち、メモリモジュール１００Ａ
の半導体記憶装置１０１のメモリ空間２（０１）におい
ては、１カ所に不良領域が存在していたので、終段アド
レス２０１側の正常領域の一部に１カ所の救済領域２１
０Ａが割り当てられ、不良領域が救済されている。同様
に、半導体記憶装置１０２のメモリ空間２（０２）にお
いては、４カ所に不良領域が存在していたので、終段ア
ドレス２０１側の正常領域の一部に４カ所の救済領域２
１１Ａ〜２１４Ａが割り当てられ、不良領域が救済され
ている。半導体記憶装置１０３のメモリ空間２（０３）
においては、２カ所に不良領域が存在していたので、終
段アドレス２０１側の正常領域の一部に２カ所の救済領
域２１５Ａ及び２１６Ａが割り当てられ、不良領域が救
済されている。そして、半導体記憶装置１０８のメモリ
空間２（０８）においては、２カ所に不良領域が存在し
ていたので、終段アドレス２０１側の正常領域の一部に
２カ所の救済領域２１７Ａ及び２１８Ａが割り当てら
れ、不良領域が救済されている。

【００８２】一方、メモリモジュール１００Ｂの半導体
記憶装置１１１のメモリ空間２（１１）においては、１
カ所に不良領域が存在していたので、終段アドレス２０
１側の正常領域の一部に１カ所の救済領域２２０Ａが割
り当てられ、不良領域が救済されている。同様に、半導
体記憶装置１１２のメモリ空間２（１２）においては、
２カ所に不良領域が存在していたので、終段アドレス２
０１側の正常領域の一部に２カ所の救済領域２２１Ａ及
び２２２Ａが割り当てられ、不良領域が救済されてい
る。半導体記憶装置１１３のメモリ空間２（１３）にお
いては、４カ所に不良領域が存在していたので、終段ア
ドレス２０１側の正常領域の一部に４カ所の救済領域２
２３Ａ〜２２６Ａが割り当てられ、不良領域が救済され
ている。そして、半導体記憶装置１１８のメモリ空間２
（１８）においては、１カ所に不良領域が存在していた
ので、終段アドレス２０１側の正常領域の一部に１カ所
の救済領域２２７Ａが割り当てられ、不良領域が救済さ
れている。

【００８３】メモリ空間制御装置３２０の救済アドレス
格納テーブルユニット３２２は、メモリモジュール１０
０Ａのメモリ空間２（０１）〜２（０８）の中で救済領
域が最大数（不良領域が最大数）のメモリ空間２、すな
わち本発明の第２の実施の形態において４カ所の救済領
域が存在するメモリ空間２（０２）の救済領域２１１Ａ
〜２１４Ａに各々対応したアドレス情報を「情報２２
ａ」、「情報２２ｂ」、「情報２２ｃ」及び「情報２２
ｄ」として格納するようになっている。アドレス情報の
格納に際しては、メモリモジュール１００Ａの例えばメ
モリ空間２（０２）の救済領域がアクセスされた場合に
メモリモジュール１００Ｂの例えばメモリ空間２（１
２）に置換された置換領域（例えば、図８に示す本来の
メモリ空間２（１２）の救済領域２２１Ａ及び２２２Ａ
に上積みされた、メモリ空間２（０２）の救済領域２１
１Ａ〜２１４Ａを置き換えた置換領域２１１Ｂ〜２１４
Ｂ）をアクセスするように、置換アドレス格納テーブル
ユニット３２３の置換アドレス情報に対応付けされてい
る。便宜的に、「情報２２ａ」、「情報２２ｂ」、「情
報２２ｃ」、「情報２２ｄ」のそれぞれは、メモリ空間
２の初段アドレス２００側から終段アドレス２０１側に
向かって、救済アドレス格納テーブルユニット３２２に
順次格納されている。救済アドレス格納テーブルユニッ
ト３２２においては、「情報２２ａ」から「情報２２
ｍ」までｍ個の不良領域に対応したｍ個のアドレス情報
を格納することができる。このアドレス情報の格納容量
は半導体記憶装置１０１等やバンク構成数の構築の際に
予め設定されており、救済領域及び置換領域の割り当て
分を考慮し、２−バンク構成の場合には１個のメモリ空
間２の全体の記憶容量に対して０．１０％〜０．４０％
程度、さらに好ましくは０．２０％程度の範囲で、４−
バンク構成の場合には１個のメモリ空間２の全体の記憶
容量に対して０．２０％〜０．８０％程度、さらに好ま
しくは０．４０％程度の範囲でアドレス情報の格納容量
（冗長可能領域のサイズ）を設定することが、全体のメ
モリ空間２の大容量化を図りつつ不良領域を確実に救済
できる点で、実用的である。

【００８４】本発明の第１の実施の形態に係るメモリ空
間制御装置１０と同様に、本発明の第２の実施の形態に
係るメモリ空間制御装置３２０は、救済アドレス格納テ
ーブルユニット３２２において、救済領域のアドレス情
報数を上記ｍ個の範囲内において自由に変化させること
ができる。救済領域のアドレス情報の格納時期はメーカ
サイドの製作中の時点、メーカサイドの製作後の時点、
ユーザサイドの使用中の時点のいずれの時点でもよい。
例えば、救済アドレス格納テーブルユニット３３２２は
ＲＯＭ、特に繰り返し書き換えを必要としている場合又
は最も製品に近い状態で書き換えを行うことを必要とし
ている場合にはＥＥＰＲＯＭやＥＰＲＯＭを備え、これ
らのＲＯＭに救済領域のアドレス情報が格納される。ま
た、救済アドレス格納テーブルユニット３２２はヒュー
ズ素子を備え、このヒューズ素子を適宜切断することに
より救済領域のアドレス情報を格納することができる。

【００８５】図８においては、メモリモジュール１００
Ａの半導体記憶装置１０１〜１０８のメモリ空間２（０
１）〜２（０８）のメモリ空間制御装置１０で救済され
た救済領域を、メモリモジュール１００Ｂの半導体記憶
装置１１１〜１１８のメモリ空間２（１１）〜２（１
８）の正常領域の一部に割り当てた状態（置き換えた状
態）を示している。この割り当ては、メモリモジュール
１００Ｂの半導体記憶装置１１１〜１１８のメモリ空間
２（１１）〜２（１８）のメモリ空間制御装置１０で救
済された救済領域に、終段アドレス２０１側から初段ア
ドレス２００側に向かって、上積みするように行われて
いる。

【００８６】すなわち、メモリモジュール１００Ａの半
導体記憶装置１０１のメモリ空間２（０１）の救済領域
２１０Ａは、メモリモジュール１００Ｂの半導体記憶装
置１１１のメモリ空間２（１１）の正常領域の一部にお
いて、救済領域２２０Ａに上積みするように、置換領域
２１０Ｂとして置き換えられている。同様に、メモリモ
ジュール１００Ａの半導体記憶装置１０２のメモリ空間
２（０２）の救済領域２１１Ａ〜２１４Ａは、メモリモ
ジュール１００Ｂの半導体記憶装置１１２のメモリ空間
２（１２）の正常領域の一部において、救済領域２２１
Ａ及び２２２Ａに上積みするように、置換領域２１１Ｂ
〜２１４Ｂとして置き換えられている。メモリモジュー
ル１００Ａの半導体記憶装置１０３のメモリ空間２（０
３）の救済領域２１５Ａ及び２１６Ａは、メモリモジュ
ール１００Ｂの半導体記憶装置１１３のメモリ空間２
（１３）の正常領域の一部において、救済領域２２３Ａ
〜２２６Ａに上積みするように、置換領域２１５Ｂ及び
２１６Ｂとして置き換えられている。そして、メモリモ
ジュール１００Ａの半導体記憶装置１０８のメモリ空間
２（０８）の救済領域２１７Ａ及び２１８Ａは、メモリ
モジュール１００Ｂの半導体記憶装置１１８のメモリ空
間２（１８）の正常領域の一部において、救済領域２２
７Ａに上積みするように、置換領域２１７Ｂ及び２１８
Ｂとして置き換えられている。

【００８７】置換領域の上積みに際しては、メモリモジ
ュール１００Ｂの半導体記憶装置１１１〜１１８のメモ
リ空間２（１１）〜２（１８）の中で最大の救済領域数
（最大の不良領域数）が検出され、この最大の救済領域
数を基準として置換領域が上積みされる。本発明の第２
の実施の形態において、メモリモジュール１００Ｂの半
導体記憶装置１１３のメモリ空間２（１３）に４個の最
大の置換領域２２３Ａ〜２２６Ａが存在しているので、
メモリモジュール１００Ｂのメモリ空間２（１１）〜２
（１８）のそれぞれには終段アドレス２０１側から５段
目以降に、メモリモジュール１００Ａのメモリ空間２
（０１）〜２（０８）の置換領域が上積みされる。同様
にメモリモジュール１００Ａの半導体記憶装置１０１〜
１０８のメモリ空間２（０１）〜２（０８）の中で最大
の救済領域数が検出されているので、この最大の救済領
域数と上積みされる最大の置換領域数は等しくなる。

【００８８】このようにメモリモジュール１００Ａの半
導体記憶装置１０１〜１０８のメモリ空間２（０１）〜
２（０８）の救済領域（不良領域）はすべてメモリモジ
ュール１００Ｂの半導体記憶装置１１１〜１１８のメモ
リ空間２（１１）〜２（１８）に置換領域として移行さ
せるようになっており、メモリモジュール１００Ａ側の
メモリ空間２（０１）〜２（０８）には仮想的に救済領
域（不良領域）が存在しないようになっている。従っ
て、メモリモジュール１００Ａ側のメモリ空間２（０
１）〜２（０８）からメモリモジュール１００Ｂ側のメ
モリ空間２（１１）〜２（１８）にかけて、仮想的な連
続アドレス空間を長く確保することができる。

【００８９】置換アドレス格納テーブルユニット３２３
は、メモリ空間２（１１）〜２（１８）の中で図８に示
す４個の最大数の置換領域２１１Ｂ〜２１４Ｂに対応し
た置換アドレス情報を「情報２３ａ」、「情報２３
ｂ」、「情報２３ｃ」及び「情報２３ｄ」として格納す
るようになっている。置換アドレス格納テーブルユニッ
ト３２３においては、メモリ空間２（１１）〜２（１
８）の中で４個の最大数の救済領域２２３Ａ〜２２６Ａ
に対応したメモリモジュール１００Ｂ側の置換アドレス
情報「情報１３ａ」、「情報１３ｂ」、「情報１３ｃ」
及び「情報１３ｄ」も格納されるようになっており、こ
れらの置換アドレス情報にメモリモジュール１００Ａ側
の置換アドレス情報「情報２３ａ」、「情報２３ｂ」、
「情報２３ｃ」及び「情報２３ｄ」が上積みされた状態
で格納されている。メモリ空間２（１１）〜２（１８）
の正常領域の一部を有効に利用するために（連続アドレ
ス空間を最大限に長く確保できるように）、「情報１３
ａ」、「情報１３ｂ」、「情報１３ｃ」、「情報１３
ｄ」、「情報２３ａ」、「情報２３ｂ」、「情報２３
ｃ」、「情報２３ｄ」のそれぞれは、メモリ空間２の終
段アドレス２０１側から初段アドレス２００側に救済ア
ドレス格納テーブルユニット３２２の情報格納順とは逆
に向かって、置換アドレス格納テーブルユニット３２３
に順次格納されている。置換アドレス格納テーブルユニ
ット３２３は、救済アドレス格納テーブルユニット３２
２に格納される「情報２２ａ」から「情報２２ｎ」まで
の救済領域のアドレス情報に一対一対応で置換アドレス
情報を格納する部分と、メモリモジュール１００Ｂ側の
メモリ空間２（１１）〜２（１８）においてメモリ空間
制御装置１０により最大数の救済領域を格納する部分と
を含み、「情報１３ａ」から「情報１３ｎ」までｎ個、
「情報２３ａ」から「情報２３ｎ」までｎ個の合計ｍ個
の置換アドレス情報を格納することができる。置換アド
レス情報の格納時期は救済領域のアドレス情報の格納時
期と同時に行うことが実用的である。さらに、救済アド
レス格納テーブルユニット３２２と同様に、置換アドレ
ス格納テーブルユニット３２３はＲＯＭ、ＥＥＰＲＯＭ
又はＥＰＲＯＭを備え、これらのＲＯＭに置換領域の置
換アドレス情報が格納されるようになっている。

【００９０】置換アドレス格納テーブルユニット３２３
に格納される置換アドレス情報には、メモリモジュール
１００Ａ側のメモリ空間２（０１）〜２（０８）をアク
セスしているのか、又はメモリモジュール１００Ｂ側の
メモリ空間２（１１）〜２（１８）をアクセスしている
のかのバンク情報が加えられている。メモリモジュール
１００Ａと１００Ｂとの切り替えには最上位のアドレス
入力信号が使用されているので、バンク情報にはこの最
上位のアドレス入力信号を使用することができる。本発
明の第２の実施の形態においては、メモリモジュール１
００Ａ側のメモリ空間２（０１）〜２（０８）の救済領
域をアクセスした場合に、メモリモジュール１００Ｂ側
のメモリ空間２（１１）〜２（１８）の置換領域をアク
セスするようになっているので、バンク情報には最上位
のアドレス入力信号の「１」が使用されている。メモリ
モジュール１００Ａの半導体記憶装置１０１〜１０８、
メモリモジュール１００Ｂの半導体記憶装置１１１〜１
１８のそれぞれから読み出された救済領域の情報は基本
的には救済領域の数量であり、この読み出された情報に
はバンク切り替えのための最上位のアドレス入力信号は
含まれていない。

【００９１】救済アドレス格納テーブルユニット３２２
においては、救済領域のアドレス情報の各々の格納箇所
が有効か無効かを示すバリッドフラグが必要であるが、
このバリッドフラグはアドレス情報に含ませることが実
用的である。同様に、置換アドレス格納テーブルユニッ
ト３２３においては、置換アドレス情報の各々の格納箇
所が有効か無効かを示すバリッドフラグが必要である
が、このバリッドフラグは置換アドレス情報に含ませる
ことが実用的である。

【００９２】第１のアドレス一致／不一致検出回路３２
１は、アドレス入力信号部３０６、救済アドレス格納テ
ーブルユニット３２２、アドレス情報選別回路３２４の
それぞれに接続されている。第１のアドレス一致／不一
致検出回路３２１においては、アドレス入力信号部３０
６を通じて外部から入力されるアドレス入力信号と救済
アドレス格納テーブルユニット３２２に格納された救済
領域（不良領域）のアドレス情報との一致、不一致、す
なわちアドレス入力信号が救済領域のアドレス情報であ
るか否かが常時検出されている。アドレス入力信号と救
済領域のアドレス情報とが一致の場合、すなわちアドレ
ス入力信号がメモリモジュール１００Ａ側のメモリ空間
２（０１）〜２（０８）のいずれかの救済領域のアドレ
ス入力信号である場合には、その旨の信号がアドレス情
報選別回路３２４に出力される。アドレス入力信号と救
済領域のアドレス情報とが不一致の場合、すなわちアド
レス入力信号がメモリ空間２（０１）〜２（０８）、２
（１１）〜２（１８）の正常領域のアドレス入力信号で
ある場合には、そのアドレス入力信号はアドレス情報選
別回路３２４を通じて直接半導体記憶装置１０１等の各
アドレスデコーダ回路３（図１参照。）に出力されるよ
うになっている。

【００９３】アドレス情報選別回路３２４は、アドレス
入力信号部３０６、第１のアドレス一致／不一致検出回
路３２１、置換アドレス格納テーブルユニット３２３の
それぞれに接続されている。アドレス情報選別回路３２
４においては、第１のアドレス一致／不一致検出回路３
２１から出力される、アドレス入力信号とメモリモジュ
ール１００Ａ側のメモリ空間２（０１）〜２（０８）の
いずれかの救済領域のアドレス情報とが一致する旨の信
号が入力された場合、置換アドレス格納テーブルユニッ
ト３２３に格納された置換領域の置換アドレス情報をメ
モリモジュール１００Ｂ側の半導体記憶装置１１１〜１
１８のいずれかのアドレスデコーダ回路３に出力するよ
うになっている。さらに、アドレス情報選別回路３２４
においては、第１のアドレス一致／不一致検出回路３２
１から出力される、アドレス入力信号と救済領域のアド
レス情報とが不一致の旨の信号が入力された場合、アド
レス入力信号部３０６から出力されるアドレス入力信号
を直接半導体記憶装置１０１等の各アドレスデコーダ回
路３に出力するようになっている。このアドレス情報選
別回路３２４には、本発明の第１の実施の形態に係るメ
モリ空間制御装置１０のアドレス情報選別回路１４と同
様に、マルチプレクサ回路を実用的に使用することがで
きる。

【００９４】第２のアドレス一致／不一致検出回路３２
５は、アドレス入力信号部３０６を通じて入力されるア
ドレス入力信号と置換アドレス格納テーブルユニット３
２３に格納された置換アドレス情報との一致、不一致、
すなわちアドレス入力信号が置換アドレス情報であるか
否かが常時検出されている。つまり、アドレス入力信号
がメモリモジュール１００Ａ側のメモリ空間２（０１）
〜２（０８）のいずれかの救済領域のアドレス情報に対
応した置換アドレス格納テーブルユニット３２３内の
「情報２３ａ」から「情報２３ｎ」である場合には、そ
の旨の信号（動作禁止信号）が無効信号出力部３２６及
びライトリード制御信号生成回路３０４に出力される。

【００９５】無効信号出力部３２６は、第２のアドレス
一致／不一致検出回路３２５から出力される無効アドレ
ス信号を外部の中央演算処理ユニット３３に出力するよ
うになっている。

【００９６】救済領域数量検出回路３０９は、メモリモ
ジュール１００Ａ側の半導体記憶装置１０１〜１０８の
データ入出力部（Ｉ／Ｏ端子）８、メモリモジュール１
００Ｂ側の半導体記憶装置１１１〜１１８のデータ入出
力部（Ｉ／Ｏ端子）８のそれぞれから救済領域の数量
（不良領域の数量）を読み出し、メモリモジュール１０
０Ａ、１００Ｂの各々毎に最大数量を検出する。この救
済領域数量検出回路３０９により検出された救済領域の
数量情報は救済アドレス格納テーブルユニット３２２、
置換アドレス格納テーブルユニット３２３に各々格納さ
れる。つまり、救済アドレス格納テーブルユニット３２
２においては、メモリ空間２（０１）〜２（０８）の中
で４個の最大数の救済領域２１１Ａ〜２１４Ａに対応し
たメモリモジュール１００Ａ側の救済領域の数量情報が
格納されるようになっている。置換アドレス格納テーブ
ルユニット３２３においては、メモリ空間２（１１）〜
２（１８）の中で４個の最大数の救済領域２２３Ａ〜２
２６Ａに対応したメモリモジュール１００Ｂ側の救済領
域の数量情報が格納されるようになっている。

【００９７】図５及び図６に示す中央演算処理ユニット
３３は、所定の演算処理等を実行するとともに、上記半
導体集積回路装置３２のアドレス入力信号部３０６にア
ドレス信号を出力し、ライトリード制御信号入力部３０
７にライトリード制御入力信号を出力し、さらに半導体
記憶装置１０１等のメモリ空間２に書き込みの情報を出
力し又はメモリ空間２に書き込まれていた情報を入力す
るようになっている。さらに、中央演算処理ユニット３
３は半導体集積回路装置３２の無効信号出力部３２６か
ら出力される無効アドレス信号を入力するようになって
いる。

【００９８】回路のシステム動作：次に、図５乃至図９
を使用し、上記集積回路システム３０のシステム動作を
説明する。図９は本発明の第２の実施の形態に係る集積
回路システム３０のシステム動作を説明するフローチャ
ートである。このシステム動作は、理解し易くするため
に、２−バンク構成の場合について説明する。

【００９９】（１）まず初めに、本発明の第１の実施の
形態に係る半導体記憶装置１のシステム動作と同様に、
メモリモジュール１００Ａの半導体記憶装置１０１〜１
０８、メモリモジュール１００Ｂの半導体記憶装置１１
１〜１１８のそれぞれにおいて、図示しない個別に内蔵
されたメモリ空間制御装置１０によりメモリ空間２（０
１）〜２（０８）、２（１１）〜２（１８）の各々の不
良領域が正常領域の一部に救済領域として割り当てら
れ、不良領域が救済される（Ｓ４００）。

【０１００】すなわち、図７に示すように、メモリモジ
ュール１００Ａの半導体記憶装置１０１のメモリ空間２
（０１）においては、１カ所の不良領域が存在し、この
不良領域を救済する救済領域２１０Ａが終段アドレス２
０１側の正常領域の一部に割り当てられる。半導体記憶
装置１０２のメモリ空間２（０２）においては、４カ所
の不良領域が存在し、この不良領域を救済する救済領域
２１１Ａ〜２１４Ａが終段アドレス２０１側の正常領域
の一部に割り当てられる。半導体記憶装置１０３のメモ
リ空間２（０３）においては、２カ所の不良領域が存在
し、この不良領域を救済する救済領域２１５Ａ及び２１
６Ａが終段アドレス２０１側の正常領域の一部に割り当
てられる。そして、半導体記憶装置１０８のメモリ空間
２（０８）においては、２カ所の不良領域が存在し、こ
の不良領域を救済する救済領域２１７Ａ及び２１８Ａが
終段アドレス２０１側の正常領域の一部に割り当てられ
る。

【０１０１】一方、メモリモジュール１００Ｂの半導体
記憶装置１１１のメモリ空間２（１１）においては、１
カ所の不良領域が存在し、この不良領域を救済する救済
領域２２０Ａが終段アドレス２０１側の正常領域の一部
に割り当てられる。半導体記憶装置１１２のメモリ空間
２（１２）においては、２カ所の不良領域が存在し、こ
の不良領域を救済する救済領域２２１Ａ及び２２２Ａが
終段アドレス２０１側の正常領域の一部に割り当てられ
る。半導体記憶装置１１３のメモリ空間２（１３）にお
いては、４カ所の不良領域が存在し、この不良領域を救
済する救済領域２２３Ａ〜２２６Ａが終段アドレス２０
１側の正常領域の一部に割り当てられる。そして、半導
体記憶装置１１８のメモリ空間２（０８）においては、
１カ所の不良領域が存在し、この不良領域を救済する救
済領域２２７Ａが終段アドレス２０１側の正常領域の一
部に割り当てられる。

【０１０２】なお、本発明の第２の実施の形態におい
て、メモリモジュール１００Ａの半導体記憶装置１０１
〜１０８の不良領域の救済、メモリモジュール１００Ｂ
の半導体記憶装置１１１〜１１８の救済は、いずれもメ
モリボードに実装された後に実施しているが、本発明に
おいては、メモリボード上に実装する前段階（半導体チ
ップ状態、半導体ウエーハ状態等の段階）で実施しても
よい。

【０１０３】（２）半導体記憶装置１０１〜１０８、１
１１〜１１８のそれぞれの不良領域が救済された後、メ
モリモジュール１００Ａの半導体記憶装置１０１〜１０
８のメモリ空間２（０１）〜２（０８）の中で救済領域
（不良領域）の有無が検出され（Ｓ４０１）、救済領域
が存在する場合には救済領域の最大数量が検出される
（Ｓ４０３）。同様に、メモリモジュール１００Ｂの半
導体記憶装置１１１〜１１８のメモリ空間２（１１）〜
２（１８）の中で救済領域の有無が検出され（Ｓ４０
２）、救済領域が存在する場合には救済領域の最大数量
が検出される（Ｓ４０４）。これらの救済領域の最大数
量は、集積回路システム３０を構築する半導体集積回路
装置３２のメモリ空間制御装置３２０の救済領域数量検
出回路３０９で行われる。

【０１０４】（３）ここで、図６に示すメモリ空間制御
装置３２０の救済アドレス格納テーブルユニット３２２
に、メモリモジュール１００Ａ側のメモリ空間２（０
１）〜２（０８）の中で最大数量の救済領域に対応した
アドレス情報が格納される（Ｓ４０５）。図７に示すよ
うに、メモリ空間２（０１）〜２（０８）の中では半導
体記憶装置１０２のメモリ空間２（０２）に最大数量４
個の救済領域２１１Ａ〜２１４Ａが存在するので、これ
らの救済領域２１１Ａ〜２１４Ａに対応するアドレス情
報「情報２２ａ」〜「情報２２ｄ」が救済アドレス格納
テーブルユニット３２２に格納される。本発明の第２の
実施の形態において、すべての救済領域はメモリ空間２
の終段アドレス２０１側から初段アドレス２００側に向
かって正常領域の一部に割り当てられているので、救済
領域のアドレスは実質的に確定しており、最大数量の救
済領域２１１Ａ〜２１４Ａを検出することで、メモリモ
ジュール１００Ａ側のメモリ空間２（０１）〜２（０
８）のそれぞれに存在する救済領域のアドレス情報を救
済アドレス格納テーブルユニット３２２に格納すること
ができる。この救済領域のアドレス情報は、メモリモジ
ュール１００Ｂの半導体記憶装置１１１〜１１８のメモ
リ空間２（１１）〜２（１８）の中での救済領域の最大
数量が考慮され、メモリモジュール１００Ｂ側の救済領
域のアドレス情報に対応しない領域に格納されている。

【０１０５】（４）さらに、メモリ空間制御装置３２０
の置換アドレス格納テーブルユニット３２３に、メモリ
モジュール１００Ｂ側のメモリ空間２（１１）〜２（１
８）の中で最大数量の救済領域に対応した置換アドレス
情報が格納されるとともに、この置換アドレス情報に上
積みしてメモリモジュール１００Ａ側のメモリ空間２
（０１）〜２（０８）の中で最大数量の救済領域に対応
した置換アドレス情報が格納される（Ｓ４０６）。図７
に示すように、メモリ空間２（１１）〜２（１８）の中
では半導体記憶装置１１３のメモリ空間２（１３）に最
大数量４個の救済領域２２３Ａ〜２２６Ａが存在するの
で、これらの救済領域２２３Ａ〜２２６Ａに対応する置
換アドレス情報「情報１３ａ」〜「情報１３ｄ」が置換
アドレス格納テーブルユニット３２３に格納されるとと
もに、これらの置換アドレス情報に上積みしてメモリモ
ジュール１００Ａ側の救済領域に対応した置換アドレス
情報「情報２３ａ」〜「情報２３ｄ」が格納される。救
済アドレス格納テーブルユニット３２２に格納された
「情報２２ａ」〜「情報２２ｄ」のそれぞれと、置換ア
ドレス格納テーブルユニット３２３に格納された「情報
２３ａ」〜「情報２３ｄ」のそれぞれとは一対一対応に
なっている。

【０１０６】メモリ空間制御装置３２０において救済ア
ドレス格納テーブルユニット３２２への「情報２２ａ」
〜「情報２２ｄ」の格納、置換アドレス格納テーブルユ
ニット３２３への「情報１３ａ」〜「情報１３ｄ」、
「情報２３ａ」〜「情報２３ｄ」の格納は、メーカサイ
ドの集積回路システム３０の製作中の時点、メーカサイ
ドの製作後の時点、ユーザサイドの使用中の時点等のい
ずれかの時点において、行うことができる。

【０１０７】（５）ここで、図６に示す集積回路システ
ム３０のアドレス入力信号部３０６に中央演算処理ユニ
ット３３からアドレス入力信号が入力される（Ｓ４０
７）と、メモリ空間制御装置３２０の第１のアドレス一
致／不一致検出回路３２１において、アドレス入力信号
と救済アドレス格納テーブルユニット３２２に格納され
ている救済領域のアドレス情報（「情報２２ａ」〜「情
報２２ｂ」）との間で一致、不一致の検出が行われる
（Ｓ４０８）。アドレス入力信号と救済領域のアドレス
情報とが不一致の場合、すなわちアドレス入力信号がメ
モリ空間２（０１）〜２（０８）、２（１１）〜２（１
８）のいずれかの正常領域をアクセスする信号である場
合には、その旨の信号がアドレス情報選別回路３２４に
出力され、このアドレス情報選別回路３２４においてア
ドレス入力信号が直接半導体記憶装置１０１〜１０８、
１１１〜１１８のアドレスデコーダ回路３（図１参
照。）に出力される（Ｓ４０９）。アドレスデコーダ回
路３においては、アドレス入力信号に対応したメモリセ
ルＭをアクセスすることができる。

【０１０８】（６）中央演算処理ユニット３３から半導
体集積回路装置３２のライトリード制御信号入力部３０
７にライトリード制御信号が入力されると、ライトリー
ド制御信号生成回路３０４は半導体記憶装置１０１〜１
０８、１１１〜１１８のそれぞれのライトリード制御信
号入力部７にライトリード制御信号（／ＷＥ）を出力す
る。半導体記憶装置１０１〜１０８、１１１〜１１８の
それぞれにおいては、ライトリード制御信号入力部７に
ライトリード制御信号（／ＷＥ）が入力されると、ライ
トリード制御信号生成回路４を通じてデータ信号入出力
制御回路５を書き込み動作状態又は読み出し動作状態に
制御する（図１参照。）。書き込み動作状態に制御され
た場合には、中央演算処理ユニット３３からデータ信号
入出力部８を通じて入力される情報をメモリ空間２のア
クセスされたメモリセルＭに書き込むことができる。読
み出し状態に制御された場合には、メモリ空間２のアク
セスされたメモリセルＭに既に書き込まれた情報を中央
演算処理ユニット３３に読み出すことができる（Ｓ４１
０）。

【０１０９】（７）一方、メモリ空間制御装置３２０の
第１のアドレス一致／不一致検出回路３２１において、
アドレス入力信号と救済アドレス格納テーブルユニット
３２２に格納されている救済領域のアドレス情報（「情
報２２ａ」〜「情報２２ｄ」）との間が一致する場合
（Ｓ４０８）、すなわちアドレス入力信号がメモリモジ
ュール１００Ａの半導体記憶装置１０１〜１０８のメモ
リ空間２（０１）〜２（０８）のいずれかの救済領域を
アクセスする信号である場合には、その旨の信号がアド
レス情報選別回路３２４に出力される。ここで、「救済
領域のアクセス」とは、実質的に不良領域をアクセスし
ていることと等価であるが、本発明の第１の実施の形態
の半導体記憶装置１で説明したように、内蔵されたメモ
リ空間制御装置１０により不良領域が救済領域として正
常領域の一部（終段アドレス２０１側）に割り当てられ
ているので、結果として救済領域のアクセスとなる。ア
ドレス情報選別回路３２４においては、置換アドレス格
納テーブルユニット３２３に格納された置換アドレス情
報（「情報２３ａ」〜「情報２３ｄ」）がメモリモジュ
ール１００Ｂの半導体記憶装置１１１〜１１８のアドレ
スデコーダ回路３に出力される（Ｓ４１１）。アドレス
デコーダ回路３においては、メモリモジュール１００Ｂ
側のメモリ空間２（１１）〜２（１８）のそれぞれに置
き換えられた置換領域のメモリセルＭをアクセスするこ
とができる。

【０１１０】例えば、中央演算処理ユニット３３から半
導体集積回路装置３２のメモリ空間制御装置３２０にメ
モリモジュール１００Ａの半導体記憶装置１０２のメモ
リ空間２（０２）の救済領域をアクセスするアドレス入
力信号が入力された場合においては、この半導体記憶装
置１０２の図示しないメモリ空間制御装置１０により不
良領域が救済領域２１１Ａ〜２１４Ａに置き換えられて
おり、この救済領域２１１Ａ〜２１４Ａが半導体集積回
路装置３２のメモリ空間制御装置３２０の置換アドレス
情報によりメモリモジュール１００Ｂの半導体記憶装置
１１２のメモリ空間２（１２）の救済領域２２１Ａ〜２
２２Ａに上積みされた置換領域２１１Ｂ〜２１４Ｂとし
て正常領域の一部に割り当てられているので、この上積
みされた置換領域２１１Ｂ〜２１４ＢのメモリセルＭを
アクセスすることができる。

【０１１１】（８）前述と同様に、ライトリード制御信
号（／ＷＥ）により半導体記憶装置１０１〜１０８、１
１１〜１１８のデータ信号入出力制御回路５が書き込み
動作状態に制御された場合には、置換アドレス情報「情
報２３ａ」〜「情報２３ｄ」に基づきアクセスされたメ
モリセルＭに中央演算処理ユニット３３からデータ信号
入出力部８を通じて情報が書き込まれる。データ信号入
出力制御回路５が読み出し動作状態に制御された場合に
は、置換アドレス情報「情報２３ａ」〜「情報１３ｄ」
に基づきアクセスされたメモリセルＭに既に書き込まれ
た情報を中央演算処理ユニット３３に読み出すことがで
きる（Ｓ４１０）。

【０１１２】（９）メモリ空間制御装置３２０において
は、第１のアドレス一致／不一致検出回路３２１でのア
ドレス入力信号と置換アドレス情報との間の一致、不一
致の検出（Ｓ４０８）と併せて、第２のアドレス一致／
不一致検出回路３２５でアドレス入力信号と置換アドレ
ス格納テーブルユニット３２３に格納されている置換ア
ドレス情報（「情報２３ａ」〜「情報２３ｄ」）との間
の一致、不一致の検出が行われる（Ｓ４１２）。アドレ
ス入力信号と置換アドレス情報とが不一致の場合、すな
わちアドレス入力信号がメモリ空間２の正常領域をアク
セスする信号である場合には、その旨の信号がライトリ
ード制御信号生成回路３０４に出力され（特に信号とし
て出力しなくてもよい。）、ライトリード制御信号生成
回路３０４においては、ライトリード制御信号入力部３
０７に入力されたライトリード制御信号に基づき、通常
通り、半導体記憶装置１０１〜１０８、１１１〜１１８
のそれぞれのデータ信号入出力制御回路５に書き込み動
作又は読み出し動作を制御する信号を出力する。この結
果、メモリセルＭの情報書き込み動作又は読み出し動作
を行うことができる（Ｓ４１０）。

【０１１３】逆に、アドレス入力信号と置換アドレス情
報とが一致する場合、すなわちアドレス入力信号がメモ
リモジュール１００Ａ側のメモリ空間２（０１）〜２
（０８）の救済領域として用意されているメモリモジュ
ール１００Ｂ側のメモリ空間２（１１）〜２（１８）を
アクセスする信号である場合には、その旨の信号（動作
禁止信号）がライトリード制御信号生成回路３０４に出
力され、ライトリード制御信号生成回路３０４において
は、救済領域の情報書き込み動作並びに読み出し動作を
禁止する制御をメモリモジュール１００Ｂの半導体記憶
装置１１１〜１１８のデータ信号入出力制御回路５に行
う（Ｓ４１４）。

【０１１４】さらに、アドレス入力信号と置換アドレス
情報とが一致する場合には、第２のアドレス一致／不一
致検出回路３２５から、アドレス入力信号がメモリモジ
ュール１００Ａ側の救済領域を置換するためのメモリモ
ジュール１００Ｂ側の置換領域へのアクセスを禁止する
旨の無効アドレス信号が無効信号出力部３２６に出力さ
れる（Ｓ４１３）。無効信号出力部３２６においては、
無効アドレス信号を中央演算処理ユニット３３に出力す
るようになっている。無効ドレス信号には、例えば一致
の場合（無効の場合）にハイレベルを出力し、不一致の
場合（有効の場合）にロウレベルを出力する信号を実用
的に使用することができる。この無効アドレス信号が出
力されることにより、例えばユーザはメモリ空間２への
アクセスが有効か無効かを知ることができ、ユーザサイ
ドで適切な処置を行うことができる。

【０１１５】以上説明したように、本発明の第２の実施
の形態に係る半導体集積回路装置３２及びこの半導体集
積回路装置３２で構築される集積回路システム３０にお
いては、メモリ空間制御装置３２０を備えたので、メモ
リモジュール１００Ａのメモリ空間２（０１）〜２（０
８）の救済領域をメモリモジュール１００Ｂのメモリ空
間２（１１）〜２（１８）の正常領域の一部に置換領域
として置き換えることができる。ここで、「メモリ空間
２（０１）〜２（０８）」は本発明に係る第１のメモリ
空間の一具体例に対応し、「メモリ空間２（１１）〜２
（１８）」は本発明に係る第２のメモリ空間の一具体例
に対応するものである。

【０１１６】さらに、本発明の第２の実施の形態に係る
半導体集積回路装置３２及び集積回路システム３０にお
いては、メモリモジュール１００Ｂのメモリ空間２（１
１）〜２（１８）の正常領域の一部をメモリモジュール
１００Ａのメモリ空間２（０１）〜２（０８）の救済領
域の置換領域として使用し、メモリ空間２（０１）〜２
（０８）、２（１１）〜２（１８）とは別の置換領域の
ための固定された冗長回路を必要としないので、この固
定された冗長回路に相当する分、メモリモジュール１０
０Ａの半導体記憶装置１０１〜１０８、メモリモジュー
ル１００Ｂの半導体記憶装置１１１〜１１８のそれぞれ
の集積度を向上させることができる。ここで、「メモリ
モジュール１００Ａの半導体記憶装置１０１〜１０８」
は本発明に係る第１の半導体記憶装置の一具体例に対応
し、「メモリモジュール１００Ｂの半導体記憶装置１１
１〜１１８」は本発明に係る第２の半導体記憶装置の一
具体例に対応するものである。さらに、集積度を向上さ
せることができる結果、半導体記憶装置１０１〜１０
８、１１１〜１１８の大容量化を実現することができ、
集積回路システム３０の大容量化を実現することができ
る。

【０１１７】さらに、本発明の第２の実施の形態に係る
半導体集積回路装置３２及び集積回路システム３０にお
いては、メモリモジュール１００Ａのメモリ空間２（０
１）〜２（０８）の救済領域をメモリモジュール１００
Ｂのメモリ空間２（１１）〜２（１８）の正常領域の一
部に置換領域として置き換えたことにより、特にメモリ
空間２（０１）〜２（０８）を仮想的に不良領域が存在
しない連続アドレス空間として使用し、連続アドレス空
間を長く確保することができるので、不良領域のアドレ
スを無駄にアクセスすることがなくなり、アクセス時間
の高速化を実現することができる。

【０１１８】さらに、本発明の第２の実施の形態に係る
半導体集積回路装置３２及び集積回路システム３０にお
いては、不良領域を救済することができるので、半導体
記憶装置１０１〜１０８、１１１〜１１８の製造プロセ
ス上の歩留まりを向上することができる。

【０１１９】さらに、本発明の第２の実施の形態に係る
半導体集積回路装置３２及び集積回路システム３０にお
いては、救済領域数量検出回路３０９を備え、メモリモ
ジュール１００Ａ〜１００Ｄ毎に救済領域の最大数量を
検出し、メモリ空間制御装置３２０の救済アドレス格納
テーブルユニット３２２の救済領域のアドレス情報、置
換アドレス格納テーブルユニット３２３の置換アドレス
情報が書き換えられるので、メモリモジュール１００Ａ
〜１００Ｄの半導体記憶装置１０１〜１０８、１１１〜
１１８、１２１〜１２８、１３１〜１３８のいずれかの
置き換えを実現することができる。すなわち、極端に不
良領域数が多い半導体記憶装置を取り替えることができ
るので、集積回路システム３０の大容量化を実現するこ
とができるとともに、集積回路システム３０の製造上の
歩留まりを向上することができる。

【０１２０】（第３の実施の形態）本発明の第３の実施
の形態は、本発明の第２の実施の形態に係る半導体集積
回路装置３２の救済領域数量検出回路３０９を不良領域
アドレス検出回路に代えた例について説明するものであ
る。

【０１２１】集積回路システムの構成：図１０は本発明
の第３の実施の形態に係る集積回路システム３０のシス
テムブロック構成図である。図１０に示す集積回路シス
テム３０は、図６に示す本発明の第２の実施の形態に係
る集積回路システム３０と同様に、中央演算処理ユニッ
ト３３と、複数のメモリモジュール１００Ａ及び１００
Ｂ（実際には４−バンク構成のメモリモジュール１００
Ａ〜１００Ｄを備えている。）と、メモリ空間制御装置
３２０を少なくとも有する半導体集積回路装置３２とを
備えて構築されている。そして、半導体集積回路装置３
２のメモリ空間制御装置３２０においては、本発明の第
２の実施の形態に係る救済領域数量検出回路３０９に代
えて不良領域アドレス検出回路３１０が配設されてい
る。

【０１２２】この不良領域アドレス検出回路３１０の入
力側は、アドレス情報選別回路３２４と、メモリモジュ
ール１００Ａの半導体記憶装置１０１〜１０８、メモリ
モジュール１００Ｂの半導体記憶装置１１１〜１１８の
それぞれの無効信号出力部１６（図１参照。）とに接続
されている。不良領域アドレス検出回路３１０の出力側
は、救済アドレス格納テーブルユニット３２２、置換ア
ドレス格納テーブルユニット３２３のそれぞれに接続さ
れている。

【０１２３】不良領域アドレス検出回路３１０において
は、すべてのメモリ空間２にアクセスすることにより、
メモリモジュール１００Ａの半導体記憶装置１０１〜１
０８の無効信号出力部１６から出力される無効アドレス
信号の有無、メモリモジュール１００Ｂの半導体記憶装
置１１１〜１１８の無効信号出力部１６から出力される
無効アドレス信号の有無をそれぞれバンク毎に取得し、
バンク毎に無効アドレス信号のワイヤードオア（論理
和）をとることにより、ビット幅方向の救済領域のアド
レス情報を取得するようになっている。

【０１２４】このような手法で取得された救済領域のア
ドレス情報に基づき、不良領域アドレス検出回路３１０
は、メモリモジュール１００Ａの半導体記憶装置１０１
〜１０８のメモリ空間２（０１）〜２（０８）の救済領
域のアドレス情報を「情報２２ａ」〜「情報２２ｄ」と
して救済アドレス格納テーブルユニット３２２に格納す
るとともに、メモリモジュール１００Ｂの半導体記憶装
置１１１〜１１８のメモリ空間２（１１）〜２（１８）
の救済領域のアドレス情報を「情報１３ａ」〜「情報１
３ｄ」として置換アドレス格納テーブルユニット３２３
に格納する。さらに、置換アドレス格納テーブルユニッ
ト３２３においては、救済アドレス格納テーブルユニッ
ト３２２に格納された救済領域のアドレス情報「情報２
２ａ」〜「情報２２ｄ」に一対一対応の置換アドレス情
報「情報２３ａ」〜「情報２３ｄ」を救済領域のアドレ
ス情報「情報１３ａ」〜「情報１３ｄ」に上積みするよ
うに格納するようになっている。置換アドレス格納テー
ブルユニット３２３に格納される救済領域のアドレス情
報「情報１３ａ」〜「情報１３ｄ」、置換アドレス情報
「情報２３ａ」〜「情報２３ｄ」のそれぞれにおいて
は、バンク情報として例えば最上位のアドレス入力信号
が付加されるようになっている。さらに、置換アドレス
格納テーブルユニット３２３においては、置換アドレス
情報「情報２３ａ」〜「情報２３ｄ」の各々の格納箇所
が有効か無効かを示すバリッドフラグが必要であるが、
このバリッドフラグは置換アドレス情報に含ませること
が実用的である。

【０１２５】回路のシステム動作：本発明の第３の実施
の形態に係る集積回路システム３０のシステム動作は、
前述の本発明の第２実施の形態に係る集積回路システム
３０のシステム動作の図９に示すアドレス入力信号の入
力（Ｓ４０７）以降と同様であるので、ここでの説明は
省略する。

【０１２６】以上説明したように、本発明の第３の実施
の形態に係る半導体集積回路装置３２及びこの半導体集
積回路装置３２で構築される集積回路システム３０にお
いては、本発明の第２の実施の形態に係る半導体集積回
路装置３２及びこの半導体集積回路装置３２で構築され
る集積回路システム３０で得られる効果と同一の効果を
得ることができる。

【０１２７】さらに、本発明の第３の実施の形態に係る
半導体集積回路装置３２及び集積回路システム３０にお
いては、本発明の第２の実施の形態に係る救済領域数量
検出回路３０９と同様に不良領域アドレス検出回路３１
０を備えたので、集積回路システム３０の大容量化を実
現しつつ、集積回路システム３０の製造上の歩留まりを
向上することができる。

【０１２８】（その他の実施の形態）本発明は上記複数
の実施の形態によって記載したが、この開示の一部をな
す論述及び図面はこの発明を限定するものであると理解
すべきではない。この開示から当業者には様々な代替実
施の形態、実施例及び運用技術が明らかとなろう。

【０１２９】例えば、上記第１の実施の形態乃至第３の
実施の形態において、半導体記憶装置１、１０１等には
ＤＲＡＭが使用されているが、本発明はＤＲＡＭに限定
されるものではない。例えば、本発明は、情報の書き込
み及び読み出し可能な半導体記憶装置としてＳＲＡＭに
適用することができる。さらに、本発明は、情報の読み
出し可能なＲＯＭ、ＥＥＰＲＯＭＥ、ＥＰＲＯＭ等に適
用することができる。これらの半導体記憶装置は、単一
の半導体チップとして構築されていてもよいし、論理回
路を構築する半導体チップの一部として構築されていて
もよい。

【０１３０】このように、本発明はここでは記載してい
ない様々な実施の形態等を含むことは勿論である。従っ
て、本発明の技術的範囲は上記の妥当な特許請求の範囲
に係る発明特定事項によってのみ定められるものであ
る。

【０１３１】

【発明の効果】本発明は、不良領域を救済することがで
き、かつ集積度を向上することができるメモリ空間制御
装置、半導体集積回路装置及び集積回路システムを提供
することができる。

【０１３２】さらに、本発明は、動作速度の高速化を実
現することができるメモリ空間制御装置、半導体集積回
路装置及び集積回路システムを提供することができる。

【０１３３】さらに、本発明は、製造プロセスの段階、
加速試験の段階、ユーザーでの使用中の段階等の広範囲
な段階で不良領域を救済することが可能なメモリ空間制
御装置、半導体集積回路装置及び集積回路システムを提
供することができる。

【０１３４】さらに、本発明は、不良領域を救済するこ
とにより、製造プロセス上の歩留まりを向上させること
ができるメモリ空間制御装置、半導体集積回路装置及び
集積回路システムを提供することができる。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態に係る半導体記憶装
置のシステムブロック構成図である。

【図２】本発明の第１の実施の形態に係る半導体記憶装
置のメモリ空間の等価回路図である。

【図３】（Ａ）は本発明の第１の実施の形態に係る半導
体記憶装置において不良領域を有するメモリ空間の模式
的なブロック図、（Ｂ）は不良領域を正常領域の一部に
割り当てた状態を示すメモリ空間の模式的なブロック図
である。

【図４】本発明の第１の実施の形態に係る半導体記憶装
置のシステム動作を説明するフローチャートである。

【図５】本発明の第２の実施の形態に係る集積回路シス
テムのシステム構成図である。

【図６】本発明の第２の実施の形態に係る集積回路シス
テムのシステムブロック構成図である。

【図７】本発明の第２の実施の形態に係る不良領域を有
するメモリ空間の模式的なブロック図である。

【図８】本発明の第２の実施の形態に係る不良領域を正
常領域の一部に割り当てた状態を示すメモリ空間の模式
的なブロック図である。

【図９】本発明の第２の実施の形態に係る集積回路シス
テムのシステム動作を説明するフローチャートである。

【図１０】本発明の第３の実施の形態に係る集積回路シ
ステムのシステムブロック構成図である。

【符号の説明】

１、１０１〜１０８、１１１〜１１８、１２１〜１２
８、１３１〜１３８ 半導体記憶装置 ２、２（０１）〜２（０８）、２（１１）〜２（１
８）、２（２１）〜２（２８）、２（３１）〜２（３
８） メモリ空間 ３ アドレスデコーダ回路 ４ ライトリード制御信号生成回路 ５ データ信号入出力制御回路 ６、３０６ アドレス入力信号部 ７、３０７ ライトリード制御信号入力部 ８、３０４ データ信号入出力部 １０、３２０ メモリ空間制御装置 １１、３２１ 第１のアドレス一致／不一致検出回路 １２、３２２ 不良アドレス格納テーブルユニット １３、３２３ 置換アドレス格納テーブルユニット １４、３２４ アドレス情報選別回路 １５、３２５ 第２のアドレス一致／不一致検出回路 １６、３２６ 無効信号出力部 ３０ 集積回路システム ３１ システムボード ３２ 半導体集積回路装置 ３３ 中央演算処理ユニット １００Ａ〜１００Ｄ メモリモジュール ２００ 初段アドレス ２０１ 終段アドレス ２１０、２１１ 不良領域 ２１０Ａ〜２１８Ａ、２２０Ａ〜２２７Ａ 救済領域 ２１０Ｂ〜２１８Ｂ 置換領域 ２１２ 一部（正常領域の一部） ３０９ 不良領域数量検出回路 ３１０ 不良領域アドレス検出回路

───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5B018 GA06 HA25 JA26 KA13 KA17 KA18 NA02 5B024 AA07 AA15 BA18 BA29 CA17 5L106 AA01 AA02 AA10 CC08 CC09 CC11 CC17

Claims (12)

【特許請求の範囲】
1. 【請求項１】 メモリ空間の不良領域のアドレス情報の
   入力に基づき、前記メモリ空間の正常領域の一部のアド
   レス情報を出力する手段を備え、 前記メモリ空間の正常領域の一部を不良領域を救済する
   冗長可能領域として制御することを特徴とするメモリ空
   間制御装置。
2. 【請求項２】 前記不良領域を連続アドレス空間として
   使用可能にしたことを特徴とする請求項１に記載のメモ
   リ空間制御装置。
3. 【請求項３】 前記メモリ空間の初段アドレス側又は終
   段アドレス側の正常領域の一部を冗長可能領域として制
   御することを特徴とする請求項２に記載のメモリ空間制
   御装置。
4. 【請求項４】 メモリ空間の不良領域のアドレス情報を
   格納する不良アドレス格納テーブルユニットと、 前記不良領域のアドレス情報をメモリ空間の正常領域の
   一部に置き換えた置換アドレス情報を格納する置換アド
   レス格納テーブルユニットと、 前記不良アドレス格納テーブルユニットに格納された不
   良領域のアドレス情報とアドレス入力信号との一致、不
   一致を検出する第１のアドレス一致／不一致検出回路
   と、 前記不良領域のアドレス情報とアドレス入力信号とが一
   致している場合に前記置換アドレス格納テーブルユニッ
   トに格納された置換アドレス情報を出力し、不一致の場
   合には前記アドレス入力信号を出力するアドレス情報選
   別回路とを備えたことを特徴とするメモリ空間制御装
   置。
5. 【請求項５】 前記置換アドレス情報とアドレス入力信
   号とが一致している場合に無効アドレス信号を出力する
   第２のアドレス一致／不一致検出回路をさらに備えたこ
   とを特徴とする請求項４に記載のメモリ空間制御装置。
6. 【請求項６】 メモリ空間と、 アドレスデコーダ回路と、 前記メモリ空間の不良領域のアドレス情報を格納する不
   良アドレス格納テーブルユニットと、 前記不良領域のアドレス情報をメモリ空間の正常領域の
   一部に置き換えた置換アドレス情報を格納する置換アド
   レス格納テーブルユニットと、 前記不良アドレス格納テーブルユニットに格納された不
   良領域のアドレス情報とアドレス入力信号との一致、不
   一致を検出する第１のアドレス一致／不一致検出回路
   と、 前記不良領域のアドレス情報とアドレス入力信号とが一
   致している場合に前記置換アドレス格納テーブルユニッ
   トに格納された置換アドレス情報を前記アドレスデコー
   ダ回路に出力し、不一致の場合には前記アドレス入力信
   号を前記アドレスデコーダ回路に出力するアドレス情報
   選別回路とを少なくとも備えたことを特徴とする半導体
   集積回路装置。
7. 【請求項７】 前記置換アドレス情報とアドレス入力信
   号とが一致している場合に無効アドレス信号を出力する
   第２のアドレス一致／不一致検出回路をさらに備えたこ
   とを特徴とする請求項６に記載の半導体集積回路装置。
8. 【請求項８】 第１のメモリ空間及び第１のアドレスデ
   コーダ回路を少なくとも有する第１の半導体記憶装置
   と、 第２のメモリ空間及び第２のアドレスデコーダ回路を少
   なくとも有する第２の半導体記憶装置と、 前記第１のメモリ空間の不良領域を救済した救済領域の
   アドレス情報を格納する救済アドレス格納テーブルユニ
   ットと、 前記救済領域のアドレス情報を前記第２のメモリ空間の
   正常領域の一部に置き換えた置換アドレス情報を格納す
   る置換アドレス格納テーブルユニットと、 前記救済アドレス格納テーブルユニットに格納された救
   済領域のアドレス情報とアドレス入力信号との一致、不
   一致を検出する第１のアドレス一致／不一致検出回路
   と、 前記救済領域のアドレス情報とアドレス入力信号とが一
   致している場合に前記置換アドレス格納テーブルユニッ
   トに格納された置換アドレス情報を前記第２のアドレス
   デコーダ回路に出力し、不一致の場合には前記アドレス
   入力信号を前記第１のアドレスデコーダ回路に出力する
   アドレス情報選別回路とを少なくとも備えたことを特徴
   とする集積回路システム。
9. 【請求項９】 前記第１の半導体記憶装置は、 前記第１のメモリ空間の不良領域のアドレス情報を格納
   する第１の不良アドレス格納テーブルユニットと、 前記不良領域のアドレス情報を第１のメモリ空間の正常
   領域の一部に置き換えた救済領域の置換アドレス情報を
   格納する第１の置換アドレス格納テーブルユニットと、 前記第１の不良アドレス格納テーブルユニットに格納さ
   れた不良領域のアドレス情報とアドレス入力信号との一
   致、不一致を検出する第１のアドレス一致／不一致検出
   回路と、 前記不良領域のアドレス情報とアドレス入力信号とが一
   致している場合に前記第１の置換アドレス格納テーブル
   ユニットに格納された置換アドレス情報を前記第１のア
   ドレスデコーダ回路に出力し、不一致の場合には前記ア
   ドレス入力信号を前記第１のアドレスデコーダ回路に出
   力する第１のアドレス情報選別回路とを少なくとも備
   え、 前記第２の半導体記憶装置は、 前記第２のメモリ空間の不良領域のアドレス情報を格納
   する第２の不良アドレス格納テーブルユニットと、 前記不良領域のアドレス情報を第２のメモリ空間の正常
   領域の一部に置き換えた救済領域の置換アドレス情報を
   格納する第２の置換アドレス格納テーブルユニットと、 前記第２の不良アドレス格納テーブルユニットに格納さ
   れた不良領域のアドレス情報とアドレス入力信号との一
   致、不一致を検出する第２のアドレス一致／不一致検出
   回路と、 前記不良領域のアドレス情報とアドレス入力信号とが一
   致している場合に前記第２の置換アドレス格納テーブル
   ユニットに格納された置換アドレス情報を前記第２のア
   ドレスデコーダ回路に出力し、不一致の場合には前記ア
   ドレス入力信号を前記第２のアドレスデコーダ回路に出
   力する第２のアドレス情報選別回路とを少なくとも備え
   たことを特徴とする請求項８に記載の集積回路システ
   ム。
10. 【請求項１０】 前記第１の半導体記憶装置の第１のメ
    モリ空間、前記第２の半導体記憶装置の第２のメモリ空
    間のそれぞれにおいて、救済領域の最大の数量を検出す
    る救済領域数量検出回路をさらに備えたことを特徴とす
    る請求項９に記載の集積回路システム。
11. 【請求項１１】 前記第１の半導体記憶装置の第１のメ
    モリ空間の救済領域、前記第２の半導体記憶装置の第２
    のメモリ空間の救済領域のそれぞれのアドレス情報を検
    出する救済領域アドレス検出回路をさらに備えたことを
    特徴とする請求項８に記載の集積回路システム。
12. 【請求項１２】 前記置換アドレス情報とアドレス入力
    信号とが一致している場合に無効アドレス信号を出力す
    る第２のアドレス一致／不一致検出回路をさらに備えた
    ことを特徴とする請求項８に記載の集積回路システム。