JP2001189094A - メモリ空間制御装置、半導体集積回路装置及び集積回路システム - Google Patents
メモリ空間制御装置、半導体集積回路装置及び集積回路システムInfo
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Abstract
を向上することができるメモリ空間制御装置、半導体集
積回路装置及び集積回路システムを提供する。 【解決手段】 メモリ空間2の正常領域の一部を不良領
域を救済する冗長可能領域として制御するメモリ空間制
御装置10を備える。このメモリ空間制御装置10は、
メモリ空間2の終段アドレス側の正常領域の一部を不良
領域の救済に割り当て、連続アドレス空間を構築する。
メモリ空間制御装置10は、不良アドレス格納テーブル
ユニット12と、置換アドレス格納テーブルユニット1
3と、第1のアドレス一致/不一致検出回路11と、ア
ドレス情報選別回路14とを少なくとも備えている。
Description
置、半導体集積回路装置及び集積回路システムに関す
る。特に本発明は、メモリ空間の不良領域の救済に好適
なメモリ空間制御装置、このメモリ空間制御装置を備え
た半導体集積回路装置、及びこのような半導体集積回路
装置を実装基板上に搭載した集積回路システムに関す
る。
として代表的なダイナミック型ランダムアクセスメモリ
(以下、単にDRAMという。)は高集積化により大容
量化の傾向にある。DRAMの1ビットの情報を記憶す
るメモリセルはスイッチング素子と情報蓄積用容量素子
との直列回路で構成されている。このメモリセルは、複
数本のデータ線と複数本のワード線との各々交差部にお
いて行列状に配列されており、メモリ空間(メモリセル
アレイ)を構築するようになっている。
上の歩留まりの向上が重要な技術的課題になっている。
1つのメモリセルに不良が存在している場合、情報の書
き込み動作や情報の読み出し動作において、不良のメモ
リセルをランダムアクセスすることができないので、D
RAMは不良品になってしまう。1本のデータ線や1本
のワード線に断線不良が存在している場合においても、
情報の書き込み動作や情報の読み出し動作において、断
線不良が存在するデータ線やワード線に接続された複数
のメモリセル(メモリセルブロック)をランダムアクセ
スすることができないので、DRAMは不良品になって
しまう。そこで、通常のDRAMは、メモリ空間とは別
に予備の冗長回路を備え、不良領域を救済し、製造上の
歩留まりを向上するようになっている。
て代表的なNAND型の電気的消去型不揮発性メモリ
(以下、単にEEPROMという。)は、上記DRAM
と同様に、高集積化により大容量化の傾向にある。この
EEPROMの1ビットの情報を記憶するメモリセルは
情報蓄積部としての浮遊ゲート電極を有するMOSFE
Tで構成されている。このメモリセルは数個又は数十個
直列接続された状態でデータ線とソース線との間に配設
されるとともに、それぞれのメモリセルはワード線に接
続されている。DRAMと同様に、メモリセルは、行列
状に配列され、メモリ空間を構築するようになってい
る。
領域の存在を許容することが可能で、このようなEEP
ROMは、ブロック単位やアドレス単位で不良領域の情
報並びに正常領域の情報を内部に格納し、不良領域をア
クセスしないような制御が行われている。また、不良領
域の情報並びに正常領域の情報はEEPROMの外部の
制御装置に格納することができ、この制御装置によりE
EPROMの不良領域をアクセスしないような制御が行
われている。
導体記憶装置においては、以下の点について配慮がなさ
れていなかった。
予め不良領域の救済のための冗長回路を備えている必要
があるので、チップ面積が増大し、高集積化並びに大容
量化を図ることが難しかった。
路の予め用意された不良領域数を超えた不良領域がメモ
リ空間に存在している場合には、不良領域をすべて救済
することができない。このようなDRAMは、不良品と
して扱われ、DRAMの製造プロセス上の歩留まりを低
下させてしまう。
ではなく、例えば読み出し書き込み可能な半導体記憶装
置においては、例えばスタティック型ランダムアクセス
メモリ(以下、単にSRAMという。)においても同様
の問題点が発生する。
のアドレスを避けて情報の読み出し制御を行うので、メ
モリ空間のアドレスは不連続なものになり、アドレス制
御が複雑になってしまう。
空間の不良領域もアクセスしてしまうので、無駄なアク
セス時間が増大し、読み出し動作速度が低下してしま
う。
ものではなく、例えば読み出し専用の半導体記憶装置に
おいては、紫外線消去型不揮発性メモリ(EPRO
M)、リードオンリーメモリ(ROM)のそれぞれにつ
いても同様の問題点が発生する。
たものである。従って、本発明の目的は、不良領域を救
済することができ、かつ集積度を向上することができる
メモリ空間制御装置、半導体集積回路装置及び集積回路
システムを提供することである。
化を実現することができるメモリ空間制御装置、半導体
集積回路装置及び集積回路システムを提供することであ
る。
段階、加速試験の段階、ユーザでの使用中の段階等の広
範囲な段階で不良領域を救済することが可能なメモリ空
間制御装置、半導体集積回路装置及び集積回路システム
を提供することである。
することにより、製造プロセス上の歩留まりを向上する
ことができるメモリ空間制御装置、半導体集積回路装置
及び集積回路システムを提供することである。
に、本発明の第1の特徴は、メモリ空間の不良領域のア
ドレス情報の入力に基づき、メモリ空間の正常領域の一
部のアドレス情報を出力する手段を備え、メモリ空間の
正常領域の一部を不良領域を救済する冗長可能領域とし
て制御するメモリ空間制御装置を備えことである。ここ
で、「メモリ空間」とは、情報の書き込み又は読み出し
が可能なメモリセルを行列状に配列したメモリセルアレ
イという意味で使用される。情報の書き込み及び読み出
しの双方が可能なメモリセルには、DRAM、SRAM
等が含まれる。情報の読み出し可能な(専用の)メモリ
セルには、ROM、EEPROME、EPROM等が含
まれる。これらのメモリセルで構築されたメモリ空間
は、メモリチップのメモリ空間として、ロジックチップ
に含まれるメモリ空間として、又はメモリボードやロジ
ックボードに実装されたメモリ空間として使用すること
ができる。また、「正常領域」とは、情報の書き込み動
作又は読み出し動作が正常に行われるメモリセル又は複
数のメモリセル(メモリブロック)という意味で使用さ
れる。「不良領域」とは、情報の書き込み動作又は読み
出し動作が正常に行われないメモリセル又は複数のメモ
リセルという意味で使用される。さらに、「冗長可能領
域」とは、メモリ空間に不良領域が存在する場合に、こ
の不良領域をメモリ空間の正常領域の一部に割り当てて
不良領域を救済することができる救済領域という意味で
使用される。本発明の第1の特徴に係るメモリ空間制御
装置において、「冗長可能領域」の範囲(正常領域の一
部)は不良領域数に応じて変化させることができる。
リ空間制御装置においては、メモリ空間の不良領域を正
常領域の一部に置き換えることができるので、不良領域
を救済することができる。さらに、メモリ空間の正常領
域の一部を不良領域の救済に使用し、メモリ空間とは別
の固定された冗長回路を必要としないので、この固定さ
れた冗長回路に相当する分、集積度を向上することがで
きる。さらに、集積度を向上させることができる結果、
大容量化を実現することができる。さらに、不良領域を
救済することができるので、製造プロセス上の歩留まり
を向上することができる。
空間制御装置においては、不良領域を連続アドレス空間
として使用可能にすることができる。不良領域を救済領
域に置き換えることで連続アドレス空間を実現すること
ができ、不良領域のアドレスを無駄にアクセスすること
がなくなるので、アクセス時間の高速化を実現すること
ができる。
空間制御装置においては、メモリ空間の初段アドレス側
又は終段アドレス側の正常領域の一部を不良領域を救済
する冗長可能領域として制御することができる。メモリ
空間の初段アドレス側又は終段アドレス側の正常領域の
一部を不良領域の救済として置き換える(正常領域の一
部を救済領域とする)ことにより、不良領域の救済を簡
易に実現することができ、かつ不良領域の置き換えられ
た正常領域のアクセスの動作制御を簡易に行うことがで
きる。
空間制御装置においては、メモリ空間の不良領域のアド
レス情報を格納する不良アドレス格納テーブルユニット
と、不良領域のアドレス情報をメモリ空間の正常領域の
一部に置き換えた置換アドレス情報を格納する置換アド
レス格納テーブルユニットと、不良アドレス格納テーブ
ルユニットに格納された不良領域のアドレス情報とアド
レス入力信号との一致、不一致を検出する第1のアドレ
ス一致/不一致検出回路と、不良領域のアドレス情報と
アドレス入力信号とが一致している場合に置換アドレス
格納テーブルユニットに格納された置換アドレス情報を
出力し、不一致の場合にはアドレス入力信号を出力する
アドレス情報選別回路とを備えることができる。このよ
うなユニットや回路を備えることにより、不良領域の救
済を行いつつ、集積度の向上を簡易に実現することがで
きる。さらに、不良アドレス格納テーブルユニットの不
良領域のアドレス情報及び置換アドレス格納テーブルユ
ニットの置換アドレス情報を書き換え可能にすることに
より、製造プロセスの段階、加速試験の段階、ユーザで
の使用中の段階等の広範囲な段階で不良領域を救済する
ことができる。
メモリ空間制御装置においては、置換アドレス情報とア
ドレス入力信号とが一致している場合に無効アドレス信
号を出力する第2のアドレス一致/不一致検出回路を備
えることができる。この第2のアドレス一致/不一致検
出回路によりメモリ空間制御装置の外部に無効アドレス
信号が出力されるので、不正なアクセスを事前に防止す
ることができ、システムを構築し易くすることができ
る。
領域のアドレス情報を格納する不良アドレス格納テーブ
ルユニットと、不良領域のアドレス情報をメモリ空間の
正常領域の一部に置き換えた置換アドレス情報を格納す
る置換アドレス格納テーブルユニットと、不良アドレス
格納テーブルユニットに格納された不良領域のアドレス
情報とアドレス入力信号との一致、不一致を検出する第
1のアドレス一致/不一致検出回路と、不良領域のアド
レス情報とアドレス入力信号とが一致している場合に置
換アドレス格納テーブルユニットに格納された置換アド
レス情報をアドレスデコーダ回路に出力し、不一致の場
合にはアドレス入力信号をアドレスデコーダ回路に出力
するアドレス情報選別回路とを少なくとも有するメモリ
空間制御装置を備えた半導体集積回路装置としたことで
ある。さらに、本発明の第2の特徴に係る半導体集積回
路装置においては、メモリ空間制御装置に、置換アドレ
ス情報とアドレス入力信号とが一致している場合に無効
アドレス信号を出力する第2のアドレス一致/不一致検
出回路を備えることができる。
体集積回路装置においては、本発明の第1の特徴に係る
メモリ空間制御装置を備えたので、このメモリ空間制御
装置を備えたことで得られる効果と同様の効果を得るこ
とができる。
及び第1のアドレスデコーダ回路を少なくとも有する第
1の半導体記憶装置と、第2のメモリ空間及び第2のア
ドレスデコーダ回路を少なくとも有する第2の半導体記
憶装置と、第1のメモリ空間の不良領域を救済した救済
領域のアドレス情報を格納する救済アドレス格納テーブ
ルユニットと、救済領域のアドレス情報を第2のメモリ
空間の正常領域の一部に置き換えた置換アドレス情報を
格納する置換アドレス格納テーブルユニットと、救済ア
ドレス格納テーブルユニットに格納された救済領域のア
ドレス情報とアドレス入力信号との一致、不一致を検出
する第1のアドレス一致/不一致検出回路と、救済領域
のアドレス情報とアドレス入力信号とが一致している場
合に置換アドレス格納テーブルユニットに格納された置
換アドレス情報を第2のアドレスデコーダ回路に出力
し、不一致の場合にはアドレス入力信号を第1のアドレ
スデコーダ回路に出力するアドレス情報選別回路とを少
なくとも備えた集積回路システムとしたことである。
回路システムにおいては、本発明の第1の特徴に係るメ
モリ空間制御装置で得られる効果に加えて、第1のメモ
リ空間の救済領域を第2のメモリ空間の正常領域の一部
に置き換えることができるので、第1のメモリ空間には
仮想的に救済領域(不良領域)が存在せず、第1のメモ
リ空間の初段アドレスから第2のメモリ空間の正常領域
の一部の直前のアドレスまで連続アドレス空間として使
用することができる。従って、第1のメモリ空間や第2
のメモリ空間の不良領域のアドレスを無駄にアクセスす
ることがなくなり、アクセス時間の高速化を実現するこ
とができる。
ムにおいては、第1の半導体記憶装置は、第1のメモリ
空間の不良領域のアドレス情報を格納する第1の不良ア
ドレス格納テーブルユニットと、不良領域のアドレス情
報を第1のメモリ空間の正常領域の一部に置き換えた置
換アドレス情報を格納する第1の置換アドレス格納テー
ブルユニットと、第1の不良アドレス格納テーブルユニ
ットに格納された不良領域のアドレス情報とアドレス入
力信号との一致、不一致を検出する第1のアドレス一致
/不一致検出回路と、不良領域のアドレス情報とアドレ
ス入力信号とが一致している場合に第1の置換アドレス
格納テーブルユニットに格納された置換アドレス情報を
第1のアドレスデコーダ回路に出力し、不一致の場合に
はアドレス入力信号を第1のアドレスデコーダ回路に出
力する第1のアドレス情報選別回路とを少なくとも備え
ることができる。第2の半導体記憶装置は、第2のメモ
リ空間の不良領域のアドレス情報を格納する第2の不良
アドレス格納テーブルユニットと、不良領域のアドレス
情報を第2のメモリ空間の正常領域の一部に置き換えた
置換アドレス情報を格納する第2の置換アドレス格納テ
ーブルユニットと、第2の不良アドレス格納テーブルユ
ニットに格納された不良領域のアドレス情報とアドレス
入力信号との一致、不一致を検出する第2のアドレス一
致/不一致検出回路と、不良領域のアドレス情報とアド
レス入力信号とが一致している場合に第2の置換アドレ
ス格納テーブルユニットに格納された置換アドレス情報
を前記第2のアドレスデコーダ回路に出力し、不一致の
場合にはアドレス入力信号を第2のアドレスデコーダ回
路に出力する第2のアドレス情報選別回路とを少なくと
も備えることができる。第1の半導体記憶装置、第2の
半導体記憶装置のそれぞれにおいて、本発明の第1の特
徴に係るメモリ空間制御装置に相当する装置を備えるこ
とにより、このメモリ空間制御装置で得ることができる
効果と同様の効果を得ることができる。
路システムにおいては、第1の半導体記憶装置の第1の
メモリ空間、第2の半導体記憶装置の第2のメモリ空間
のそれぞれにおいて、救済領域の最大の数量を検出する
救済領域数量検出回路を備えることができる。
システムにおいては、第1の半導体記憶装置の第1のメ
モリ空間の救済領域、第2の半導体記憶装置の第2のメ
モリ空間の救済領域のそれぞれのアドレス情報を検出す
る救済領域アドレス検出回路を備えることができる。
集積回路システムにおいては、置換アドレス情報とアド
レス入力信号とが一致している場合に無効アドレス信号
を出力する第2のアドレス一致/不一致検出回路を備え
ることができる。
を参照して詳細に説明する。
の形態は、本発明に係るメモリ空間制御装置を半導体記
憶装置に備えた例を説明するためのものである。なお、
本発明の第1の実施の形態並びにこれ以降に説明する他
の実施の形態は「DRAM」を本発明に係る半導体記憶
装置の一具体例として説明する。また、本発明の第1の
実施の形態は「メモリ空間制御装置を備えた半導体記憶
装置」を本発明に係る半導体集積回路装置の一具体例と
して説明し、本発明の第2の実施の形態及び本発明の第
3の実施の形態は「メモリ空間制御装置を備えた半導体
集積回路装置」を本発明に係る半導体集積回路装置の一
具体例として説明する。
の実施の形態に係る半導体記憶装置のシステムブロック
構成図である。図1に示すように、本発明の第1の実施
の形態に係る半導体記憶装置1は、メモリ空間(メモリ
アドレス空間)2と、アドレスデコーダ回路3と、ライ
トリード制御信号生成回路4と、データ信号入出力制御
回路5と、アドレス入力信号部6と、ライトリード制御
信号入力部7と、データ信号入出力部8とを備え、さら
にメモリ空間制御装置10を備えている。
ある。図2に示すように、メモリ空間2は複数本のデー
タ線DLと複数本のワード線WLとを備え、データ線D
Lとワード線WLとの交差部に1ビットの情報を記憶す
るメモリセルMを配置している。データ線DLは、図2
中、左右方向に延在し、所定間隔で上下方向に複数本配
列されている。ワード線WLは、図2中、上下方向に延
在し、所定間隔で左右方向に複数本配列されている。す
なわち、メモリセル空間2はメモリセルMを行列状(マ
トリックス状)に配列したメモリセルアレイで構成され
ている。
ル選択用)絶縁ゲート型電界効果トランジスタ(以下、
単にIGFETという。)21と情報蓄積用容量素子2
2との直列回路で構成されている。ここで、「IGFE
T」とは、金属−酸化物−半導体型電界効果トランジス
タ(MOSFET)、金属−絶縁物−半導体型電界効果
トランジスタ(MISFET)等を含む意味で使用され
ている。スイッチング用IGFET21は、一方の主電
極領域(ソース領域又はドレイン領域)をデータ線DL
に電気的に接続し、他方の主電極領域(ドレイン領域又
はソース領域)を情報蓄積用容量素子22の一方の電極
に電気的に接続し、制御電極(ゲート電極)をワード線
WLに電気的に接続している。情報蓄積用容量素子22
の他方の電極は固定電源Vssに接続されている。固定
電源Vssは、例えば回路の基準電源、0Vである。
信号に基づき、メモリ空間2のデータ線DL及びワード
線WLを選択し、指定されたアドレス番地のメモリセル
Mを選択するようになっている。図1に示すように、ア
ドレス入力信号は半導体記憶装置1の外部からアドレス
入力信号部6を通じてアドレスデコーダ回路3に入力さ
れている。
トリード制御信号に基づき、指定されたアドレス番地の
メモリセルMにおいて、情報の書き込み動作を行うか、
又は情報の読み出し動作を行うかの制御信号を生成する
ようになっている。ライトリード制御信号は半導体記憶
装置1の外部からライトリード制御信号入力部7を通じ
てライトリード制御信号生成回路4に入力されている。
ード制御信号生成回路4からの制御信号により指定され
たアドレス番地のメモリセルMに情報を入力し(書き込
み)、又はメモリセルMに記憶された情報を出力する
(読み出す)ようになっている。情報は、データ信号入
出力部8を通じてデータ信号入出力制御回路5に入力さ
れ、又データ信号入出力制御回路5からデータ信号入出
力部8を通じて外部に出力されるようになっている。
号部6とアドレスデコーダ回路3との間に配設されてい
る。このメモリ空間制御装置10においては、メモリ空
間2の不良領域のアドレス情報の入力に基づき、メモリ
空間2の正常領域の一部のアドレス情報を出力する手段
を備え、メモリ空間2の正常領域の一部を不良領域を救
済する冗長可能領域として制御することができ、さらに
この救済された不良領域を連続アドレス空間として使用
可能にすることができる。救済された不良領域を連続ア
ドレス空間として使用可能にするために、メモリ空間制
御装置10においては、メモリ空間2の終段アドレス2
01(又は初段アドレス200)側の正常領域の一部を
不良領域の救済として冗長可能領域に制御する(救済領
域として制御する)ようになっている。本発明の第1の
実施の形態に係る半導体記憶装置1においては、初段ア
ドレス200側のアドレス番地が確定している方が使用
し易い(アドレス番地「0」からの方が使用し易い)の
で、不良領域の救済にはメモリ空間2の終段アドレス2
01側から正常領域の一部が割り当てられるようになっ
ている。
の不良領域のアドレス情報を格納する不良アドレス格納
テーブルユニット12と、不良領域のアドレス情報をメ
モリ空間2の正常領域の一部に置き換えた置換アドレス
情報を格納する置換アドレス格納テーブルユニット13
と、不良アドレス格納テーブルユニット12に格納され
た不良領域のアドレス情報とアドレス入力信号との一
致、不一致を検出する第1のアドレス一致/不一致検出
回路11と、不良領域のアドレス情報とアドレス入力信
号とが一致している場合に置換アドレス格納テーブルユ
ニット13に格納された置換アドレス情報をアドレスデ
コーダ回路3に出力し、不一致の場合にはアドレス入力
信号をアドレスデコーダ回路3にそのまま出力するアド
レス情報選別回路14とを備えて構築されている。さら
に、メモリ空間制御装置10は、置換アドレス情報とア
ドレス入力信号とが一致している場合に無効アドレス信
号を出力する第2のアドレス一致/不一致検出回路15
及び第2のアドレス一致/不一致検出回路15から出力
される無効アドレス信号を外部に出力する無効信号出力
部16を備えている。
の模式的なブロック図、図3(B)は不良領域を正常領
域の一部に割り当てた状態を示すメモリ空間の模式的な
ブロック図である。図3(A)に示すメモリ空間2は、
初段アドレス200側から終段アドレス201側にかけ
て便宜的に2カ所の不良領域210及び211が存在し
ている状態を示している。ここで、本発明の第1の実施
の形態において、「不良領域」は1アドレスを1不良領
域として設定しており、1本のデータ線DLに電気的に
接続されたメモリセル列(複数個のメモリセルM)は複
数のアドレスとなるので複数の不良領域として設定され
る。すなわち、1本のデータ線DLに何らかの原因で断
線不良が発生した場合には、このデータ線DLに接続さ
れた複数個のメモリセルMはすべてアクセス不能になっ
てしまうが、本発明の第1の実施の形態においては、複
数の不良領域として設定することができる。
納テーブルユニット12は、メモリ空間2の図3(A)
に示す不良領域210に対応したアドレス情報を「情報
12a」として格納し、不良領域211に対応したアド
レス情報を「情報12b」として格納するようになって
いる。不良アドレス格納テーブルユニット12において
は、「情報12a」から「情報12n」までn個の不良
領域に対応したn個のアドレス情報を格納することがで
きる。このアドレス情報の格納容量は半導体記憶装置1
の構築の際に予め設定されており、メモリ空間2の全体
の記憶容量に対して0.05%〜0.20%程度、さら
に好ましくは0.10%程度の範囲でアドレス情報の格
納容量(冗長可能領域のサイズ)を設定することが、メ
モリ空間2の大容量化を図りつつ不良領域を確実に救済
できる点で実用的である。
不良領域のアドレス情報の格納数を上記n個の範囲内に
おいて自由に変化させることができ、又不良領域のアド
レス情報の書き換えは自由に行うことができる。不良領
域のアドレス情報の格納時期はメーカサイドの半導体記
憶装置1の製作中の時点、メーカサイドの製作後の時
点、ユーザサイドの使用中の時点のいずれの時点でもよ
い。メーカサイドの製作中の時点には、ウエーハプロセ
ス終了時点、ダイシング後の半導体チップの状態の時
点、パッケージング終了後の時点等が含まれる。メーカ
サイドの製作後の時点には加速試験終了時点等が含まれ
る。不良領域のアドレス情報の格納は、メーカサイドに
おいて所定工程が終了した時点で行われる特性テストの
際にその特性テスト結果に基づいて行う(プログラムす
る)ことが実用的である。例えば、不良アドレス格納テ
ーブルユニット12はROM、特に繰り返し書き換えを
必要としている場合又は最も製品に近い状態で書き換え
を行うこと(工完短縮を図ること)を必要としている場
合にはEEPROMやEPROMを備え、これらのRO
Mに不良領域のアドレス情報が格納される。また、不良
アドレス格納テーブルユニット12はヒューズ素子を備
え、このヒューズ素子を適宜切断することにより不良領
域のアドレス情報を格納することができる。
ドレス201側から初段アドレス200側に向かって、
不良領域210を救済した救済領域210A及び不良領
域211を救済した救済領域211Aを正常領域の終段
アドレス201側の一部212に割り当てた状態を示し
ている。ここで、本発明の第1の実施の形態において、
「救済領域」とは、本来はメモリ空間2の連続アドレス
空間を構築できる正常領域の一部212を不良領域の救
済のために割り当てた領域という意味で使用される。
「救済領域」は、「不良領域」と同様の格納容量で構成
され、1アドレス単位の1本のデータ線DLに電気的に
接続されたメモリセル列(複数個のメモリセルM)を1
救済領域として、又複数本のデータ線DLに電気的に接
続された複数個のメモリセル列(メモリセル列ブロッ
ク)を1救済領域として設定している。「不良領域」を
ワード線WL方向に設定した場合には、「救済領域」は
同様にワード線WL方向に設定されるようになってい
る。
は、メモリ空間2の図3(B)に示す救済領域210A
に対応したアドレス情報を「情報13a」として格納
し、救済領域211Aに対応したアドレス情報を「情報
13b」として格納するようになっている。不良アドレ
ス格納テーブルユニット12に格納される「情報12
a」から「情報12n」までのn個の不良領域に一対一
対応で、置換アドレス格納テーブルユニット13におい
ては「情報13a」から「情報13n」までn個の置換
アドレス情報を格納することができる。置換アドレス情
報の格納時期は不良領域のアドレス情報の格納時期と同
時に行うことが実用的である。さらに、不良アドレス格
納テーブルユニット12と同様に、置換アドレス格納テ
ーブルユニット13はROM、EEPROM又はEPR
OMを備え、これらのROMに救済領域210A及び2
11Aの置換アドレス情報「情報13a」及び「情報1
3b」が格納される。
おいては、不良領域のアドレス情報の各々の格納箇所が
有効(情報格納又は使用中)か無効か(情報非格納又は
未使用)を示すバリッドフラグが必要であるが、このバ
リッドフラグはアドレス情報に含ませることが実用的で
ある。同様に、置換アドレス格納テーブルユニット13
においては、置換アドレス情報の各々の格納箇所が有効
か無効かを示すバリッドフラグが必要であるが、このバ
リッドフラグは置換アドレス情報に含ませることが実用
的である。
は、図1に示すように、アドレス入力信号部6、不良ア
ドレス格納テーブルユニット12、アドレス情報選別回
路14のそれぞれに接続されている。第1のアドレス一
致/不一致検出回路11においては、アドレス入力信号
部6を通じて外部から入力されるアドレス入力信号と不
良アドレス格納テーブルユニット12に格納された不良
領域のアドレス情報との一致、不一致、すなわちアドレ
ス入力信号が不良領域のアドレス情報であるか否かが常
時検出されている。アドレス入力信号と不良領域のアド
レス情報とが一致の場合、すなわちアドレス入力信号が
メモリ空間2の不良領域のアドレス入力信号である場合
には、その旨の信号がアドレス情報選別回路14に出力
される。アドレス入力信号と不良領域のアドレス情報と
が不一致の場合、すなわちアドレス入力信号がメモリ空
間2の正常領域のアドレス入力信号である場合には、そ
のアドレス入力信号はアドレス情報選別回路14を通じ
て直接アドレスデコーダ回路3に出力されるようになっ
ている。
力信号部6、第1のアドレス一致/不一致検出回路1
1、置換アドレス格納テーブルユニット13のそれぞれ
に接続されている。アドレス情報選別回路14において
は、第1のアドレス一致/不一致検出回路11から出力
される、アドレス入力信号と不良領域のアドレス情報と
が一致の旨の信号が入力された場合、置換アドレス格納
テーブルユニット13に格納された置換アドレス情報を
アドレスデコーダ回路3に出力するようになっている。
さらに、アドレス情報選別回路14においては、第1の
アドレス一致/不一致検出回路11から出力される、ア
ドレス入力信号と不良領域のアドレス情報とが不一致の
旨の信号が入力された場合、アドレス入力信号部6から
出力されるアドレス入力信号を直接アドレスデコーダ回
路3に出力するようになっている。このアドレス情報選
別回路14にはマルチプレクサ回路を実用的に使用する
ことができる。
は、アドレス入力信号部6を通じて入力されるアドレス
入力信号と置換アドレス格納テーブルユニット13に格
納された置換アドレス情報との一致、不一致、すなわち
アドレス入力信号が置換アドレス情報であるか否かが常
時検出されている。つまり、アドレス入力信号がメモリ
空間2の不良領域の置換用領域アドレス入力信号である
場合には、その旨の信号が無効信号出力部16に出力さ
れる。
致/不一致検出回路15から出力される無効信号を外部
に出力するようになっている。
を使用し、上記半導体記憶装置1並びにメモリ空間制御
装置10のシステム動作を説明する。図4は本発明の第
1の実施の形態に係る半導体記憶装置1並びにメモリ空
間制御装置10のシステム動作を説明するフローチャー
トである。
の時点、メーカサイドの製作後の時点、ユーザサイドの
使用中の時点等のいずれかの時点において、半導体記憶
装置1の全体システム又は特定のシステムについて特性
テストが実施される(S100)。この特性テストに基
づき、図3(A)に示すようにメモリ空間2の不良領域
210及び211が検出される(S101)。
れると、図1に示すメモリ空間制御装置10の不良アド
レス格納テーブルユニット12に不良領域210に対応
したアドレス情報が「情報12a」として格納(プログ
ラム)され、不良領域211に対応したアドレス情報が
「情報12b」として格納される(S102)。「情報
12a」、「情報12b」は初段アドレス200側から
終段アドレス201側に向かって順次不良アドレス格納
テーブルユニット12に格納される。同時に、置換アド
レス格納テーブルユニット13においては、図1及び図
3(B)に示すように、不良領域210を救済する救済
領域210A(メモリ空間2の正常領域の一部)に対応
したアドレス情報が置換アドレス情報「情報13a」と
して格納され、不良領域211を救済する救済領域21
1Aに対応したアドレス情報が置換アドレス情報「情報
13b」として格納される(S103)。「情報13
a」、「情報13b」は終段アドレス201側から初段
アドレス200側に向かって順次置換アドレス格納テー
ブルユニット13に格納される。
1のアドレス入力信号部6にアドレス入力信号が入力さ
れる(S104)と、メモリ空間制御装置10の第1の
アドレス一致/不一致検出回路11において、アドレス
入力信号と不良アドレス格納テーブルユニット12に格
納されている不良領域のアドレス情報(「情報12a」
及び「情報12b」)との間で一致、不一致の検出が行
われる(S105)。アドレス入力信号と不良領域のア
ドレス情報とが不一致の場合、すなわちアドレス入力信
号がメモリ空間2の正常領域をアクセスする信号である
場合には、その旨の信号がアドレス情報選別回路14に
出力され、このアドレス情報選別回路14においてアド
レス入力信号が直接アドレスデコーダ回路3に出力され
る(S106)。アドレスデコーダ回路3においては、
アドレス入力信号に対応したメモリセルMをアクセスす
る(選択する)ことができる。
部7にライトリード制御信号が入力されると、ライトリ
ード制御信号生成回路4は、ライトリード制御信号に基
づき、データ信号入出力制御回路5を書き込み動作状態
又は読み出し動作状態に制御する。書き込み動作状態に
制御された場合には、外部からデータ信号入出力部8を
通じて入力される情報をメモリ空間2のアクセスされた
メモリセルMに書き込む(記憶させる)ことができる。
読み出し状態に制御された場合には、メモリ空間2のア
クセスされたメモリセルMに既に書き込まれた情報を外
部に読み出すことができる(S107)。
1のアドレス一致/不一致検出回路11において、アド
レス入力信号と不良アドレス格納テーブルユニット12
に格納されている不良領域のアドレス情報との間が一致
する場合(S105)、すなわちアドレス入力信号がメ
モリ空間2の不良領域210又は211をアクセスする
信号である場合には、その旨の信号がアドレス情報選別
回路14に出力され、このアドレス情報選別回路14に
おいては置換アドレス格納テーブルユニット13に格納
された置換アドレス情報(「情報13a」及び「情報1
3b」)がアドレスデコーダ回路3に出力される(S1
08)。つまり、アドレス入力信号が不良領域210の
アドレス情報「情報12a」と一致する場合には、メモ
リ空間2の正常領域の終段アドレス201側の一部21
2に割り当てた救済領域210Aの置換アドレス情報
「情報13a」がアドレスデコーダ回路3に出力され
る。同様に、アドレス入力信号が不良領域211のアド
レス情報「情報12b」と一致する場合には、メモリ空
間2の正常領域の終段アドレス201側の一部212に
割り当てた救済領域211Aの置換アドレス情報「情報
13b」がアドレスデコーダ回路3に出力される。アド
レスデコーダ回路3においては、このような置換アドレ
ス情報「情報13a」、「情報13b」のそれぞれに対
応したメモリセルMをアクセスすることができる。
御回路5が書き込み動作状態に制御された場合には、置
換アドレス情報「情報13a」又は「情報13b」に基
づきアクセスされたメモリセルMに外部からデータ信号
入出力部8を通じて情報が書き込まれる。データ信号入
出力制御回路5が読み出し動作状態に制御された場合に
は、置換アドレス情報「情報13a」又は「情報13
b」に基づきアクセスされたメモリセルMから既に書き
込まれた情報を外部に読み出すことができる(S10
7)。
は、第1のアドレス一致/不一致検出回路11でのアド
レス入力信号と不良領域のアドレス情報との間の一致、
不一致の検出(S105)と併せて、第2のアドレス一
致/不一致検出回路15でアドレス入力信号と置換アド
レス格納テーブルユニット13に格納されている置換ア
ドレス情報との間の一致、不一致の検出が行われる(S
109)。アドレス入力信号と置換アドレス情報とが不
一致の場合、すなわちアドレス入力信号がメモリ空間2
の正常領域をアクセスする信号である場合には、その旨
の信号がライトリード制御信号生成回路4に出力され
(特に信号として出力しなくてもよい。)、ライトリー
ド制御信号生成回路4においては、ライトリード制御信
号入力部7に入力されたライトリード制御信号に基づ
き、通常通り、データ信号入出力制御回路5に書き込み
動作又は読み出し動作を制御する信号を出力する。この
結果、メモリセルMの情報書き込み動作又は読み出し動
作は通常通り正常に行うことができる。
報とが一致する場合、すなわちアドレス入力信号がメモ
リ空間2の救済領域210A又は211Aをアクセスす
る信号である場合には、その旨の信号(動作禁止信号)
がライトリード制御信号生成回路4に出力され、ライト
リード制御信号生成回路4においては、救済領域210
A又は211Aの情報書き込み動作並びに読み出し動作
を禁止する制御をデータ信号入出力制御回路5に行う。
情報とが一致する場合には、第2のアドレス一致/不一
致検出回路15から、アドレス入力信号が救済領域21
0A又は211Aをアクセスする旨の無効アドレス信号
が無効信号出力部16に出力される(S111)。無効
アドレス信号には、例えば一致の場合(無効の場合)に
ハイレベルを出力し、不一致の場合(有効の場合)にロ
ウレベルを出力する信号を実用的に使用することができ
る。この無効アドレス信号は無効信号出力部16から外
部に出力され、この無効アドレス信号により例えばユー
ザはメモリ空間2へのアクセスが有効か無効かを知るこ
とができ、ユーザサイドで適切な処置を行うことができ
る。
の形態に係るメモリ空間制御装置10並びにそれを備え
た半導体記憶装置1においては、メモリ空間2の不良領
域210及び211を正常領域の一部212に置き換え
ることができるので、不良領域210及び211を救済
することができる。さらに、メモリ空間2の正常領域の
一部212を不良領域210及び211の救済に使用
し、メモリ空間2とは別の固定された冗長回路を必要と
しないので(冗長可能領域は可変可能であるので)、こ
の固定された冗長回路に相当する分、半導体記憶装置1
の集積度を向上させることができる。さらに、集積度を
向上させることができる結果、半導体記憶装置1の大容
量化を実現することができる。さらに、不良領域210
及び211を救済することができるので、半導体記憶装
置1の製造プロセス上の歩留まりを向上することができ
る。
メモリ空間制御装置10並びにそれを備えた半導体記憶
装置1においては、不良領域210及び211を救済領
域210A及び211Aとして置き換えることで連続ア
ドレス空間を実現することができ、不良領域210及び
211のアドレスを無駄にアクセスすることがなくなる
ので、アクセス時間の高速化を実現することができる。
メモリ空間制御装置10並びにそれを備えた半導体記憶
装置1においては、メモリ空間2の終段アドレス201
(又は初段アドレス200)側の正常領域の一部212
を不良領域210及び211の救済として(冗長可能領
域として)置き換えることにより、不良領域210及び
211の救済を簡易に実現することができ、かつ不良領
域210及び211の置き換えられた救済領域210A
及び211Bのアクセスの動作制御を簡易に行うことが
できる。
メモリ空間制御装置10並びにそれを備えた半導体記憶
装置1においては、少なくとも不良アドレス格納テーブ
ルユニット12と、置換アドレス格納テーブルユニット
13と、第1のアドレス一致/不一致検出回路11と、
アドレス情報選別回路14とを備えることにより、不良
領域210及び211の救済を行いつつ、集積度の向上
を簡易に実現することができる。さらに、不良アドレス
格納テーブルユニット12の不良領域のアドレス情報
「情報12a」、「情報12b」及び置換アドレス格納
テーブルユニット13の置換アドレス情報「情報13
a」、「情報13b」を書き換え可能にすることによ
り、製造プロセスの段階、加速試験の段階、ユーザでの
使用中の段階等の広範囲な段階で不良領域210及び2
11を救済することができる。
に係るメモリ空間制御装置10並びにそれを備えた半導
体記憶装置1においては、第2のアドレス一致/不一致
検出回路15及び無効信号出力部16を少なくとも備
え、外部に無効アドレス信号が出力されるようにしたの
で、不正なアクセスを事前に防止することができ、シス
テムを構築し易くすることができる。
は、半導体記憶装置1にメモリ空間制御装置10を内蔵
させているが、本発明においては、半導体記憶装置1の
外部に別の半導体チップとしてメモリ空間制御装置10
を構成することができる。
の形態は、本発明に係るメモリ空間制御装置を備えた半
導体集積回路装置と、この半導体集積回路装置並びに本
発明の第1の実施の形態に係る半導体記憶装置1で構築
された集積回路システムとを説明するものである。
第2の実施の形態に係る集積回路システムのシステム構
成図である。図5に示すように、本発明の第2の実施の
形態に係る集積回路システム30は、システムボード3
1と、システムボード31上に実装された中央演算処理
ユニット(CPU)33と、同様にシステムボード31
上に実装された複数のメモリモジュール100A〜10
0Dと、同様にシステムボード31上に実装されメモリ
空間制御装置320を少なくとも有する半導体集積回路
装置32とを備えて構築されている。
ド、ロジックボード、メモリボード等と呼ばれるもの
で、このシステムボード31には例えばエポキシ樹脂基
板に配線が配設されたプリント配線基板を実用的に使用
することができる。
本発明の第2の実施の形態においては、図5中、上側か
ら下側に向かって、合計4個のメモリモジュール100
A、100B、100C及び100Dがシステムボード
31に実装され、4−バンク構成の実装形態が採用され
ている。同様に、この搭載個数に限定されないが、本発
明の第2の実施の形態においては、メモリモジュール1
00Aに合計8個の半導体記憶装置101〜108が搭
載されている。この半導体記憶装置101〜108は、
例えばエポキシ樹脂基板で形成されたメモリモジュール
ボード上に図中左側から右側に向かって順次配列されて
おり、メモリモジュールボード上に配設された配線によ
り相互に電気的に接続されている。同様に、メモリモジ
ュール100Bには合計8個の半導体記憶装置111〜
118が搭載され、メモリモジュール100Cには合計
8個の半導体記憶装置121〜128が搭載され、メモ
リモジュール100Dには合計8個の半導体記憶装置1
31〜138が搭載されている。これら合計32個の半
導体記憶装置101〜108、111〜118、121
〜128及び131〜138には、本発明の第2の実施
の形態において、本発明の第1の実施の形態に係る半導
体記憶装置(DRAM)1と同一のものが使用されてい
る。すなわち、前述の図1に示すように、半導体記憶装
置101〜108、111〜118、121〜128、
131〜138は、いずれもメモリ空間2と、アドレス
デコーダ回路3と、ライトリード制御信号生成回路4
と、データ信号入出力制御回路5と、アドレス入力信号
部6と、ライトリード制御信号入力部7と、データ信号
入出力部8とを備え、さらにメモリ空間制御装置10を
備えている。
積回路システム30のシステムブロック構成図である。
なお、図6においては、半導体集積回路装置32のメモ
リ空間制御装置320の動作説明を理解し易くするため
に、2−バンク構成で合計2個のメモリモジュール10
0A及び100Bを配列した集積回路システムを示して
いるが、メモリ空間制御装置320の救済アドレス格納
テーブルユニット322、置換アドレス格納テーブルユ
ニット323等の格納容量が増加する程度で、基本的な
構成並びに動作は4−バンク構成で合計4個のメモリモ
ジュール100A〜100Dを配列した集積回路システ
ム30と同様である。さらに、図6においては、メモリ
モジュール100Aの半導体記憶装置101〜108の
それぞれのメモリ空間2(01)、2(02)、…、2
(08)、半導体記憶装置111〜118のそれぞれの
メモリ空間2(11)、2(12)、…、2(18)の
みを示し、半導体記憶装置101〜108、111〜1
18のそれぞれのアドレスデコーダ回路3、メモリ空間
制御装置10等は省略してある。
2は、半導体記憶装置101等に搭載された回路の一部
と類似した構造で構成され、半導体記憶装置101等の
すべてのメモリ空間2の制御を行うライトリード制御信
号生成回路304と、アドレス入力信号部306と、ラ
イトリード制御信号入力部307とを備え、さらにメモ
リ空間制御装置320を備えている。メモリ空間2(2
(01)〜2(08)、2(11)〜2(18))や図
示しないアドレスデコーダ回路3、データ信号入出力制
御回路5、データ信号入出力部8等は半導体記憶装置1
01等にそれぞれ個別に配設されている。
号部306には外部からアドレス入力信号が入力され
る。この入力されたアドレス信号はメモリ空間制御装置
320を通じてメモリモジュール100Aの半導体記憶
装置101〜108、メモリモジュール100Bの半導
体記憶装置111〜118のそれぞれに出力されてい
る。
入力信号側がメモリモジュール100Aの半導体記憶装
置101〜108のそれぞれに割り当てられ、上位アド
レス入力信号側がメモリモジュール100Bの半導体記
憶装置111〜118のそれぞれに割り当てられる。ア
ドレス入力信号の最上位のアドレス入力信号は、メモリ
モジュール100Aの半導体記憶装置101〜108の
それぞれのチップイネーブル端子(/CE)に入力さ
れ、さらにメモリモジュール100Bの半導体記憶装置
111〜118のそれぞれのチップイネーブル端子(C
E)に入力され、アドレス空間拡張信号用端子として使
用されている。例えば、最上位のアドレス入力信号がロ
ウレベルの時にはメモリモジュール100Aの半導体記
憶装置101〜108が選択され、この半導体記憶装置
101〜108のそれぞれのアドレス入力信号部6(図
1参照。)にアドレス入力信号が入力されるようになっ
ている。逆に、最上位のアドレス入力信号がハイレベル
の場合にはメモリモジュール100Bの半導体記憶装置
111〜118が選択され、この半導体記憶装置111
〜118のそれぞれのアドレス入力信号部6にアドレス
入力信号が入力されるようになっている。ここで、メモ
リモジュール100Aの半導体記憶装置101〜108
が本発明に係る「第1の半導体記憶装置」の一具体例に
対応するものであり、メモリモジュール100Bの半導
体記憶装置111〜118が本発明に係る「第2の半導
体記憶装置」の一具体例に対応するものである。さら
に、メモリ空間2(01)〜2(08)が本発明に係る
「第1のメモリ空間」の一具体例に対応し、メモリ空間
2(11)〜2(18)が本発明に係る「第2のメモリ
空間」の一具体例に対応するものである。
レス入力信号は、半導体記憶装置101〜108のそれ
ぞれのアドレスデコーダ回路3に入力され、メモリ空間
2(01)〜2(08)のデータ線DL及びワード線W
Lを選択し、指定されたアドレス番地のメモリセルMを
選択するようになっている(図1及び図2参照。)。同
様に、メモリモジュール100Bにおいて、アドレス入
力信号は、半導体記憶装置111〜118のそれぞれの
アドレスデコーダ回路3に入力され、メモリ空間2(1
1)〜2(18)のデータ線DL及びワード線WLを選
択し、指定されたアドレス番地のメモリセルMを選択す
るようになっている。
イトリード制御信号が入力され、このライトリード制御
信号はライトリード制御信号生成回路304に入力され
る。ライトリード制御信号生成回路304は、ライトリ
ード制御信号に基づき、指定されたアドレス番地のメモ
リセルMにおいて、情報の書き込み動作を行うか、又は
情報の読み出し動作を行うかの制御信号を生成するよう
になっている。この制御信号はライトリード制御信号
(/WE)として半導体記憶装置101〜108、11
1〜118のそれぞれのライトリード制御信号入力部7
に入力される(図1参照。)。本発明の第1の実施の形
態に係る半導体記憶装置1で説明したように、ライトリ
ード制御信号入力部7に入力されたライトリード制御信
号はライトリード制御信号生成回路4を通してデータ信
号入出力制御回路5に入力され、このデータ信号入出力
制御回路5においては、指定されたアドレス番地のメモ
リセルMに情報を入力し、又はメモリセルMに記憶され
た情報を出力するようになっている。
回路装置32において、アドレス入力信号部306と半
導体記憶装置101〜108、111〜118のそれぞ
れのアドレスデコーダ回路3(又はチップイネーブル端
子)との間に配設されている。このメモリ空間制御装置
320においては、メモリモジュール100Aの半導体
記憶装置101〜108のメモリ空間2(01)〜2
(08)の救済領域を、メモリモジュール100Bの半
導体記憶装置111〜118のメモリ空間2(11)〜
2(18)の正常領域の一部に割り当てる制御を行うこ
とができる。さらに、メモリ空間制御装置320におい
ては、この救済領域を連続アドレス空間として使用可能
にすることができる。救済領域を連続アドレス空間とし
て使用可能にするために、メモリ空間制御装置320
は、メモリ空間2(11)〜2(18)の終段アドレス
201(又は初段アドレス200)側の正常領域の一部
に救済領域を割り当てる制御を行うようになっている。
すなわち、本発明の第2の実施の形態に係る集積回路シ
ステム30において、図6に示す2−バンク構成では、
メモリモジュール100Aの半導体記憶装置101〜1
08のメモリ空間2(01)〜2(08)に存在する救
済領域は、すべてメモリモジュール100Bの半導体記
憶装置111〜118のメモリ空間2(11)〜2(1
8)の正常領域の一部に割り当てられる。ここで、「救
済領域」とは、本発明の第1の実施の形態に係る「救済
領域」と同様に、本来はメモリ空間2の連続アドレス空
間を構築できる正常領域の一部212を不良領域の救済
のために割り当てた領域という意味で使用され、この
「救済領域」は半導体記憶装置101等に各々内蔵され
ているメモリ空間制御装置10により生成されている。
4−バンク構成及びそれ以上のバンク構成でも同様で、
4−バンク構成の場合にはメモリモジュール100A〜
100Cの半導体記憶装置101〜108、111〜1
18、121〜128のメモリ空間2に存在する救済領
域は、すべて最終バンクのメモリモジュール100Dの
半導体記憶装置131〜138のメモリ空間2の正常領
域の一部に割り当てられるようになっている。そして、
本発明の第2の実施の形態に係る集積回路システム30
においては、本発明の第1の実施の形態に係る半導体記
憶装置1と同様に、初段アドレス(200)側のアドレ
ス番地が確定している方が使用し易いので、救済領域の
置き換えにはメモリ空間2の終段アドレス(201)側
から正常領域の一部が割り当てられるようになってい
る。
ュール100A側のメモリ空間2(01)〜2(08)
の不良領域を救済した救済領域のアドレス情報を格納す
る救済アドレス格納テーブルユニット322と、救済領
域のアドレス情報をメモリモジュール100B側のメモ
リ空間2(11)〜2(18)の正常領域の一部に置き
換えた置換アドレス情報を格納する置換アドレス格納テ
ーブルユニット323と、救済アドレス格納テーブルユ
ニット322に格納された救済領域のアドレス情報とア
ドレス入力信号との一致、不一致を検出する第1のアド
レス一致/不一致検出回路321と、救済領域のアドレ
ス情報とアドレス入力信号とが一致している場合に置換
アドレス格納テーブルユニット323に格納された置換
アドレス情報を半導体記憶装置111〜118のアドレ
スデコーダ回路3に出力し、不一致の場合にはアドレス
入力信号を半導体記憶装置101〜108、111〜1
118のそれぞれのアドレスデコーダ回路3にそのまま
出力するアドレス情報選別回路324とを備えて構築さ
れている。さらに、メモリ空間制御装置320は、メモ
リモジュール100Aの半導体記憶装置101〜108
のメモリ空間2(01)〜2(08)、メモリモジュー
ル100Bの半導体記憶装置111〜118のメモリ空
間2(11)〜2(18)のそれぞれにおいて、救済領
域の最大の数量を検出する救済領域数量検出回路309
と、置換アドレス情報とアドレス入力信号とが一致して
いる場合に無効アドレス信号を出力する第2のアドレス
一致/不一致検出回路325及び第2のアドレス一致/
不一致検出回路325から出力される無効アドレス信号
を外部に出力する無効信号出力部326を備えている。
0Bの複数のメモリ空間2(01)〜2(08)、2
(11)〜2(18)の模式的なブロック図、図8は救
済領域を正常領域の一部に割り当てた状態を示すメモリ
空間2(01)〜2(08)、2(11)〜2(18)
の模式的なブロック図である。
形態に係る半導体記憶装置1のメモリ空間制御装置10
と同一のメモリ空間制御装置10が半導体記憶装置10
1〜108、111〜118に各々内蔵されており、図
7に示すメモリモジュール100Aのメモリ空間2(0
1)〜2(08)、メモリモジュール100Bのメモリ
空間2(11)〜2(18)のそれぞれにおいては、終
段アドレス201側の正常領域の一部に不良領域が救済
領域として割り当てられ、不良領域を救済している状態
が示されている。すなわち、メモリモジュール100A
の半導体記憶装置101のメモリ空間2(01)におい
ては、1カ所に不良領域が存在していたので、終段アド
レス201側の正常領域の一部に1カ所の救済領域21
0Aが割り当てられ、不良領域が救済されている。同様
に、半導体記憶装置102のメモリ空間2(02)にお
いては、4カ所に不良領域が存在していたので、終段ア
ドレス201側の正常領域の一部に4カ所の救済領域2
11A〜214Aが割り当てられ、不良領域が救済され
ている。半導体記憶装置103のメモリ空間2(03)
においては、2カ所に不良領域が存在していたので、終
段アドレス201側の正常領域の一部に2カ所の救済領
域215A及び216Aが割り当てられ、不良領域が救
済されている。そして、半導体記憶装置108のメモリ
空間2(08)においては、2カ所に不良領域が存在し
ていたので、終段アドレス201側の正常領域の一部に
2カ所の救済領域217A及び218Aが割り当てら
れ、不良領域が救済されている。
記憶装置111のメモリ空間2(11)においては、1
カ所に不良領域が存在していたので、終段アドレス20
1側の正常領域の一部に1カ所の救済領域220Aが割
り当てられ、不良領域が救済されている。同様に、半導
体記憶装置112のメモリ空間2(12)においては、
2カ所に不良領域が存在していたので、終段アドレス2
01側の正常領域の一部に2カ所の救済領域221A及
び222Aが割り当てられ、不良領域が救済されてい
る。半導体記憶装置113のメモリ空間2(13)にお
いては、4カ所に不良領域が存在していたので、終段ア
ドレス201側の正常領域の一部に4カ所の救済領域2
23A〜226Aが割り当てられ、不良領域が救済され
ている。そして、半導体記憶装置118のメモリ空間2
(18)においては、1カ所に不良領域が存在していた
ので、終段アドレス201側の正常領域の一部に1カ所
の救済領域227Aが割り当てられ、不良領域が救済さ
れている。
格納テーブルユニット322は、メモリモジュール10
0Aのメモリ空間2(01)〜2(08)の中で救済領
域が最大数(不良領域が最大数)のメモリ空間2、すな
わち本発明の第2の実施の形態において4カ所の救済領
域が存在するメモリ空間2(02)の救済領域211A
〜214Aに各々対応したアドレス情報を「情報22
a」、「情報22b」、「情報22c」及び「情報22
d」として格納するようになっている。アドレス情報の
格納に際しては、メモリモジュール100Aの例えばメ
モリ空間2(02)の救済領域がアクセスされた場合に
メモリモジュール100Bの例えばメモリ空間2(1
2)に置換された置換領域(例えば、図8に示す本来の
メモリ空間2(12)の救済領域221A及び222A
に上積みされた、メモリ空間2(02)の救済領域21
1A〜214Aを置き換えた置換領域211B〜214
B)をアクセスするように、置換アドレス格納テーブル
ユニット323の置換アドレス情報に対応付けされてい
る。便宜的に、「情報22a」、「情報22b」、「情
報22c」、「情報22d」のそれぞれは、メモリ空間
2の初段アドレス200側から終段アドレス201側に
向かって、救済アドレス格納テーブルユニット322に
順次格納されている。救済アドレス格納テーブルユニッ
ト322においては、「情報22a」から「情報22
m」までm個の不良領域に対応したm個のアドレス情報
を格納することができる。このアドレス情報の格納容量
は半導体記憶装置101等やバンク構成数の構築の際に
予め設定されており、救済領域及び置換領域の割り当て
分を考慮し、2−バンク構成の場合には1個のメモリ空
間2の全体の記憶容量に対して0.10%〜0.40%
程度、さらに好ましくは0.20%程度の範囲で、4−
バンク構成の場合には1個のメモリ空間2の全体の記憶
容量に対して0.20%〜0.80%程度、さらに好ま
しくは0.40%程度の範囲でアドレス情報の格納容量
(冗長可能領域のサイズ)を設定することが、全体のメ
モリ空間2の大容量化を図りつつ不良領域を確実に救済
できる点で、実用的である。
間制御装置10と同様に、本発明の第2の実施の形態に
係るメモリ空間制御装置320は、救済アドレス格納テ
ーブルユニット322において、救済領域のアドレス情
報数を上記m個の範囲内において自由に変化させること
ができる。救済領域のアドレス情報の格納時期はメーカ
サイドの製作中の時点、メーカサイドの製作後の時点、
ユーザサイドの使用中の時点のいずれの時点でもよい。
例えば、救済アドレス格納テーブルユニット3322は
ROM、特に繰り返し書き換えを必要としている場合又
は最も製品に近い状態で書き換えを行うことを必要とし
ている場合にはEEPROMやEPROMを備え、これ
らのROMに救済領域のアドレス情報が格納される。ま
た、救済アドレス格納テーブルユニット322はヒュー
ズ素子を備え、このヒューズ素子を適宜切断することに
より救済領域のアドレス情報を格納することができる。
Aの半導体記憶装置101〜108のメモリ空間2(0
1)〜2(08)のメモリ空間制御装置10で救済され
た救済領域を、メモリモジュール100Bの半導体記憶
装置111〜118のメモリ空間2(11)〜2(1
8)の正常領域の一部に割り当てた状態(置き換えた状
態)を示している。この割り当ては、メモリモジュール
100Bの半導体記憶装置111〜118のメモリ空間
2(11)〜2(18)のメモリ空間制御装置10で救
済された救済領域に、終段アドレス201側から初段ア
ドレス200側に向かって、上積みするように行われて
いる。
導体記憶装置101のメモリ空間2(01)の救済領域
210Aは、メモリモジュール100Bの半導体記憶装
置111のメモリ空間2(11)の正常領域の一部にお
いて、救済領域220Aに上積みするように、置換領域
210Bとして置き換えられている。同様に、メモリモ
ジュール100Aの半導体記憶装置102のメモリ空間
2(02)の救済領域211A〜214Aは、メモリモ
ジュール100Bの半導体記憶装置112のメモリ空間
2(12)の正常領域の一部において、救済領域221
A及び222Aに上積みするように、置換領域211B
〜214Bとして置き換えられている。メモリモジュー
ル100Aの半導体記憶装置103のメモリ空間2(0
3)の救済領域215A及び216Aは、メモリモジュ
ール100Bの半導体記憶装置113のメモリ空間2
(13)の正常領域の一部において、救済領域223A
〜226Aに上積みするように、置換領域215B及び
216Bとして置き換えられている。そして、メモリモ
ジュール100Aの半導体記憶装置108のメモリ空間
2(08)の救済領域217A及び218Aは、メモリ
モジュール100Bの半導体記憶装置118のメモリ空
間2(18)の正常領域の一部において、救済領域22
7Aに上積みするように、置換領域217B及び218
Bとして置き換えられている。
ュール100Bの半導体記憶装置111〜118のメモ
リ空間2(11)〜2(18)の中で最大の救済領域数
(最大の不良領域数)が検出され、この最大の救済領域
数を基準として置換領域が上積みされる。本発明の第2
の実施の形態において、メモリモジュール100Bの半
導体記憶装置113のメモリ空間2(13)に4個の最
大の置換領域223A〜226Aが存在しているので、
メモリモジュール100Bのメモリ空間2(11)〜2
(18)のそれぞれには終段アドレス201側から5段
目以降に、メモリモジュール100Aのメモリ空間2
(01)〜2(08)の置換領域が上積みされる。同様
にメモリモジュール100Aの半導体記憶装置101〜
108のメモリ空間2(01)〜2(08)の中で最大
の救済領域数が検出されているので、この最大の救済領
域数と上積みされる最大の置換領域数は等しくなる。
導体記憶装置101〜108のメモリ空間2(01)〜
2(08)の救済領域(不良領域)はすべてメモリモジ
ュール100Bの半導体記憶装置111〜118のメモ
リ空間2(11)〜2(18)に置換領域として移行さ
せるようになっており、メモリモジュール100A側の
メモリ空間2(01)〜2(08)には仮想的に救済領
域(不良領域)が存在しないようになっている。従っ
て、メモリモジュール100A側のメモリ空間2(0
1)〜2(08)からメモリモジュール100B側のメ
モリ空間2(11)〜2(18)にかけて、仮想的な連
続アドレス空間を長く確保することができる。
は、メモリ空間2(11)〜2(18)の中で図8に示
す4個の最大数の置換領域211B〜214Bに対応し
た置換アドレス情報を「情報23a」、「情報23
b」、「情報23c」及び「情報23d」として格納す
るようになっている。置換アドレス格納テーブルユニッ
ト323においては、メモリ空間2(11)〜2(1
8)の中で4個の最大数の救済領域223A〜226A
に対応したメモリモジュール100B側の置換アドレス
情報「情報13a」、「情報13b」、「情報13c」
及び「情報13d」も格納されるようになっており、こ
れらの置換アドレス情報にメモリモジュール100A側
の置換アドレス情報「情報23a」、「情報23b」、
「情報23c」及び「情報23d」が上積みされた状態
で格納されている。メモリ空間2(11)〜2(18)
の正常領域の一部を有効に利用するために(連続アドレ
ス空間を最大限に長く確保できるように)、「情報13
a」、「情報13b」、「情報13c」、「情報13
d」、「情報23a」、「情報23b」、「情報23
c」、「情報23d」のそれぞれは、メモリ空間2の終
段アドレス201側から初段アドレス200側に救済ア
ドレス格納テーブルユニット322の情報格納順とは逆
に向かって、置換アドレス格納テーブルユニット323
に順次格納されている。置換アドレス格納テーブルユニ
ット323は、救済アドレス格納テーブルユニット32
2に格納される「情報22a」から「情報22n」まで
の救済領域のアドレス情報に一対一対応で置換アドレス
情報を格納する部分と、メモリモジュール100B側の
メモリ空間2(11)〜2(18)においてメモリ空間
制御装置10により最大数の救済領域を格納する部分と
を含み、「情報13a」から「情報13n」までn個、
「情報23a」から「情報23n」までn個の合計m個
の置換アドレス情報を格納することができる。置換アド
レス情報の格納時期は救済領域のアドレス情報の格納時
期と同時に行うことが実用的である。さらに、救済アド
レス格納テーブルユニット322と同様に、置換アドレ
ス格納テーブルユニット323はROM、EEPROM
又はEPROMを備え、これらのROMに置換領域の置
換アドレス情報が格納されるようになっている。
に格納される置換アドレス情報には、メモリモジュール
100A側のメモリ空間2(01)〜2(08)をアク
セスしているのか、又はメモリモジュール100B側の
メモリ空間2(11)〜2(18)をアクセスしている
のかのバンク情報が加えられている。メモリモジュール
100Aと100Bとの切り替えには最上位のアドレス
入力信号が使用されているので、バンク情報にはこの最
上位のアドレス入力信号を使用することができる。本発
明の第2の実施の形態においては、メモリモジュール1
00A側のメモリ空間2(01)〜2(08)の救済領
域をアクセスした場合に、メモリモジュール100B側
のメモリ空間2(11)〜2(18)の置換領域をアク
セスするようになっているので、バンク情報には最上位
のアドレス入力信号の「1」が使用されている。メモリ
モジュール100Aの半導体記憶装置101〜108、
メモリモジュール100Bの半導体記憶装置111〜1
18のそれぞれから読み出された救済領域の情報は基本
的には救済領域の数量であり、この読み出された情報に
はバンク切り替えのための最上位のアドレス入力信号は
含まれていない。
においては、救済領域のアドレス情報の各々の格納箇所
が有効か無効かを示すバリッドフラグが必要であるが、
このバリッドフラグはアドレス情報に含ませることが実
用的である。同様に、置換アドレス格納テーブルユニッ
ト323においては、置換アドレス情報の各々の格納箇
所が有効か無効かを示すバリッドフラグが必要である
が、このバリッドフラグは置換アドレス情報に含ませる
ことが実用的である。
1は、アドレス入力信号部306、救済アドレス格納テ
ーブルユニット322、アドレス情報選別回路324の
それぞれに接続されている。第1のアドレス一致/不一
致検出回路321においては、アドレス入力信号部30
6を通じて外部から入力されるアドレス入力信号と救済
アドレス格納テーブルユニット322に格納された救済
領域(不良領域)のアドレス情報との一致、不一致、す
なわちアドレス入力信号が救済領域のアドレス情報であ
るか否かが常時検出されている。アドレス入力信号と救
済領域のアドレス情報とが一致の場合、すなわちアドレ
ス入力信号がメモリモジュール100A側のメモリ空間
2(01)〜2(08)のいずれかの救済領域のアドレ
ス入力信号である場合には、その旨の信号がアドレス情
報選別回路324に出力される。アドレス入力信号と救
済領域のアドレス情報とが不一致の場合、すなわちアド
レス入力信号がメモリ空間2(01)〜2(08)、2
(11)〜2(18)の正常領域のアドレス入力信号で
ある場合には、そのアドレス入力信号はアドレス情報選
別回路324を通じて直接半導体記憶装置101等の各
アドレスデコーダ回路3(図1参照。)に出力されるよ
うになっている。
入力信号部306、第1のアドレス一致/不一致検出回
路321、置換アドレス格納テーブルユニット323の
それぞれに接続されている。アドレス情報選別回路32
4においては、第1のアドレス一致/不一致検出回路3
21から出力される、アドレス入力信号とメモリモジュ
ール100A側のメモリ空間2(01)〜2(08)の
いずれかの救済領域のアドレス情報とが一致する旨の信
号が入力された場合、置換アドレス格納テーブルユニッ
ト323に格納された置換領域の置換アドレス情報をメ
モリモジュール100B側の半導体記憶装置111〜1
18のいずれかのアドレスデコーダ回路3に出力するよ
うになっている。さらに、アドレス情報選別回路324
においては、第1のアドレス一致/不一致検出回路32
1から出力される、アドレス入力信号と救済領域のアド
レス情報とが不一致の旨の信号が入力された場合、アド
レス入力信号部306から出力されるアドレス入力信号
を直接半導体記憶装置101等の各アドレスデコーダ回
路3に出力するようになっている。このアドレス情報選
別回路324には、本発明の第1の実施の形態に係るメ
モリ空間制御装置10のアドレス情報選別回路14と同
様に、マルチプレクサ回路を実用的に使用することがで
きる。
5は、アドレス入力信号部306を通じて入力されるア
ドレス入力信号と置換アドレス格納テーブルユニット3
23に格納された置換アドレス情報との一致、不一致、
すなわちアドレス入力信号が置換アドレス情報であるか
否かが常時検出されている。つまり、アドレス入力信号
がメモリモジュール100A側のメモリ空間2(01)
〜2(08)のいずれかの救済領域のアドレス情報に対
応した置換アドレス格納テーブルユニット323内の
「情報23a」から「情報23n」である場合には、そ
の旨の信号(動作禁止信号)が無効信号出力部326及
びライトリード制御信号生成回路304に出力される。
一致/不一致検出回路325から出力される無効アドレ
ス信号を外部の中央演算処理ユニット33に出力するよ
うになっている。
ジュール100A側の半導体記憶装置101〜108の
データ入出力部(I/O端子)8、メモリモジュール1
00B側の半導体記憶装置111〜118のデータ入出
力部(I/O端子)8のそれぞれから救済領域の数量
(不良領域の数量)を読み出し、メモリモジュール10
0A、100Bの各々毎に最大数量を検出する。この救
済領域数量検出回路309により検出された救済領域の
数量情報は救済アドレス格納テーブルユニット322、
置換アドレス格納テーブルユニット323に各々格納さ
れる。つまり、救済アドレス格納テーブルユニット32
2においては、メモリ空間2(01)〜2(08)の中
で4個の最大数の救済領域211A〜214Aに対応し
たメモリモジュール100A側の救済領域の数量情報が
格納されるようになっている。置換アドレス格納テーブ
ルユニット323においては、メモリ空間2(11)〜
2(18)の中で4個の最大数の救済領域223A〜2
26Aに対応したメモリモジュール100B側の救済領
域の数量情報が格納されるようになっている。
33は、所定の演算処理等を実行するとともに、上記半
導体集積回路装置32のアドレス入力信号部306にア
ドレス信号を出力し、ライトリード制御信号入力部30
7にライトリード制御入力信号を出力し、さらに半導体
記憶装置101等のメモリ空間2に書き込みの情報を出
力し又はメモリ空間2に書き込まれていた情報を入力す
るようになっている。さらに、中央演算処理ユニット3
3は半導体集積回路装置32の無効信号出力部326か
ら出力される無効アドレス信号を入力するようになって
いる。
を使用し、上記集積回路システム30のシステム動作を
説明する。図9は本発明の第2の実施の形態に係る集積
回路システム30のシステム動作を説明するフローチャ
ートである。このシステム動作は、理解し易くするため
に、2−バンク構成の場合について説明する。
形態に係る半導体記憶装置1のシステム動作と同様に、
メモリモジュール100Aの半導体記憶装置101〜1
08、メモリモジュール100Bの半導体記憶装置11
1〜118のそれぞれにおいて、図示しない個別に内蔵
されたメモリ空間制御装置10によりメモリ空間2(0
1)〜2(08)、2(11)〜2(18)の各々の不
良領域が正常領域の一部に救済領域として割り当てら
れ、不良領域が救済される(S400)。
ュール100Aの半導体記憶装置101のメモリ空間2
(01)においては、1カ所の不良領域が存在し、この
不良領域を救済する救済領域210Aが終段アドレス2
01側の正常領域の一部に割り当てられる。半導体記憶
装置102のメモリ空間2(02)においては、4カ所
の不良領域が存在し、この不良領域を救済する救済領域
211A〜214Aが終段アドレス201側の正常領域
の一部に割り当てられる。半導体記憶装置103のメモ
リ空間2(03)においては、2カ所の不良領域が存在
し、この不良領域を救済する救済領域215A及び21
6Aが終段アドレス201側の正常領域の一部に割り当
てられる。そして、半導体記憶装置108のメモリ空間
2(08)においては、2カ所の不良領域が存在し、こ
の不良領域を救済する救済領域217A及び218Aが
終段アドレス201側の正常領域の一部に割り当てられ
る。
記憶装置111のメモリ空間2(11)においては、1
カ所の不良領域が存在し、この不良領域を救済する救済
領域220Aが終段アドレス201側の正常領域の一部
に割り当てられる。半導体記憶装置112のメモリ空間
2(12)においては、2カ所の不良領域が存在し、こ
の不良領域を救済する救済領域221A及び222Aが
終段アドレス201側の正常領域の一部に割り当てられ
る。半導体記憶装置113のメモリ空間2(13)にお
いては、4カ所の不良領域が存在し、この不良領域を救
済する救済領域223A〜226Aが終段アドレス20
1側の正常領域の一部に割り当てられる。そして、半導
体記憶装置118のメモリ空間2(08)においては、
1カ所の不良領域が存在し、この不良領域を救済する救
済領域227Aが終段アドレス201側の正常領域の一
部に割り当てられる。
て、メモリモジュール100Aの半導体記憶装置101
〜108の不良領域の救済、メモリモジュール100B
の半導体記憶装置111〜118の救済は、いずれもメ
モリボードに実装された後に実施しているが、本発明に
おいては、メモリボード上に実装する前段階(半導体チ
ップ状態、半導体ウエーハ状態等の段階)で実施しても
よい。
11〜118のそれぞれの不良領域が救済された後、メ
モリモジュール100Aの半導体記憶装置101〜10
8のメモリ空間2(01)〜2(08)の中で救済領域
(不良領域)の有無が検出され(S401)、救済領域
が存在する場合には救済領域の最大数量が検出される
(S403)。同様に、メモリモジュール100Bの半
導体記憶装置111〜118のメモリ空間2(11)〜
2(18)の中で救済領域の有無が検出され(S40
2)、救済領域が存在する場合には救済領域の最大数量
が検出される(S404)。これらの救済領域の最大数
量は、集積回路システム30を構築する半導体集積回路
装置32のメモリ空間制御装置320の救済領域数量検
出回路309で行われる。
装置320の救済アドレス格納テーブルユニット322
に、メモリモジュール100A側のメモリ空間2(0
1)〜2(08)の中で最大数量の救済領域に対応した
アドレス情報が格納される(S405)。図7に示すよ
うに、メモリ空間2(01)〜2(08)の中では半導
体記憶装置102のメモリ空間2(02)に最大数量4
個の救済領域211A〜214Aが存在するので、これ
らの救済領域211A〜214Aに対応するアドレス情
報「情報22a」〜「情報22d」が救済アドレス格納
テーブルユニット322に格納される。本発明の第2の
実施の形態において、すべての救済領域はメモリ空間2
の終段アドレス201側から初段アドレス200側に向
かって正常領域の一部に割り当てられているので、救済
領域のアドレスは実質的に確定しており、最大数量の救
済領域211A〜214Aを検出することで、メモリモ
ジュール100A側のメモリ空間2(01)〜2(0
8)のそれぞれに存在する救済領域のアドレス情報を救
済アドレス格納テーブルユニット322に格納すること
ができる。この救済領域のアドレス情報は、メモリモジ
ュール100Bの半導体記憶装置111〜118のメモ
リ空間2(11)〜2(18)の中での救済領域の最大
数量が考慮され、メモリモジュール100B側の救済領
域のアドレス情報に対応しない領域に格納されている。
の置換アドレス格納テーブルユニット323に、メモリ
モジュール100B側のメモリ空間2(11)〜2(1
8)の中で最大数量の救済領域に対応した置換アドレス
情報が格納されるとともに、この置換アドレス情報に上
積みしてメモリモジュール100A側のメモリ空間2
(01)〜2(08)の中で最大数量の救済領域に対応
した置換アドレス情報が格納される(S406)。図7
に示すように、メモリ空間2(11)〜2(18)の中
では半導体記憶装置113のメモリ空間2(13)に最
大数量4個の救済領域223A〜226Aが存在するの
で、これらの救済領域223A〜226Aに対応する置
換アドレス情報「情報13a」〜「情報13d」が置換
アドレス格納テーブルユニット323に格納されるとと
もに、これらの置換アドレス情報に上積みしてメモリモ
ジュール100A側の救済領域に対応した置換アドレス
情報「情報23a」〜「情報23d」が格納される。救
済アドレス格納テーブルユニット322に格納された
「情報22a」〜「情報22d」のそれぞれと、置換ア
ドレス格納テーブルユニット323に格納された「情報
23a」〜「情報23d」のそれぞれとは一対一対応に
なっている。
ドレス格納テーブルユニット322への「情報22a」
〜「情報22d」の格納、置換アドレス格納テーブルユ
ニット323への「情報13a」〜「情報13d」、
「情報23a」〜「情報23d」の格納は、メーカサイ
ドの集積回路システム30の製作中の時点、メーカサイ
ドの製作後の時点、ユーザサイドの使用中の時点等のい
ずれかの時点において、行うことができる。
ム30のアドレス入力信号部306に中央演算処理ユニ
ット33からアドレス入力信号が入力される(S40
7)と、メモリ空間制御装置320の第1のアドレス一
致/不一致検出回路321において、アドレス入力信号
と救済アドレス格納テーブルユニット322に格納され
ている救済領域のアドレス情報(「情報22a」〜「情
報22b」)との間で一致、不一致の検出が行われる
(S408)。アドレス入力信号と救済領域のアドレス
情報とが不一致の場合、すなわちアドレス入力信号がメ
モリ空間2(01)〜2(08)、2(11)〜2(1
8)のいずれかの正常領域をアクセスする信号である場
合には、その旨の信号がアドレス情報選別回路324に
出力され、このアドレス情報選別回路324においてア
ドレス入力信号が直接半導体記憶装置101〜108、
111〜118のアドレスデコーダ回路3(図1参
照。)に出力される(S409)。アドレスデコーダ回
路3においては、アドレス入力信号に対応したメモリセ
ルMをアクセスすることができる。
体集積回路装置32のライトリード制御信号入力部30
7にライトリード制御信号が入力されると、ライトリー
ド制御信号生成回路304は半導体記憶装置101〜1
08、111〜118のそれぞれのライトリード制御信
号入力部7にライトリード制御信号(/WE)を出力す
る。半導体記憶装置101〜108、111〜118の
それぞれにおいては、ライトリード制御信号入力部7に
ライトリード制御信号(/WE)が入力されると、ライ
トリード制御信号生成回路4を通じてデータ信号入出力
制御回路5を書き込み動作状態又は読み出し動作状態に
制御する(図1参照。)。書き込み動作状態に制御され
た場合には、中央演算処理ユニット33からデータ信号
入出力部8を通じて入力される情報をメモリ空間2のア
クセスされたメモリセルMに書き込むことができる。読
み出し状態に制御された場合には、メモリ空間2のアク
セスされたメモリセルMに既に書き込まれた情報を中央
演算処理ユニット33に読み出すことができる(S41
0)。
第1のアドレス一致/不一致検出回路321において、
アドレス入力信号と救済アドレス格納テーブルユニット
322に格納されている救済領域のアドレス情報(「情
報22a」〜「情報22d」)との間が一致する場合
(S408)、すなわちアドレス入力信号がメモリモジ
ュール100Aの半導体記憶装置101〜108のメモ
リ空間2(01)〜2(08)のいずれかの救済領域を
アクセスする信号である場合には、その旨の信号がアド
レス情報選別回路324に出力される。ここで、「救済
領域のアクセス」とは、実質的に不良領域をアクセスし
ていることと等価であるが、本発明の第1の実施の形態
の半導体記憶装置1で説明したように、内蔵されたメモ
リ空間制御装置10により不良領域が救済領域として正
常領域の一部(終段アドレス201側)に割り当てられ
ているので、結果として救済領域のアクセスとなる。ア
ドレス情報選別回路324においては、置換アドレス格
納テーブルユニット323に格納された置換アドレス情
報(「情報23a」〜「情報23d」)がメモリモジュ
ール100Bの半導体記憶装置111〜118のアドレ
スデコーダ回路3に出力される(S411)。アドレス
デコーダ回路3においては、メモリモジュール100B
側のメモリ空間2(11)〜2(18)のそれぞれに置
き換えられた置換領域のメモリセルMをアクセスするこ
とができる。
導体集積回路装置32のメモリ空間制御装置320にメ
モリモジュール100Aの半導体記憶装置102のメモ
リ空間2(02)の救済領域をアクセスするアドレス入
力信号が入力された場合においては、この半導体記憶装
置102の図示しないメモリ空間制御装置10により不
良領域が救済領域211A〜214Aに置き換えられて
おり、この救済領域211A〜214Aが半導体集積回
路装置32のメモリ空間制御装置320の置換アドレス
情報によりメモリモジュール100Bの半導体記憶装置
112のメモリ空間2(12)の救済領域221A〜2
22Aに上積みされた置換領域211B〜214Bとし
て正常領域の一部に割り当てられているので、この上積
みされた置換領域211B〜214BのメモリセルMを
アクセスすることができる。
号(/WE)により半導体記憶装置101〜108、1
11〜118のデータ信号入出力制御回路5が書き込み
動作状態に制御された場合には、置換アドレス情報「情
報23a」〜「情報23d」に基づきアクセスされたメ
モリセルMに中央演算処理ユニット33からデータ信号
入出力部8を通じて情報が書き込まれる。データ信号入
出力制御回路5が読み出し動作状態に制御された場合に
は、置換アドレス情報「情報23a」〜「情報13d」
に基づきアクセスされたメモリセルMに既に書き込まれ
た情報を中央演算処理ユニット33に読み出すことがで
きる(S410)。
は、第1のアドレス一致/不一致検出回路321でのア
ドレス入力信号と置換アドレス情報との間の一致、不一
致の検出(S408)と併せて、第2のアドレス一致/
不一致検出回路325でアドレス入力信号と置換アドレ
ス格納テーブルユニット323に格納されている置換ア
ドレス情報(「情報23a」〜「情報23d」)との間
の一致、不一致の検出が行われる(S412)。アドレ
ス入力信号と置換アドレス情報とが不一致の場合、すな
わちアドレス入力信号がメモリ空間2の正常領域をアク
セスする信号である場合には、その旨の信号がライトリ
ード制御信号生成回路304に出力され(特に信号とし
て出力しなくてもよい。)、ライトリード制御信号生成
回路304においては、ライトリード制御信号入力部3
07に入力されたライトリード制御信号に基づき、通常
通り、半導体記憶装置101〜108、111〜118
のそれぞれのデータ信号入出力制御回路5に書き込み動
作又は読み出し動作を制御する信号を出力する。この結
果、メモリセルMの情報書き込み動作又は読み出し動作
を行うことができる(S410)。
報とが一致する場合、すなわちアドレス入力信号がメモ
リモジュール100A側のメモリ空間2(01)〜2
(08)の救済領域として用意されているメモリモジュ
ール100B側のメモリ空間2(11)〜2(18)を
アクセスする信号である場合には、その旨の信号(動作
禁止信号)がライトリード制御信号生成回路304に出
力され、ライトリード制御信号生成回路304において
は、救済領域の情報書き込み動作並びに読み出し動作を
禁止する制御をメモリモジュール100Bの半導体記憶
装置111〜118のデータ信号入出力制御回路5に行
う(S414)。
情報とが一致する場合には、第2のアドレス一致/不一
致検出回路325から、アドレス入力信号がメモリモジ
ュール100A側の救済領域を置換するためのメモリモ
ジュール100B側の置換領域へのアクセスを禁止する
旨の無効アドレス信号が無効信号出力部326に出力さ
れる(S413)。無効信号出力部326においては、
無効アドレス信号を中央演算処理ユニット33に出力す
るようになっている。無効ドレス信号には、例えば一致
の場合(無効の場合)にハイレベルを出力し、不一致の
場合(有効の場合)にロウレベルを出力する信号を実用
的に使用することができる。この無効アドレス信号が出
力されることにより、例えばユーザはメモリ空間2への
アクセスが有効か無効かを知ることができ、ユーザサイ
ドで適切な処置を行うことができる。
の形態に係る半導体集積回路装置32及びこの半導体集
積回路装置32で構築される集積回路システム30にお
いては、メモリ空間制御装置320を備えたので、メモ
リモジュール100Aのメモリ空間2(01)〜2(0
8)の救済領域をメモリモジュール100Bのメモリ空
間2(11)〜2(18)の正常領域の一部に置換領域
として置き換えることができる。ここで、「メモリ空間
2(01)〜2(08)」は本発明に係る第1のメモリ
空間の一具体例に対応し、「メモリ空間2(11)〜2
(18)」は本発明に係る第2のメモリ空間の一具体例
に対応するものである。
半導体集積回路装置32及び集積回路システム30にお
いては、メモリモジュール100Bのメモリ空間2(1
1)〜2(18)の正常領域の一部をメモリモジュール
100Aのメモリ空間2(01)〜2(08)の救済領
域の置換領域として使用し、メモリ空間2(01)〜2
(08)、2(11)〜2(18)とは別の置換領域の
ための固定された冗長回路を必要としないので、この固
定された冗長回路に相当する分、メモリモジュール10
0Aの半導体記憶装置101〜108、メモリモジュー
ル100Bの半導体記憶装置111〜118のそれぞれ
の集積度を向上させることができる。ここで、「メモリ
モジュール100Aの半導体記憶装置101〜108」
は本発明に係る第1の半導体記憶装置の一具体例に対応
し、「メモリモジュール100Bの半導体記憶装置11
1〜118」は本発明に係る第2の半導体記憶装置の一
具体例に対応するものである。さらに、集積度を向上さ
せることができる結果、半導体記憶装置101〜10
8、111〜118の大容量化を実現することができ、
集積回路システム30の大容量化を実現することができ
る。
半導体集積回路装置32及び集積回路システム30にお
いては、メモリモジュール100Aのメモリ空間2(0
1)〜2(08)の救済領域をメモリモジュール100
Bのメモリ空間2(11)〜2(18)の正常領域の一
部に置換領域として置き換えたことにより、特にメモリ
空間2(01)〜2(08)を仮想的に不良領域が存在
しない連続アドレス空間として使用し、連続アドレス空
間を長く確保することができるので、不良領域のアドレ
スを無駄にアクセスすることがなくなり、アクセス時間
の高速化を実現することができる。
半導体集積回路装置32及び集積回路システム30にお
いては、不良領域を救済することができるので、半導体
記憶装置101〜108、111〜118の製造プロセ
ス上の歩留まりを向上することができる。
半導体集積回路装置32及び集積回路システム30にお
いては、救済領域数量検出回路309を備え、メモリモ
ジュール100A〜100D毎に救済領域の最大数量を
検出し、メモリ空間制御装置320の救済アドレス格納
テーブルユニット322の救済領域のアドレス情報、置
換アドレス格納テーブルユニット323の置換アドレス
情報が書き換えられるので、メモリモジュール100A
〜100Dの半導体記憶装置101〜108、111〜
118、121〜128、131〜138のいずれかの
置き換えを実現することができる。すなわち、極端に不
良領域数が多い半導体記憶装置を取り替えることができ
るので、集積回路システム30の大容量化を実現するこ
とができるとともに、集積回路システム30の製造上の
歩留まりを向上することができる。
の形態は、本発明の第2の実施の形態に係る半導体集積
回路装置32の救済領域数量検出回路309を不良領域
アドレス検出回路に代えた例について説明するものであ
る。
の第3の実施の形態に係る集積回路システム30のシス
テムブロック構成図である。図10に示す集積回路シス
テム30は、図6に示す本発明の第2の実施の形態に係
る集積回路システム30と同様に、中央演算処理ユニッ
ト33と、複数のメモリモジュール100A及び100
B(実際には4−バンク構成のメモリモジュール100
A〜100Dを備えている。)と、メモリ空間制御装置
320を少なくとも有する半導体集積回路装置32とを
備えて構築されている。そして、半導体集積回路装置3
2のメモリ空間制御装置320においては、本発明の第
2の実施の形態に係る救済領域数量検出回路309に代
えて不良領域アドレス検出回路310が配設されてい
る。
力側は、アドレス情報選別回路324と、メモリモジュ
ール100Aの半導体記憶装置101〜108、メモリ
モジュール100Bの半導体記憶装置111〜118の
それぞれの無効信号出力部16(図1参照。)とに接続
されている。不良領域アドレス検出回路310の出力側
は、救済アドレス格納テーブルユニット322、置換ア
ドレス格納テーブルユニット323のそれぞれに接続さ
れている。
は、すべてのメモリ空間2にアクセスすることにより、
メモリモジュール100Aの半導体記憶装置101〜1
08の無効信号出力部16から出力される無効アドレス
信号の有無、メモリモジュール100Bの半導体記憶装
置111〜118の無効信号出力部16から出力される
無効アドレス信号の有無をそれぞれバンク毎に取得し、
バンク毎に無効アドレス信号のワイヤードオア(論理
和)をとることにより、ビット幅方向の救済領域のアド
レス情報を取得するようになっている。
ドレス情報に基づき、不良領域アドレス検出回路310
は、メモリモジュール100Aの半導体記憶装置101
〜108のメモリ空間2(01)〜2(08)の救済領
域のアドレス情報を「情報22a」〜「情報22d」と
して救済アドレス格納テーブルユニット322に格納す
るとともに、メモリモジュール100Bの半導体記憶装
置111〜118のメモリ空間2(11)〜2(18)
の救済領域のアドレス情報を「情報13a」〜「情報1
3d」として置換アドレス格納テーブルユニット323
に格納する。さらに、置換アドレス格納テーブルユニッ
ト323においては、救済アドレス格納テーブルユニッ
ト322に格納された救済領域のアドレス情報「情報2
2a」〜「情報22d」に一対一対応の置換アドレス情
報「情報23a」〜「情報23d」を救済領域のアドレ
ス情報「情報13a」〜「情報13d」に上積みするよ
うに格納するようになっている。置換アドレス格納テー
ブルユニット323に格納される救済領域のアドレス情
報「情報13a」〜「情報13d」、置換アドレス情報
「情報23a」〜「情報23d」のそれぞれにおいて
は、バンク情報として例えば最上位のアドレス入力信号
が付加されるようになっている。さらに、置換アドレス
格納テーブルユニット323においては、置換アドレス
情報「情報23a」〜「情報23d」の各々の格納箇所
が有効か無効かを示すバリッドフラグが必要であるが、
このバリッドフラグは置換アドレス情報に含ませること
が実用的である。
の形態に係る集積回路システム30のシステム動作は、
前述の本発明の第2実施の形態に係る集積回路システム
30のシステム動作の図9に示すアドレス入力信号の入
力(S407)以降と同様であるので、ここでの説明は
省略する。
の形態に係る半導体集積回路装置32及びこの半導体集
積回路装置32で構築される集積回路システム30にお
いては、本発明の第2の実施の形態に係る半導体集積回
路装置32及びこの半導体集積回路装置32で構築され
る集積回路システム30で得られる効果と同一の効果を
得ることができる。
半導体集積回路装置32及び集積回路システム30にお
いては、本発明の第2の実施の形態に係る救済領域数量
検出回路309と同様に不良領域アドレス検出回路31
0を備えたので、集積回路システム30の大容量化を実
現しつつ、集積回路システム30の製造上の歩留まりを
向上することができる。
の実施の形態によって記載したが、この開示の一部をな
す論述及び図面はこの発明を限定するものであると理解
すべきではない。この開示から当業者には様々な代替実
施の形態、実施例及び運用技術が明らかとなろう。
実施の形態において、半導体記憶装置1、101等には
DRAMが使用されているが、本発明はDRAMに限定
されるものではない。例えば、本発明は、情報の書き込
み及び読み出し可能な半導体記憶装置としてSRAMに
適用することができる。さらに、本発明は、情報の読み
出し可能なROM、EEPROME、EPROM等に適
用することができる。これらの半導体記憶装置は、単一
の半導体チップとして構築されていてもよいし、論理回
路を構築する半導体チップの一部として構築されていて
もよい。
ない様々な実施の形態等を含むことは勿論である。従っ
て、本発明の技術的範囲は上記の妥当な特許請求の範囲
に係る発明特定事項によってのみ定められるものであ
る。
き、かつ集積度を向上することができるメモリ空間制御
装置、半導体集積回路装置及び集積回路システムを提供
することができる。
現することができるメモリ空間制御装置、半導体集積回
路装置及び集積回路システムを提供することができる。
加速試験の段階、ユーザーでの使用中の段階等の広範囲
な段階で不良領域を救済することが可能なメモリ空間制
御装置、半導体集積回路装置及び集積回路システムを提
供することができる。
とにより、製造プロセス上の歩留まりを向上させること
ができるメモリ空間制御装置、半導体集積回路装置及び
集積回路システムを提供することができる。
置のシステムブロック構成図である。
置のメモリ空間の等価回路図である。
体記憶装置において不良領域を有するメモリ空間の模式
的なブロック図、(B)は不良領域を正常領域の一部に
割り当てた状態を示すメモリ空間の模式的なブロック図
である。
置のシステム動作を説明するフローチャートである。
テムのシステム構成図である。
テムのシステムブロック構成図である。
するメモリ空間の模式的なブロック図である。
常領域の一部に割り当てた状態を示すメモリ空間の模式
的なブロック図である。
テムのシステム動作を説明するフローチャートである。
ステムのシステムブロック構成図である。
8、131〜138 半導体記憶装置 2、2(01)〜2(08)、2(11)〜2(1
8)、2(21)〜2(28)、2(31)〜2(3
8) メモリ空間 3 アドレスデコーダ回路 4 ライトリード制御信号生成回路 5 データ信号入出力制御回路 6、306 アドレス入力信号部 7、307 ライトリード制御信号入力部 8、304 データ信号入出力部 10、320 メモリ空間制御装置 11、321 第1のアドレス一致/不一致検出回路 12、322 不良アドレス格納テーブルユニット 13、323 置換アドレス格納テーブルユニット 14、324 アドレス情報選別回路 15、325 第2のアドレス一致/不一致検出回路 16、326 無効信号出力部 30 集積回路システム 31 システムボード 32 半導体集積回路装置 33 中央演算処理ユニット 100A〜100D メモリモジュール 200 初段アドレス 201 終段アドレス 210、211 不良領域 210A〜218A、220A〜227A 救済領域 210B〜218B 置換領域 212 一部(正常領域の一部) 309 不良領域数量検出回路 310 不良領域アドレス検出回路
Claims (12)
- 【請求項1】 メモリ空間の不良領域のアドレス情報の
入力に基づき、前記メモリ空間の正常領域の一部のアド
レス情報を出力する手段を備え、 前記メモリ空間の正常領域の一部を不良領域を救済する
冗長可能領域として制御することを特徴とするメモリ空
間制御装置。 - 【請求項2】 前記不良領域を連続アドレス空間として
使用可能にしたことを特徴とする請求項1に記載のメモ
リ空間制御装置。 - 【請求項3】 前記メモリ空間の初段アドレス側又は終
段アドレス側の正常領域の一部を冗長可能領域として制
御することを特徴とする請求項2に記載のメモリ空間制
御装置。 - 【請求項4】 メモリ空間の不良領域のアドレス情報を
格納する不良アドレス格納テーブルユニットと、 前記不良領域のアドレス情報をメモリ空間の正常領域の
一部に置き換えた置換アドレス情報を格納する置換アド
レス格納テーブルユニットと、 前記不良アドレス格納テーブルユニットに格納された不
良領域のアドレス情報とアドレス入力信号との一致、不
一致を検出する第1のアドレス一致/不一致検出回路
と、 前記不良領域のアドレス情報とアドレス入力信号とが一
致している場合に前記置換アドレス格納テーブルユニッ
トに格納された置換アドレス情報を出力し、不一致の場
合には前記アドレス入力信号を出力するアドレス情報選
別回路とを備えたことを特徴とするメモリ空間制御装
置。 - 【請求項5】 前記置換アドレス情報とアドレス入力信
号とが一致している場合に無効アドレス信号を出力する
第2のアドレス一致/不一致検出回路をさらに備えたこ
とを特徴とする請求項4に記載のメモリ空間制御装置。 - 【請求項6】 メモリ空間と、 アドレスデコーダ回路と、 前記メモリ空間の不良領域のアドレス情報を格納する不
良アドレス格納テーブルユニットと、 前記不良領域のアドレス情報をメモリ空間の正常領域の
一部に置き換えた置換アドレス情報を格納する置換アド
レス格納テーブルユニットと、 前記不良アドレス格納テーブルユニットに格納された不
良領域のアドレス情報とアドレス入力信号との一致、不
一致を検出する第1のアドレス一致/不一致検出回路
と、 前記不良領域のアドレス情報とアドレス入力信号とが一
致している場合に前記置換アドレス格納テーブルユニッ
トに格納された置換アドレス情報を前記アドレスデコー
ダ回路に出力し、不一致の場合には前記アドレス入力信
号を前記アドレスデコーダ回路に出力するアドレス情報
選別回路とを少なくとも備えたことを特徴とする半導体
集積回路装置。 - 【請求項7】 前記置換アドレス情報とアドレス入力信
号とが一致している場合に無効アドレス信号を出力する
第2のアドレス一致/不一致検出回路をさらに備えたこ
とを特徴とする請求項6に記載の半導体集積回路装置。 - 【請求項8】 第1のメモリ空間及び第1のアドレスデ
コーダ回路を少なくとも有する第1の半導体記憶装置
と、 第2のメモリ空間及び第2のアドレスデコーダ回路を少
なくとも有する第2の半導体記憶装置と、 前記第1のメモリ空間の不良領域を救済した救済領域の
アドレス情報を格納する救済アドレス格納テーブルユニ
ットと、 前記救済領域のアドレス情報を前記第2のメモリ空間の
正常領域の一部に置き換えた置換アドレス情報を格納す
る置換アドレス格納テーブルユニットと、 前記救済アドレス格納テーブルユニットに格納された救
済領域のアドレス情報とアドレス入力信号との一致、不
一致を検出する第1のアドレス一致/不一致検出回路
と、 前記救済領域のアドレス情報とアドレス入力信号とが一
致している場合に前記置換アドレス格納テーブルユニッ
トに格納された置換アドレス情報を前記第2のアドレス
デコーダ回路に出力し、不一致の場合には前記アドレス
入力信号を前記第1のアドレスデコーダ回路に出力する
アドレス情報選別回路とを少なくとも備えたことを特徴
とする集積回路システム。 - 【請求項9】 前記第1の半導体記憶装置は、 前記第1のメモリ空間の不良領域のアドレス情報を格納
する第1の不良アドレス格納テーブルユニットと、 前記不良領域のアドレス情報を第1のメモリ空間の正常
領域の一部に置き換えた救済領域の置換アドレス情報を
格納する第1の置換アドレス格納テーブルユニットと、 前記第1の不良アドレス格納テーブルユニットに格納さ
れた不良領域のアドレス情報とアドレス入力信号との一
致、不一致を検出する第1のアドレス一致/不一致検出
回路と、 前記不良領域のアドレス情報とアドレス入力信号とが一
致している場合に前記第1の置換アドレス格納テーブル
ユニットに格納された置換アドレス情報を前記第1のア
ドレスデコーダ回路に出力し、不一致の場合には前記ア
ドレス入力信号を前記第1のアドレスデコーダ回路に出
力する第1のアドレス情報選別回路とを少なくとも備
え、 前記第2の半導体記憶装置は、 前記第2のメモリ空間の不良領域のアドレス情報を格納
する第2の不良アドレス格納テーブルユニットと、 前記不良領域のアドレス情報を第2のメモリ空間の正常
領域の一部に置き換えた救済領域の置換アドレス情報を
格納する第2の置換アドレス格納テーブルユニットと、 前記第2の不良アドレス格納テーブルユニットに格納さ
れた不良領域のアドレス情報とアドレス入力信号との一
致、不一致を検出する第2のアドレス一致/不一致検出
回路と、 前記不良領域のアドレス情報とアドレス入力信号とが一
致している場合に前記第2の置換アドレス格納テーブル
ユニットに格納された置換アドレス情報を前記第2のア
ドレスデコーダ回路に出力し、不一致の場合には前記ア
ドレス入力信号を前記第2のアドレスデコーダ回路に出
力する第2のアドレス情報選別回路とを少なくとも備え
たことを特徴とする請求項8に記載の集積回路システ
ム。 - 【請求項10】 前記第1の半導体記憶装置の第1のメ
モリ空間、前記第2の半導体記憶装置の第2のメモリ空
間のそれぞれにおいて、救済領域の最大の数量を検出す
る救済領域数量検出回路をさらに備えたことを特徴とす
る請求項9に記載の集積回路システム。 - 【請求項11】 前記第1の半導体記憶装置の第1のメ
モリ空間の救済領域、前記第2の半導体記憶装置の第2
のメモリ空間の救済領域のそれぞれのアドレス情報を検
出する救済領域アドレス検出回路をさらに備えたことを
特徴とする請求項8に記載の集積回路システム。 - 【請求項12】 前記置換アドレス情報とアドレス入力
信号とが一致している場合に無効アドレス信号を出力す
る第2のアドレス一致/不一致検出回路をさらに備えた
ことを特徴とする請求項8に記載の集積回路システム。
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