JP3680725B2 - 半導体記憶装置 - Google Patents
半導体記憶装置 Download PDFInfo
- Publication number
- JP3680725B2 JP3680725B2 JP2000326599A JP2000326599A JP3680725B2 JP 3680725 B2 JP3680725 B2 JP 3680725B2 JP 2000326599 A JP2000326599 A JP 2000326599A JP 2000326599 A JP2000326599 A JP 2000326599A JP 3680725 B2 JP3680725 B2 JP 3680725B2
- Authority
- JP
- Japan
- Prior art keywords
- memory cell
- selection
- cell group
- spare
- normal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/70—Masking faults in memories by using spares or by reconfiguring
- G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
- G11C29/80—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved layout
- G11C29/816—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved layout for an application-specific layout
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/70—Masking faults in memories by using spares or by reconfiguring
- G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
- G11C29/84—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved access time or stability
- G11C29/848—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved access time or stability by adjacent switching
Landscapes
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Read Only Memory (AREA)
Description
【発明の属する技術分野】
本発明は半導体記憶装置に関し、特に不揮発性メモリセルを備えた冗長救済が可能な半導体記憶装置に関するものである。
【0002】
【従来の技術】
近年、不揮発性の半導体記憶装置であるフラッシュメモリにおいては、記憶容量の増大及び製造プロセスの微細化により歩留りの低下を招いている。この歩留り低下を抑えるために予備のメモリセルにより不良メモリセルを置き換えて冗長救済を行なう半導体記憶装置が不可欠となっている。
【0003】
このような半導体記憶装置の例として、特開平5−159597号公報などに開示されたものなどがある。図5はこのような従来の半導体記憶装置の一構成例を模式的に示した図である。
【0004】
図5において、正規メモリセルアレイ101はn個(nは正の整数)の正規ワード線WL1〜WLnとm個(mは正の整数)のビット線BL1〜BLmに接続され行列状に配置されたメモリセル(MCで図示)を有しており、予備メモリセルアレイ102はワード線WLn+1とm個のビット線BL1〜BLmに接続したメモリセルを有している。冗長制御回路104内の選択回路Sa1〜Sanはロウデコーダ103の信号線R1〜Rnを各々対応するワード線WL1〜WLn+1にスイッチングする。制御セルCa1〜Canは、図示していないが、それぞれ欠陥情報を記録するためヒューズ素子或いは不揮発性のメモリセルを有している。この制御セルCa1〜Canの出力線は選択回路と隣接する制御セルとに接続されている。
【0005】
以上のように構成された半導体記憶装置について、以下その動作を説明する。ロウデコーダ103は、入力された行アドレスをデコードし、その結果を信号線R1〜Rnに対して出力する。選択回路Sa1〜Sanは制御セルCa1〜Canの出力を受けてスイッチングを行なう。ここではi番目(1≦i≦n)の選択回路Saiは制御セルCaiの出力が例えば“L”(Lowレベル)のときワード線WLiを選択し、“H”(Highレベル)のときワード線WLi+1を選択する。制御セルCaiは、制御セル内にWLiの欠陥情報を記録しており、この欠陥情報がWLiに欠陥を持つことを示すか、またはCai−1の出力が“H”であれば“H”を出力し、それ以外では“L”を出力する。例として、i番目のワード線WLiに欠陥をもつメモリセルMCが存在する場合、制御セルCaiに欠陥情報が記録され、1≦k≦iを満たすkについて選択回路SkはRkに対してWLkを選択し、i≦j≦nを満たすjについて選択回路SjはRjに対してWLj+1を選択するように設定される。すなわち、冗長制御回路104は図5に示すように欠陥ワード線WLiをスキップするようにi番目以降の選択回路のワード線への接続をシフトさせることで冗長救済を行なっている。
【0006】
【発明が解決しようとする課題】
しかしながら上記従来の半導体記憶装置では、予備メモリセルアレイは、正規メモリセルアレイ内の欠陥の冗長救済にしか用いることができないため、冗長救済に使用しなかった予備メモリセルは使用しないまま、チップ面積を増加させるという問題があった。また、不揮発性の半導体記憶装置の場合の書換えプログラムを格納する様な第2の正規メモリ領域が必要な場合、正規メモリセルアレイおよび予備メモリセルアレイ以外に第2の正規メモリ領域用のメモリセルアレイを設ける必要があり面積の増加を引き起こすという問題があった。
【0007】
本発明は、上記従来の問題点を解決するもので、面積の増加なく第2の正規メモリ領域を設ける半導体記憶装置を提供することを目的とする。
【0008】
【課題を解決するための手段】
本発明の請求項1記載の半導体記憶装置は、複数の正規メモリセル群と、前記複数の正規メモリセル群と連続して順序付けられた少なくとも1つの予備メモリセル群と、前記複数の正規メモリセル群と各々対応するよう設けられた複数の正規メモリセル群選択線と、前記予備メモリセル群に対応して設けられた少なくとも1つの予備メモリセル群選択線と、アドレスに従って複数のアドレス選択線のいずれかを選択する正規選択手段と、予備選択信号に従って予備選択線を選択する予備選択手段と、前記複数のアドレス選択線の各々に対して、前記複数の正規メモリセル群選択線のうち対応する正規メモリセル群選択線、あるいは前記対応する正規メモリセル群選択線と連続して順序付けられた少なくとも1つの正規メモリセル群選択線又は予備メモリセル群選択線を結合する選択結合手段と、前記予備選択線に対して前記予備メモリセル群選択線を選択的に結合する予備選択結合手段と、前記選択結合手段及び予備選択結合手段に結合され、欠陥メモリセル群の置き換えを行わない場合には、前記複数の正規メモリセル群選択線が前記複数のアドレス選択線に各々結合されるとともに前記予備メモリセル群選択線が前記予備選択線に結合され、欠陥メモリセル群の置き換えを行う場合には、前記複数の正規メモリセル群のうち、欠陥メモリセル群を除いた正規メモリセル群及び予備メモリセル群に対応する複数の正規メモリセル群選択線及び予備メモリセル群選択線が、前記複数のアドレス選択線に各々結合されるよう前記選択結合手段及び予備選択結合手段を制御する選択制御手段と、前記予備選択手段によって前記予備メモリセルを選択するかどうかを示す予備選択手段選択フラグを保持するレジスタ部とを備えている。
【0009】
この構成によって、予備メモリセル群を欠陥メモリセル群の置き換えのためにも、また、予備選択信号に従って選択し、第2の正規メモリセルとして使用するためにも用いることができる。
【0010】
請求項2記載の発明は、請求項1記載の半導体記憶装置であって、前記レジスタ部は、保持された前記予備選択手段選択フラグに従って予備選択フラグ信号を出力し、前記予備選択手段は、前記予備選択フラグ信号が活性状態のとき、前記予備選択信号に従って前記予備選択線を選択し、前記予備選択フラグ信号が非活性状態のとき、前記予備選択信号にかかわらず、前記予備選択線を常に非選択状態とすることを特徴とする。
【0011】
この構成によれば、レジスタ部に保持されたフラグに従って、予備メモリセル群が予備選択信号によっては選択されないよう制御することができる。
【0012】
本発明の請求項3記載の半導体記憶装置は、複数の正規メモリセル群と、前記複数の正規メモリセル群と連続して順序付けられた少なくとも1つの予備メモリセル群と、前記複数の正規メモリセル群と各々対応するよう設けられた複数の正規メモリセル群選択線と、前記予備メモリセル群に対応して設けられた少なくとも1つの予備メモリセル群選択線と、アドレスに従って複数のアドレス選択線のいずれかを選択する正規選択手段と、予備選択信号に従って予備選択線を選択する予備選択手段と、前記複数のアドレス選択線の各々に対して、前記複数の正規メモリセル群選択線のうち対応する正規メモリセル群選択線、あるいは前記対応する正規メモリセル群選択線と連続して順序付けられた少なくとも1つの正規メモリセル群選択線又は予備メモリセル群選択線を結合する選択結合手段と、前記選択結合手段に結合され、前記複数の正規メモリセル群のうち、欠陥メモリセル群を除いた正規メモリセル群又は予備メモリセル群に対応する複数の正規メモリセル群選択線又は予備メモリセル群選択線が、前記複数のアドレス選択線に各々結合されるよう前記選択結合手段を制御する選択制御手段と、前記予備選択手段によって前記予備メモリセルを選択するかどうかを示す予備選択手段選択フラグを保持するレジスタ部とを備え、前記予備メモリセル群として、複数の予備メモリセル群を備え、前記予備メモリセル群選択線として、前記複数の予備メモリセル群に各々対応する複数の予備メモリセル群選択線を備え、前記予備選択線に対して、対応する予備メモリセル群選択線、あるいは前記対応する予備メモリセル群選択線と連続して順序付けられた予備メモリセル群選択線を結合する予備選択結合手段と、前記対応する予備メモリセル群選択線を欠陥メモリセル群の置き換えのために使用するとき、前記対応する予備メモリセル群選択線と連続して順序付けられた予備メモリセル群選択線が前記予備選択線に結合されるよう前記予備選択結合手段を制御する予備選択制御手段とをさらに備えたことを特徴とする。
【0013】
この構成によれば、複数の予備メモリセル群の一部を欠陥メモリセル群の置き換えのために、また、他の一部を予備選択信号によって第2の正規メモリセルとして選択するために使用することができる。
【0014】
請求項4記載の発明は、請求項1記載の半導体記憶装置において、前記レジスタ部は、ヒューズ素子あるいは不揮発性メモリセルからなる予備選択手段選択フラグ記録手段を備え、前記予備選択手段選択フラグ記録手段に予備選択手段選択フラグを保持することを特徴とする。
【0015】
この構成によって、ヒューズ素子あるいは不揮発性メモリ素子のプログラミングによって容易に予備選択手段選択フラグを設定できる。
【0016】
請求項5記載の発明は、請求項1記載の半導体記憶装置であって、予備選択手段選択フラグを記憶する不揮発性メモリセルを有する構成情報メモリセル群を、前記正規メモリセル群、前記予備メモリセル群と共通のメモリセルアレイ内に設置し、前記メモリセルアレイに記憶されているデータを読み出すデータ読み出し手段と、前記データ読み出し手段によって前記構成情報メモリセル群から前記予備選択手段選択フラグが読み出され、読み出された予備選択手段選択フラグが前記レジスタ部に保持されるよう制御する読み出し制御手段とをさらに備えたことを特徴とする。
【0017】
この構成によって、予備選択手段選択フラグ情報を正規メモリセルと同じアレイ内のメモリセルに書き込むことができ、読み出し、書込みのための回路を共通に利用することができ、回路規模を縮小することができる。
【0018】
請求項6記載の発明は、請求項5記載の半導体記憶装置であって、電源立ち上げを検知するパワーオン検知手段をさらに備え、前記読み出し制御手段は、前記パワーオン検知手段の出力に応答して電源立ち上げ時に動作することを特徴とする。
【0019】
この構成によれば、電源を立ち上げるだけで、予備選択手段選択フラグを適切に設定することができる。
【0020】
【発明の実施の形態】
以下、本発明の一実施の形態について、図面を参照しながら説明する。
【0021】
図1は、本実施形態における半導体記憶装置の主要部の構成を示す図である。図1において、1は行列状に配列された複数の書き換え可能な不揮発性メモリセルからなる正規メモリブロックBLK1〜BLKnを順次配列することにより構成された正規メモリセルアレイ、2は行列状に配列された複数の同様なメモリセルからなる予備メモリブロックBLKn+1〜BLKn+2を順次配列することにより構成された予備メモリセルアレイ、3は入力される行アドレス内のブロックアドレス(図示せず)をデコードしてその結果を順次配列された出力信号線R1〜Rn(アドレス選択線)に対して出力するブロックデコーダ、6は予備メモリブロックを第2の正規メモリ領域として使用するか否かの予備使用フラグを保持し予備使用信号線7に出力するレジスタ部、8は予備使用信号線7から入力される予備使用信号と予備選択信号(図示せず)をデコードし、出力信号線Rn+1(予備選択線)に対して出力する予備ブロックデコーダ、4は出力信号線R1〜Rn+1とブロック選択信号線BKS1〜BKSn+2の接続を制御する冗長制御回路、5は冗長制御回路4を通して出力されるブロック選択信号BKS1〜BKSn+2とアドレス(図示せず)により正規メモリブロックBLK1〜BLKnおよび予備メモリブロックBLKn+1〜BLKn+2内のワード線を選択するブロック内ロウデコーダである。
【0022】
冗長制御回路4において、選択回路群33はブロックデコーダ3および予備ブロックデコーダ8の順次接続された出力信号線R1〜Rn+1にそれぞれ接続された選択回路S1〜Sn+1を備えており、出力信号線R1〜Rn+1をそれぞれ対応するブロック選択信号線BKS1〜BKSn+2にスイッチングする。具体的には、各選択回路S1〜Sn+1は、それぞれが接続される各出力信号線R1〜Rn+1と、この出力信号線R1〜Rn+1に対応した配列順番のブロック選択信号線またはこのブロック選択信号線に連続して配列される2つのブロック選択信号線(選択回路Sn+1の場合、1つのブロック選択信号線)のいずれか1つとの接続をスイッチングする。例えば、Riをi番目の出力信号線、Siをi番目の選択回路、ブロック選択信号線BKSi、BKSi+1、BKSi+2をそれぞれi番目、i+1番目、i+2番目のブロック選択信号線とすると、選択回路Siと接続される出力信号線Riは、ブロック選択信号線BKSi、BKSi+1、BKSi+2のいずれかと接続される。制御セル群34は、ブロックBLK1〜BLKn+1の欠陥情報を保持する制御セルC1〜Cn+2を備える。制御セルC1〜Cn+2は選択回路S1〜Sn+2にそれぞれ接続されているとともに、ブロック選択信号線の配列順に沿って互いに順次接続されており、3つの状態“0”、“1”、“2”のいずれかを出力して選択回路S1〜Sn+2を制御する。
【0023】
図2は図1に示したレジスタ部6の構成例を示す回路図であり、データを書込む手段としてヒューズ素子131aを備えたものを示している。P型MOSトランジスタ130はソースが電源電圧VDDと接続され、ドレインがインバータ132の入力と接続されるとともに、ヒューズ素子131aを介して接地されている。インバータ132の出力はP型MOSトランジスタ130のゲートに入力されるとともに、レジスタ部6の出力となる。インバータ132は、ヒューズ素子131aが接続されている状態では、常に“1”を出力し、P型MOSトランジスタ130は常にオフされた状態となっている。ヒューズ素子が切断された場合には、インバータ132の出力は“0”となり、P型MOSトランジスタ130はオンとなる。
【0024】
図3は図1に示したレジスタ部6の他の例を示す回路図であり、前記図2に示した回路において、データを書込むための手段としてヒューズ素子131aの代わりに不揮発性メモリ素子131bを備えたものである。図において図2と同一符号は同一または相当する部分を示している。この回路においては、ヒューズ素子を切断する代わりに不揮発性メモリ素子131bに保持される電荷を変化させることで、このメモリ素子をオンまたはオフさせることを除けば、前記図2に示した回路と同等の構成となっている。
【0025】
なお、レジスタ部6としては、1ビットのデータを保持し、出力できるものであれば、どのような構成のものを用いるようにしても良い。
【0026】
以上のように構成された本実施の形態に係る半導体記憶装置の動作を以下に説明する。
【0027】
まず、冗長救済の動作について説明する。ブロックデコーダ3は、入力された行アドレスをデコードし、その結果を信号線R1〜Rnに出力する。選択回路S1〜Snは制御セルC1〜Cnの出力を受けてブロックデコーダ3の出力R1〜Rnとブロック選択信号線BKS1〜BKSn+2の接続のスイッチングを行なう。ここで、i番目の選択回路Siは制御セルCiの出力が状態“0”の場合ブロック選択信号線BKSiを選択し、状態“1”の場合ブロック選択信号線BKSi+1を選択し、状態“2”の場合ブロック選択信号線BKSi+2を選択する。制御セルCiに保持されているブロックBLKiの欠陥情報Di(図示せず)は欠陥有りのときDi=“1”、欠陥無しのときDi=“0”となる。制御セルCiは、欠陥情報DiとDi+1から(Di、Di+1)=(“0”、“0”)の場合、制御セルCi−1から受けた状態をそのまま出力する。次に、(Di、Di+1)=(“1”、“0”)の場合、制御セルCiの出力は、制御セルCi−1の出力が状態“0”のとき状態“1”となる。次に(Di、Di+1)=(“0”、“1”)の場合、制御セルCiの出力は、制御セルCi−1の出力が状態“0”のとき状態“0”であり、制御セルCi−1の出力が状態“1”のとき状態“2”となる。次に(Di、Di+1)=(“1”、“1”)の場合、制御セルCiの出力は、制御セルCi−1の出力が状態“0”のとき“2”となる。これにより、欠陥を有するブロック選択線を飛ばすように選択回路の接続がシフトして、欠陥を有するブロック選択線を除いたブロック選択線がその配列順に、順次ブロックデコーダの出力R1〜Rnと接続され、予備のブロック選択線により冗長救済が行なわれる。
【0028】
次に予備メモリブロックを第2の正規メモリ領域として選択する動作について説明する。
【0029】
まず、レジスタ部に保持されている予備使用フラグが“0”の場合、予備使用信号線7には“0”が出力され予備ブロックデコーダ8の出力Rn+1は常に“0”となり、予備選択信号を予備ブロックデコーダ8に入力しても予備メモリブロックBLKn+1、BLKn+2を選択することはできない。予備メモリブロックは、冗長救済が行なわれた場合のみ選択可能となる。たとえば、1つのブロックの冗長救済が行なわれた場合、ロウデコーダの出力信号線Rnとブロック選択信号線BKSn+1が選択回路Snで接続され、予備ブロックBLKn+1が選択可能となる。また、2つのブロックの冗長救済が行なわれた場合、ロウデコーダの出力信号線Rn−1とブロック選択信号BKSn+1が選択回路Sn−1で接続され、ロウデコーダの出力信号線Rnとブロック選択信号BKSn+2が選択回路Snで接続され、予備ブロックBLKn+1、BLKn+2が選択可能となる。
【0030】
次に、レジスタ部に保持されている予備使用フラグが“1”の場合、予備使用信号線7には“1”が出力され予備ブロックデコーダ8の出力Rn+1は予備選択信号が“0”のとき“0”、予備選択信号が“1”のとき“1”となり、予備選択信号により予備ブロックBLKn+1が選択可能となり、予備ブロックBLKn+1を第2の正規メモリ領域として書換え、読み出しが可能となる。このとき、BLKn+2は冗長救済が行なわれた場合のみ選択可能で、1つのブロックの冗長救済が行なわれた場合、予備ブロックデコーダの出力信号線Rn+1とブロック選択信号線BKSn+2が選択回路Sn+1で接続され、予備ブロックBLKn+2が選択可能となる。この場合、予備ブロックBLKn+2が第2の正規メモリ領域として選択されることになる。
【0031】
以上のように、本実施の形態によれば、2つの予備メモリブロックを用いて2つまでの欠陥ブロックの冗長救済が可能であり、第2の正規メモリ領域が必要な場合、予備メモリブロックの1つを第2の正規メモリ領域に割り当て、1つまでの欠陥ブロックの冗長救済が可能な構成にレジスタのみで変更が可能になり、第2の正規メモリセル領域用のメモリセルアレイを設ける必要がないため面積を削減することが可能になる。レジスタの設定のみで変更が可能なため、第2の正規メモリ領域の必要な構成、不要な構成に応じた設計変更を行なう手間も必要なくなる。
【0032】
予備使用フラグの情報は、メモリアレイ内に記憶させておくこともできる。図4はそのように構成した場合の本発明の半導体記憶装置の全体構成を示すブロック図である。
【0033】
図4において図1と同一符号については同一または相当する部分を示している。図4において、メモリセルアレイ51は構成情報ブロック52と正規メモリセルアレイ1と予備メモリセルアレイ2とを備えている。構成情報ブロック52は行列状に配列された不揮発性メモリセルを備えており、予備使用フラグを含む情報を記憶している。ブロックデコーダ3a及びブロック内ロウデコーダ5aはそれぞれ図1のブロックデコーダ3、ブロック内ロウデコーダ5において、ロウアドレスをデコードすることにより構成情報ブロック52を選択できるようにしたものである。冗長制御回路4は正規メモリセルアレイ1内の正規メモリブロックおよび予備メモリセルアレイ2内の予備メモリブロックについて冗長救済を行なう。レジスタ部16は、図1のレジスタ部6と対応するものであるが、構成情報ブロック52から読み出した予備使用フラグを取り込み、その後保持する構成となっている点が異なる。
【0034】
データ読み出し手段10はセンスアンプ回路およびカラム選択回路を備えており、メモリセルアレイ51に記録されたデータを読み出す回路である。データ読み出し制御回路11は、構成情報ブロック52のデータを読み出す際の記憶装置全体の制御を行なうもので、電源立ち上げ時にパワーオン検知回路12の出力に応答して、ブロックデコーダ3aおよびブロック内ロウデコーダ5aに構成情報ブロック52内のメモリセルを選択させ、データ読み出し手段10よりデータを取り込み、レジスタ部16へ予備使用フラグをセットする。
【0035】
以上のように構成された本実施の形態に係る半導体記憶装置の動作について説明する。予備使用フラグのレジスタ部16への設定の過程は、データ読み出し制御回路11により制御される。まず、ブロックデコーダ3a、ブロック内ロウデコーダ5a及びデータ読み出し手段10によって構成情報ブロック52より予備使用フラグが読み出される。次にデータ読み出し手段10より出力された予備使用フラグはレジスタ部16へ渡される。以降は、このレジスタ部16に保持される予備使用フラグを用いて、図1に関して説明したのと同様に、予備ブロックデコーダ8および冗長制御回路4により予備メモリブロックを第2の正規メモリ領域として使用するか冗長救済用ブロックとして使用するかの制御が行なわれる。
【0036】
以上のように本実施の形態によれば、予備使用フラグを記録する構成情報ブロック52は、メモリセルアレイ51上にあり、メモリセルアレイ51の正規メモリ領域である正規メモリセルアレイ1と同じ回路系で制御されるため、予備使用フラグを記録するためのメモリセルに対する書込み、読み出しを行なうための回路を、メモリセルアレイ51の書込み、読み出し回路とは別に設ける必要がなく、回路規模を縮小でき、面積の縮小が可能となる。さらにメモリセルの検査の際においても、構成情報ブロック52は正規メモリセルアレイ1の検査と同一の工程で出来るため検査の簡素化が図れる。
【0037】
【発明の効果】
本発明に係る半導体記憶装置によれば、予備メモリセルアレイを第2の正規メモリ領域として使用するか、冗長救済用のメモリ領域として使用するかをレジスタの設定によって変更することが可能になり、第2の正規メモリ領域が必要な場合も面積の増加がない。また、第2の正規メモリ領域が不要な場合、全てを冗長救済用もメモリ領域に割り当てられ、高歩留りを得ることができる。
【図面の簡単な説明】
【図1】本発明の一実施の形態に係る半導体記憶装置の主要部の構成を示す図
【図2】本発明の一実施の形態に係る半導体記憶装置のレジスタ部の例を示す図
【図3】本発明の一実施の形態に係る半導体記憶装置のレジスタ部の他の例を示す図
【図4】本発明の一実施の形態に係る半導体記憶装置の全体構成を示すブロック図
【図5】従来の半導体記憶装置の構成を示す図
【符号の説明】
1 正規メモリセルアレイ
2 予備メモリセルアレイ
3、3a ブロックデコーダ
4 冗長制御回路
5、5a ブロック内ロウデコーダ
6、16 レジスタ部
7 予備使用信号線
8 予備ブロックデコーダ
10 データ読み出し手段
11 データ読み出し制御回路
33 選択回路群
34 制御セル群
131a ヒューズ素子
131b 不揮発性メモリ素子
Claims (6)
- 複数の正規メモリセル群と、前記複数の正規メモリセル群と連続して順序付けられた少なくとも1つの予備メモリセル群と、前記複数の正規メモリセル群と各々対応するよう設けられた複数の正規メモリセル群選択線と、前記予備メモリセル群に対応して設けられた少なくとも1つの予備メモリセル群選択線と、アドレスに従って複数のアドレス選択線のいずれかを選択する正規選択手段と、予備選択信号に従って予備選択線を選択する予備選択手段と、前記複数のアドレス選択線の各々に対して、前記複数の正規メモリセル群選択線のうち対応する正規メモリセル群選択線、あるいは前記対応する正規メモリセル群選択線と連続して順序付けられた少なくとも1つの正規メモリセル群選択線又は予備メモリセル群選択線を結合する選択結合手段と、前記予備選択線に対して前記予備メモリセル群選択線を選択的に結合する予備選択結合手段と、前記選択結合手段及び予備選択結合手段に結合され、欠陥メモリセル群の置き換えを行わない場合には、前記複数の正規メモリセル群選択線が前記複数のアドレス選択線に各々結合されるとともに前記予備メモリセル群選択線が前記予備選択線に結合され、欠陥メモリセル群の置き換えを行う場合には、前記複数の正規メモリセル群のうち、欠陥メモリセル群を除いた正規メモリセル群及び予備メモリセル群に対応する複数の正規メモリセル群選択線及び予備メモリセル群選択線が、前記複数のアドレス選択線に各々結合されるよう前記選択結合手段及び予備選択結合手段を制御する選択制御手段と、前記予備選択手段によって前記予備メモリセルを選択するかどうかを示す予備選択手段選択フラグを保持するレジスタ部とを備えたことを特徴とする半導体記憶装置。
- 前記レジスタ部は、保持された前記予備選択手段選択フラグに従って予備選択フラグ信号を出力し、前記予備選択手段は、前記予備選択フラグ信号が活性状態のとき、前記予備選択信号に従って前記予備選択線を選択し、前記予備選択フラグ信号が非活性状態のとき、前記予備選択信号にかかわらず、前記予備選択線を常に非選択状態とすることを特徴とする請求項1記載の半導体記憶装置。
- 複数の正規メモリセル群と、前記複数の正規メモリセル群と連続して順序付けられた少なくとも1つの予備メモリセル群と、前記複数の正規メモリセル群と各々対応するよう設けられた複数の正規メモリセル群選択線と、前記予備メモリセル群に対応して設けられた少なくとも1つの予備メモリセル群選択線と、アドレスに従って複数のアドレス選択線のいずれかを選択する正規選択手段と、予備選択信号に従って予備選択線を選択する予備選択手段と、前記複数のアドレス選択線の各々に対して、前記複数の正規メモリセル群選択線のうち対応する正規メモリセル群選択線、あるいは前記対応する正規メモリセル群選択線と連続して順序付けられた少なくとも1つの正規メモリセル群選択線又は予備メモリセル群選択線を結合する選択結合手段と、前記選択結合手段に結合され、前記複数の正規メモリセル群のうち、欠陥メモリセル群を除いた正規メモリセル群又は予備メモリセル群に対応する複数の正規メモリセル群選択線又は予備メモリセル群選択線が、前記複数のアドレス選択線に各々結合されるよう前記選択結合手段を制御する選択制御手段と、前記予備選択手段によって前記予備メモリセルを選択するかどうかを示す予備選択手段選択フラグを保持するレジスタ部とを備え、
前記予備メモリセル群として、複数の予備メモリセル群を備え、前記予備メモリセル群選択線として、前記複数の予備メモリセル群に各々対応する複数の予備メモリセル群選択線を備え、前記予備選択線に対して、対応する予備メモリセル群選択線、あるいは前記対応する予備メモリセル群選択線と連続して順序付けられた予備メモリセル群選択線を結合する予備選択結合手段と、前記対応する予備メモリセル群選択線を欠陥メモリセル群の置き換えのために使用するとき、前記対応する予備メモリセル群選択線と連続して順序付けられた予備メモリセル群選択線が前記予備選択線に結合されるよう前記予備選択結合手段を制御する予備選択制御手段とをさらに備えたことを特徴とする半導体記憶装置。 - 前記レジスタ部は、ヒューズ素子あるいは不揮発性メモリセルからなる予備選択手段選択フラグ記録手段を備え、前記予備選択手段選択フラグ記録手段に予備選択手段選択フラグを保持することを特徴とする請求項1記載の半導体記憶装置。
- 予備選択手段選択フラグを記憶する不揮発性メモリセルを有する構成情報メモリセル群を、前記正規メモリセル群、前記予備メモリセル群と共通のメモリセルアレイ内に設置し、前記メモリセルアレイに記憶されているデータを読み出すデータ読み出し手段と、前記データ読み出し手段によって前記構成情報メモリセル群から前記予備選択手段選択フラグが読み出され、読み出された予備選択手段選択フラグが前記レジスタ部に保持されるよう制御する読み出し制御手段とをさらに備えたことを特徴とする請求項1記載の半導体記憶装置。
- 電源立ち上げを検知するパワーオン検知手段をさらに備え、前記読み出し制御手段は、前記パワーオン検知手段の出力に応答して電源立ち上げ時に動作することを特徴とする請求項5記載の半導体記憶装置。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000326599A JP3680725B2 (ja) | 2000-10-26 | 2000-10-26 | 半導体記憶装置 |
US09/983,076 US6400622B1 (en) | 2000-10-26 | 2001-10-23 | Semiconductor memory device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000326599A JP3680725B2 (ja) | 2000-10-26 | 2000-10-26 | 半導体記憶装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2002133893A JP2002133893A (ja) | 2002-05-10 |
JP3680725B2 true JP3680725B2 (ja) | 2005-08-10 |
Family
ID=18803759
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2000326599A Expired - Fee Related JP3680725B2 (ja) | 2000-10-26 | 2000-10-26 | 半導体記憶装置 |
Country Status (2)
Country | Link |
---|---|
US (1) | US6400622B1 (ja) |
JP (1) | JP3680725B2 (ja) |
Families Citing this family (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2005092969A (ja) * | 2003-09-16 | 2005-04-07 | Renesas Technology Corp | 不揮発性半導体記憶装置 |
JP2005174379A (ja) * | 2003-12-08 | 2005-06-30 | Toshiba Corp | 半導体集積回路及びアドレスデータ転送方法 |
JP2005267686A (ja) * | 2004-03-16 | 2005-09-29 | Toshiba Corp | 半導体記憶装置 |
US7283390B2 (en) * | 2004-04-21 | 2007-10-16 | Impinj, Inc. | Hybrid non-volatile memory |
US8111558B2 (en) * | 2004-05-05 | 2012-02-07 | Synopsys, Inc. | pFET nonvolatile memory |
JP2007257791A (ja) * | 2006-03-24 | 2007-10-04 | Fujitsu Ltd | 半導体記憶装置 |
US8122307B1 (en) | 2006-08-15 | 2012-02-21 | Synopsys, Inc. | One time programmable memory test structures and methods |
KR20090098228A (ko) | 2008-03-13 | 2009-09-17 | 삼성전자주식회사 | 상 변화 메모리 장치 및 이의 부트 블럭 설정 방법 |
US7894261B1 (en) | 2008-05-22 | 2011-02-22 | Synopsys, Inc. | PFET nonvolatile memory |
Family Cites Families (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4975882A (en) | 1989-10-30 | 1990-12-04 | Motorola, Inc. | User programmable redundant memory |
JPH05159597A (ja) | 1991-12-03 | 1993-06-25 | Mitsubishi Electric Corp | 半導体記憶装置 |
US5313424A (en) * | 1992-03-17 | 1994-05-17 | International Business Machines Corporation | Module level electronic redundancy |
US5367484A (en) * | 1993-04-01 | 1994-11-22 | Microchip Technology Incorporated | Programmable high endurance block for EEPROM device |
JP3301047B2 (ja) * | 1993-09-16 | 2002-07-15 | 株式会社日立製作所 | 半導体メモリシステム |
KR0158484B1 (ko) * | 1995-01-28 | 1999-02-01 | 김광호 | 불휘발성 반도체 메모리의 행리던던씨 |
JP4255144B2 (ja) * | 1998-05-28 | 2009-04-15 | 株式会社ルネサステクノロジ | 半導体記憶装置 |
-
2000
- 2000-10-26 JP JP2000326599A patent/JP3680725B2/ja not_active Expired - Fee Related
-
2001
- 2001-10-23 US US09/983,076 patent/US6400622B1/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
US6400622B1 (en) | 2002-06-04 |
US20020051392A1 (en) | 2002-05-02 |
JP2002133893A (ja) | 2002-05-10 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US6219286B1 (en) | Semiconductor memory having reduced time for writing defective information | |
KR100351596B1 (ko) | 반도체 메모리 | |
US5233566A (en) | Address detector of a redundancy memory cell | |
US7286399B2 (en) | Dedicated redundancy circuits for different operations in a flash memory device | |
US6813199B2 (en) | Semiconductor memory device with improved saving rate for defective chips | |
JP4439683B2 (ja) | リダンダンシ選択回路を備えたフラッシュメモリ装置及びテスト方法 | |
KR900006160B1 (ko) | 반도체 기억 장치 | |
JP3680725B2 (ja) | 半導体記憶装置 | |
JP4757978B2 (ja) | 不揮発性メモリ装置 | |
US20070279984A1 (en) | Nonvolatile Semiconductor Storing Device and Block Redundancy Saving Method | |
JPH09147595A (ja) | 半導体記憶装置 | |
JP2616544B2 (ja) | 半導体記憶装置 | |
US6621734B2 (en) | Nonvolatile semiconductor memory device and electronic information apparatus | |
JP2009146548A (ja) | 不揮発性半導体記憶装置 | |
EP1320105B1 (en) | Semiconductor memory device | |
JP4066357B2 (ja) | 半導体記憶装置 | |
JPH10334692A (ja) | 集積回路メモリのための、冗長ヒューズを備えたマトリクス装置 | |
US7924621B2 (en) | NAND-type flash memory and NAND-type flash memory controlling method | |
JP2001052496A (ja) | 半導体記憶装置 | |
JP4950816B2 (ja) | 半導体メモリ | |
JPH11232895A (ja) | 不揮発性メモリ | |
JPH06163856A (ja) | 一括消去型不揮発性半導体記憶装置およびその試験方法 | |
JPH0644789A (ja) | 半導体不揮発性メモリ | |
JP3719902B2 (ja) | メモリ回路 | |
JP2000173292A (ja) | 半導体記憶装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040406 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040602 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20050426 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20050509 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090527 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100527 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110527 Year of fee payment: 6 |
|
LAPS | Cancellation because of no payment of annual fees |