JP3237699B2 - 半導体記憶装置 - Google Patents

半導体記憶装置

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JP3237699B2
JP3237699B2 JP21640397A JP21640397A JP3237699B2 JP 3237699 B2 JP3237699 B2 JP 3237699B2 JP 21640397 A JP21640397 A JP 21640397A JP 21640397 A JP21640397 A JP 21640397A JP 3237699 B2 JP3237699 B2 JP 3237699B2
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    • G11C29/70Masking faults in memories by using spares or by reconfiguring
    • G11C29/78Masking faults in memories by using spares or by reconfiguring using programmable devices
    • G11C29/80Masking faults in memories by using spares or by reconfiguring using programmable devices with improved layout
    • G11C29/808Masking faults in memories by using spares or by reconfiguring using programmable devices with improved layout using a flexible replacement scheme
    • GPHYSICS
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    • G11CSTATIC STORES
    • G11C29/00Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation

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  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Dram (AREA)

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は半導体記憶装置に関
し、特にメモリセルの不良救済手段に関する。
【0002】
【従来の技術】図6および図7は従来例における半導体
記憶装置の構成を示す回路図である。図8は、改良され
た従来例における半導体記憶装置の構成を示す回路図で
ある。図9は、図6、図7および図8における冗長判定
回路(YRED回路)の構成の一例を示す回路図であ
る。図10は、図8におけるマルチプレクサ(MUX)
の構成の一例を示す回路図である。
【0003】半導体記憶装置には、同一容量でありなが
ら異なる入出力データ幅を備える複数の品種を持つもの
がある。たとえば、16MビットDRAMにおいては、
4M×4ビット、2M×8ビット、1M×16ビット等
が存在する。図6および図7は、同一のメモリセルアレ
イ構造において、それぞれ×4ビットおよび×8ビット
の入出力データ幅を備えるDRAMの場合を示してい
る。
【0004】図6に示した×4ビット構成のDRAMに
おいて、ARRAY0 およびARRAY1 は、それぞれ
4本で構成される局所的なIO線群(IO00〜IO30お
よびIO01〜IO31)を共有するメモリセルアレイであ
る。各列デコーダYDEC00〜YDECn0,YDEC01
〜YDECn1のそれぞれには、4台のセンスアンプが接
続されている。これら4台のセンスアンプは、IO線I
O00〜IO30,IO01〜IO31のうちのそれぞれ異なる
IO線に接続されている。
【0005】データの読み出し時または書き込み時に
は、YDEC00〜YDECn0,YDEC01〜YDECn1
のうちの1本が選択される。YDEC00〜YDECn0,
YDEC01〜YDECn1のうちのどれを選択して活性化
するかは、外部から入力されるアドレス信号に依存する
が、どれが活性化された場合であっても、活性化された
YDECを含むメモリセルアレイに接続されているデー
タアンプ群DA00〜DA30およびDA01〜DA31のうち
の一方が活性化され、他方は活性化されない。これによ
って、ARRAY0 またはARRAY1 内の選択された
メモリセルを含む方から、計4ビットのデータが広域的
な内部入出力線RWB1 〜RWB4 を介して、入出力端
子DQ1 〜DQ4 とメモリセルアレイARRAY0 およ
びARRAY1 の間で入出力されることになる。
【0006】図7に示した×8ビット構成のDRAMに
おいて、ARRAY0 およびARRAY1 は、図6に示
した×4ビット構成のDRAMと同様に、それぞれ4本
で構成される局所的なIO線群(IO00〜IO30および
IO01〜IO31)を共有するメモリセルアレイである。
各列デコーダYDEC00〜YDECn0,YDEC01〜Y
DECn1のそれぞれには、4台のセンスアンプが接続さ
れている。これら4台のセンスアンプは、IO線IO00
〜IO30,IO01〜IO31のうちのそれぞれ異なるIO
線に接続されている。
【0007】データの読み出し時または書き込み時に
は、YDEC00〜YDECn0のうちの1本およびYDE
C01〜YDECn1のうちの1本の、共に同一の列アドレ
スを持つ計2本が選択される。データアンプDA00〜D
A30,DA01〜DA31は、双方が同時に活性化される。
これによって、計4ビットのデータがARRAY0 とD
Q1 〜DQ4 との間で入出力され、計4ビットのデータ
がARRAY1 とDQ5〜DQ8 との間で入出力され
る。結果として、チップ全体として、計8ビットのデー
タが広域的な内部入出力線RWB1 〜RWB8 を介し
て、DQ1 〜DQ8 とメモリセルアレイARRAY0 お
よびARRAY1 との間で入出力されることになる。
【0008】一般的な半導体記憶装置においては、一部
のセルが不良になった場合でも、あらかじめ設けてある
冗長セルを用いて不良セルを置換することによって、良
品チップを得る機能を備えている。この置換は、置換ア
ドレス比較回路によって、外部から入力されるアドレス
信号と内部に記憶している置換アドレスとを比較し、双
方が一致している場合には、対応する冗長なメモリセル
に接続された列デコーダRYDECを選択することによ
って行われる。図6および図7においては、冗長判定回
路YRED0 およびYRED1 が置換アドレス比較回路
であり、RYDEC0 およびRYDEC1 が冗長セルを
選択する列デコーダである。
【0009】半導体記憶装置においては、設計作業の効
率化および需要に応じた品種の効率的な生産を図るため
に、複数の品種を同一のダイで実現し、品種の切り替え
は、ボンディングワイヤまたは上層の金属配線によって
行うことが一般的である。図8に示した半導体記憶装置
は、この機能を備える回路の一例である。
【0010】図9は、図6、図7および図8に示した冗
長判定回路YRED0 およびYRED1 の回路図の一例
である。図9において、F0NおよびF0Tは切断可能なフ
ューズ素子であり、置換アドレスの最下位ビットが0の
場合にはF0Nのみを切断し、最下位ビットが1の場合に
はF0Tのみを切断する。F1N・F1T〜F(n-1)N・F(n-
1)Tも切断可能なフューズであり、それぞれ置換アドレ
スの各ビットのレベルに従って、排他的に切断される。
Y0NおよびY0Tは、外部から入力されるアドレスの最下
位ビットを示す相補信号である。Y1N・Y1T〜Y(n-1)N
・Y(n-1)Tも、それぞれ外部から入力されるアドレスの
各ビットを示す相補信号である。
【0011】PR信号は、通常時にはハイレベルで、置
換アドレスの比較時に一時的にロウレベルになる信号で
ある。したがって、通常時には接点100はハイレベル
である。置換アドレスの比較時には、フューズに記憶さ
れている置換アドレスと外部から入力されるアドレスと
が一致したときのみ、接点100はハイレベルを保持
し、他の場合にはロウレベルに引き落とされる。この結
果、外部から入力されるアドレスが置換アドレスに一致
したときのみ、YRSEL信号が活性化される。図6〜
図8中のYRSEL信号については、それが生成される
メモリセルアレイARRAY0 またはARRAY1 と同
一のサフィックスが付加されている。
【0012】図6に示した×4ビット構成品では、AR
RAY0 ,ARRAY1 のうちのどちらかのメモリセル
アレイが活性化され、データ入出力はIO00〜IO30お
よびIO01〜IO31のうちのどちらかの群を使用して行
われる。
【0013】たとえば、ARRAY1 内のRYDEC1
を使用してARRAY0 内のYDEC00を置換する場合
には、YRED0 で外部から入力されるアドレス信号と
記憶されている置換アドレスとを比較し、一致した場合
にRYDEC1 を選択すると共に、DA00〜DA30の活
性化を取りやめ(通常はこのとき、YDEC00を活性化
しない)、代替としてDA01〜DA31を活性化する。
【0014】これによって、本来はYDEC00に接続さ
れているセンスアンプと外部との間で入出力されるデー
タは、RYDEC1 に接続されているセンスアンプとの
間で入出力されることになり、置換が行われる。したが
って、この場合には、RYDEC0 およびRYDEC1
は、ARRAY0 およびARRAY1 の双方のメモリセ
ルアレイ内の通常セルを置換することが可能である。
【0015】一方、図7に示した×8ビット構成品で
は、ARRAY0 ,ARRAY1 の双方のメモリセルア
レイが同時に活性化され、データ入出力もIO00〜IO
30,IO01〜IO31を同時に使用して行う。このため、
ARRAY0 内のRYDEC0を使用してARRAY1
内のYDEC01〜YDECn1を置換することや、逆にA
RRAY1 内のRYDEC1 を使用してARRAY0 内
のYDEC00〜YDECn0を置換することは、複数のセ
ンスアンプのデータがIO00〜IO30またはIO01〜I
O31上で衝突するので、不可能である。したがって、R
YDEC0 およびRYDEC1 が置換することができる
範囲は、各々が含まれるメモリセルアレイ内に限定され
る。
【0016】このように、同一のメモリセルアレイ構造
でも、入出力データ幅によって、各冗長ビット線が置換
することができる不良ビット線の範囲が異なる。
【0017】図10に示したマルチプレクサ(以下、M
UXと記述する)において、Yn信号は×4ビット構成
時にARRAY0 とARRAY1 とを区別する信号であ
り、ここでは外部から入力される列アドレスの最上位ビ
ットを示す信号である。ただし、最上位ビットであるこ
とは、本発明の本質に関係しない。MDX4信号は×4
ビット構成品であることを示す信号であり、×4ビット
構成品であるときにはハイレベルとなり、×8ビット構
成品であるときにはロウレベルとなる。MDX4信号は
パッドへのボンディング等によって論理レベルを選択す
ることができる回路等で生成されるが、この回路は明示
していない。また、信号生成過程に関しては、本発明の
本質に関係しない。
【0018】MUXは、×8ビット構成品である場合す
なわちMDX4信号がロウレベルである場合には、内部
入出力線RWB1 〜RWB8 と入出力端子DQ1 〜DQ
8 とを1対1に接続する。この結果、図7に示した従来
の×8ビット構成品と同一の動作が行われる。
【0019】一方、×4ビット構成品である場合すなわ
ちMDX4信号がハイレベルである場合には、Yn信号
がロウレベルであるときすなわちARRAY0 が活性化
されているときには、内部入出力線RWB1 〜RWB4
と入出力端子DQ1 〜DQ4とを1対1に接続する。ま
た、Yn信号がハイレベルであるときすなわちARRA
Y1 が活性化されているときには、内部入出力線RWB
5 〜RWB8 と入出力端子DQ1 〜DQ4 とを1対1に
接続する。この結果、図6に示した従来の×4ビット構
成品と同一の動作が行われる。
【0020】このようにして、MDX4信号の論理レベ
ルを変更するだけで、ビット構成の変更を行うことがで
きるので、基本的に同一設計のチップでありながら、複
数のビット構成の品種を作ることができる。
【0021】
【発明が解決しようとする課題】一般に、メモリセルア
レイ上に発生する不良の位置は、一様分布ではなく偏り
のあるポアソン分布をとる。したがって、チップ内の冗
長ビット線の総本数が同一であっても、各冗長ビット線
が置換することができる通常ビット線の範囲が広いほ
ど、偏って存在する不良の置換に対応することができる
ので、全ての不良を置換して良品チップを得る確率が高
くなる。
【0022】したがって、図6および図7に示した従来
例では、×4ビット構成の方が×8ビット構成よりも各
冗長セルが2倍の領域の通常ビット線を置換することが
できる分だけ、良品チップを得る確率が高い。
【0023】ところが、図8に示した改良された従来例
では、不良置換に関して×4ビット構成で使用する場合
にも×8ビット構成と同一のアレイ構成となる。このた
め、双方ともに従来例の×8ビット構成と同じ領域の通
常ビット線しか置換することができず、従来例の×4ビ
ット構成よりも良品チップを得る確率が低くなってしま
う。
【0024】このような点に鑑み本発明は、複数のデー
タ入出力幅を備える場合に、冗長メモリセルを最も効率
良く使用することができるように不良救済手段の効率を
向上させ、歩留まりを向上させ、データ入出力幅の切り
替えを行うことが可能な半導体記憶装置を提供すること
を目的とする。
【0025】
【課題を解決するための手段】本発明の半導体記憶装置
は、冗長セルを備えるメモリセルアレイと、外部から入
力される外部アドレス信号の全部または一部の桁と内部
に記憶してある内部アドレスとを比較する比較手段と、
該比較手段の出力に基づいて該メモリセルアレイが備え
るメモリセルと該冗長セルとのうちのどちらかを選択す
る選択手段と、入出力データ幅を変更する入出力データ
幅変更手段とを備え、該比較手段が該入出力データ幅変
更手段に連動して、該外部アドレス信号のうちの、該比
較手段で比較する桁数を変更する。
【0026】上記本発明の半導体記憶装置は、前記メモ
リセルアレイが複数のサブアレイを備え、該複数のサブ
アレイのそれぞれが局所データ入出力線と冗長なメモリ
セルとを備え、該局所データ入出力線に選択的に接続さ
れる広域データ入出力線と該広域データ入出力線に接続
されるデータ入出力端子とを備えることができる。
【0027】上記本発明の半導体記憶装置は、前記複数
のサブアレイのうちの少なくとも一部が、前記入出力デ
ータ幅変更手段に連動して、それぞれ担当するアドレス
および前記データ入出力端子を変更する切り替え手段を
有することができる。
【0028】上記本発明の半導体記憶装置は、前記入出
力データ幅変更手段を、組立工程におけるワイヤボンデ
ィングの変更によって内部信号状態を変更して実現する
ことができる。
【0029】上記本発明の半導体記憶装置は、前記入出
力データ幅変更手段を、一部の配線層の変更によって内
部信号状態を変更して実現することができる。
【0030】上記本発明の半導体記憶装置は、前記入出
力データ幅変更手段を、外部からの信号入力によって内
部信号状態を変更して実現することができる。
【0031】上記本発明の半導体記憶装置は、前記切り
替え手段を、前記広域データ入出力線と前記入出力端子
との間に挿入することができる。
【0032】上記本発明の半導体記憶装置は、前記切り
替え手段を、前記局所データ入出力線と前記広域データ
入出力線との間に挿入することができる。
【0033】このようにして、メモリセルと入出力端子
との間に挿入されて入出力データ幅の切り替えを行うマ
ルチプレクサに、冗長セルとの間で入出力を行っている
ことを示す信号を入力し、これに基づいて、メモリセル
と入出力端子との接続を行う。
【0034】
【発明の実施の形態】
[1]第1の実施の形態 図1は、本発明の第1の実施の形態における半導体記憶
装置の構成を示す回路図である。図2は、図1における
冗長判定回路(YRED回路)の構成の一例を示す回路
図である。図3は、図1におけるARRAY0 のデータ
アンプ選択回路(DAE0 回路)の構成の一例を示す回
路図である。図4は、図1におけるマルチプレクサ(M
UX)の構成の一例を示す回路図である。図1〜図4に
おいて、特に明記しない信号等の機能については、従来
例と同一であるので、説明を省略する。
【0035】図2に示したYREDの回路動作は、従来
例のYREDと同一であるが、フューズF0N・F0T〜F
nN・FnTによって置換アドレスをプログラムし、外部か
ら入力される列アドレスY0N・Y0T〜YnN・YnTとの比
較を行う。YnN・YnTはメモリセルアレイARRAY0
とARRAY1 とを区別する信号であるので、各YRE
D回路は、×4ビット構成時には双方のメモリセルアレ
イの不良セルの置換を行うことができる。また、×8ビ
ット構成時にはFnN・FnTの双方を切断することによっ
て、図7に示した従来の×8ビット構成品と同一の動作
となる。
【0036】図3に示したDAE0 の回路動作を説明す
る。×4ビット構成時(MDX4信号がハイレベルであ
る場合)において、ARRAY0 に含まれる冗長セルが
置換される場合には、YRSEL0 信号がハイレベルと
なりDAE0 信号が活性化される。ARRAY1 に含ま
れる冗長セルが置換される場合には、ARRAY0 に含
まれる冗長セルが置換されることはないので、YRSE
L0 信号がロウレベルとなり、YRSEL1 信号がハイ
レベルとなり、DAE0 信号がロウレベルとなり、DA
E0 信号が活性化されない。置換が全く行われない場合
には、YRSEL0 ,YRSEL1 の双方がロウレベル
となり、YnN信号に従ってDAE0 信号の活性化が制御
される。また、×8ビット構成時には、MDX4信号が
ロウレベルとなり、無条件にDAE0 信号が活性化さ
れ、図7に示した従来の×8ビット構成品と同一の動作
となる。
【0037】図4において、YRSEL、YnTおよびM
DX4信号は、従来例と同一の信号である。
【0038】図4に示したMUXは、×8ビット構成品
である場合すなわちMDX4信号がロウレベルである場
合には、内部入出力線RWB1 〜RWB8 と入出力端子
DQ1 〜DQ8 を1対1に接続する。この結果、図7に
示した従来の×8ビット構成品または図8に示した改良
された従来の×8ビット構成品の動作と同一の動作が行
われる。
【0039】また、×4ビット構成品すなわちMDX4
信号がハイレベルである場合の動作は以下の通りであ
る。冗長セルが選択されておらず全てのYRSEL信号
がロウレベルである場合には、YnT信号がロウレベルす
なわちARRAY0 が活性化されているときには、内部
入出力線RWB1 〜RWB4 と入出力端子DQ1 〜DQ
4 とを1対1に接続する。また、YnT信号がハイレベル
すなわちARRAY1 が活性化されているときには、内
部入出力線RWB5 〜RWB8 と入出力端子DQ1 〜D
Q4 とを1対1に接続する。この結果、図6に示した従
来の×4ビット構成品または図8に示した改良された従
来の×4ビット構成品の動作時と同一の動作が行われ
る。
【0040】ARRAY0 の冗長セルが選択されてお
り、YRSEL0 信号がハイレベルであるときには、内
部入出力線RWB1 〜RWB4 と入出力端子DQ1 〜D
Q4 とを1対1に接続する。また、ARRAY1 の冗長
セルが選択されており、YRSEL1 信号がハイレベル
であるときには、内部入出力線RWB5 〜RWB8 と入
出力端子DQ1 〜DQ4 とを1対1に接続する。
【0041】この結果、外部から入力されるアドレス信
号と内部に記憶された置換アドレスとが一致して冗長セ
ルが選択された場合および一致せずに冗長セルが選択さ
れなかった場合のいずれの場合にも、データ入出力端子
と選択されたメモリセルとの間のデータ入出力が行われ
ることになる。
【0042】なお、第1の実施の形態では各々4本のI
O線を持つ2つのメモリセルアレイを持ち、IOが×4
ビット構成と×8ビット構成との切り替えをすることが
できる半導体記憶装置の例で説明を行ったが、これらの
個数は本発明の本質には関係しない。
【0043】また、第1の実施の形態では×8ビット構
成時には、各入出力端子DQ1 〜DQ8 に1対1にIO
線が対応し、動作時には全てのメモリセルアレイが動作
するが、各データ入出力端子に、アドレス信号で切り替
えられる複数のIO線が割り当てられ、最大入出力デー
タ幅時に一部メモリセルアレイしか動作しない回路構成
においても、特に問題なく同様な機能を持つ回路構成を
実現することができることは明らかである。
【0044】[2]第2の実施の形態 図5は、本発明の第2の実施の形態における半導体記憶
装置の構成を示す回路図である。図5において、特に明
記しない信号等については、従来例または本発明の第1
の実施の形態と同一であるので、説明を省略する。
【0045】図5に示した第2の実施の形態において、
図1に示した第1の実施の形態と異なる点は、第1の実
施の形態においては、MUXが内部入出力信号RWB1
〜RWB8 と入出力端子DQ1 〜DQ8 との間に設けら
れているが、第2の実施の形態においては、データアン
プDA01〜DA31と内部入出力信号RWB1 〜RWB4
との間に設けられているという点である。
【0046】一般に、レイアウトの都合上、メモリセル
アレイと置換アドレス比較回路(冗長判定回路)とは近
い位置に配置され、メモリセルアレイと入出力端子とは
異なる場所に配置されることから、YRSEL信号を延
ばす必要がある。
【0047】第1の実施の形態においては、ビット構成
の切り替えによるセルアレイとデータ入出力端子との間
の切り替えは入出力端子に1対1に存在する。したがっ
て、外部から入力されたアドレス信号と記憶されている
置換アドレスとの一致判定結果を、メモリセルアレイお
よびMUXの双方に伝達する必要がある。
【0048】これに対して第2の実施の形態において
は、各メモリセルアレイが、メモリセルアレイとデータ
入出力端子との間の切り替え等を行うMUXに相当する
機能を備え、YRSEL信号入力を必要としない。この
ため、YRSEL信号の配線長が短縮され、動作速度の
高速化およびチップ面積の削減を行うことができる。
【0049】なお、以上説明した第1および第2の実施
の形態においては、列アドレスでの不良メモリセルの置
換の例を示したが、行アドレスでの不良メモリセルの置
換に関しても、同様に本発明の趣旨を満たす半導体記憶
装置を構成することができる。
【0050】本発明において、×4ビット構成と×8ビ
ット構成とをMDX4信号等を用いて切り替えるときに
は、組立工程におけるワイヤボンディングの変更によっ
て内部信号状態を変更して実現することができる。ま
た、一部の配線層の変更によって内部信号状態を変更し
て実現することができる。さらに、外部からの信号入力
によって内部信号状態を変更して実現することができ
る。
【0051】
【発明の効果】以上説明したように本発明は、複数のデ
ータ入出力幅を備える半導体記憶装置において、冗長メ
モリセルを最も効率良く使用することができるように不
良救済手段の効率を向上させ、歩留まりを向上させ、デ
ータ入出力幅の切り替えを行うことができるという効果
を有する。
【図面の簡単な説明】
【図1】本発明の第1の実施の形態における半導体記憶
装置の構成を示す回路図
【図2】図1における冗長判定回路(YRED回路)の
構成の一例を示す回路図
【図3】図1におけるARRAY0 のデータアンプ選択
回路(DAE0 回路)の構成の一例を示す回路図
【図4】図1におけるマルチプレクサ(MUX)の構成
の一例を示す回路図
【図5】本発明の第2の実施の形態における半導体記憶
装置の構成を示す回路図
【図6】従来例における半導体記憶装置の構成を示す回
路図
【図7】従来例における半導体記憶装置の構成を示す回
路図
【図8】改良された従来例における半導体記憶装置の構
成を示す回路図
【図9】図6、図7および図8における冗長判定回路
(YRED回路)の構成の一例を示す回路図
【図10】図8におけるマルチプレクサ(MUX)の構
成の一例を示す回路図
【符号の説明】
YDEC00〜YDECn0,YDEC01〜YDECn1
列デコーダ YRED0 ,YRED1 冗長判定回路 RYDEC0 ,RYDEC1 冗長列デコーダ DA00〜DA30,DA01〜DA31 データアンプ DAE0 ,DAE1 データアンプ選択回路 YRSEL0 ,YRSEL1 冗長列デコーダ活性化
信号 MDX4 ビット構成識別信号 RWB1 〜RWB8 内部入出力信号 DQ1 〜DQ8 データ入出力端子 ARRAY0 ,ARRAY1 メモリセルアレイ Y0N〜YnN,Y0T〜YnT 列アドレス信号
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7,DB名) G11C 29/00 G11C 11/401

Claims (6)

    (57)【特許請求の範囲】
  1. 【請求項1】 冗長セルが備えられた複数のメモリセル
    アレイと、 前記各冗長セルに対応して設けられるとともに外部から
    入力される外部アドレス信号の各ビットに対応した複数
    のフューズを有し、前記複数のフューズのうちの外前記
    部アドレス信号の活性化するメモリセルアレイを区別す
    るためのビットに対応したフューズが切断されている場
    合には、外部アドレス信号のうちの活性化するメモリセ
    ルアレイを区別するためのビットを参照せずに、外部か
    ら入力される外部アドレス信号と内部に記憶されている
    置換アドレスとを比較する複数の冗長判定回路と、 前記冗長判定回路の出力に基づいて該メモリセルアレイ
    に備えられたメモリセルと該冗長セルとのうちのいずれ
    かを選択するデコーダと、 前記複数の冗長セルのうちのいずれの冗長セルも選択さ
    れていない場合には、前記活性化するメモリセルアレイ
    を区別するためのビットにより示されるメモリセルアレ
    イからの信号を選択して出力し、前記複数の冗長セルの
    うちのいずれかの冗長セルが選択された場合には、選択
    された該冗長セルが設けられているメモリセルアレイか
    らの信号を選択して出力するマルチプレクサと、 を備えた半導体記憶装置。
  2. 【請求項2】 前記マルチプレクサが、前記各メモセル
    アレイに共通して設けられている広域的な内部入出力線
    と、入出力端子との間に挿入されている請求項1記載の
    半導体記憶装置。
  3. 【請求項3】 前記マルチプレクサが、前記各メモセル
    アレイ毎に設けられている局所的なIO線群と、前記広
    域的な内部入出力線との間に挿入されている請求項1記
    載の半導体記憶装置。
  4. 【請求項4】 前記マルチプレクサが、組立工程におけ
    るワイヤボンディングの変更によって内部信号状態を変
    更して実現される、請求項1ないし3のいずれか1項に
    記載の半導体記憶装置。
  5. 【請求項5】 前記マルチプレクサが、一部の配線層の
    変更によって内部信号状態を変更して実現される、請求
    項1ないし4のいずれか1項に記載の半導体記憶装置。
  6. 【請求項6】 前記マルチプレクサが、外部からの信号
    入力によって内部信号状態を変更して実現される、請求
    項1ないし5のいずれか1項に記載の半導体記憶装置。
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