JP5251759B2

JP5251759B2 - Ｐｌｌ回路

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Description

本発明は、ＰＬＬ(Phase Locked Loop)に関し、特に無駄時間を含むＰＬＬ(Phase Locked Loop)に関するものである。

信号処理のアナログ実装からデジタル実装への移行により、従来困難だった複雑な処理が実現されるようになり、製造ばらつきの問題も根本的に解消できるようになった。
しかし他方で、デジタル処理により遅延（ディレイ）が増大してしまう傾向がある。
この増大は信号が一方向に流れてゆく分には余り問題ではないが、ＰＬＬ等のループ処理では系が不安定になり易い。
制御理論では、このディレイを“無駄時間”と呼び、ローパスフィルタ等で発生する“遅れ時間”と区別する。

ループ内に無駄時間を含むＰＬＬは、ストレージや通信・放送など、現実の様々なアプリケーションで出現する。
制御理論で良く知られているように、この無駄時間はループ特性を不安定にし、整定特性を劣化させる。

ループ内の無駄時間を補償する方法としては、古くよりスミス法（Smith法）が知られている（特許文献１参照）。

U.S. Patent 3,141,982, Filed on Jan. 6, 1960, Patented on July 21, 1964,“CONTROL SYSTEM FOR USE IN CONTROL OF LOOPS WITH DEAD TIME,” by Otto J. M. Smith U.S. Patent 6236343, Filed on May 13, 1999, Patented on May 22, 2001, “Loop latency compensated ＰＬＬ,”by A. Patapoutian.

M. R. Matausek and A. D. Micic, "A modified Smith Predictor for controlling a process with an integrator and long dead‐time,"IEEE Trans. on Automatic Control, Vol. 41, No. 8, pp. 1199--1203, August 1996.

しかしながら、Smith法はプラントに対するフィードバック制御系を想定しており、ＰＬＬ回路にはそのままは使えない。
その難しさのひとつは、制御量が「位相」という仮想的な量で、時間とともにどんどん増加して行くところにある。Smith法はステップ状の入力変動に追従することを前提とする方式で、ランプ入力には適用できない。
もうひとつの問題は、ＰＬＬの構成要素であるＶＣＯ（もしくは相当する機構)が、完全積分器として動作する制御対象になることである。Smith法は制御対象のレプリカを用いて無駄時間補償を行うため、このように不安定な系には使えないとされる。

Smith法の完全積分系に対する拡張は色々試みられてきた（たとえば非特許文献１参照）。
しかし、彼らの方法もSmithが想定したのと同じ範疇の制御対象に限られている。ＰＬＬにおける位相のようにどこまでも大きくなるランプ入力には対処できない。また、Smith法を無駄時間ＰＬＬに適用しようという試みは見当たらない。

他方、異なる発想に起源を持つ方法が特許文献２に開示されている。この方法は、カルマン・プリディクタ（Kalman predictor）の構成をＰＬＬに適用したものであり、原理的に優れた方法である。Kalman Predictor自体は本質的に推定機構であり、ループ特性をどのように設計するかは、別問題として残る。
また「位相」というどこまでも増え続ける制御量に対し、内部信号のオーバーフロー問題をどのように回避しているかの記述が見当たらない。

以下、Smith法をそのままＰＬＬ回路に適用した場合の問題点について詳細に検討する。
ＰＬＬ回路のループ特性を検討する場合、通常は、位相の定常増加分を省いたブロック図が用いられる。入力信号の位相はほぼ一定周波数で増大し、それに対するＶＣＯも入力信号とほぼ同等のレートで位相が増大するのであるが、ＰＬＬは両者の位相差をゼロにするような閉ループ制御なので、位相誤差分のみの応答特性を扱えば良いからである。

図１は、このように省略したＰＬＬモデルに対し、Smith法のオリジナルに近い形で無駄時間補償を入れた制御系を示す図である。

このＰＬＬモデル１０は、メインパスにフェーズディテクタ（phase detector、位相検出器）１１、加算器（減算器）１２、ループフィルタ（loop filter）１３、ＶＣＯ(voltage controlled oscillator)１４を有する。ＰＬＬモデル１０は、ローカルパスに積分器１５、遅延ブロック１６、および加算器（減算器）１７を有する。

実在する信号とＰＬＬが扱う位相誤差信号との橋渡しをするのがフェーズディテクタ１１の役割である。
この部分に無駄時間が発生しやすいため、図１のモデルではここに無駄時間を集中してある。実際にはループ内の色々な場所に無駄時間が分散して発生する。
また、Smith法のオリジナルに従えば無駄時間はむしろＶＣＯの部分に集中させることになるが、等価変形でこのような形に帰着できることは明らかである(等価変形の手法は、同業者には広く知られている)。

フェーズディテクタ１１直後の加算器１２は無駄時間補償の経路である。その説明は後述する。
次に配置されるのはループフィルタ１３で、これはＰＬＬのループとしての応答特性を決める制御モジュールである。その出力がＶＣＯ１４を制御する。
ＶＣＯ１４は入力電圧に依って出力周波数が変化するモジュールで、概念的には周波数を制御入力として位相を出力信号する機能と解釈できる。入出力の関係は積分演算で結ばれるため、ブロック図上は完全積分器として表現される。そのＶＣＯ１４の出力がフェーズディテクタ１１にフィードバックされ、制御ループが閉じる。
なお、フェーズディテクタ１１の出力からＶＣＯ１４の入力までが、実際のＰＬＬにも実在する信号である。
ＶＣＯ１４は、実装の都合から電流制御の発振器（ＩＣＯ）に成ったり、デジタル信号で直接制御される発振器(NCO: Numerically controlled oscillator)になったりするが、ここの議論では区別する必要はない。

以上がＰＬＬ回路として通常のブロック構成であるが、ループフィルタ１３とＶＣＯ１４の間から分岐するローカルなフィードバック系が、Smith法による無駄時間補償系である。
この系では、最初にＶＣＯ１４のレプリカ相当の積分器１５がある。この積分ゲインのKi Kvは、本体のＶＣＯ１４のゲインとあわせるというよりは、メインのＰＬＬのループゲインと一致させる。原理的にはローカルフィードバックのゲインとメイン系の一巡ループゲインが同じであれば良い。したがって、ローカル系の中でゲイン段を別に設けるような変形も、実装の都合に合わせて自在である。

レプリカＶＣＯとメインＶＣＯのもうひとつの違いは次の通りである。
すなわち、現実のＰＬＬにおいてメインのＶＣＯ１４はフリーラン周波数で発振する発振器であるが、ＶＣＯのレプリカは発振器ではなく、ブロック図どおり純粋の積分器、もしくは離散系の場合には累積加算器(累算器、accumulator)、として実現される。
レプリカＶＣＯでフリーラン周波数を模擬することは、何ら意味をもたない。

レプリカＶＣＯの後ろは遅延段で、遅延量はメインのＰＬＬループの一巡遅延量にあわせる。そして遅延段前後の差分を、図１に示すようにメインループにフィードバックすると無駄時間が補償できる、というのがSmith法のアイデアである。この系の入出力特性を計算すると、次のようになる。

ここで、分母に無駄時間因子exp(-sL)が含まれない。分母は無駄時間のないＰＬＬと同じなので、応答性や安定性は通常のＰＬＬと同等の議論ができる。ただし、フェーズディテクタの線形範囲とＰＬＬ引込み範囲の関係は無駄時間に影響される筈なので、全く同一の検討で済むという訳には行かない。この関係は理論的には良く分かっていないので、設計時にはシミュレーション等で確認することになる。この無駄時間補償系はシミュレーションでは一見、上手く働く。

ところが、実際のＰＬＬ回路に適用すると入力周波数とＶＣＯのフリーラン周波数に周波数誤差がある場合、位相差が０に収束しないという問題が発生する。
これは周波数誤差分がＶＣＯ入力の一定値として残ることに端を発する。その値がレプリカＶＣＯで積分されることでランプ信号となり、遅延段前後の差分となり、差分回路出力にランプの傾きと遅延量の積に比例したオフセットを生成する。ループフィルタ１３には積分項があるので、その入力は０に収束する必要がある。したがって、差分回路出力に見合うだけの位相オフセットがフェーズディテクタから出力される状態で安定するのである。

また、レプリカＶＣＯ出力のランプ信号は、どこまでも大きくなって行く性質があるため、どのような信号表現を用いても、原理的なオーバーフローは避けられない。視点を変えて言うと、無駄時間を考慮したＰＬＬでは位相そのものを内部信号として陽に扱う必要があるのである。

以上をまとめるとSmith法をＰＬＬに適用する場合、1) 無駄時間補償によって発生する位相オフセットをどのように補正するか、2) レプリカＶＣＯの出力に発生するランプ信号のオーバーフローをどのように処理するか、という二つの問題を解決する必要がある。

本発明は、ループ内の無駄時間を補償し、所望の特性を得ることが可能なＰＬＬ回路を提供することにある。

本発明の第１の観点のＰＬＬ回路は、入力信号を伝播し実信号を出力するメインパスと、上記実信号を上記メインパスの入力段に帰還させるメイン帰還パスと、上記メインパスのパス途中から、入力段側のパス途中に帰還させるローカル帰還パスと、を有し、上記メインパスは、上記入力段に配置され、上記入力信号と上記実信号との位相検出を行うフェーズディテクタと、上記フェーズディテクタの出力側に配置されるループフィルタと、上記ループフィルタの出力信号に応じた周波数で発振し、発振信号を上記実信号として上記メイン帰還パスに出力する制御発振器と、を含み、上記ローカル帰還パスは、上記ループフィルタの出力信号が入力され、上記制御発振器のレプリカとして機能するレプリカ部と、上記レプリカ部の出力信号を一巡無駄時間分遅延させる遅延部と、上記遅延部の入力信号と出力信号の差分を得る第１の減算器と、上記第１の減算器の出力信号から上記ループフィルタ中の内部信号を定数倍した信号を減算し、上記ループフィルタの入力側に出力する第２の減算器と、を含む。

本発明の第２の観点のＰＬＬ回路は、入力信号を伝播し実信号を出力するメインパスと、上記実信号を上記メインパスの入力段に帰還させるメイン帰還パスと、上記メインパスのパス途中から、さらに入力段側のパス途中に帰還させるローカル帰還パスと、を有し、上記メインパスは、上記入力段に配置され、上記入力信号と上記実信号との位相検出を行うフェーズディテクタと、上記フェーズディテクタの出力側に配置され、当該フェーズディテクタの出力信号と上記ローカル帰還パスの帰還信号を加算する加算器と、上記加算器の出力側に配置され、当該加算器の出力信号から上記ローカル帰還パスにおいて一巡無駄時間分遅延させる前の信号を減算する第１の減算器と、上記第１の減算器の出力側に配置されるループフィルタと、上記ループフィルタの出力信号に応じた周波数で発振し、発振信号を上記実信号として上記メイン帰還パスに出力する制御発振器と、を含み、上記ローカル帰還パスは、上記制御発振器のレプリカとして機能し、出力信号の一部を上記メインパスの第１の減算器に出力するレプリカ部と、上記レプリカ部の出力信号を一巡無駄時間分遅延させ、上記メインパスの上記加算器に出力する遅延部と、上記メインパスの上記ループフィルタの出力信号から上記加算器の出力信号に応じた信号を減算した信号を上記レプリカ部に出力する第２の減算器と、を含む。

本発明によれば、ループ内の無駄時間を補償し、所望の特性を得ることができる。

省略したＰＬＬモデルに対し、Smith法のオリジナルに近い形で無駄時間補償を入れた制御系を示す図である。本発明の第１の実施形態に係るＰＬＬ回路の構成例を示す図である。本発明の第２の実施形態に係るＰＬＬ回路の構成例を示す図である。無駄時間補償を行わなかった場合とKalman型補償を行った場合の位相誤差応答特性の計算例を示す図である。 αとβを調整して、それぞれ良好な応答特性が得られるパラメータを探った場合の特性を示す図である。 Kalman型ＰＬＬ回路とＭ３型ＰＬＬ回路の応答特性例を示す図である。

以下、本発明の実施形態を図面に関連付けて説明する。
なお、説明は以下の順序で行う。
１．第１の実施形態（ＰＬＬ回路の第１の構成例）
２．第２の実施形態（ＰＬＬ回路の第２の構成例）

＜１．第１の実施形態＞
図２は、本発明の第１の実施形態に係るＰＬＬ回路の構成例を示す図である。

本第１の実施形態に係るＰＬＬ回路１００は、Smith法の欠点を解消するために、入力周波数とＶＣＯフリーラン周波数との差によって発生するレプリカ部（レプリカＶＣＯ）のランプ出力を補償する系を追加した構成を有する。
種々の補償法が考えられるが、Smith法本来の応答特性を損なわないで補償できる方法は限られる。
ひとつの方法は、遅延回路前後で定常的に残る差分を推定して引いてしまうというものである。本第１の実施形態はこの発想に依る好適な実施形態として図２に示している。
この構成はKalman Predictorと良く似ているため、Kalman型ＰＬＬと呼ぶことにする。

本第１の実施形態に係るＰＬＬ回路１００は、無駄時間を補償する信号処理系を含んで構成される。
ＰＬＬ回路（位相同期回路）１００は、メインパス１１０、メイン帰還パス１２０、およびローカル帰還パス１３０を有し、ループ内に無駄時間を持つ負帰還型信号処理系として形成されている。
メインパス１１０およびメイン帰還パス１２０によりフィードバックループＬＦＤＢ１が形成されている。

メインパス１１０には、信号ｒの入力側から、フェーズディテクタ（位相検出器）１１１、加算器（減算器）１１２、ループフィルタ１１３、および制御発振器としてのＶＣＯ１１４が配置されている。
そして、ＶＣＯ１１４の出力信号（実信号）ｙがメイン帰還パス１２０によりフェーズディテクタ１１１の加算器（減算器）１１１１に帰還される。

フェーズディテクタ１１１は、入力信号ｒと実信号ｙとの位相検出を行う。
ループフィルタ１１３は、ループの応答特性を決めるための機能を有し、積分項（βΣ）１１３１、比例項（α＋βＬ）１１３２、および積分項１１３１と比例項１１３２を加算して出力する加算器１１３３を有する。
なお、比例項のβＬは補正項を示す。
ＶＣＯ１１４は、ループフィルタ１１３の出力信号に応じた周波数で発振し、発振信号を実信号として図示しない後段の信号処理系およびメイン帰還パス１２０に出力する。

ローカル帰還パス１３０は、ＶＣＯ１１４のレプリカに相当するレプリカ積分器（レプリカ部）１３１、レプリカ積分器１３１の出力を一巡無駄時間分遅延させる遅延回路１３２、遅延の前後の差分をとる減算器（第１の減算器）１３３を有する。
ローカル帰還パス１３０は、振幅調整した信号をループフィルタの前段の加算器１１２を通してループフィルタ入力に帰還させる振幅調整部１３４を有する。
ローカル帰還パス１３０は、さらにループフィルタ１１３の積分項１１３１を定数倍（Ｌ倍）する定数倍部１３５、および減算器１３３の出力から定数倍部１３５の出力を減算する減算器（第２の減算器）１３６を有する。

ローカル積分器１３１の入力は、ループフィルタ１１３の出力、具体的には加算器１１３３の出力に接続されている。ローカル積分器１３１の出力が遅延回路１３２に供給される。
減算器１３３は、ローカル積分器１３１の出力から遅延回路１３２の出力を減算する。

また、本第１の実施形態においては、後で詳述するように、レプリカ積分器１３１、および減算器１３３をデジタル実装するとともに、その数値表現として２の補数を用いた累算器ならびに減算器とすることで無駄時間補償を行うＰＬＬ回路１００が構成される。

以下、上記構成を有するKalman型ＰＬＬについて考察する。

ＰＬＬ回路１００が整定した状態を考えると、ＶＣＯ１１４の入力は入力周波数とＶＣＯフリーラン周波数の差に比例する一定数となる。
このレベルは、ループフィルタ１１３内の積分項（βΣ）１１３１の出力と一致する。ＶＣＯのレプリカ積分器１３１は、ＶＣＯ１１４の入力と同じ信号を積分し、そのスルーレートに無駄時間Ｌを掛けたものが、位相オフセットとなる。
そこで、補正経路として、ループフィルタ１１３の積分項１１３１の出力を、無駄時間差分から減算器１３６で減算すれば、位相オフセットをキャンセルできることになる。
なお、動作的にはＶＣＯ１１４の出力そのものを用いても同じ原理が使える筈である。ただし、実特性は若干劣る傾向にある。

ＶＣＯ１１４のレプリカ積分器１３１のオーバーフロー問題に対しては、信号処理部をデジタル化することで対処する。
図２のブロック構成はこの実装を反映して、フェーズディテクタ１１１の出力からＶＣＯ１１４の入力まではデジタル化されているものとする。
これに伴い、図２においては、無駄時間Ｌは時間の変わりにＬステップのディレイに、レプリカ積分器１３１は累算器Σとして表現されている。

さらに本第１の実施形態において、ＰＬＬ回路１００の内部信号は２の補数表現されているものとする。

２の補数表現では差分が表現範囲の半分を超えない限り、オーバーフローがあっても演算結果は正しいという性質がある。
この性質を活用することにより、信号表現に十分な幅を持っていてさえすれば、正しい差分が得られる。

簡単な例でその性質を説明する。
データ幅が４ビットで、遅延回路１３２を通過する間にＶＣＯ１１４のレプリカ積分器１３１の加算回路が３ＬＳＢだけ大きくなる場合を考える。
ＶＣＯ１１４のレプリカ積分器１３１の出力をａとすると、遅延回路１３２の出力b=a-3である。
ａが２進｛０１１１(=10進の7)｝からオーバーフローすると｛１０００（=10進の-8)）にラップアラウンドする。
（ａ−ｂ）の減算器はｂの２の補数をとって全加算する機構である。
全ての場合について計算すると表３に示すようになる。
表１から、オーバーフローの有無にかかわらず、所望の結果が得られていることが分かる。

本第１の実施形態に係るＰＬＬ回路１００は、２の補数表現のこの性質を積極的に採用してオーバーフロー問題を解消している。

必要ビット幅の最低量としては、ＰＬＬとして追従が必要な周波数誤差の表現(ＶＣＯ入力換算)と、無駄時間Ｌの積の２倍を表現できる幅、ということになる。
この幅はＶＣＯゲインの設定によっても変るものなので、数ビット分は余分に安全を見ておく配慮が実設計では必要となるものと推察される。

なお、本ＶＣＯ１１４は、図２では連続系の記号で表現されているが、実装の要求から離散系とする場合もあり、またＩＴＲ(Interpolated Timing Recovery)のように仮想的なモジュールにする場合もあり得る。
これらの変形においても本発明の本質には変わりが無いのは当然である。

次に、図２のＰＬＬ回路１００の伝達関数を計算する。

クロック周期をＴとし、次の置き換えをする。

これにより、ことで、等価な連続時間系の伝達関数として、次式が得られる。

オリジナルなSmith法のＰＬＬと同じく、無駄時間が分母から消えていることが分かる。

図２において、ループフィルタ１１３の比例項１１３２を｛α+βＬ｝としてあるのは、この分母の１次項を合わせるためである。
この１次項はダンピングファクタζを決めるため、換言すると、Kalman型ＰＬＬでは同じダンピングファクタζを得るためループフィルタ１１３の比例項１１３２をβＬだけ大きくする必要がある。

＜２．第２の実施形態＞
図３は、本発明の第２の実施形態に係るＰＬＬ回路の構成例を示す図である。

第１の実施形態に係るＰＬＬ回路１００とは、別の発想の残留位相誤差補償として、ＶＣＯレプリカの入力から周波数誤差相当分を引いてしまうという方法が考えられる。
これは先に紹介した非特許文献２（Matausek-Micicの論文）に見られる構成に類似している部分があるが、彼らの方法はメインパスに補正を入れるため、ＰＬＬには使えない。
本第２の実施形態に係るＰＬＬ回路２００は、レプリカ側の入力に補正系を挿入した特徴的な構成を有している。
本第２の実施形態に係るＰＬＬ回路２００は、彼らの名前の正式の綴りがアクセント記号を用い英字では正確に表現しづらいこともあり、Matausek-MicicのmodifyということでＭ３型ＰＬＬと称することにする。

図３に、Ｍ３型ＰＬＬの好適な構成が示されている。
ここでは、連続系の伝達関数表現にしてある。
その理由は、Ｍ３型ＰＬＬもデジタル実装で離散系にすることが想定されるが、Kalman型と異なり固定小数点表記の特性を利用する必要はないからである。

ＰＬＬ回路（位相同期回路）２００は、メインパス２１０、メイン帰還パス２２０、およびローカル帰還パス２３０を有し、ループ内に無駄時間を持つ負帰還型信号処理系として形成されている。
メインパス２１０およびメイン帰還パス２２０によりフィードバックループＬＦＤＢ２が形成されている。

メインパス２１０には、信号ｒの入力側から、フェーズディテクタ（位相検出器）２１１、加算器（減算器）２１２、減算器（第１の減算器）２１３、ループフィルタ２１４、およびＶＣＯ２１５が配置されている。
そして、ＶＣＯ２１５の出力信号ｙがメイン帰還パス２２０によりフェーズディテクタ２１１の加算器（減算器）２１１１に帰還される。

フェーズディテクタ２１１は、入力信号ｒと実信号ｙとの位相検出を行う。
ループフィルタ２１４は、ループの応答特性を決めるための機能を有し、比例項（α＋β／ｓ）２１４１を有する。
ＶＣＯ２１５は、ループフィルタ２１４の出力信号に応じた周波数で発振し、発振信号を実信号として図示しない後段の信号処理系およびメイン帰還パス２２０に出力する。

ローカル帰還パス２３０は、ＶＣＯ２１５のレプリカに相当するレプリカ積分器２３１、レプリカ積分器１３１の出力を一巡無駄時間分遅延させる遅延回路２３２を有する。
ローカル帰還パス２３０は、ループフィルタ２１４の入力側に縦続接続された加算器２１２の出力を定数倍する定数倍部２３３を有する。
ローカル帰還パス２３０は、ループフィルタ２１４の出力から定数倍部２３３の出力を減算してレプリカ積分器２３１に入力させる減算器（第２の減算器）２３４を有する。

本第２の実施形態のＰＬＬ回路２００が第１の実施形態のＰＬＬ回路１００と異なる点のひとつは、無駄時間の遅延回路２３２の入力前後の差分回路が加算器２１２および減算器２１３としてメインパス２１０に分割して実装されていることである。

すなわち、ＰＬＬ回路２００は、ループフィルタ２１４の入力前段には加算器２１２と減算器２１３を縦列に配置して、加算器２１２には遅延回路２３２の遅延信号を入力させ、減算器２１３には遅延回路前の信号を入力させている。
そして、ＰＬＬ回路２００においては、レプリカ積分器２３１にはその入力前段に配置し減算器２３４によりループフィルタ２１４の出力から加算器２１２出力の常数倍を減算した信号を入力させている。

上記したように、Ｍ３型ＰＬＬでは，無駄時間の遅延回路２３２前後の差分回路は、メインパス２１０に分割して実装されている。
初段の加算器２１２の出力は、フェーズディテクタ２１１からの本物の位相誤差と、レプリカ積分器２３１により作られた位相誤差の和である。
これに適当な係数を掛けて、減算器２１３においてレプリカ積分器２３１の入力から減算する。
レプリカ積分器２３１の入力は０にならなければ整定しないので、ループフィルタ２１４の出力、すなわち周波数誤差と、位相の加算器２１２の出力がある比率になったところで安定する。
ループフィルタ２１４の入力も０にならないと安定しないが、そのときレプリカ積分器２３１の出力は一定値、すなわち遅延回路２３２の前後は同じ値なので、フェーズディテクタ２１１の出力も０、すなわち位相誤差が０になって安定することになる。

このように、本第２の実施形態に係るＭ３型のＰＬＬ回路２００では残留位相誤差補償がローカルなフィードバックループ内に入る。
これに対し、第１の実施形態に係るKalman型のＰＬＬ回路１００の位相補償はフィードフォワード補償と言える。

また、本第２の実施形態に係るＭ３型のＰＬＬ回路２００ではループフィルタの内部状態を使わないため、ループフィルタの形式を問わない。
ＶＣＯのレプリカの出力は有限量に収束するため、アナログ的な実装にも当然に対応できる。

Ｍ３型のＰＬＬ回路２００の伝達関数は、次式のようになる。

この場合、分母に無駄時間項が残る。そのため、Ｋｆはあまり大きくできない。
そこで、原理的にはKalman型の応答速度に及ばないことになるが、実信号を用いた詳細シミュレーションでは、両者の性能差は微妙差でしかないことが確認されている。

以上説明したように、本実施形態によれば、以下の効果を得ることができる。
すなわち、本実施形態によれば、デジタルＰＬＬで問題になりがちなループ内無駄時間による不安定要因を根本的に補償できる。
これにより、従来不可能であった大きなωnやζが使えるようになり、高速引込みが可能となる。さらにまたＰＬＬの安定化が図れる。
シミュレーションによれば、ＰＬＬの周波数引込み範囲を増大させる効果も見出されている。

図４は、無駄時間補償を行わなかった場合とKalman型補償を行った場合の位相誤差応答特性の計算例を示す図である。
図４において、横軸が時間を、縦軸が位相誤差を、それぞれ表している。また、図４において、実線で示す曲線がKalman型補償を行った場合の位相誤差応答特性を示し、破線で示す曲線がKalman型補償を行っていない場合の位相誤差応答特性を示している。

ここでは、周期Ｔ＝０．１で無駄時間として２０Ｔを想定した。ＫｉＫｖ＝０．１、β＝０．０１とした。ダンピングファクタが同じになるよう、無駄時間補償なしのときα＝１．０、無駄時間補償ありのときα＝１．２とした。
以下に示すシミュレーションは線形モデルを用いているので、フェーズディテクタ１１１の引込み範囲はモデル化されていない。
そのため、位相誤差の設定値は縦軸のスケールを変えるのみなので重要ではないが、入力ランプのスルーレートとしては２π rad/s、位相誤差としては０．１ rad/s を与えた。

αとβを調整して、それぞれ良好な応答特性が得られるパラメータを探ると図５に示すような特性が得られた。
Kalman型ではα＝２．５、β＝０．０５であり、無駄時間補償なしのシミュレーションではα＝０．４、β＝０．００５である。
無駄時間補償の効果は明白である。一方、適切な応答が得られるα、βの狙い目が大きく異なることは注意すべきである。βは1桁も違う。

図６は、Kalman型ＰＬＬ回路とＭ３型ＰＬＬ回路の応答特性例を示す図である。

図６において、実線で示す曲線がKalman型ＰＬＬ回路の応答特性を示し、破線で示す曲線がＭ３型ＰＬＬ回路の応答特性を示している。
Kalman型ＰＬＬ回路の応答は図５と同じものである。
M3型ＰＬＬ回路ではα＝２．０としダンピング定数をKalman型ＰＬＬ回路と合わせてある。
β葉ともに０．０５とし、Ｍ３型ＰＬＬ回路のＫｆ／（ＫｖＫｉ）＝０．２とした。理論通りＭ３型ＰＬＬ回路の方がKalman型ＰＬＬ回路により若干応答が遅いが、大きなものではない。

１００・・・ＰＬＬ回路、１１０・・・メインパス、１１１・・・フェーズディテクタ、１１２・・・加算器（減算器）、１１３・・・ループフィルタ、１１４・・・ＶＣＯ、１２０・・・メイン帰還パス、１３０・・・ローカル帰還パス、１３１・・・レプリカ積分器、１３２・・・遅延回路、１３３・・・減算器（第１の減算器）、１３４・・・振幅調整部、１３５・・・定数倍部、１３６・・・減算器（第２の減算器）、２００・・・ＰＬＬ回路、２１０・・・メインパス、２１１・・・フェーズディテクタ、２１２・・・加算器、２１３・・・減算器（第１の減算器）、２１４・・・ループフィルタ、２１５・・・ＶＣＯ、２２０・・・メイン帰還パス、２３０・・・ローカル帰還パス、２３１・・・レプリカ積分器、２３２・・・遅延回路、２３３・・・定数倍部、２３４・・・減算器（第２の減算器）。

Claims

入力信号を伝播し実信号を出力するメインパスと、
上記実信号を上記メインパスの入力段に帰還させるメイン帰還パスと、
上記メインパスのパス途中から、入力段側のパス途中に帰還させるローカル帰還パスと、を有し、
上記メインパスは、
上記入力段に配置され、上記入力信号と上記実信号との位相検出を行うフェーズディテクタと、
上記フェーズディテクタの出力側に配置されるループフィルタと、
上記ループフィルタの出力信号に応じた周波数で発振し、発振信号を上記実信号として上記メイン帰還パスに出力する制御発振器と、を含み、
上記ローカル帰還パスは、
上記ループフィルタの出力信号が入力され、上記制御発振器のレプリカとして機能するレプリカ部と、
上記レプリカ部の出力信号を一巡無駄時間分遅延させる遅延部と、
上記遅延部の入力信号と出力信号の差分を得る第１の減算器と、
上記第１の減算器の出力信号から上記ループフィルタ中の内部信号を定数倍した信号を減算し、上記ループフィルタの入力側に出力する第２の減算器と、を含む
ＰＬＬ回路。
上記ループフィルタは、
積分項を含み、
上記レプリカ部は、
上記制御発振器のレプリカに相当する積分器により形成され、
上記第２の減算器は、
上記第１の減算器の出力信号から上記ループフィルタ中の積分項の定数倍の信号を減算する
請求項１記載のＰＬＬ回路。
上記ループフィルタは、
上記積分項および比例項を含み、
上記比例項は、
補正項を含む
請求項２記載のＰＬＬ回路。
上記ローカル帰還パスは、
上記第２の減算器の出力信号の振幅を調整して、振幅調整された信号を上記ループフィルタの入力側に出力する振幅調整部を含む
請求項２または３記載のＰＬＬ回路。
前記積分器および第１の減算器が、デジタル実装され、その数値表現として２の補数を用いた累算器ならびに減算器として形成されている
請求項２から４のいずれか一に記載のＰＬＬ回路。
上記メインパスは、
上記フェーズディテクタの出力信号から上記ローカル帰還パスの帰還信号を減算して信号を上記ループフィルタに入力する減算器を含む
請求項１から５のいずれか一に記載のＰＬＬ回路。
入力信号を伝播し実信号を出力するメインパスと、
上記実信号を上記メインパスの入力段に帰還させるメイン帰還パスと、
上記メインパスのパス途中から、さらに入力段側のパス途中に帰還させるローカル帰還パスと、を有し、
上記メインパスは、
上記入力段に配置され、上記入力信号と上記実信号との位相検出を行うフェーズディテクタと、
上記フェーズディテクタの出力側に配置され、当該フェーズディテクタの出力信号と上記ローカル帰還パスの帰還信号を加算する加算器と、
上記加算器の出力側に配置され、当該加算器の出力信号から上記ローカル帰還パスにおいて一巡無駄時間分遅延させる前の信号を減算する第１の減算器と、
上記第１の減算器の出力側に配置されるループフィルタと、
上記ループフィルタの出力信号に応じた周波数で発振し、発振信号を上記実信号として上記メイン帰還パスに出力する制御発振器と、を含み、
上記ローカル帰還パスは、
上記制御発振器のレプリカとして機能し、出力信号の一部を上記メインパスの第１の減算器に出力するレプリカ部と、
上記レプリカ部の出力信号を一巡無駄時間分遅延させ、上記メインパスの上記加算器に出力する遅延部と、
上記メインパスの上記ループフィルタの出力信号から上記加算器の出力信号に応じた信号を減算した信号を上記レプリカ部に出力する第２の減算器と、を含む
ＰＬＬ回路。
上記レプリカ部は、
上記制御発振器のレプリカに相当する積分器により形成される、
請求項７記載のＰＬＬ回路。