JP3436498B2 - 周波数補正機能を備えたクロック発生回路 - Google Patents
周波数補正機能を備えたクロック発生回路Info
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- JP3436498B2 JP3436498B2 JP00840299A JP840299A JP3436498B2 JP 3436498 B2 JP3436498 B2 JP 3436498B2 JP 00840299 A JP00840299 A JP 00840299A JP 840299 A JP840299 A JP 840299A JP 3436498 B2 JP3436498 B2 JP 3436498B2
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- Japan
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- frequency divider
- master clock
- clock
- frequency
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、ＰＤＣ(Personal
Digital Cellular)等のシステム向けのクロック発生回
路に関し、特に待ち受け時にシステムクロックの周波数
を保持する機能に関する。 【０００２】 【従来の技術】ＰＤＣ等の携帯型電話機では、待ち受け
時における消費電流を抑制するために、基地局電波を監
視するための受信動作を間欠的に行っている。待ち受け
時は、受信動作を実行する期間（以下「非スリープ
時」）と、受信を行わない期間（以下「スリープ時」）
とに分かれる。スリープから非スリープへと遷移した直
後から正確に受信復調動作を実行するには、復調等の処
理に際して基本タイミングを与えるクロックであるシス
テムクロックの周波数を、最長で６８０ｍｓ続くスリー
プ中も正確に保持し、受信波に対する同期を維持しなけ
ればならない。従来は、水晶発振器にて発生させるマス
タークロックを分周する、という手法によりスリープ時
におけるシステムクロックを発生させており、このシス
テムクロックの周波数を正確に保持する手段としては、
例えば８ｐｐｍという高い精度を有するＧＴカット水晶
を発振器として用いていた。 【０００３】図１に、従来技術の一例を示す。図中、１
０はＰＬＬ(Phase Locked Loop)であり、受信波再生ク
ロックと動作時システムマスタークロックとを位相比較
し位相の進み／遅れを示す誤差信号を発生させる位相比
較器１２、位相比較器１２から与えられる誤差信号を積
算する積算器１４、及び積算器１４の出力に応じてその
分周比が変化する可変分周器１６から構成されている。
位相比較器１２に入力される受信波再生クロックは、受
信波から再生したクロックであり、ＰＤＣの場合４２ｋ
Ｈｚである。動作時システムマスタークロックは、可変
分周器１６の分周出力であり、ＰＤＣの場合４２ｋＨｚ
である。更に、可変分周器１６により分周されるのは、
ＧＴカット等の高精度な水晶発振器１８にて発振したマ
スタークロック（ＰＤＣの場合例えば２．４ＭＨｚ）
を、逓倍器２０にて例えば１４．４ＭＨｚまで逓倍する
ことにより得られた信号である。従って、待ち受け中の
非スリープ時を含め、信号の受信を行っている期間にお
いては、動作時システムマスタークロックが受信波再生
クロックと同期するよう、位相ロックがかかる。動作時
システムマスタークロックは、セレクタ２２を介し、図
示しない後段のベースバンド回路にシステムクロックと
して供給される。 【０００４】スリープ時には、信号を受信できず従って
受信波再生クロックが得られないため、動作時システム
マスタークロックを得ることができない。そのため、水
晶発振器１８にて発振したマスタークロックを分周器２
４及び２６にて分周し、その結果得られるスリープ時シ
ステムマスタークロックを、セレクタ２２を介し図示し
ない後段のベースバンド回路にシステムクロックとして
供給する。ＰＤＣの場合、スリープ時システムマスター
クロックは４２ｋＨｚとし、分周器２４及び２６の分周
比はそれぞれ例えば１／６又は２１／２００とする。な
お、クロック切替タイミング制御回路２８は、セレクタ
２２から出力されるシステムクロックを監視することに
よって、セレクタ２２の出力を動作時システムマスター
クロックからスリープ時システムマスタークロックへと
又はその逆へと切り替える。なお、その原理・方法に関
しては、従来公知であるため省略する。 【０００５】 【発明が解決しようとする課題】しかしながら、上述し
た図１の回路によりシステムクロックの周波数を正確に
保持するには、水晶発振器１８として高精度の発振器を
用いなければならない。しかし、一般に、ＧＴカット水
晶をはじめとして、高精度の発振器は高価である。その
ため、従来から、より低価格の（しかし精度が低い）発
振器を、図１中の水晶発振器１８の代わりに用いられる
ようにすることが、コスト面で要請されていた。更に、
ＴＣＸＯ(Temperature Compensated X'tal Oscillator)
等の高精度発振器は消費電流が大きく間欠動作に不向き
であるという問題もある。 【０００６】本発明は、このような問題点を解決するこ
とを課題としてなされたものであり、より精度が低いが
より安価な発振器を用いてスリープ時システムマスター
クロックを発生させつつも、受信波に対する同期をスリ
ープ時に正確に維持し続けられるようにすること、ひい
てはより安価な回路を実現することを、その目的とす
る。 【０００７】 【課題を解決するための手段】このような目的を達成す
るため、本発明においては、動作時マスタークロックが
得られている間にＰＬＬ回路から必要な情報を受け取
り、受け取った情報に基づきマスタークロックの分周比
を調整制御するという機能を、スリープ時システムマス
タークロックを発生させるための回路に付加することと
した。 【０００８】即ち、本発明は、（１）所定周波数で発振
する発振器と、（２）この発振器の出力であるマスター
クロックを可変分周して動作時システムマスタークロッ
クを出力する第１の分周器と、（３）この第１の分周器
を含み受信波再生クロックに対し動作時システムマスタ
ークロックが位相ロックされるよう第１の分周器の分周
比を制御するＰＬＬと、（４）マスタークロックを分周
することによりスリープ時システムマスタークロックを
発生させる第２の分周器と、（５）受信波再生クロック
ひいては動作時システムマスタークロックが得られると
きには当該動作時システムマスタークロックを、そうで
ないときにはスリープ時システムマスタークロックをそ
れぞれ選択し、後段に供給する手段と、を備えるクロッ
ク発生回路において、（６）第２の分周器が、その分周
比を外部から調整制御可能な可変分周器であり、（７）
更に、受信波再生クロックを得ることができる期間にて
ＰＬＬが第１の分周器に与えている分周比の制御信号か
ら、受信波再生クロックを得ることができない期間にお
ける第２の分周器の分周比を決定し、その結果に基づ
き、第２の分周器の分周比を制御する手段を備えること
を特徴とする。 【０００９】このように、本発明においては、スリープ
時マスタークロックを生成するための回路を自走させる
のではなく、可変分周器を用いて周波数補正を行うよう
にしている。更に、この周波数補正に際しては、受信波
からクロックを再生できる期間にＰＬＬから得られる信
号を入力し、これに基づき可変分周器たる第２の分周器
の分周比を設定・変化させるようにしている。従って、
大規模な回路変形・追加を伴うことなく、マスタークロ
ック発生用の発振器を、低精度化・安価化できる。 【００１０】 【発明の実施の形態】以下、本発明の好適な実施形態に
関し図面に基づき説明する。なお、本発明は、図１に示
した従来技術の一部変形により実施できる。そのため、
以下説明する本発明の実施形態は、図１と共通する構成
要素を有している。そこで、説明の簡略化のため、図１
に示した構成要素に関しては重複する説明を省略する。
但し、本発明は、図１に示した回路の変形にとどまら
ず、その要旨を逸脱しない限りにおいて他種の構成にも
適用できるものである。 【００１１】図２に、本発明の一実施形態に係る回路の
構成を示す。この図に示す回路においては、補正量積算
制御量演算変換部３０、フレーム毎コントロール部３２
及び可変分周器３４から構成される回路によって、スリ
ープ時システムマスタークロックを発生させている。ま
た、この図では、マスタークロックを発生させる水晶発
振器として音叉形の１００ｋＨｚ発振器を用いている。
そのため、図１中の水晶発振器１８と異なる参照符号で
ある１８Ａを付している。 【００１２】補正量積算制御量演算変換部３０は、ＰＬ
Ｌ１０により動作時システムマスタークロックが生成さ
れている期間、即ち通話時や待ち受け中の非スリープ時
に、積算器１４から、可変分周器１６に対する分周比制
御信号（図中の“補正量”）を入力する。補正量積算制
御量演算変換部３０は、入力した補正量から可変分周器
３４における分周比の制御量を演算する。例えば、入力
した補正量を所定期間に亘り積算しその平均を求めるこ
とによって制御量を求める。但し、単純に平均化するの
みでは、可変分周器１６の基本分周比（例えば１／３
６）を基準とした制御量になってしまう。また、可変分
周器３４は後述のように小数点分周を行うため、それに
適合させるための調整処理も必要である。そこで、補正
量積算制御量演算変換部３０は、平均化により得られた
制御量を、可変分周器１６向けの量から可変分周器３４
向けの量へと変換しかつ小数点分周を考慮した調整を行
った上で、フレーム毎コントロール部３２に供給する。
フレーム毎コントロール部３２は、所定周期（フレー
ム）毎にスリープ時システムマスタークロックの周波数
を検出し、その結果と、補正量積算制御量演算変換部３
０から与えられる制御量とに応じ、可変分周器３４にお
ける分周比を可変制御する。ＰＤＣの場合、例えば、２
１／４８、２１／４９、２１／５０、２１／５１、２１
／５２の中のいずれかにする。 【００１３】このように、本実施形態によれば、通話時
や待ち受け中の非スリープ時に、マスタークロックの周
波数誤差を示す情報をＰＬＬ１０から入力し、その情報
に基づき、スリープ時システムマスタークロックを得る
ための可変分周器３４の分周比を調整制御するようにし
たため、水晶発振器１８Ａとして、その誤差が２００ｐ
ｐｍ程度と比較的大きいがしかし安価な音叉形の水晶発
振器を用いることが可能になり、その結果、従来と同等
又はそれ以上の性能でかつ安価な回路が得られる。水晶
発振器１８Ａについては、温度補償回路等を設ける必要
もない。なお、水晶発振器（１８又は１８Ａ）の部分を
除き、本実施形態に係る回路はディジタルＡＳＩＣ(App
lication Specific Integrated Circuit)で構成できる
ため、図１の回路から図２の回路を得るための変形（発
振器部分を除く）には、格別、追加コストは伴わない。
言い換えれば、本実施形態の特徴に係る変形部分は、発
振器部分を除き、集積回路内に容易に取り込めるため、
その実現が容易で小型化に適している。
Digital Cellular)等のシステム向けのクロック発生回
路に関し、特に待ち受け時にシステムクロックの周波数
を保持する機能に関する。 【０００２】 【従来の技術】ＰＤＣ等の携帯型電話機では、待ち受け
時における消費電流を抑制するために、基地局電波を監
視するための受信動作を間欠的に行っている。待ち受け
時は、受信動作を実行する期間（以下「非スリープ
時」）と、受信を行わない期間（以下「スリープ時」）
とに分かれる。スリープから非スリープへと遷移した直
後から正確に受信復調動作を実行するには、復調等の処
理に際して基本タイミングを与えるクロックであるシス
テムクロックの周波数を、最長で６８０ｍｓ続くスリー
プ中も正確に保持し、受信波に対する同期を維持しなけ
ればならない。従来は、水晶発振器にて発生させるマス
タークロックを分周する、という手法によりスリープ時
におけるシステムクロックを発生させており、このシス
テムクロックの周波数を正確に保持する手段としては、
例えば８ｐｐｍという高い精度を有するＧＴカット水晶
を発振器として用いていた。 【０００３】図１に、従来技術の一例を示す。図中、１
０はＰＬＬ(Phase Locked Loop)であり、受信波再生ク
ロックと動作時システムマスタークロックとを位相比較
し位相の進み／遅れを示す誤差信号を発生させる位相比
較器１２、位相比較器１２から与えられる誤差信号を積
算する積算器１４、及び積算器１４の出力に応じてその
分周比が変化する可変分周器１６から構成されている。
位相比較器１２に入力される受信波再生クロックは、受
信波から再生したクロックであり、ＰＤＣの場合４２ｋ
Ｈｚである。動作時システムマスタークロックは、可変
分周器１６の分周出力であり、ＰＤＣの場合４２ｋＨｚ
である。更に、可変分周器１６により分周されるのは、
ＧＴカット等の高精度な水晶発振器１８にて発振したマ
スタークロック（ＰＤＣの場合例えば２．４ＭＨｚ）
を、逓倍器２０にて例えば１４．４ＭＨｚまで逓倍する
ことにより得られた信号である。従って、待ち受け中の
非スリープ時を含め、信号の受信を行っている期間にお
いては、動作時システムマスタークロックが受信波再生
クロックと同期するよう、位相ロックがかかる。動作時
システムマスタークロックは、セレクタ２２を介し、図
示しない後段のベースバンド回路にシステムクロックと
して供給される。 【０００４】スリープ時には、信号を受信できず従って
受信波再生クロックが得られないため、動作時システム
マスタークロックを得ることができない。そのため、水
晶発振器１８にて発振したマスタークロックを分周器２
４及び２６にて分周し、その結果得られるスリープ時シ
ステムマスタークロックを、セレクタ２２を介し図示し
ない後段のベースバンド回路にシステムクロックとして
供給する。ＰＤＣの場合、スリープ時システムマスター
クロックは４２ｋＨｚとし、分周器２４及び２６の分周
比はそれぞれ例えば１／６又は２１／２００とする。な
お、クロック切替タイミング制御回路２８は、セレクタ
２２から出力されるシステムクロックを監視することに
よって、セレクタ２２の出力を動作時システムマスター
クロックからスリープ時システムマスタークロックへと
又はその逆へと切り替える。なお、その原理・方法に関
しては、従来公知であるため省略する。 【０００５】 【発明が解決しようとする課題】しかしながら、上述し
た図１の回路によりシステムクロックの周波数を正確に
保持するには、水晶発振器１８として高精度の発振器を
用いなければならない。しかし、一般に、ＧＴカット水
晶をはじめとして、高精度の発振器は高価である。その
ため、従来から、より低価格の（しかし精度が低い）発
振器を、図１中の水晶発振器１８の代わりに用いられる
ようにすることが、コスト面で要請されていた。更に、
ＴＣＸＯ(Temperature Compensated X'tal Oscillator)
等の高精度発振器は消費電流が大きく間欠動作に不向き
であるという問題もある。 【０００６】本発明は、このような問題点を解決するこ
とを課題としてなされたものであり、より精度が低いが
より安価な発振器を用いてスリープ時システムマスター
クロックを発生させつつも、受信波に対する同期をスリ
ープ時に正確に維持し続けられるようにすること、ひい
てはより安価な回路を実現することを、その目的とす
る。 【０００７】 【課題を解決するための手段】このような目的を達成す
るため、本発明においては、動作時マスタークロックが
得られている間にＰＬＬ回路から必要な情報を受け取
り、受け取った情報に基づきマスタークロックの分周比
を調整制御するという機能を、スリープ時システムマス
タークロックを発生させるための回路に付加することと
した。 【０００８】即ち、本発明は、（１）所定周波数で発振
する発振器と、（２）この発振器の出力であるマスター
クロックを可変分周して動作時システムマスタークロッ
クを出力する第１の分周器と、（３）この第１の分周器
を含み受信波再生クロックに対し動作時システムマスタ
ークロックが位相ロックされるよう第１の分周器の分周
比を制御するＰＬＬと、（４）マスタークロックを分周
することによりスリープ時システムマスタークロックを
発生させる第２の分周器と、（５）受信波再生クロック
ひいては動作時システムマスタークロックが得られると
きには当該動作時システムマスタークロックを、そうで
ないときにはスリープ時システムマスタークロックをそ
れぞれ選択し、後段に供給する手段と、を備えるクロッ
ク発生回路において、（６）第２の分周器が、その分周
比を外部から調整制御可能な可変分周器であり、（７）
更に、受信波再生クロックを得ることができる期間にて
ＰＬＬが第１の分周器に与えている分周比の制御信号か
ら、受信波再生クロックを得ることができない期間にお
ける第２の分周器の分周比を決定し、その結果に基づ
き、第２の分周器の分周比を制御する手段を備えること
を特徴とする。 【０００９】このように、本発明においては、スリープ
時マスタークロックを生成するための回路を自走させる
のではなく、可変分周器を用いて周波数補正を行うよう
にしている。更に、この周波数補正に際しては、受信波
からクロックを再生できる期間にＰＬＬから得られる信
号を入力し、これに基づき可変分周器たる第２の分周器
の分周比を設定・変化させるようにしている。従って、
大規模な回路変形・追加を伴うことなく、マスタークロ
ック発生用の発振器を、低精度化・安価化できる。 【００１０】 【発明の実施の形態】以下、本発明の好適な実施形態に
関し図面に基づき説明する。なお、本発明は、図１に示
した従来技術の一部変形により実施できる。そのため、
以下説明する本発明の実施形態は、図１と共通する構成
要素を有している。そこで、説明の簡略化のため、図１
に示した構成要素に関しては重複する説明を省略する。
但し、本発明は、図１に示した回路の変形にとどまら
ず、その要旨を逸脱しない限りにおいて他種の構成にも
適用できるものである。 【００１１】図２に、本発明の一実施形態に係る回路の
構成を示す。この図に示す回路においては、補正量積算
制御量演算変換部３０、フレーム毎コントロール部３２
及び可変分周器３４から構成される回路によって、スリ
ープ時システムマスタークロックを発生させている。ま
た、この図では、マスタークロックを発生させる水晶発
振器として音叉形の１００ｋＨｚ発振器を用いている。
そのため、図１中の水晶発振器１８と異なる参照符号で
ある１８Ａを付している。 【００１２】補正量積算制御量演算変換部３０は、ＰＬ
Ｌ１０により動作時システムマスタークロックが生成さ
れている期間、即ち通話時や待ち受け中の非スリープ時
に、積算器１４から、可変分周器１６に対する分周比制
御信号（図中の“補正量”）を入力する。補正量積算制
御量演算変換部３０は、入力した補正量から可変分周器
３４における分周比の制御量を演算する。例えば、入力
した補正量を所定期間に亘り積算しその平均を求めるこ
とによって制御量を求める。但し、単純に平均化するの
みでは、可変分周器１６の基本分周比（例えば１／３
６）を基準とした制御量になってしまう。また、可変分
周器３４は後述のように小数点分周を行うため、それに
適合させるための調整処理も必要である。そこで、補正
量積算制御量演算変換部３０は、平均化により得られた
制御量を、可変分周器１６向けの量から可変分周器３４
向けの量へと変換しかつ小数点分周を考慮した調整を行
った上で、フレーム毎コントロール部３２に供給する。
フレーム毎コントロール部３２は、所定周期（フレー
ム）毎にスリープ時システムマスタークロックの周波数
を検出し、その結果と、補正量積算制御量演算変換部３
０から与えられる制御量とに応じ、可変分周器３４にお
ける分周比を可変制御する。ＰＤＣの場合、例えば、２
１／４８、２１／４９、２１／５０、２１／５１、２１
／５２の中のいずれかにする。 【００１３】このように、本実施形態によれば、通話時
や待ち受け中の非スリープ時に、マスタークロックの周
波数誤差を示す情報をＰＬＬ１０から入力し、その情報
に基づき、スリープ時システムマスタークロックを得る
ための可変分周器３４の分周比を調整制御するようにし
たため、水晶発振器１８Ａとして、その誤差が２００ｐ
ｐｍ程度と比較的大きいがしかし安価な音叉形の水晶発
振器を用いることが可能になり、その結果、従来と同等
又はそれ以上の性能でかつ安価な回路が得られる。水晶
発振器１８Ａについては、温度補償回路等を設ける必要
もない。なお、水晶発振器（１８又は１８Ａ）の部分を
除き、本実施形態に係る回路はディジタルＡＳＩＣ(App
lication Specific Integrated Circuit)で構成できる
ため、図１の回路から図２の回路を得るための変形（発
振器部分を除く）には、格別、追加コストは伴わない。
言い換えれば、本実施形態の特徴に係る変形部分は、発
振器部分を除き、集積回路内に容易に取り込めるため、
その実現が容易で小型化に適している。
【図面の簡単な説明】
【図１】 一従来技術に係る回路の構成を示すブロック
図である。 【図２】 本発明の一実施形態に係る回路の構成を示す
ブロック図である。 【符号の説明】 １０ ＰＬＬ、１２ 位相比較器、１４ 積算器、１
６，３４ 可変分周器、１８Ａ 水晶発振器、２０ 逓
倍器、２２ セレクタ、２８ クロック切替タイミング
制御回路、３０ 補正量積算制御量演算変換部、３２
フレーム毎コントロール部。
図である。 【図２】 本発明の一実施形態に係る回路の構成を示す
ブロック図である。 【符号の説明】 １０ ＰＬＬ、１２ 位相比較器、１４ 積算器、１
６，３４ 可変分周器、１８Ａ 水晶発振器、２０ 逓
倍器、２２ セレクタ、２８ クロック切替タイミング
制御回路、３０ 補正量積算制御量演算変換部、３２
フレーム毎コントロール部。
─────────────────────────────────────────────────────
フロントページの続き
(56)参考文献 特開 平８−223236（ＪＰ，Ａ)
特開 平５−276087（ＪＰ，Ａ)
特開 平４−43717（ＪＰ，Ａ)
特開 平９−321694（ＪＰ，Ａ)
特開 平10−173642（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H04L 7/033
H03L 7/00
Claims (1)
- (57)【特許請求の範囲】 【請求項１】 所定周波数で発振する発振器と、この発
振器の出力であるマスタークロックを可変分周して動作
時システムマスタークロックを出力する第１の分周器
と、この第１の分周器を含み受信波再生クロックに対し
動作時システムマスタークロックが位相ロックされるよ
う第１の分周器の分周比を制御するＰＬＬと、マスター
クロックを分周することによりスリープ時システムマス
タークロックを発生させる第２の分周器と、受信波再生
クロックひいては動作時システムマスタークロックが得
られるときには当該動作時システムマスタークロック
を、そうでないときにはスリープ時システムマスターク
ロックをそれぞれ選択し、後段に供給する手段と、を備
えるクロック発生回路において、 第２の分周器が、その分周比を外部から調整制御可能な
可変分周器であり、 更に、受信波再生クロックを得ることができる期間にて
ＰＬＬが第１の分周器に与えている分周比の制御信号か
ら、受信波再生クロックを得ることができない期間にお
ける第２の分周器の分周比を決定し、その結果に基づ
き、第２の分周器の分周比を制御する手段を備えること
を特徴とするクロック発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP00840299A JP3436498B2 (ja) | 1999-01-14 | 1999-01-14 | 周波数補正機能を備えたクロック発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP00840299A JP3436498B2 (ja) | 1999-01-14 | 1999-01-14 | 周波数補正機能を備えたクロック発生回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000209192A JP2000209192A (ja) | 2000-07-28 |
| JP3436498B2 true JP3436498B2 (ja) | 2003-08-11 |
Family
ID=11692194
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP00840299A Expired - Fee Related JP3436498B2 (ja) | 1999-01-14 | 1999-01-14 | 周波数補正機能を備えたクロック発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3436498B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8188796B2 (en) * | 2010-07-19 | 2012-05-29 | Analog Devices, Inc. | Digital phase-locked loop clock system |
-
1999
- 1999-01-14 JP JP00840299A patent/JP3436498B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2000209192A (ja) | 2000-07-28 |
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