JP3241079B2 - ディジタル位相同期回路 - Google Patents

ディジタル位相同期回路

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JP3241079B2 JP03660392A JP3660392A JP3241079B2 JP 3241079 B2 JP3241079 B2 JP 3241079B2 JP 03660392 A JP03660392 A JP 03660392A JP 3660392 A JP3660392 A JP 3660392A JP 3241079 B2 JP3241079 B2 JP 3241079B2
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  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、磁気ディスク、磁気テ
ープ装置等に用いて好適な位相同期回路に係り、特に、
同期時間の短縮化、定常位相誤差の低減を行なうディジ
タル位相同期回路に関する。
【０００２】
【従来の技術】近年、コンピュータの外部記憶装置であ
る磁気ディスクや磁気テープ装置等の磁気記憶装置で
は、小形、高性能化を図るために、ディジタル信号処理
技術が用いられ、従来のアナログ回路をディジタル回路
で構成する例が多く見られる。特に、位相同期回路（以
下、ＶＦＯという）においては、動作条件の設定を外部
から容易に行なうことができることから、ディジタル方
式によるＶＦＯ（以下、ディジタルＶＦＯという）が提
案されている。例えば、特開昭６２−３９９１５号公報
では、アナログ方式のＶＦＯ（以下、アナログＶＦＯと
いう）の各構成要素をカウンタや演算回路、遅延素子と
いったディジタル回路で構成し、ディジタルＶＦＯとす
るようにしている。
【０００３】図２５はかかるディジタルＶＦＯの一例を
示すブロック図であって、１０１、１０２はカウンタ、
１０３は減算器、１０４はフィルタ回路、７３ａ〜７３
ｃ、７４ａ〜７４ｃは遅延素子、１０６は演算器、１０
７は位相推移器である。
【０００４】同図において、ここで用いられる基準クロ
ックφ0 の周波数は、入力パルスである例えば記録媒体
の再生信号を波形成形して得られるピークパルスＰinの
周波数の数十倍に設定されており、ディジタルＶＦＯに
おいては、この基準クロックφ0 を用い、入力ピークパ
ルスＰinとこれからこのディジタルＶＦＯで生成される
再生パルスＰout との位相を一致させる。
【０００５】即ち、基準クロックφ0 はカウンタ１０１
で分周され、ピークパルスＰinと同じ周期の可変パルス
ＶＰが生成される。カウンタ１０２はピークパルスＰin
と可変パルスＶＰとの時間間隔を基準クロックφ0 で計
数し、この時間間隔を表わすディジタル値の位相差デー
タＸ（ｕ）を出力する。例えば、ピークパルスＰinと可
変パルスＶＰの周期が同一でかつ変化せず、これらの初
期位相のみが異なって、図２６に示すように、ピークパ
ルスＰinと可変パルスＶＰとの時間間隔が基準クロック
φ0 の２周期分２ｔ0 とすると、カウンタ１０２からは
値が２の（「２」と表わす。以下同様）の位相差データ
Ｘ（ｕ）が出力される。かかる位相差データＸ（ｕ）は
減算器１０３に供給され、可変パルスＶＰに同期してフ
ィルタ１０４で算出された現在あるべき位相差データＹ
（ｕ）との減算処理、つまり、Ｚ（ｕ）＝（Ｘ（ｕ）−
Ｙ（ｕ））の演算が行なわれ、得られた位相誤差データ
Ｚ（ｕ）がフィルタ１０４に供給される。
【０００６】フィルタ１０４では、この位相誤差データ
Ｚ（ｕ）が、これが供給される毎に、順次遅延素子７３
ａ、７３ｂ、７３ｃで遅延され、従って、過去に供給さ
れた３つの位相誤差データＺ（ｕ）が記憶されている。
また、演算回路１０６からは上記の位相差データＹ
（ｕ）が生成されるが、この位相差データＹ（ｕ）も、
これが生成される毎に、遅延素子７４ｃ、７４ｂ、７４
ａで遅延され、従って、過去に生成された３つの位相差
データＹ（ｕ）が記憶されている。そして、記憶されて
いる夫々の位相誤差データＺ（ｕ）と夫々の位相差デー
タＹ（ｕ）とから演算器１０６で上記の現在あるべき位
相差データＹ（ｕ）が求められる。かかる演算処理によ
り、得られる位相差データＹ（ｕ）は位相誤差データＺ
（ｕ）が値「０」になるまで変化し、最終的には、位相
差データＹ（ｕ）がある一定の値に落ち着くようにな
る。
【０００７】位相差データＹ（ｕ）が変化せず、位相誤
差データＺ（ｕ）が値「０」であるということは、フィ
ルタ１０４から出力される位相差データＹ（ｕ）が位相
差データＸ（ｕ）に等しく、ピークパルスＰinと可変パ
ルスＶＰとの間の位相差を表わしていることになり、従
って、位相推移器１０７により、可変パルスＶＰをこの
位相差データＹ（ｕ）の値に相当する量だけ位相シフト
することにより、ピークパルスＰinと位相が一致した再
生パルスＰout が得られることになる。
【０００８】
【発明が解決しようとする課題】上記従来の技術につい
ては、アナログＶＦＯの構成要素をディジタル回路で置
き換え、そのＶＦＯの構成と、ピークパルスＰinと再生
パルスＰout の初期位相のみが異なる場合についての動
作が説明されている。しかしながら、上記従来の技術に
おいては、次のような問題がある。
【０００９】まず、第１に、上記従来の技術では、位相
差が検出されてからそれによる制御結果を再生パルスＰ
out に与えられるまでに要する時間がアナログＶＦＯと
比べて長くなる。アナログＶＦＯでは、位相差が検出さ
れると、即座に再生パルスＰoutの位相変化が始まる
が、ディジタルＶＦＯでは、フィルタ回路１０４での演
算時間や制御値の受け渡しに時間がかかるため、最低で
も再生パルスＰout の１周期程度制御が遅れてしまう。
上記特開昭６２−３９９１５号公報では、初期位相の異
なる場合の制御過程について開示しているが、緩やかな
位相同期特性では、制御の遅延による影響は顕著に現れ
ない。しかし、磁気ディスク装置や磁気テープ装置に使
用されるＶＦＯのように、要求される急峻な位相同期特
性、即ち、位相同期するまでに要する時間（以下、同期
所要時間という）を短かくしなければならない場合に
は、制御量の遅延が位相同期特性に大きく影響を与えて
しまう。これは、フィードバックループ内部の遅延によ
り、位相余有が削られるためである。フィードバックル
ープ内部遅延の有無による位相余有の比較を、アナログ
ＶＦＯを例にとると、図２７に示すようになる。また、
このときの位相同期特性は、図２８のように、位相余有
が削られることから振動的になってしまい、同期所要時
間が増加する。従って、同期所要時間は制御量の遅延時
間によって制限され、その短縮化が図れないという問題
がある。
【００１０】第２に、入力ピークパルスＰinの周期は必
ずしも正確に基準クロックφ0 の周期の整数倍になって
おらず、ピークパルスＰinのエッジが基準クロックφ0
に対して前後に揺らぐため、再生パルスＰout に定常的
な揺らぎ（定常位相誤差）が生じる。上記従来の技術で
は、基準クロックφ0 の周期単位で制御値を決めている
ために、カウンタ１０２で得られる位相差データＸ
（ｕ）に±１の大きな定常的揺らぎが生じ、再生パルス
Ｐout の定常位相誤差は基準クロックφ0 の±１周期に
なる。そこで、この定常位相誤差を抑えるために基準ク
ロックφ0 の周波数を高めることが考えられるが、例え
ば、定常位相誤差が±２ｎｓｅｃのディジタルＶＦＯを
設計する場合、基準クロックφ0 の周波数は５００ＭＨ
ｚと非常に高いものとなり、ディジタル回路の設計が非
常に難しくなるとともに消費電力の増大化も問題にな
る。
【００１１】本発明の第１の目的は、かかる問題を解消
し、同期所要時間を短縮することができるようにしたデ
ィジタル位相同期回路を提供することにある。
【００１２】また、本発明の第２の目的は、定常位相誤
差を基準クロックφ0 の周期の１／２以下に低減するこ
とができるようにしたディジタル位相同期回路を提供す
ることにある。
【００１３】
【課題を解決するための手段】上記第１の目的を達成す
るために、本発明は、ディジタルフィルタに入力される
位相差を制御遅延のない場合と同値にする位相補正手段
と周期補正手段を設ける。また、初期位相差の小さいピ
ークパルスを検出する最小位相検出手段を設け、初期位
相差の小さいピークパルスから同期動作を行なうように
する。
【００１４】上記第２の目的を達成するために、本発明
は、ディジタルフィルタの出力する制御（発振周期）精
度を上げ、基準クロックで量子化された該制御量の誤差
を逐次累積する内部誤差累積手段と、内部累積誤差と位
相差を加える演算手段とを設ける。
【００１５】
【作用】位相補正手段はディジタルフィルタの入力に作
用し、制御遅延のない場合と同じ位相差をディジタルフ
ィルタの出力から求め、ディジタルフィルタに入力する
ものである。周期補正手段は、ディジタルフィルタの出
力に作用し、位相補正手段の補助として、発振周期を補
正するものである。位相補正手段と周期補正手段によ
り、ディジタルフィルタに入力される位相差は制御遅延
のない場合の位相差と同一となり、この結果、ディジタ
ルフィルタから出力される発振周期は、制御遅延のない
発振周期と同一のものとなる。従って、位相同期特性
は、制御遅延があるにもかかわらず、制御遅延がないも
のと同一になり、制御量の遅延による位相同期特性が振
動的にならずに所要同期時間の短縮が可能になる。
【００１６】また、最小位相検出手段は、現在得られて
いる再生パルスに最も位相が近いピークパルスを検出
し、このピークパルスから同期動作を開始する。これに
よって初期位相差を小さくできる。位相同期特性は、初
期位相差で正規化されると、全て同一になるが、絶対的
な位相差は、初期位相差に比例するため、初期位相差が
小さい程早く収束したと考えられる。従って、見かけ上
所要同期時間の短縮化が可能になる。
【００１７】上記内部誤差累積手段は、ディジタルフィ
ルタの発振周期の精度を基準クロックで量子化し、その
誤差を逐次加算する。演算手段は加算された内部累積誤
差と、入力ピークパルスと再生パルスとの位相差とを演
算し、ディジタルフィルタに供給する。内部累積誤差と
位相差の演算により、量子化前の再生パルスと入力ピー
クパルスとの位相差が求められたと考えられる。この位
相差をフィードバックさせることにより、ディジタルフ
ィルタの出力値はピークパルスの周期と同一になる。従
って、標本化後の入力ピークパルス信号と再生パルスが
一致するので、定常位相誤差は入力ピ−クパルスの標本
化誤差だけとなり、基準クロックの±０．５周期以内に
低減することができる。
【００１８】
【実施例】以下、本発明の実施例を図面を用いて説明す
る。図１は本発明によるディジタル位相同期回路の一実
施例を示すブロック図であって、１はサンプリング回
路、２は遅延回路、３は位相比較回路、４は減算回路、
５はＬＰＦ（ローパスフィルタ）、６は位相補正回路、
７はディジタルフィルタ、８は周期補正回路、９は整数
化回路、１０は小数化回路、１１は加算回路、１２、１
３はレジスタ、１４はオーバーフロー検出回路、１５は
カウンタ、１６、１７は２分周回路である。
【００１９】この実施例は二次完全積分形ＶＦＯ（位相
同期回路）を構成するものであり、基本的には、図１に
おいて、サンプリング回路１に入力されるピークパルス
Ｐinと遅延回路２から出力される比較参照パルスＲＥＰ
との位相が一致するように、位相同期の制御を行なうも
のである。この基本構成は、カウンタ１５が発振周波数
が可変の発振回路に相当し、その出力パルスであるカウ
ントパルスＣＴＰが２分周回路１７を介して位相比較回
路３に供給され、入力ピークパルスＰinを基準クロック
φ0 で標本化した同期ピークパルスＰＫと位相比較され
て、その位相差を表わす計数データＮ1 をＬＰＦ５で補
正し、その補正出力であるカウンタ発振周期データＯＰ
Ｄによってカウンタ１５の発振周期を制御するものであ
るが、ＬＰＦ５にディジタルフィルタ７を用いることに
よって生ずるＬＰＦ５の補正出力中の小数点以下の端数
である誤差をレジスタ１２で累積し、この累積誤差Ｅａ
でもって、減算回路４により、位相比較回路３から出力
される計数データＮ1 を補正するようにしたものであ
る。
【００２０】次に、図１の各部について説明する。入力
されるピークパルスＰinは、例えば記録媒体（図示せ
ず）からの再生信号を波形成形したものであって、サン
プリング回路１はこの入力ピークパルスＰinを基準クロ
ックφ0 で標本化する。この場合、入力ピークパルスＰ
inは基準クロックφ0 の立上り、立下りエッジで標本化
され、入力ピークパルスＰinに対する標本化誤差が基準
クロックφ0 の±０．５周期以内の同期ピークパルスＰ
Ｋが得られる。
【００２１】位相比較回路３は同期ピークパルスＰＫと
遅延回路２からの比較参照パルスＲＥＰとの位相差を基
準クロックφ0 の計数によって検出し、この位相差に応
じた値の計数データＮ1 を出力する。この場合、同期ピ
ークパルスＰＫにノイズ等による不要パルスが混入して
いても、同期ピークパルスＰＫが欠落しても、これらに
影響されることなく、位相差に正確に応じた計数データ
Ｎ1 が得られる。ここで、比較参照パルスＲＥＰは、カ
ウンタ１５の出力パルス（即ち、カウントパルス）ＣＴ
Ｐを２分周回路１７で処理し、遅延回路２で遅延したパ
ルスであって、遅延回路２は２分周回路１７の出力パル
スを基準パルスφ0 に同期させるものである。また、こ
こでは、カウントパルスＣＴＰは最終的に得る再生パル
スＰoutの周波数の２倍の周波数としており、このた
め、２分周回路１７を用いて比較参照パルスＲＥＰにお
ける後述する比較パルスＣと参照パルスＷの周波数を同
期ピークパルスＰＫの周波数と同じになるようにしてい
る。
【００２２】減算回路４は位相比較回路３で得られた計
数データＮ1 からレジスタ１３からの誤差データＮe を
減算し、この減算結果を内部位相誤差ΔＮとして出力す
る。この内部位相誤差ΔＮは位相補正回路６、ディジタ
ルフィルタ７及び周期補正回路８で構成されているＬＰ
Ｆ５に供給される。ＬＰＦ５は、後述するように、これ
ら位相補正回路６、ディジタルフィルタ７及び周期補正
回路８によって内部位相誤差ΔＮを時間的な平滑化及び
補正処理し、カウンタ１５の発振周期を表わすデータ
（即ち、カウンタ発振周期データ）ＯＰＤを出力する。
ここでは、このカウンタ発振周期データＯＰＤは目的と
する再生パルスＰout の周期の２倍の周期に相当する値
としている。
【００２３】このカウンタ発振周期データＯＰＤは、Ｌ
ＰＦ５の上記生成処理により、整数と小数とからなる数
値であって、２分周回路１７で生成される比較参照パル
スＲＥＰの同期パルスＣのタイミングで、整数をなす整
数部ＯＰＤ１が整数化回路９で、小数点以下の小数部Ｏ
ＰＤ２が小数化回路１０で夫々抽出される。
【００２４】カウンタ１５は整数化回路９で抽出された
整数部ＯＰＤ１がプリセットされて基準パルスφ0 をカ
ウントし、基本的にはこのプリセットされた整数部ＯＰ
Ｄ１の値で決まる周期（即ち、再生パルスＰout の２倍
の周期）でカウントパルスＣＴＰを発生するが、後述す
るように、オーバーフロー検出回路１４の出力ＯＶＬが
“Ｈ”（高レベル）になると、このプリセット値が値
「１」だけ増加したように動作してカウントパルスＣＴ
Ｐの周期が基準パルスφ0 の１周期分増加する。ここで
は、このカウントパルスＣＴＰを２分周回路１６で２分
周することにより、目的とする再生パルスＰout が得ら
れる。
【００２５】小数化回路１０で抽出された小数部ＯＰＤ
２はカウンタ発振周期データＯＰＤの誤差として加算回
路１１に供給され、レジスタ１２の内容と加算されて、
カウントパルスＣＴＰのタイミングで、このレジスタ１
２に記憶される。従って、このレジスタ１２には、かか
る誤差の累積値（以下、累積誤差Ｅａという）が記憶さ
れていることになる。なお、レジスタ１３には、レジス
タ１２に記憶されている累積誤差Ｅａのうち、２分周回
路１７から出力される上記同期パルスＣのタイミングに
あった累積誤差Ｅａが記憶される。この累積誤差Ｅａは
カウントパルスＣＴＰと同期ピークパルスＰＫとの位相
差を表している。従って、このレジスタ１３の累積誤差
Ｅａ、即ち、誤差データＮｅを減算回路４に供給するこ
とにより、位相比較回路３から出力される次回の計数デ
ータＮ1 が、カウンタ１５から次回出力されるカウント
パルスＣＴＰが同期ピークパルスＰＫと位相が合う方向
に、修正されてＬＰＦ５に供給されることになる。
【００２６】オーバーフロー検出回路１４は、小数化回
路１０からの小数部ＯＰＤ２、レジスタ１２に記憶され
ている累積誤差Ｅａの少なくともいずれか一方が値「−
０．５」〜「＋０．５」の範囲外のとき、オーバーフロ
ーがあったとして“Ｈ”のデータＯＶＬ を出力し、上
記のように、カウンタ１５の発振周期を基準クロックφ
0 の１周期分増加させる。
【００２７】なお、２分周回路１７は、位相同期過程で
の同期ピークパルスＰＫと比較参照パルスＲＥＰの比較
パルスＣ、参照パルスＷとの周期比を１にするように、
カウントパルスＣＴＰを分周するものであって、位相同
期動作（ハイゲイン）時のみ動作してこのカウントパル
スＣＴＰを２分周し、追従動作（ローゲイン）時には分
周しないで直接このカウントパルスＣＴＰを出力する。
【００２８】図２はこの実施例の全体的な動作タイミン
グを示すものであって、図１に対応する信号には同一符
号を付けている。以下、このタイミング図を用いて図１
に示した実施例の動作を説明する。
【００２９】記録媒体の再生信号ＰＢを波形成形して入
力ピークパルスＰinが形成され、サンプリング回路１
で、基準パルスφ0 をもとに、同期ピークパルスＰＫが
形成される。この同期ピークパルスＰＫは位相比較回路
３で遅延回路２からの比較参照パルスＲＥＰの比較パル
スＣと位相比較されるが、この比較参照パルスＲＥＰは
比較パルスＣと参照パルスＷとが交互に配列されてな
り、２分周回路１７により、これら比較パルスＣと参照
パルスＷとは、その周期が同期ピークパルスＰＫの周期
と同じになるようにしている。
【００３０】位相比較回路３からはこれら同期ピークパ
ルスＰＫと比較パルスＣとの位相差に応じた計数データ
Ｎ1 が出力される。ここで、いま、基準クロックφ0 の
周期をｔ0 とし、比較パルスＣに対する同期ピークパル
スＰＫの位相差を、図示するように、４ｔ0、ｔ0、ｔ0
とすると、比較パルスＣに対して同期ピークパルスＰＫ
が遅れているときには正、進んでいるときには負となる
値「４」、「１」、「−１」の計数データＮ1が得られ
る。一方、計数データＮ1の値が「４」のとき、レジス
タ１３からの誤差データＮｅが仮に値「０．０」とする
と、減算回路４から得られる内部位相誤差ΔＮは値
「４．０」となる。
【００３１】この値「４．０」の内部位相誤差ΔＮがＬ
ＰＦ５で処理され、演算処理時間後仮に、図示するよう
に、値「２０．３」のカウンタ発振周期データＯＰＤが
出力されたとすると、次の比較パルスＣのタイミングで
その整数部ＯＰＤ１である値「２０」が整数化回路９で
抽出されてカウンタ１５にプリセットされ、このカウン
タ１５の発振周期は２０ｔ0 に設定される。
【００３２】なお、その前には、ＬＰＦ５から出力され
るカウンタ発振周期データＯＰＤの値は「１８．０」で
あるとしており、これによってカウンタ１５の発振周期
は１８ｔ0 に設定されていたものとしている。このとき
の小数化回路１０からの小数部ＯＰＤ２は値「０．０」
であり、また、レジスタ１２での累積誤差Ｅａが最初値
「０．０」とすると、１８ｔ0 周期のカウントパルスＣ
ＴＰで取り込まれるレジスタ１２での累積誤差Ｅａはこ
のまま値「０．０」が続く。
【００３３】そして、上記のようにカウンタ発振周期デ
ータＯＰＤの値が「２０．３」となってカウンタ１５の
発振周期が２０ｔ0 となると、このカウント発振周期デ
ータＯＰＤのうちの値「０．３」の小数部ＯＰＤ２が小
数化回路１０で抽出されて加算回路１１に送られ、レジ
スタ１２の値「０．０」の累積誤差Ｅａと加算される。
この加算値は、オーバーフロー検出回路１４に供給する
とともに、レジスタ１２にカウントパルスＣＴＰのタイ
ミングで取り込まれる。レジスタ１２では、この加算値
に対し、 ｍｏｄ（（加算値＋０．５）、１）−０．５ ……式（１） 〔但し、ｍｏｄ（ａ、ｂ）は、ａに対するｂの剰余〕の
演算を行ない、その演算結果を累積誤差Ｅａとして加算
回路１１とレジスタ１３とに送る。そこで、図示する時
刻ｔ1 でレジスタ１２の累積誤差Ｅａが値「０．０」で
あり、このとき加算回路１１に値が「０．３」の小数部
ＯＰＤ２が供給されると、加算回路１１の加算値は、 「０．０」＋「０．３」＝「０．３」 となり、この値「０．３」がレジスタ１２に記憶され
る。また、上記式（１）により、（加算値＋０．５）＝
「０．３」であるから、 ｍｏｄ（（加算値＋０．５）、１）＝「０．８」 であり、「０．８」−「０．５」＝「０．３」の値が累
積誤差Ｅａとして加算回路１１とレジスタ１３とに送ら
れる。
【００３４】次のカウントパルスＣＴＰのタイミングで
は、「０．３」＋「０．３」＝「０．６」の値の加算値
が、オーバーフロー検出回路１４に供給されるととも
に、レジスタ１２にも供給され、この加算値に対して上
記式（１）の演算が行なわれ、（加算値＋０．５）＝
「０．６」＋「０．５」＝「１．１」であることから、 ｍｏｄ（（加算値＋０．５）、１）＝「０．１」 従って、「０．１」−「０．５」＝「−０．４」の累積
誤差Ｅａがレジスタ１２から加算回路１１とレジスタ１
３とに送られる。
【００３５】以下、比較パルスＣに対する同期ピークパ
ルスＰＫの位相に対してＬＰＦ５から図示するようにカ
ウンタ発振周期データＯＰＤが発生すると、上記と同様
にして、図示するように、「−０．５」〜「＋０．５」
の範囲の数値の累積誤差Ｅａがレジスタ１２から出力さ
れる。
【００３６】オーバーフロー検出回路１４の出力ＯＶＬ
は、加算回路１１の加算値が上記「６」のように値「−
０．５」〜「＋０．５」の範囲外となると、オーバーフ
ローとして“Ｈ”になり、カウンタ１５の発振周期をこ
れにプリセットされている整数部ＯＰＤ１による発振周
期よりも、基準パルスφ0 の１周期分長くする。
【００３７】また、レジスタ１３に２分周回路１７から
の比較パルスＣのタイミングでレジスタ１２からの累積
誤差Ｅａが取り込まれ、誤差データＮｅとして減算回路
４に供給される。従って、この誤差データＮe も値「−
０．５」〜「＋０．５」の範囲の数値である。
【００３８】次に、図１における各部の具体例について
説明する。但し、以下では、入力ピークパルスＰinの周
期を、説明の都合上、基準パルスφ0 の周期の６倍とし
ている。図３は図１におけるサンプリング回路１の一具
体例を示すブロック図であって、２１〜２４はＤ−ＦＦ
（Ｄ型フリップフロップ）回路、２５、２６はナンドゲ
ート、２７はオア回路、２８はＤ−ＦＦ回路である。ま
た、図４は図３における各部の信号を示すタイミング図
であって、図３に対応する信号には同一符号を付けてい
る。
【００３９】同図において、Ｄ−ＦＦ回路２１、２２は
基準クロックφ0 の立上りエッジで入力されるピークパ
ルスＰinをサンプルホールドし、また、Ｄ−ＦＦ回路２
３、２４は基準クロックφ0 の立下りエッジで入力ピー
クパルスＰinをサンプルホールドする。Ｄ−ＦＦ回路２
１のＱ出力ＤＡ１とＤ−ＦＦ回路２３のＱ出力ＤＢ１と
は、図４に示すように、ピークパルスＰinの立上りエッ
ジに対する基準クロックφ0 の立上りエッジの位置に応
じて立上りエッジの位置が異なる。入力ピークパルスＰ
inが基準クロックφ0 の“Ｌ”レベルで立ち上がるとき
には、まず、Ｄ−ＦＦ回路２１のＱ出力ＤＡ１が立ち上
がり、次いで、Ｄ−ＦＦ回路２３のＱ出力ＤＢ１が立ち
上がるが、逆に、ピークパルスＰinが基準クロックφ0
の“Ｈ”レベルで立ち上がるときには、Ｄ−ＦＦ回路２
３のＱ出力ＤＢ１が先に立ち上がり、次いで、Ｄ−ＦＦ
回路２１のＱ出力ＤＡ１が立ち上がる。
【００４０】Ｄ−ＦＦ回路２１のＱ出力ＤＡ１とＤ−Ｆ
Ｆ回路２３のＱ出力ＤＢ１のいずれが早く立ち上がった
かが、ナンドゲート２５、２６とオア回路２７とを用い
て検出される。即ち、ここでは、Ｄ−ＦＦ回路２１のＱ
出力ＤＡ１が直接、また、Ｄ−ＦＦ回路２２のＱ出力Ｄ
Ａ２が反転されてナンドゲート２５に供給され、Ｄ−Ｆ
Ｆ回路２３のＱ出力ＤＢ１が直接、また、Ｄ−ＦＦ回路
２４のＱ出力ＤＢ２が反転されてナンドゲート２６に供
給され、これらナンドゲート２５、２６の出力ＰＫＡ、
ＰＫＢが夫々反転されてオア回路２７に供給されるとと
もに、Ｄ−ＦＦ回路２４が、そのＱ出力ＤＢ２が“Ｈ”
となるように、ナンドゲート２５の出力ＰＫＡの立下り
エッジでプリセットされ、また、Ｄ−ＦＦ回路２２が、
そのＱ出力ＤＡ２が“Ｈ”となるように、ナンドゲート
２６の出力ＰＫＢの立下りエッジでプリセットされる。
【００４１】そこで、いま、Ｄ−ＦＦ回路２１のＱ出力
ＤＡ１がＤ−ＦＦ回路２３のＱ出力ＤＢ１よりも先に立
ち上がったとすると、Ｄ−ＦＦ回路２１のＱ出力ＤＡ１
の立上りエッジでナンドゲート２５の入力の１つが
“Ｈ”となるから、その出力ＰＫＡは“Ｌ”になり、こ
れと同時にＤ−ＦＦ回路２４はその出力ＤＢ２が“Ｈ”
になるようにプリセットされて動作を停止させられる。
基準クロックφ0 が次に立ち上がるまでＤ−ＦＦ回路２
４はプリセットされているから、その間に基準クロック
φ0 が立ち下がってＤ−ＦＦ回路２３のＱ出力ＤＢ１が
立ち上がっても、ナンドゲート２６の出力ＰＫＢは
“Ｈ”に保持されており、従って、オア回路２７の出力
はナンドゲート２５の出力ＰＫＡの立下りエッジから基
準クロックφ0 の１周期分立ち上がる。
【００４２】また、Ｄ−ＦＦ回路２３のＱ出力ＤＢ１が
Ｄ−ＦＦ回路２１のＱ出力ＤＡ１よりも先に立ち上がっ
たとすると、これと同時にナンドゲート２６の出力ＰＫ
Ｂが“Ｌ”になり、上記と同様にしてＤ−ＦＦ回路２２
はその出力ＤＡ２が“Ｈ”になるようにプリセットされ
た状態となる。従って、上記と同様に、オア回路２７の
出力はナンドゲート２６の出力ＰＫＢの立下りエッジか
ら基準クロックφ0 の１周期分立ち上がる。
【００４３】このように、ピークパルスＰinの立上りエ
ッジに対する基準クロックφ0 の位相関係に応じてナン
ドゲート２５、２６のいずれか一方から“Ｌ”の信号が
基準クロックφ0 の１周期分出力され、従って、オア回
路２７から同じ期間の“Ｈ”のパルスが出力される。
【００４４】オア回路２７の出力パルスはＤ−ＦＦ回路
２８に供給され、基準クロックφ0でサンプルホールド
される。ここで、オア回路２７の出力がナンドゲート２
５の出力によるものであるときには、これは基準クロッ
クφ0 の立上りエッジで立ち上がるから、Ｄ−ＦＦ回路
２８のＱ出力である同期ピークパルスＰＫは、ナンドゲ
ート２５の出力ＰＫＡよりも基準クロックφ0 の１周期
分遅れたものとなる。また、オア回路２７の出力がナン
ドゲート２６の出力によるものであるときには、これは
基準クロックφ0 の立下りエッジで立ち上がるから、Ｄ
−ＦＦ回路２８のＱ出力である同期ピークパルスＰＫ
は、ナンドゲート２６の出力ＰＫＢよりも基準クロック
φ0 の１／２周期分遅れたものとなる。
【００４５】このことから、このときのサンプリング誤
差は、ピークパルスＰinが基準クロックφ0 の“Ｌ”レ
ベルで立ち上がった場合（ピークパルスＰinの立上りエ
ッジが基準クロックφ0 の立上りエッジよりも進んでい
る場合）には、基準クロックφ0 の周期の１〜１．５倍
となる。また、ピークパルスＰinが基準クロックφ0の
“Ｈ”レベルで立ち上がった場合（ピークパルスＰinの
立上りエッジが基準クロックφ0 の立上りエッジよりも
遅れている場合）には、基準クロックφ0 の周期の０．
５〜１倍となる。従って、このサンプリング回路１によ
るピークパルスＰinの標本化誤差は、基準クロックφ0
の周期の１±０．５倍となる。これにより、入力ピーク
パルスＰinの位相が基準クロックφ0 の立上りエッジに
対して前後しても、得られる同期ピークパルスＰＫで
は、この位相の揺れがなくなることになる。
【００４６】図５は図１における位相比較回路３の一具
体例を示すブロック図であって、３１はアップカウン
タ、３２はＤ−ＦＦ回路、３３は大小比較回路、３４は
セレクタ、３５はＤ−ＦＦ回路、３６はパルス分離回
路、３７は位相差出力クロック生成回路、３８はオア回
路、３９はアンドゲート、４０は遅延回路、４１、４２
はアンドゲート、４３はピークパルス検出回路、４４は
セレクタ、４５はオア回路、４６は乗算回路である。ま
た、図６〜図１０は図５における各部の信号を示すタイ
ミング図であって、図５に対応する信号には同一符号を
つけている。
【００４７】図５において、アップカウンタ３１は基準
クロックφ0 をアップカウントし、かつ遅延回路２（図
１）から供給される比較参照パルスＲＥＰの比較パルス
Ｃ、参照パルスＷによって値“１”にプリセットされる
が、アンドゲート４２を介して同期ピークパルスＰＫが
供給されると、値“０”にクリアされる。この具体例
は、比較参照パルスＲＥＰ中のこの比較パルスＣと、こ
れに最も近い同期ピークパルスＰＫとの位相差を求める
ものである。
【００４８】比較参照パルスＲＥＰは、また、パルス分
離回路３６に供給され、比較パルスＣと参照パルスＷと
に分離される。Ｄ−ＦＦ回路３２は、アップカウンタ３
１の出力カウント値Ａをオア回路４５を介して供給され
るこの比較パルスＣ、またはアンドゲート３９の出力に
より、サンプルホールドし、また、パルス分離回路３６
からの参照パルスＷで“−１”にプリセットされる。こ
のＤ−ＦＦ回路３２にホールドされたカウント値（ホー
ルド値）Ｂは、同期ピークパルスＰＫが比較パルスＣよ
り進んでいるときの検出範囲を表わしている。
【００４９】大小比較回路３３は、アップカウンタ３１
のカウント値ＡとＤ−ＦＦ回路３２のホールド値Ｂとを
大小比較して、Ａ＜Ｂのとき“Ｈ”（高レベル）のＡ＜
Ｂ信号を出力し、Ａ＝Ｂのとき“Ｈ”（高レベル）のＡ
＝Ｂ信号を出力する。セレクタ３４はこの大小比較回路
３３からのＡ＜Ｂ信号によって制御され、Ａ＜Ｂ信号の
信号期間、アップカウンタ３１の出力カウント値Ａが供
給される入力端子を、それ以外の期間、乗算回路４６
の出力−Ｂが供給される入力端子を夫々選択される。
但し、ピークパルス検出回路４３から擬似ピークパルス
ＰＫ´が出力されると、このパルス期間、セレクタ３４
はセレクタ４４の出力Ｎｓが供給される入力端子を選
択する。このピークパルス検出回路４３は、後述するよ
うに、同期ピークパルスＰＫが欠落したときに、この擬
似ピークパルスＰＫ´を発生するのである。
【００５０】セレクタ３４の出力データはＤ−ＦＦ回路
３５に供給され、位相差出力クロック生成回路３７で生
成される位相差出力クロックφ1 のタイミングでホール
ドされる。このＤ−ＦＦ回路３５のＱ出力が同期ピーク
パルスＰＫと比較パルスＣとの位相差を表わす計数デー
タＮ1 である。
【００５１】上記セレクタ４４はピークパルスＰinの消
失や位相範囲内にピークパルスＰinが存在しなかった場
合の位相差を選択するものであって、位相比較モードに
応じて、即ち、ここでは、上記擬似ピークパルスＰＫ´
のパルス期間値「０」のデータを選択し、それ以外の期
間、Ｄ−ＦＦ回路３５から出力される計数データＮ1を
選択して夫々値Ｎｓとし、これをＤ−ＦＦ回路３５にホ
ールドさせて同期ピークパルスＰＫと比較パルスＣとの
位相差を「０」、または前の位相差とする。
【００５２】次に、この具体例の動作を、同期ピークパ
ルスＰＫと比較参照パルスＲＥＰの比較パルスＣとの位
相差が零、負、正、また、入力ピークパルスＰinに不要
パルスが混入して同期ピークパルスＰＫに不要パルスが
存在する場合、或いは、入力ピークパルスＰinが消失し
て同期ピークパルスＰＫに消失が生じた場合について図
面を用いて説明する。但し、ここでは、比較パルスＣと
参照パルスＷとが基準クロックφ0 の３周期毎に交互に
供給されるものとする。従って、同期ピークパルスＰＫ
の周期は基準クロックφ0 の６周期である。
【００５３】（１）同期ピークパルスＰＫと比較パルス
Ｃとの位相差が負の場合：この場合は、同期ピークパル
スＰＫが比較パルスＣより位相が進んでいる場合であ
り、ここでは、図６に示すように、比較パルスＣが同期
ピークパルスＰＫよりも基準クロックφ0 の２周期分遅
れているものとする。従って、参照パルスＷは同期ピー
クパルスＰＫよりも基準クロックφ0 の１周期分進んで
いる。
【００５４】そこで、図６に示すように、まず、パルス
分離回路３６から参照パルスＷが出力されると、これに
より、Ｄ−ＦＦ回路３５が「−１」の値にプリセットさ
れ、そのホールド値Ｂが「−１」となる。そして、次
に、アップカウンタ３１が同期ピークパルスＰＫで一旦
値「０」にクリアされ、しかる後、基準クロックφ0 を
「１」づつアップカウントする。大小比較回路３３はア
ップカウンタ３１のカウント値ＡとＤ−ＦＦ回路３２の
ホールド値Ｂとを大小比較するが、このとき、Ａ＞Ｂで
あるから、何等信号を出力しない。
【００５５】その後、パルス分離回路３６から比較パル
スＣが出力されると、これがオア回路４５を介してＤ−
ＦＦ回路３２にクロックとして供給され、このタイミン
グでアップカウンタ３１のカウント値ＡをＤ−ＦＦ回路
３２にホールドさせる。このとき、アップカウンタ３１
のカウント値Ａは「２」であり、従って、Ｄ−ＦＦ回路
３２のホールド値は「２」となる。比較パルスＣはこの
ようにＤ−ＦＦ回路３２でホールド動作を行なわせるこ
とにより、大小比較回路３３で新めて比較動作を行なわ
せるものである。
【００５６】そこで、大小比較回路３３では、Ｄ−ＦＦ
回路３２からの「２」のホールド値Ｂとアップカウンタ
３１の現在のカウント値Ａとが大小比較されるが、上記
の比較パルスＣによってアップカウンタ３１が「２」の
値にプリセットされるから、大小比較回路３３での比較
結果はＡ＜Ｂとなり、“Ｈ”（高レベル）のＡ＜Ｂ信号
が出力されてアンドゲート３９とセレクタ３４とに供給
されるとともに、反転されてアンドゲート４２にも供給
される。このＡ＜Ｂ信号の信号期間、上記のように、セ
レクタ３４は入力端子を選択するが、アップカウンタ
３１が次の基準クロックφ0 をカウントアップすると、
Ａ＝Ｂとなるので、大小比較回路３３は、Ａ＜Ｂ信号に
代えて、Ａ＝Ｂ信号を出力する。従って、セレクタ３４
は入力端子を選択するようになり、Ｄ−ＦＦ回路３２
のホールド値Ｂが乗算回路４６で符号反転されて「−
２」となった値−ＢがＤ−ＦＦ回路３５に供給される。
【００５７】このＡ＝Ｂ信号は、また、位相差出力クロ
ック生成回路３７のオア回路３８を通り、位相差出力ク
ロックφ1 としてＤ−ＦＦ回路３５に供給される。Ｄ−
ＦＦ回路３５では、この位相差出力クロックφ1 のタイ
ミングでセレクタ３４からの「−２」の値−Ｂがホール
ドされる。これにより、同期ピークパルスＰＫと比較参
照パルスＲＥＰとの位相差を表わす計数データＮ1 は値
が「−２」となる。次にパルス分離回路３６から次の参
照パルスＷが出力されると、この参照パルスＷによって
Ｄ−ＦＦ回路３２が「−１」の値にプリセットされてそ
のホールド値Ｂが「−１」となり、再び上記の動作を行
なう。
【００５８】同期パルスＰＫと比較パルスＣとの位相差
が上記の値に保たれている限り、図６に示すように、上
記の動作が繰返し行なわれ、計数データＮ1 の値は「−
２」に保たれる。しかし、後述するように、この計数デ
ータＮ1 に応じて比較参照パルスＲＥＰの位相が進めら
れ、これとともに、計数データＮ1 の値が「−１」、
「０」となって同期パルスＰＫと比較パルスＣとの位相
が一致するようになる。かかる計数データＮ1 と位相差
出力クロック生成回路３７から出力される位相差出力ク
ロックφ1 は、図１のＬＰＦ５に供給される。
【００５９】（２）同期ピークパルスＰＫと比較パルス
Ｃとの位相差が正の場合：この場合は、同期ピークパル
スＰＫが比較パルスＣより位相が遅れている場合であ
り、ここでは、図７に示すように、比較パルスＣが同期
ピークパルスＰＫよりも基準クロックφ0 の１周期分遅
れているものとする。
【００６０】そこで、図７に示すように、まず、パルス
分離回路３６から参照パルスＷが出力されると、これに
より、Ｄ−ＦＦ回路３５が「−１」の値にプリセットさ
れ、そのホールド値Ｂが「−１」となる。そして、次
に、アップカウンタ３１がこの参照パルスＷの立上りエ
ッジで一旦値「１」にプリセットされ、しかる後、基準
クロックφ0 を「１」づつアップカウントする。このと
き、Ａ＞Ｂであるから、大小比較回路３３からは何等信
号を出力しない。
【００６１】その後、パルス分離回路３６から比較パル
スＣが出力されると、これがオア回路４５を介してＤ−
ＦＦ回路３２にクロックとして供給され、このタイミン
グでアップカウンタ３１のカウント値ＡをＤ−ＦＦ回路
３２にホールドさせる。このとき、アップカウンタ３１
のカウント値Ａは「３」であり、従って、Ｄ−ＦＦ回路
３２のホールド値は「３」となる。
【００６２】そこで、大小比較回路３３では、Ｄ−ＦＦ
回路３２からの値が「３」のホールド値Ｂとアップカウ
ンタ３１の現在のカウント値Ａとが大小比較されるが、
上記の比較パルスＣによってアップカウンタ３１が
「１」の値にプリセットされるから、大小比較回路３３
での比較結果はＡ＜Ｂとなり、“Ｈ”（高レベル）のＡ
＜Ｂ信号が出力されてアンドゲート３９とセレクタ３４
とに供給されるとともに、反転されてアンドゲート４２
にも供給される。このＡ＜Ｂ信号の信号期間、上記のよ
うに、セレクタ３４は入力端子を選択するが、これと
ともに、同期ピークパルスＰＫが入力し、位相差出力ク
ロック生成回路３７のアンドゲート３９、オア回路３８
を通り、位相差出力クロックφ1 としてＤ−ＦＦ回路３
５に供給される。従って、このＤ−ＦＦ回路３５には、
このときのアップカウンタ３１の値「１」のカウント値
Ａがホールドされる。
【００６３】同期ピークパルスＰＫと比較パルスＣとの
位相差が上記のようになっている限り、上記の動作が繰
り返され、Ｄ−ＦＦ回路３５から出力される計数データ
Ｎ1は値が「１」となっている。
【００６４】（３）同期ピークパルスＰＫと比較パルス
Ｃとが同位相である場合：この場合には、図８に示すよ
うに、同期ピークパルスＰＫと比較パルスＣとの位相が
一致している。
【００６５】そこで、図８に示すように、まず、パルス
分離回路３６から参照パルスＷが出力されると、これに
より、Ｄ−ＦＦ回路３５が「−１」の値にプリセットさ
れ、そのホールド値Ｂが「−１」となる。しかる後、基
準クロックφ0 を「１」ずつアップカウントする。この
とき、Ａ＞Ｂであるから、大小比較回路３３からは何等
信号を出力しない。
【００６６】その後、パルス分離回路３６から比較パル
スＣが出力されると、これと同時に同期ピークパルスＰ
Ｋが入力され、このとき大小比較回路３３からＡ＜Ｂ信
号が出力されていないから、この同期ピークパルスＰＫ
はアンドゲート４２を介してアップカウンタ３１に供給
され、これによってアップカウンタ３１は「０」にクリ
アされる。そして、その直後、比較パルスＣがオア回路
４５を介してＤ−ＦＦ回路３２にクロックとして供給さ
れ、このタイミングでアップカウンタ３１の値「０」で
あるカウント値ＡをＤ−ＦＦ回路３２にホールドさせ
る。
【００６７】そこで、大小比較回路３３では、Ｄ−ＦＦ
回路３２からの値「０」のホールド値Ｂとアップカウン
タ３１のカウント値Ａとが大小比較されるが、このカウ
ント値Ａが「１」から増えていってＡ＞Ｂであるから、
大小比較回路３３から信号は出力されない。従って、セ
レクタ３４は入力端子を選択し、Ｄ−ＦＦ回路３２の
ホールド値Ｂが乗算回路４６で係数「−１」が乗算され
た値「０」をＤ−ＦＦ回路３５に供給する。
【００６８】一方、比較パルスＣと同相で入力された同
期ピークパルスＰＫは位相差出力クロック生成回路３７
のアンドゲート４１を通り、遅延回路４０で所定時間Ｄ
だけ遅延された後、オア回路３８を通って位相差出力ク
ロックφ1 となり、Ｄ−ＦＦ回路３５に供給される。従
って、このＤ−ＦＦ回路３５には、セレクタ３４で選択
された上記の値「０」がホールドされ、計数データＮ1
の値は「１」となる。そして、同期ピークパルスＰＫと
比較パルスＣとが同相である限り、上記の動作が繰り返
され、Ｄ−ＦＦ回路３５から出力される計数データＮ1
は値が「０」となっている。
【００６９】以上、図６〜図８の説明から明らかなよう
に、Ｄ−ＦＦ回路３５から得られる計数データＮ1 は比
較パルスＣに対する同期ピークパルスＰＫの位相を基準
クロックφ0の周期を単位とする値で表わすものであ
り、比較パルスＣに対する同期ピークパルスＰＫの進
み、遅れを正負の符号で表わしている。上記の例の場
合、比較パルスＣに対する同期ピークパルスＰＫの最大
位相ずれは基準クロックφ0の３周期であるが、このと
きには、同期ピークパルスＰＫは参照パルスＷと同相で
あり、計数データＮ1 は値「−３」をとる。
【００７０】（４）同期ピークパルスＰＫに不要パルス
が混入している場合：この場合を図９によって説明する
が、ここでは、比較パルスＣに位相同期した同期ピーク
パルスＰＫに、斜線でハッチングして示すように、不要
パルスが混入しているものとする。即ち、参照パルスＷ
と次の比較パルスＣとの間に不要パルスＮＰ１が、さら
にこの比較パルスＣと次の参照パルスＷとの間に不要パ
ルスＮＰ２が夫々混入しているものとする。
【００７１】不要パルスが混入していない部分では、図
８に示した動作が繰り返されるが、参照パルスＷに続い
て不要パルスＮＰ１が入力されると、このとき、Ｄ−Ｆ
Ｆ回路３２のホールド値Ｂが値「−１」であって、大小
比較回路３３から信号が出力されていないから、この不
要パルスＮＰ１はアンドゲート４２を通ってアップカウ
ンタ３１に供給され、これをカウント値Ａが値「０」の
状態にクリアする。しかし、Ｄ−ＦＦ回路３２のホール
ド値Ｂは値「−１」に保持されており、このため、大小
比較回路３３から信号は出力されず、セレクタ３４は入
力端子を選択したままとなっている。
【００７２】次に、パルス分離回路４３から比較パルス
Ｃが出力され、これと同時に正規の同期ピークパルスＰ
Ｋが入力されると、この同期ピークパルスＰＫはアンド
ゲート４２を介してアップカウンタ３１に供給され、こ
れをカウント値Ａが値「０」の状態にクリアする。その
直後、比較パルスＣにより、Ｄ−ＦＦ回路３２はアップ
カウンタ３１のこの値「０」のカウント値Ａをホールド
する。従って、このＤ−ＦＦ回路３２のホールド値Ｂは
値「０」となる。
【００７３】次いで、アップカウンタ３１のカウント値
Ａは値「１」となり、これとともに、比較パルスＣに位
相同期した同期ピークパルスＰＫが位相差出力クロック
生成回路３７のアンドゲート４１を通り、遅延回路４０
で所定時間Ｄだけ遅延された後、オア回路３８を通って
位相差出力クロックφ1 となるが、また、さらに不要パ
ルスＮＰ２が供給されると、これによってアッブカウン
タ３１がカウント値「０」の状態にクリアされる。この
ため、Ａ＝Ｂとなり、大小比較回路３３からＡ＝Ｂ信号
が出力され、位相差出力クロック生成回路３７のオア回
路３８に供給されるが、このＡ＝Ｂ信号は先の同期ピー
クパルスＰＫが遅延回路４０で遅延されたパルスとタイ
ミングが一部オーバラップするので、このパルスの立上
がりタイミングでＤ−ＦＦ回路３５が乗算回路４６から
の値「０」をホールドする。従って、計数データＮ1 は
値「０」である。
【００７４】かかる動作によると、正規の同期ピークパ
ルスＰＫの前に不要パルスがあっても、また、後に不要
パルスがあっても、図８で説明した動作と同様に、必ず
この同期ピークパルスＰＫに位相同期した比較パルスＣ
から位相差出力クロックφ1が得られ、これ以外のタイ
ミングでは位相差出力クロックφ1 は発生せず、かつこ
のタイミングでは、セレクタ３４は乗算回路４６の出力
−Ｂを選択するから、かかる不要パルスに影響されるこ
となく、値が「０」の正しい計数データＮ1 が得られる
ことになる。
【００７５】なお、以上は正規の同期ピークパルスＰＫ
と比較パルスＣとが同相である場合であったが、これら
の位相が異なっているときには、不要パルスに比べて正
規の同期ピークパルスＰＫが比較パルスＣに近いとき、
必ず正規の同期ピークパルスＰＫと比較パルスＣとの位
相差に応じた値の計数データＮ1 が得られる。
【００７６】（５）同期ピークパルスＰＫが欠落した場
合：この場合を図１０によって説明するが、ここでは、
同期ピークパルスＰＫが比較パルスＣに位相同期し、そ
の１つが、破線で示すように、欠落しているものとす
る。
【００７７】同期ピークパルスＰＫが欠落していない
（即ち、比較パルスＣがパルス分離回路３６から出力さ
れると、これと同時に、同期ピークパルスＰＫが入力す
る）部分では、図８に示した動作が繰り返される。そし
て、参照パルスＷに続いて比較パルスＣが分離回路３６
から出力されたとき、破線で示すように、同期ピークパ
ルスＰＫが入力されないと、この比較パルスＣのタイミ
ングではアップカウンタ３１のカウント値Ａは値「３」
になっており、この値がＤ−ＦＦ回路３２にホールドさ
れてホールド値Ｂが値「３」となるとともに、アップカ
ウンタ３１が値「１」にプリセットされる。そして、ア
ップカウンタ３１のカウント値Ａが値「１」、「２」の
期間、大小比較回路３３からＡ＜Ｂ信号が出力される。
従って、セレクタ３４は入力端子でのアップカウンタ
３１のカウント値Ａを選択するが、このとき、位相差出
力クロック生成回路３７から位相差出力クロックφ1 が
出力されず、このカウント値ＡはＤ−ＦＦ回路３５でホ
ールドされない。即ち、比較パルスＣに位相同期してあ
るべき同期ピークパルスＰＫがないと、大小比較回路３
３からＡ＜Ｂ信号が出力されてセレクタ３４が入力端子
側に一時切り替わるだけで、計数データＮ1 に変化が
なく、値「０」に保たれる。
【００７８】一方、同期ピークパルスＰＫと参照パルス
Ｗとはピークパルス検出回路４３に供給されるが、この
ピークパルス検出回路４３は常時供給された参照パルス
Ｗとこれより１つ前に供給された参照パルスＷとの間に
同期ピークパルスＰＫが存在するか否かを判定してお
り、同期ピークパルスＰＫが存在しない場合には、その
判定とともに、擬似同期ピークパルスＰＫ´を出力す
る。この擬似同期ピークパルスＰＫ´のパルス期間、セ
レクタ３４は切り替わって入力端子を選択し、また、
セレクタ４４はＤ−ＦＦ回路３５から出力されている計
数データＮ1 を選択している。擬似同期ピークパルスＰ
Ｋ´は、また、位相差出力クロック生成回路３７のオア
回路３８を通り、位相差出力クロックφ1 としてＤ−Ｆ
Ｆ回路３５に供給される。これにより、Ｄ−ＦＦ回路３
５には、セレクタ３４を介して供給される値が「０」の
セレクタ４４の出力値Ｎｓがホールドされる。
【００７９】以上のように、同期ピークパルスＰＫが欠
落しても、これに影響されることなく、Ｄ−ＦＦ回路３
５から所定の値「０」の計数データＮ1が得られること
になる。
【００８０】なお、以上は同期ピークパルスＰＫが比較
パルスＣと位相同期する場合であったが、これらの位相
がずれていても、同様にして、同期ピークパルスＰＫの
欠落に影響されず、これらの位相差に応じた値の計数デ
ータＮ1 が得られる。
【００８１】また、上記の例では、比較パルスＣに対す
る同期ピークパルスＰＫの最大位相差を基準クロックφ
0の３周期分としているから、特に問題はないが、この
最大位相差がこれよりも充分大きくなるような同期ピー
クパルスＰＫや比較参照パルスＲＥＰの周期の場合に
は、比較パルスＣに対する同期ピークパルスＰＫの位相
のずれが異常であるときも含めてピークパルス検出回路
４３が擬似同期ピークパルスＰＫ´を出力するように
し、上記の動作を行なわれるようにしてもよい。
【００８２】さらに、ピークパルス検出回路４３が参照
パルスＷの所定数の周期以上同期ピークパルスＰＫを検
出しない以上のとき、位相比較モードでないとし、セレ
クタ４４が値「０」を選択するようにしてもよい。この
場合には、参照パルスＷ毎にピークパルス検出回路４３
から出力される擬似同期ピークパルスＰＫ´からの位相
差出力パルスφ1 により、Ｄ−ＦＦ回路３５は値「０」
のこのセレクタ４４の出力値Ｎｓをホールドし、計数デ
ータＮ1 は値「０」となる。
【００８３】以上のようにして、図５に示した位相比較
回路３によると、ノイズパルスや同期ピークパルスＰＫ
の欠落などに影響されることなく、同期ピークパルスＰ
Ｋと比較パルスＣとの位相差に応じた計数データＮ1 が
常に得られる。
【００８４】図１１は図１における減算回路４の一具体
例を示すブロック図であって、５１は加算回路、５２は
上位ビット切捨て回路、５３は乗算回路、５４はセレク
タ、５５は分周比記憶回路、５６はセレクタ、５７は分
周比検出回路である。
【００８５】この減算回路４は、図１で概略的に説明し
たように、位相比較回路３（図１）から出力される上記
の計数データＮ1 からレジスタ１３（図１）からの誤差
データＮｅを減算するものであり、この際、次のことに
基づいて内部位相誤差のビット数低減が図られている。
【００８６】即ち、計数データＮ1の最大値は、上記の
ように、同期ピークパルスＰＫの周期に比例するため
に、分周回路１７を介して比較している方が大きくな
る。つまり、図１などでは、その説明の便宜上、基準ク
ロックφ0 と比較参照パルスＲＥＰとの周波数には然程
違いはないものとして説明したが、実際には比較参照パ
ルスＲＥＰの周波数に比べて基準クロックφ0 の周波数
はかなり高く、従って、位相比較回路３から得られる計
数データＮ1 のビット数は多い。また、得られる誤差デ
ータＮｅの精度を高めようとすると、そのビット数も多
い。しかるに、かかる計数データＮ1 の上位数ビットは
ハイゲイン動作（位相同期動作）するときのみ変化し、
ローゲイン動作(追従動作)するときには変化しない。下
位数ビットはその逆となる。また、ハイゲイン動作する
ときに演算精度を或る程度下げても、位相同期特性には
影響しない。この点に着目し、ローゲイン動作時には、
減算結果の上位数ビットを切り捨ててビット数を低減
し、ハイゲイン動作時には、下位ビットをなくすように
する。
【００８７】次に、この具体例の動作について説明する
が、説明の都合上、以下、計数データＮ1を±の符号を
有する整数部９ビットのデータ（符号＋９．０ビット）
とし、誤差データＮｅを±の符号を有する小数部７ビッ
トのデータ（符号＋０．７ビット）とする。
【００８８】図１１において、加算回路５１は、入力さ
れる計数データＮ1 を小数部７ビット拡張し、また、誤
差データＮｅを整数部９ビット拡張して夫々（符号＋
９．７ビット）のデータとし、それらを減算する。この
減算出力は上位ビット切り捨て回路５２と乗算回路５３
とに供給される。上位ビット切り捨て回路５２では、こ
の（符号＋９．７ビット）の計数データＮ1 の上位３ビ
ットが切り捨てられて（符号＋６．７ビット）のデータ
とし、また、乗算回路５３では、この（符号＋９．７ビ
ット）の計数データＮ1 が１／Ｎ倍されてビット削減が
なされ、同様に、（符号＋６．７ビット）のデータとさ
れる。
【００８９】一方、分周比記憶回路５５は２分周回路１
７の分周比Ｎを検出して保持しており、この分周比Ｎを
表わすデータがセレクタ５６の入力端子に供給される
とともに、乗算回路５３はこの分周比Ｎに応じて（符号
＋９．７ビット）の計数データＮ1 を１／Ｎ倍する。ま
た、このセレクタ５６の入力端子には、値「１」のデ
ータが供給されている。セレクタ５６は、ゲイン切替信
号により、ハイゲイン動作のときに入力端子を、ロー
ゲイン動作のときに入力端子を夫々選択するように制
御され、分周比検出回路５７はセレクタ５６で選択され
た分周比記憶回路５５からの分周比データの値Ｎが
「１」か否か、またはセレクタ５６で入力端子が選択
されて値「１」のデータが供給されているかを検出し、
値「１」のデータが検出されたときには、“Ｈ”の信号
を出力してセレクタ５４が入力端子を、従って、上位
ビット切り捨て回路５２からの（符号＋６．７ビット）
のデータを選択するようにさせる。これ以外では、セレ
クタ５４が入力端子を、従って、乗算回路５３からの
（符号＋６．７ビット）のデータを選択する。
【００９０】以上のことから、ローゲイン動作のときに
は、必ず分周比検出回路５７の出力信号は“Ｈ”となる
し、ハイゲイン動作していて分周比記憶回路５５からの
分周比データＮが値「１」以外のとき、分周比検出回路
５７の出力信号は“Ｌ”となる。このようにして、計数
データＮ1 とレジスタ１３（図１）からの誤差データＮ
ｅとの減算演算結果が、ビット数が低減された内部位相
誤差ΔＮとして得られる。この結果、図１でのＬＰＦ５
の演算ビット長の削減が可能になる。
【００９１】なお、この具体例では、汎用性を持たせる
ために、ハイゲインで動作するときでも、その分周比が
「１」となる場合もあるとしており、このようなことが
ないようにする場合には、セレクタ５６及び分周比検出
回路５７は不要であり、セレクタ５４の切替制御信号し
てはセレクタ５６に用いたゲイン切替信号を使用すれば
よい。また、ハイゲインで動作するときでも分周比を値
「１」に固定であれば、ゲインによる上記のビット数低
減処理を行なう必要がないので、減算回路４としては、
加算回路５１のみの構成となる。
【００９２】図１２は図１におけるカウンタ１５の一具
体例をこれと関連する部分とともに示すブロックであっ
て、６１はダウンカウンタ、６２は比較検出回路、６３
はＤ−ＦＦ回路、６４はセレクタであり、図１に対応す
る部分には同一符号をつけている。
【００９３】同図において、カウンタ１５はダウンカウ
ンタ６１、比較検出回路６２、Ｄ−ＦＦ回路６３及びセ
レクタ６４から構成されている。ダウンカウンタ６１
は、後述するようにカウントパルスＣＴＰが出力される
毎に、整数化回路９で抽出される整数部ＯＰＤ１がロー
ドされ、基準クロックφ0 を値「１」ずつダウンカウン
トする。比較検出回路６２はダウンカウンタ６１のカウ
ント値ＮＤを監視しており、このカウント値ＮＤが
「１」になったときのみ“Ｈ”のパルスＰ（１）を出力
する。このパルスＰ（１）はセレクタ６４の入力端子
に供給され、また、基準クロックφ0 をクロックとして
動作するＤ−ＦＦ回路６３でこの基準クロックφ0 の１
周期分遅延されて、セレクタ６４の入力端子に供給さ
れる。セレクタ６４はオーバーフロー検出回路１４の出
力ＯＶＬによって制御され、これが“Ｌ”のとき入力端
子を、“Ｈ”のとき入力端子を夫々選択する。
【００９４】従って、通常は、ダウンカウンタ６１にロ
ードされた整数部ＯＰＤ１に応じた周期の比較検出回路
６１の出力パルスＰ（１）がセレクタ６３で選択され、
カウントパルスＣＴＰとして出力されるが、オーバーフ
ロー検出回路１４が上記のようにオーバーフローを検出
すると、Ｄ−ＦＦ回路６３の出力パルスがセレクタ６４
で選択され、カウントパルスＣＴＰとして出力される。
これらの場合、いずれもダウンカウンタ６１は出力され
るカウントパルスＣＴＰでロードされるから、基準クロ
ックφ0 の周期をｔ0 とすると、上記前者の場合、カウ
ントパルスＴＰの周期は（ＯＰＤ１の値−１）×ｔ0 で
あり、上記後者の場合、（ＯＰＤ１の値）×ｔ0 であ
る。
【００９５】以上の動作タイミングを図１３によって説
明すると、いま、整数化回路９から出力される整数部Ｏ
ＰＤ１の値が「２８」であったとすると、オーバーフロ
ー検出回路１４の出力ＯＶＬが“Ｌ”のときには、カウ
ントパルスＣＴＰの周期は基準クロックφ0 の周期ｔ0
の２８倍であり、また、“Ｈ”のときには、ダウンカウ
ンタ６１へのロードタイミングが基準クロックφ0 の１
周期ｔ0 分遅れるため、カウントパルスＣＴＰの周期は
基準クロックφ0 の周期ｔ0 の２９倍となる。従って、
オーバーフロー検出回路１４の出力ＯＶＬによってカウ
ントパルスＣＴＰの周期を基準クロックφ0 の１周期ｔ
0 分制御することができる。
【００９６】図１に戻って、以上述べてきた各構成要素
とディジタルフィルタ７のみからなるＬＰＦ５とでディ
ジタルＶＦＯを構成しても、定常位相誤差の低減が可能
である。しかし、先に述べたように、ディジタルフィル
タ７の遅延時間やカウンタ１５でのカウント発振周期デ
ータＯＰＤのロード時間により、比較参照パルスＲＥＰ
の１周期分の制御遅延が生ずる。このため、同期所要時
間の短縮が図れないといった問題がある。
【００９７】そこで、この実施例では、図１に示すよう
に、ＬＰＦ５をディジタルフィルタ７に加えて位相補正
回路６と周期補正回路８とを設け、これによって同期所
要時間の短縮化を図るようにしている。以下、位相補正
回路６と周期補正回路８の動作原理を図１４を用いて説
明する。
【００９８】図１４は同期ピークパルスＰＫの位相がス
テップ状に変化した場合を示しており、同図（ａ）は制
御遅延がない場合の、同図（ａ）は制御遅延がある場合
の夫々位相同期過程を示したものである。基本的には、
制御遅延がないときと同じの位相差データをディジタル
フィルタ７に入力するようにすれば、出力されるカウン
ト発振周期データＯＰＤは同値になり、位相同期特性が
一致することになる。位相補正回路６と周期補正回路８
はこのように位相差データを補正するためのものであっ
て、図１４（ａ）、（ｂ）において、位相ずれ発生時点
を時間原点としてＡ、Ｂ、Ｃ点の時間を夫々求めると、 Ａ点： ｐ１＋ｍ１ −ｐ２ ＝ｐ´1＋ｍ０ −ｐ´２ ……（式２） Ｂ点： ｐ１＋ｍ１＋ｍ２ −ｐ３ ＝ｐ´1＋ｍ０＋ｍ´１ −ｐ´３ ……（式３） Ｃ点： ｐ１＋ｍ１＋ｍ２＋ｍ３−ｐ４ ＝ｐ´1＋ｍ０＋ｍ´１＋ｍ´２−ｐ´４ ……（式４） 〔但し、ｐ 、ｍ は制御遅延のない位相差と周期 ｐ´、ｍ´は制御遅延のある位相差と周期〕このとき、
初期位相差ｐ１、ｐ´1は同一であるので、 ｐ１ ＝ ｐ´1 ……（式５） である。そこで、（式５）を（式２）（式３）（式４）
に代入すると ｐ２＝（ｍ１−ｍ０＋ｐ´２） …（式６） ｐ３＝（ｍ２−ｍ１＋ｐ´３）＋（ｍ１＋ｍ１−ｍ０−ｍ´１） …（式７） ｐ４＝（ｍ３−ｍ２＋ｐ´４）＋（ｍ２＋ｍ２−ｍ１−ｍ´２） ＋（ｍ１＋ｍ１−ｍ０−ｍ´１） …（式８） となる。
【００９９】そこで、（式６）〜（式８）を比較する
と、（式７）の第２項と（式８）の第３項は同値であ
り、また、（式７）、（式８）の第２項を「０」にする
と、（式６）〜（式８）は第１項のみの式となる。この
ような関係から、ディジタルフィルタ７に入力する位相
差データを制御遅延がない場合と同一にすることによ
り、同一のカウンタ発振周期データＯＰＤが得られるこ
とになる。左辺と第１項の関係に注目すると、ディジタ
ルフィルタ７の出力する数値ｍから制御遅延のない位相
差ｐが求められることがわかる。例えば、（式６）を使
って、位相差ｐ２を求めると、ディジタルフィルタ７の
出力ｍ１、ｍ０は位相差ｐ´２の出力時点でわかってい
るので、比較された位相差ｐ´２から制御遅延のない位
相差ｐ２を求めることができる。また、同様にして、位
相差ｐ３、ｐ４を求めることができる。これらを漸化式
で表現すると、かかる位相差Ｐ(ｎ)は次のようになる。 Ｐ(ｎ)＝Ｐ'(ｎ)＋｛ｍ(ｎ)−ｍ(ｎ−1)｝ ……（式９） この（式９）が位相補正回路６の処理を表わす変換式で
ある。
【０１００】一方、周期補正回路８は、（式７）、（式
８）の第２項を値「０」にするものであって、これによ
って得られるカウンタ発振周期データＯＰＤの値ｍ´
（ｎ）は、次の（式１０）で求めることができる。 ｍ´（ｎ）＝２・ｍ（ｎ）−ｍ（ｎ−１） ……（式１０） 以上のように変換動作する位相補正回路６、周期補正回
路８により、位相差、周期の補正が行なわれる。
【０１０１】また、ハイゲイン動作しているとき、図１
４でのＡ点からＣ点までの比較パルスＣの間隔（周期）
は分周比（Ｎ）倍されるだけである。位相補正回路６、
周期補正回路８の変換式は、２分周回路１７が動作して
いない（分周比（Ｎ）＝１）場合と同様に求めると、夫
々次のようになる。 Ｐ(ｎ) ＝Ｎ・〔Ｐ´（ｎ）＋｛ｍ（ｎ）−ｍ（ｎ−１）｝〕…（式１１） ｍ´（ｎ）＝２・ｍ（ｎ）−ｍ（ｎ−１） ……（式１２） 次に、ＬＰＦ５の具体例を説明する前に、ディジタルフ
ィルタ７の伝達関数について説明する。かかる伝達関数
は、図１５に示すようなアナログ位相同期回路のフィル
タ部から求めることができる。これによると、アナログ
フィルタの伝達関数Ｈ（ｓ）は図２３に示す式１３で表
わされる。この伝達関数Ｈ（ｓ）をもとに、アナログの
連続時間系からディジタルの離散時間系に変換するため
に、双一次変換及びアナログフィルタの折れ点周波数Ω
ａ、Ωｅをプリワーピングする。これらは、上記式１３
に図２３に示す式１４を代入すればよく、これにより、
図２３に示す式１５で表わされるディジタルフィルタの
伝達関数Ｈ（ｚ）が得られる。
【０１０２】図１６は以上述べた位相補正回路６、ディ
ジタルフィルタ７、周期補正回路８の伝達関数から形成
される図１におけるＬＰＦ５の一具体例を示す構成図で
あって、７１は加算回路、７２は乗算回路、７３は遅延
素子、７４はセレクタであり、図１に対応する部分には
同一符号をつけている。
【０１０３】この具体例の構成は、上記伝達関数Ｈ
（ｚ）の変数ｚを遅延素子７３、乗算を乗算回路７２、
加算を加算回路７１に夫々対応させることで簡単に求め
られる。セレクタ７４は、ゲイン切替え信号により、ハ
イゲイン、ローゲイン動作時での係数や位相補正量を選
択するものである。これらゲインの切替えは、例えば、
ハイゲインからローゲインに切り替える場合、ゲイン切
替え処理を介して行われる。ゲイン切替え処理は、位相
比較回路３（図１）からの位相差出力クロックφ1によ
ってＬＰＦ５の演算の起動がかけられる合間を縫って行
なわれるか、或いは位相差出力クロックφ1 のうちの１
つで、位相差演算処理に代わって、行なわれるようにす
る等が考えられる。
【０１０４】このゲイン切替え処理では、位相補正回路
６での遅延素子７３の出力値が「０」にクリアされ、デ
ィジタルフィルタ７の遅延素子７３は、値が「０」の入
力位相が連続して入力されたときにディジタルフィルタ
７の出力が変化しないようにする。また、周期補正回路
８の遅延素子７３からはディジタルフィルタ７の出力値
と同一の値のデータが出力されるようにする。このよう
なゲイン切替え処理を介してゲインの切替えを行なうこ
とにより、このゲイン切替えによる位相補正量や周期補
正量の変化による動作の不安定性を除去することができ
る。
【０１０５】かかる具体例での位相補正回路６の伝達関
数Ｈp（ｚ）、周期補正回路８の伝達関数をＨm（ｚ）は
夫々図２４に示す（式１６）、（式１８）で表わされ、
また、ディジタルフィルタ７の伝達関数Ｈf（ｚ）は図
２３の（式１５）に等しく、図２４の（式１７）で表わ
される。但し、位相補正回路６において、セレクタ７４
が入力端子を選択するときの伝達関数Ｈp（ｚ）は
（式１６）でＮ＝１である。
【０１０６】図１７は図１におけるＬＰＦ５の他の具体
例を示すブロック図であって、７１は加算回路、８１は
フィルタ回路、８２は位相補正回路であり、図１に対応
する部分には同一符号をつけている。この具体例は図１
６に示した具体例を変形して位相補正回路がカウンタ発
振周期データＯＰＤをもとに位相補正量を得るようにし
て、図１６に示した具体例と同様の特性が得られるよう
にしたものである。
【０１０７】図１７において、減算回路４（図１）から
の内部位相誤差ΔＮは加算回路７１で位相補正回路８２
の出力が減算され、ディジタルフィルタ７と周期補正回
路８とが直列に接続されてなるフィルタ回路８１に供給
される。このフィルタ回路８１からはカウンタ発振周期
データＯＰＤが出力されるが、このカウンタ発振周期デ
ータＯＰＤは、また、位相補正回路８２を介して加算回
路７１に帰還される。かかる構成において、ディジタル
フィルタ７、周期補正回路８の伝達関数を夫々図２４に
示した（式１７）、（式１８）のＨf（ｚ）、Ｈm（ｚ）
とすると、ディジタルフィルタ７と周期補正回路８とが
直列に接続されてなるから、このフィルタ回路８１の伝
達関数は伝達関数Ｈf（ｚ）、Ｈm（ｚ）の積で表わされ
る。従って、フィルタ回路８１の伝達関数は図２４に示
す（式１９）で表わされる。また、位相補正回路８２の
伝達関数Ｈp´（ｚ）は、図１７に示す構成で図１６に
示した具体例と同じ伝達関数が得られるためには、図２
４の（式２０）で表わされることになる。
【０１０８】このように、図２４の（式１９）で表わさ
れる伝達関数のフィルタ回路８１と（式２０）で表わさ
れる位相補正回路８２からなるＬＰＦ５の具体的な構成
例を図１８に示す。但し、位相補正回路８２において、
セレクタ７４が入力端子を選択したときには、図２４
の（式２０）において、Ｎ＝１である。
【０１０９】図１９は図１におけるＬＰＦ５のさらに他
の具体例を示す構成図である。図１８に示した具体例は
ディジタルフィルタ７と周期補正回路８との伝達関数Ｈ
f（ｚ）、Ｈm（ｚ）を１つにまとめたて図２４の（式１
９）の伝達関数に対し、１つのフィルタ回路８１を形成
したものであったが、図１９に示すこの具体例は、さら
に、この（式１９）の伝達関数に位相補正回路８２の伝
達関数（図２４の（式２０））をまとめて図２４に示す
（式２１）の伝達関数Ｈ０（ｚ）とし、この伝達関数Ｈ
０(ｚ)をもつ１つの回路としてＬＰＦ５を形成したもの
である。
【０１１０】以上のように、ＬＰＦ５としては、伝達関
数の変形によって種々の構成をとることができ、いずれ
も特性は同一である。これを位相補正回路や周期補正回
路を設けない場合と比較して、図２０に示す。但し、図
２０（ａ）は周波数特性を示し、図２０（ｂ）は位相特
性を示している。これらから明らかなように、位相補正
回路と周期補正回路とを設けたことにより、制御遅延に
よる位相の変化を補正し、遅延のない場合の周波数特性
と一致させることができた。従って、位相余有は遅延の
ある場合にもない場合と同一になり、同期所要時間の短
縮化が可能になる。
【０１１１】なお、以上説明した実施例では、実際にＬ
ＰＦ５を回路化する場合に、回路規模を削減するため
に、これを多重演算器でもって構成するようにしてもさ
しつかえない。この場合、演算途中に入力される内部位
相誤差ΔＮをとりこぼさないようにするため、バッファ
を設けた構成が考えられる。その具体例を図２１に示
す。但し、図中、５は多重演算器で構成された先のＬＰ
Ｆ９１、９２はＤ−ＦＦ回路、９３はセレクタ、９４は
バッファ制御回路である。また、図２２は図２１におけ
る各部の信号を示すタイミング図であり、図２１に対応
する信号には同一符号をつけている。
【０１１２】同図において、多重演算器で構成したＬＰ
Ｆ５は、リクエスト信号ＲＥＱによって演算を開始し、
一定時間経過後、アクノレッジ信号ＡＣＫを出力して演
算を終了したことをバッファ制御回路９４に知らせる。
バッファ制御回路９４は、位相差出力クロックφ1が入
力されると、図２２に示すように、Ｄ−ＦＦ回路９１、
Ｄ−ＦＦ回路９２の使用状況を確認し、両方とも未使用
の場合には、Ｄ−ＦＦ回路９１に対してバッファクロッ
クＣＫａを発生し、内部位相誤差ΔＮをＤ−ＦＦ回路９
１に記憶させる。これと同時に、セレクト信号ＳＥＬを
“Ｌ”にしてセレクタ９３を制御し、Ｄ−ＦＦ回路９１
に記憶された内部位相誤差ΔＮをＬＰＦ５に転送させ
る。然る後、バッファ制御回路９４はＬＰＦ５に再びリ
クエスト信号ＲＥＱを送り、ＬＰＦ５で演算を開始させ
る。
【０１１３】次に、この演算終了前に位相出力クロック
φ1が入力された場合には、バッファ制御回路９４は、
バッファクロックＣＫｂを発生し、Ｄ−ＦＦ回路９２に
入力される内部位相誤差ΔＮを記憶させる。その後、バ
ッファ制御回路９４は、ＬＰＦ５から先の演算が終了し
たことを知らせるアクノレッジ信号ＡＣＫを受け取る
と、“Ｈ”のセレクト信号ＳＥＬを発生してセレクタ９
３を切換え制御し、Ｄ−ＦＦ回路９２に記憶された内部
位相誤差ΔＮをＬＰＦ５に転送させ、次いで、ＬＰＦ５
にリクエスト信号ＲＥＱを送る。
【０１１４】このような動作を繰り返すことにより、演
算途中で供給された内部位相誤差ΔＮも、取こぼすこと
なく、ＬＰＦ５が処理することができ、内部位相誤差Δ
Ｎの発生毎にカウンタ発振周期データＯＰＤを得ること
ができる。従って、ＬＰＦ５を多重演算器で構成して回
路規模の削減が可能となり、かつ内部位相誤差の取こぼ
しをなくし、動作を安定化させることができる。
【０１１５】
【発明の効果】以上説明したように、本発明によれば、
ディジタルフィルタ等によって制御遅延のあっても、位
相補正手段と周期補正手段により、位相余有を該制御遅
延がない場合と一致させることができ、従って、位相同
期特性が振動的にならなくなって同期所要時間の短縮化
が可能になるし、さらに、位相比較回路により、目的と
する再生パルスと入力ピークパルスとの初期位相差を低
減することができて、見かけ上同期所要時間を短縮する
こともできる。
【０１１６】また、本発明によれば、内部誤差累積手段
により、再生パルスと入力ピークパルスとの間の位相差
検出精度が向上し、この結果、定常位相誤差を基準クロ
ックの±０．５周期以下に低減させることができて、該
基準クロックの周波数を低くすることができ、従って、
回路設計の簡略化、消費電力低減等の優れた効果が得ら
れる。
【図面の簡単な説明】
【図１】本発明によるディジタル位相同期回路の一実施
例を示すブロック図である。
【図２】図１に示した実施例の動作タイミングチャート
である。
【図３】図１におけるサンプリング回路の一具体例を示
すブロック図である。
【図４】図３に示したサンプリング回路の動作タイミン
グチャートである。
【図５】図１における位相比較回路の一具体例を示すブ
ロック図である。
【図６】図５に示した位相比較回路の１動作を示すタイ
ミングチャートである。
【図７】図５に示した位相比較回路の他の動作を示すタ
イミングチャートである。
【図８】図５に示した位相比較回路のさらに他の動作を
示すタイミングチャートである。
【図９】図５に示した位相比較回路のさらに他の動作を
示すタイミングチャートである。
【図１０】図５に示した位相比較回路のさらに他の動作
を示すタイミングチャートである。
【図１１】図１における減算回路の一具体例を示すブロ
ック図である。
【図１２】図１におけるカウンタの一具体例を関連する
回路とともに示すブロック図である。
【図１３】図１２に示したカウンタの動作タイミングチ
ャートである。
【図１４】図１に示した位相補正回路、周期補正回路の
動作説明図である。
【図１５】アナログ位相同期回路でのフィルタ部を示す
構成図である。
【図１６】図１に示したＬＰＦの一具体例を示すブロッ
ク図である。
【図１７】図１に示したＬＰＦの他の具体例を示すブロ
ック図である。
【図１８】図１７に示したＬＰＦの具体回路例を示す図
である。
【図１９】図１に示したＬＰＦのさらに他の具体例を示
すブロック図である。
【図２０】図１６〜図１９に示したＬＰＦの一特性例を
示す図である。
【図２１】図１に示したＬＰＦを多重演算器で構成した
場合の内部位相誤差バッファの一具体例を示す構成図で
ある。
【図２２】図２１に示した内部位相誤差バッファの動作
タイミングチャートである。
【図２３】図１５に示したフィルタ部の伝達関数を示す
図である。
【図２４】図１６、図１８及び図１９に示した具体例の
伝達関数を示す図である。
【図２５】従来のディジタル位相同期回路の一例を示す
ブロック図である。
【図２６】図２５に示した従来例の動作タイミングチャ
ートである。
【図２７】アナログ位相同期回路と従来のディジタル位
相同期回路との位相余有を比較して示す図である。
【図２８】アナログ位相同期回路と従来のディジタル位
相同期回路との位相同期特性を比較して示す図である。
【符号の説明】
１ サンプリング回路 ３ 位相比較回路 ４ 減算回路 ５ ＬＰＦ ６ 位相補正回路 ７ ディジタルフィルタ ８ 周期補正回路 ９ 整数化回路 １０ 小数化回路 １１ 加算回路 １２、１３ レジスタ １４ オーバーフロー検出回路 １５ カウンタ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 小菅 稔 神奈川県小田原市国府津2880番地 株式 会社 日立製作所 小田原工場内 (72)発明者 松重 博実 神奈川県小田原市国府津2880番地 株式 会社 日立製作所 小田原工場内 (72)発明者 宮坂 秀樹 神奈川県小田原市国府津2880番地 株式 会社 日立製作所 小田原工場内 (56)参考文献 特開 平２−22923（ＪＰ，Ａ) 特開 平２−257718（ＪＰ，Ａ) 特開 平１−272324（ＪＰ，Ａ) 特開 平２−218221（ＪＰ，Ａ) 特開 平２−95015（ＪＰ，Ａ) 特開 昭63−287211（ＪＰ，Ａ) 特開 昭63−203009（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H03L 7/06 H03K 5/00 H03L 7/08

Claims (5)

    (57)【特許請求の範囲】
  1. 【請求項１】 再生信号を発生する発振部と、該再生信
    号と入力信号との位相差を基準クロックのカウント数と
    して検出する位相比較部と、ディジタルフィルタで該位
    相比較部から出力される位相差データを処理し該発振部
    の発振周期を設定するための発振周期データを生成する
    フィルタ部とを備え、該入力信号に同期した該再生信号
    を生成するディジタル位相同期回路において、 該フィルタ部に、該位相比較部からの 該位相差データを、該ディジタルフ
    ィルタに制御遅延が ないときと同等の位相差データが該
    ディジタルフィルタに入力されるように 、補正して該デ
    ィジタルフィルタに供給する位相補正手段と、該ディジタルフィルタから出力される 該発振周期データ
    を、該ディジタルフ ィルタに制御遅延がないときと同等
    の発振周期データとなるように、補正する周期補正手段
    とを設け、同期所要時間を短縮化したことを特徴とする
    ディジタル位相同期回路。
  2. 【請求項２】 請求項１において、 前記位相補正手段と前記周期補正手段の係数や位相補正
    量を動作ゲインに応じて選択する選択手段を設けたこと
    を特徴とするディジタル位相同期回路。
  3. 【請求項３】 請求項２において、 前記フィルタ部の状態を、その出力である前記発振周期
    データに変化を与えないゲイン切替え処理として、前記
    動作ゲインの切替えを行なうことを特徴とするディジタ
    ル位相同期回路。
  4. 【請求項４】 請求項１、２または３において、 前記ディジタルフィルタと前記周期補正手段は従属接続
    され、前記位相補正手段は前記ディジタルフィルタの出
    力を前記ディジタルフィルタの入力側に帰還することを
    特徴とするディジタル位相同期回路。
  5. 【請求項５】 請求項１、２または３において、 前記ディジタルフィルタと前記周期補正手段とがフィル
    タ回路を構成し、前記位相補正手段は該フィルタ回路の
    出力を該フィルタ回路の入力側に帰還することを特徴と
    するディジタル位相同期回路。
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