JP2919335B2 - Ａｆｃ型発振回路 - Google Patents

Ａｆｃ型発振回路

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JP2919335B2
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Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は出力信号の周波数制
御回路を備えるＡＦＣ型発振回路（自動周波数補正型発
振回路）に関し、特に周波数制御のためにＰＬＬ（フェ
ーズロックループ）回路も備えるＡＦＣ型発振回路に関
する。
【０００２】
【従来の技術】局部発振信号の周波数を精度よくしかも
安定に変化させる必要のある受信機では、電圧制御型発
振器（ＶＣＯ）からの出力信号（発振信号）を局部発振
信号とするＰＬＬシンセサイザが多く用いられる。図５
のブロック図に示したＦＭ受信機におけるＡＦＣ型の局
部発振器は、このＰＬＬシンセサイザに加えてＳカーブ
追従発振器を併用する例であり、特公昭６２−７７２８
号公報（発明の名称：デジタル電子同調方式）の第１図
に開示されたものである。なお、図５の回路は、上記公
報の第１図の主要部のみを示したものであり、また回路
の名称および符号を上記第１図から変更している。
【０００３】図５において、ＦＭ受信回路５は一般的な
ＦＭ受信機の一部であり、アンテナ５１によって受信さ
れた信号は、増幅器５２で増幅され、電圧制御型発振器
（ＶＣＯ）６１からの局部発振信号ｆｌを用いて混合回
路（ＭＩＸ）５３で中間周波数に変換されたあと、中間
周波数増幅回路５４で増幅され、さらに検波回路（ＤＥ
Ｔ）５５でＦＭ検波されたあと後段に送られる。
【０００４】ここで、ＰＬＬループ回路７は、ＰＬＬル
ープを有するシンセサイザ方式の局部発振器であり、局
部発振信号ｆｌを生じるＶＣＯ６１，ＶＣＯ６１からの
局部発振信号ｆｌを所定の周波数の信号に分周する分周
回路（ＤＩＶ）６２を含む。また、プログラムデバイダ
（ＰＲＯ−ＤＩＶ）７１は制御回路７４によって制御さ
れる分周数でＤＩＶ６２からの出力信号を分周して分周
信号ｆｐを生じる。位相比較器７２は水晶発振器である
基準発振器７６からの基準信号ｆ０の位相とＰＲＯ−Ｄ
ＩＶ７１からの分周信号ｆｐの位相，つまり局部発振信
号ｆｌの位相とを比較する。チャージポンプ７３は、位
相比較器７２の出力に応じた３値のデジタル値（第１の
状態”Ｈ”レベル，第２の状態”Ｌ”レベル，および第
３の状態”ＨＩインピーダンス”）を発生する。
【０００５】また、Ｓカーブ追従ループ６は、Ｓカーブ
特性に追従してＶＣＯ６１の生じる局部発振信号ｆｌの
発振周波数を制御するＳカーブ追従型の局部発振器であ
り、検波回路５５の出力より得られるＳカーブ信号に応
じてＶＣＯ６１に制御電圧を供給する。なお、Ｓカーブ
追従ループ６はＤＥＴ５５の出力信号を増幅する増幅器
６４，増幅器６４の出力信号に応じて３値のレベルを生
じるチャージポンプ６７，Ｓ側に倒されたスイッチ６
６，ＬＰＦ６５をさらに含む。なお、ＰＬＬループ７お
よびＳカーブ追従ループ６は、制御回路７４によって制
御されるスイッチ６６によって最適などちらか一方のル
ープが選択される。
【０００６】次に、図５に示したＡＦＣ型発振回路の動
作について説明する。
【０００７】まず、この回路の動作開始においては、制
御回路７４がスイッチ６６をＰ側に倒し、ＰＬＬループ
回路７による局部発振信号ｆｌを発生させる。このとき
には、ＤＩＶ６２およびＰＲＯ−ＤＩＶ７１によって分
周された信号ｆｐの位相と基準信号ｆ０の位相とが位相
比較器７２によって比較される。具体的には、分周信号
ｆｐが、基準信号ｆ０より位相が進んでいる場合に位相
比較器７２の第１出力信号Ｕが”Ｌ”、位相が遅れてい
る場合は、第２出力信号Ｄが”Ｈ”レベルを発生する。
つまり、基準信号ｆ０と分周信号ｆｐの位相が一致する
と第１出力信号Ｕが”Ｈ”、第２出力信号Ｄが”Ｌ”レ
ベルとなる。
【０００８】そして、位相比較器７２の第１出力信号
Ｕ、第２出力信号Ｄに応じてチャージポンプ７３が３値
のデジタル値を発生し、このデジタル値がローパスフィ
ルタ（ＬＰＦ）６５によってＤ／Ａ変換され、変換され
たアナログの直流電圧がＶＣＯ６１に供給される。この
結果、分周信号ｆｐが基準信号ｆｏより位相が進んでい
る場合は分周信号ｆｐの周波数を下げ、遅れている場合
は分周信号ｆｐの周波数を上げることによって局部発振
信号ｆｌに基づく分周信号ｆｐを基準信号ｆ０に引き込
むことが可能となる。こうしてＰＬＬループ回路７によ
って局部発振信号ｆｌがロックされ、従って増幅器５４
の出力レベルが増大し、この出力レベルをレベル検出器
（レベルＤＥＴ）６３が検出して中間周波信号の電界レ
ベルが所定レベル以上となったことを制御回路７４に知
らせる。この知らせを受けた制御回路７４は、ＦＭ受信
機５が放送信号を受けていることを認識してスイッチ６
６をＳ側に切り換え、Ｓカーブ追従ループ６が局部発振
信号ｆｌをＭＩＸ５３に供給する。
【０００９】上述のとおり、図５のＡＦＣ型（局部）発
振回路は、ＰＬＬシンセサイザ方式の局部発振回路（Ｐ
ＬＬループ回路）７とＳカーブ追従方式の局部発振回路
（Ｓカーブ追従ループ）６とを適宜切り換えることによ
り、高精度で雑音特性に優れている局部発振信号が得ら
れので、狭帯域でしかも低雑音が要求されるＦＭ受信機
用に適用することが可能となっている。
【００１０】
【発明が解決しようとする課題】上述した従来技術によ
るＡＦＣ型発振回路は、基準信号またはＳカーブ特性に
常に追従してループ動作を行うので、基準信号やＳカー
ブ特性に対して一度はロックしたとしても、雑音やルー
プの揺らぎなどによって局部発振信号も揺らいでしまっ
たり、また、雑音等によって一度でもループが発散して
しまうと本来の信号周波数とは大きくかけ離れた周波数
にロックしてしまうということが起こる，つまり雑音干
渉に対して影響されやすい傾向があるという問題があっ
た。
【００１１】また、上述のＡＦＣ型発振回路は、位相比
較器への基準信号源として水晶発振器等の高精度で且つ
安定性の高い基準信号発生器を用いることが要求され
る。このために温度補償等を行うなど，この発振回路の
パッケージが大きなものになってしまい、機器の小型
化，軽量化，または経済性を損うという問題があった。
【００１２】従って本発明の目的は、上記の問題点を解
消し、受信機システムの小型化，回路構成の簡略化を損
うことなく、高精度かつ安定性の高い局部発振信号を得
ることができるＡＦＣ型発振回路を提供することにあ
る。
【００１３】
【課題を解決するための手段】本発明によるＡＦＣ型発
振回路は、アナログ形式の制御電圧に対応する発振周波
数の発振信号を生じる電圧制御発振器と、供給される基
準信号と前記発振信号を分周した分周信号との位相差を
検出してアナログ形式の位相誤差信号を生じる位相比較
器と、前記発振信号の前記基準信号への周波数引き込み
時においては，前記位相誤差信号の時間的変化を減少さ
せる方向の前記制御電圧を生じさせる制御回路とを備え
るＡＦＣ型発振回路において、前記基準信号が前記位相
比較器に供給されないときには前記基準信号の断信号を
前記高速演算器に供給する基準信号停止検出回路をさら
に備え、前記制御回路が、アナログ形式の前記位相誤差
信号をデジタル形式の位相誤差信号に変換するＡ／Ｄ変
換器と、デジタル形式の前記位相誤差信号に応答してデ
ジタル形式の制御電圧を生じる高速演算器と、デジタル
形式の前記制御電圧をアナログ形式の前記制御電圧に変
換するＤ／Ａ変換器と、デジタル形式の予め定めた第１
及び第２の位相差及び第１の制御電圧を記憶するフラッ
シュＲＯＭとを備え、前記高速演算器が、前記位相誤差
信号の時間的変化が前記第１の位相差以下になって前記
周波数引き込みが完了すると，前記制御電圧を前記位相
誤差信号の時間的変化が前記第１の位相差以下になった
ときの制御電圧である前記第１の制御電圧に固定して前
記フラッシュＲＯＭに記憶させ、前記第１の制御電圧が
前記フラッシュＲＯＭに記憶されたあとでは前記第１の
制御電圧をこのフラッシュＲＯＭから前記Ｄ／Ａ変換器
に読み出し、また、前記制御電圧を前記第１の制御電圧
に固定したあとに前記断信号を受けると，この断信号を
受けたときの前記位相誤差信号を第１の位相誤差信号と
して前記フラッシュＲＯＭに記憶させ、前記第１の位相
誤差信号の記憶後において，前記Ａ／Ｄ変換器からの前
記位相誤差信号と前記第１の位相誤差信号との差が前記
第２の位相差より大きくなると，前記位相誤差信号が前
記第２の位相差より小さくなるように前記周波数引き込
み動作を再開し、再度の周波数引き込みが完了したとき
の前記制御電圧を前記第１の制御電圧として前記フラッ
シュＲＯＭの記憶を更新することを特徴とする。
【００１４】
【００１５】
【００１６】
【００１７】前記ＡＦＣ型発振回路は、前記位相比較器
が、プルアップされた前記第１の入力端に前記基準信号
が供給され，第２の入力端に前記分周信号が供給される
排他的論理和回路である構成をとることができる。
【００１８】
【発明の実施の形態】次に、本発明について図面を参照
して説明する。
【００１９】図１は本発明の一実施の形態によるＡＦＣ
型発振回路２を適用した受信機のブロック図である。ま
た、図２は本実施の形態によるＡＦＣ型発振回路２の動
作を説明するためのタイミングチャートである。
【００２０】図１の受信機の受信回路１は、アンテナ１
１に受けた高周波数信号を増幅器１２で増幅したあと，
混合器１３によって中間周波数信号に変換する。この中
間周波数信号は増幅器１４で増幅され，さらに検波回路
１５で検波されて出力端子１６にベースバンド信号とし
て現れる。なお、混合器１３は上記高周波数信号とＡＦ
Ｃ型発振回路２の電圧制御型発振器（ＶＣＯ）２２から
の局部発振信号ｇとを混合して上記中間周波数信号を生
じる。
【００２１】ＡＦＣ型発振回路２において、ＶＣＯ２２
はローパスフィルタ（ＬＰＦ）２１からのアナログ形式
の制御電圧ｊに対応する発振周波数の発振信号ｇを生じ
る。発振信号ｇは分周回路２３によって所定の分周数で
分周されて分周信号ｂになる。位相比較器２８は外部端
子２９から供給される基準信号ａと分周信号ｂとの位相
差を検出してアナログ形式の位相誤差信号ｃを生じる。
この位相誤差信号ｃはローパスフィルタ（ＬＰＦ）２７
を通過して、平滑化された位相誤差信号ｄになる。位相
誤差信号ｄは、Ａ／Ｄ変換器（Ａ／Ｄ）２６，高速演算
器２５およびＤ／Ａ変換器２４を含む制御回路に供給さ
れる。この制御回路は位相誤差信号ｄの位相誤差値が減
少する方向の制御電圧ｈを生じる。制御電圧ｈは制御電
圧ｊがＬＰＦ２１によって平滑化される前の信号であ
る。
【００２２】ここで、Ａ／Ｄ２６はアナログ形式の位相
誤差信号ｄをデジタル形式の位相誤差信号に変換する。
高速演算が可能なＤＳＰ（デジタルシグナルプロセッ
サ）である高速演算器２５は、Ａ／Ｄ２６からの位相誤
差信号に応答して所定のアルゴリズムによる信号処理を
行い、デジタル形式の制御電圧を生じる。Ｄ／Ａ変換器
（Ｄ／Ａ）２４はこのデジタル形式の制御電圧をアナロ
グ形式の制御電圧ｈに変換する。
【００２３】上述の説明によるＡＦＣ型発振回路２は、
周知の位相同期ループ型（ＰＬＬ型）発振器と同様の動
作をしている。しかし、このＡＦＣ型発振回路２は、上
記制御回路に発光表示器（ＬＥＤ）３０をさらに含み、
また、高速演算器３１との間で制御電圧の書き込み読み
出しができ、また予め記憶されているとともに高速演算
器３１に読み出しが可能な第１の位相差ΔＰを記憶する
フラッシュＲＯＭ３１を備えることにより、このＡＦＣ
発振器２がＰＬＬ動作による発振信号ｇの周波数ロック
のあと、本実施の形態特有の発振信号ｇの周波数制御を
行わせることができる。つまり、このＡＦＣ型発振回路
２は、位相比較器２８によって検出された位相誤差信号
ｃ，つまりデジタル形式とされた位相誤差信号ｄの単位
時間ΔＴ当り変化が第１の位相差ΔＰ以下になると、制
御電圧ｈをデジタル形式の位相誤差信号ｄの単位時間Δ
Ｔ当り変化が第１の位相差ΔＰ以下になったときの制御
電圧ｈである第１の制御電圧Ｈ１に固定する。
【００２４】以下、ＡＦＣ型発振回路２における本実施
の形態特有の動作を図１および図２を参照して詳しく説
明する。
【００２５】まず、基準周波数の基準信号ａを外部端子
２９に供給する。この基準信号ａは、水晶発振器等を源
発振器とする周波数が安定な信号であり、図１ではクロ
ック信号として位相比較器２８の第１の入力端に供給さ
れている。分周回路２３は、ＶＣＯ２２からの発振信号
ｇを上記基準周波数付近の分周信号ｂに分周して位相比
較器２８の第２の入力端に供給する。排他的論理和回路
（ＥＸＯＲ）を用いる位相比較器２８は基準信号ａと分
周信号ｂとの位相差を検出して位相誤差信号ｃを生じ
る。位相誤差信号ｃはＬＰＦ２７を通過して平滑化さ
れ、直流成分を有する位相誤差信号ｄになる。位相誤差
信号ｄはＡ／Ｄ２６によってＡ／Ｄ変換されて高速演算
器２５に取り込まれる。高速演算器２５には位相誤差信
号ｄの時間的変化を減少させる制御を行う所定のアルゴ
リズムが予め備えられており、高速演算器２５はデジタ
ル形式の位相誤差信号に応答して上記アルゴリズムに従
うデジタル形式の制御電圧を生じる。Ｄ／Ａ２４はこの
制御電圧からアナログ形式の制御電圧ｈを生じ、ＬＰＦ
２１はこの制御電圧ｈを平滑して直流成分の制御電圧ｊ
を生じる。この制御電圧ｊがＶＣＯ２２の制御端子に供
給され、ＶＣＯ２２は基準信号ａに位相同期（周波数ロ
ックまたは周波数引き込み）した発振信号ｇを生じる。
【００２６】ＶＣＯ２２が発生する発振信号ｇが基準信
号ａに対して周波数引き込み完了して周波数ロックする
と、図２に示す如く、基準信号ａに対する分周信号ｂの
位相が揺らいでいた位相誤差情報ｃ（位相誤差は基準信
号ａの１周期に対する論理値１の期間で表されている）
が、ほぼ一定幅パルス値（以下、一定値と称する）の位
相誤差信号ｃ０１になる。つまり、周波数ロックの状態
での位相誤差情報ｃ０１は、ある一定時間ΔＴ内での位
相誤差信号ｄの変化が最小（第１の位相差ΔＰ（Ｔ１の
変化／Ｔ０）で表す値）となる。高速演算器２５は、位
相誤差信号ｄの一定時間ΔＴ内での変化を絶えず監視し
ており、この変化がフラッシュＲＯＭ３１に記憶されて
いるとともに位相誤差信号ｄの変化最小に対応する第１
の位相差ΔＰ以下になると発振信号ｇの引き込みが完了
したと判断し、ＬＥＤ３０を点灯させる。同時に、高速
演算器２５は発振信号ｇの引き込み完了時の制御電圧を
フラッシュＲＯＭ３１に第１の制御電圧Ｈ１として記憶
させる。このあと、高速演算器２５は、ＰＬＬループを
解除し、常に一定値の上記制御電圧Ｈ１をフラッシュＲ
ＯＭ３１から読み出してＤ／Ａ２４にを出力し続ける。
この周波数ロック状態はＬＥＤ３０の点灯によって確認
できる。従って、ＬＥＤ３０の点灯時に外部端子２９か
ら基準発振器を取り外しても、ＡＦＣ型発振回路２は正
常に動作を続ける。
【００２７】上述のとおり、本実施の形態によるＡＦＣ
型発振回路２は、発振信号ｇの周波数ロック後にＰＬＬ
ループを切り離しているので、ＰＬＬループによるゆら
ぎや雑音の影響を受けずに安定した発振信号ｇを得るこ
とができる。
【００２８】またこのＡＦＣ型発振回路２は、周波数ロ
ックのあと、この周波数ロック時の制御電圧ｊを固定的
にＶＣＯ２２に供給することができるので、基準信号ａ
は発振信号ｇの周波数引き込み時に外部端子２９に供給
するだけでよく、同一パネル上に高精度な基準信号ａの
発信源を常設する必要がないという効果がある。
【００２９】これらの効果は、ＰＬＬループの制御電圧
ｈの生成を高速演算器２５を用いたデジタル処理で行う
ことによって生じる。
【００３０】図１の実施の形態によるＡＦＣ型発振回路
２は、機器の小型化のために基準発振源を回路内に持た
ずに基準信号ａを外部端子２９から入力している。この
ため、周波数ロック後の基準信号ａの供給停止後におい
ては、発振信号ｇの周波数精度がＶＣＯ２２の周波数安
定性に依存することになる。従って、高安定な発振信号
ｇを得るには、安全のために高周波数安定度のＶＣＯ２
２を用意する必要があるかも知れない。そこで、あまり
高い周波数安定度を持たないＶＣＯ２２を用いても、高
周波数安定度の発振信号ｇを得ることができる第２の実
施の形態について説明する。
【００３１】本発明の第２の実施の形態によるＡＦＣ型
発振回路は、図１のブロック図のＡＦＣ型発振回路２を
基本構成とする。以下、第２の実施の形態によるＡＦＣ
型発振回路の符号を２Ａとする。ＡＦＣ型発振回路２Ａ
は、ＡＦＣ型発振回路２にクロック停止検出回路３２を
加え、位相比較器２８を位相比較器２８Ａに代えてい
る。なお、ＡＦＣ型発振回路２Ａの高速演算器２５は、
後述するとおり、ＡＦＣ型発振器２とはいくらか異なっ
たアルゴリズムで動作する。また、フラッシュＲＯＭ３
１も記憶する情報がＡＦＣ型発振回路２とはいくらか異
なる。
【００３２】図３は位相比較器２８Ａおよびクロック停
止検出回路３２の構成図を示している。また、図４は第
２の実施の形態によるＡＦＣ型発振回路２Ａの動作を説
明するためのタイミングチャートである。
【００３３】まず、図３に示した回路の動作を説明する
と、位相比較器２８Ａでは位相比較器２８の第１の入力
端に抵抗器Ｒ１を接続し＋５Ｖでプルアップしている。
従って、第１の入力端のレベルは、外部端子２９に基準
信号ａが供給されているときにはＡＦＣ型発振回路２の
場合と同様に変化するが、基準信号ａの供給が止まると
第１の入力端のレベルは常時“１”になる（図４の基準
信号ａ０２参照）。外部端子２９に入力端を接続したク
ロック停止検出回路３２は、入力端に基準信号ａが供給
されているときには出力端に“１”を生じ、入力端が常
時“１”の場合には出力端に“０”の断信号を生じる。
クロック停止検出回路３２の出力端は高速演算器２５に
供給される。このクロック停止検出回路３２には、例え
ば、汎用ロジック回路であるＨＣ１２３型モノスレーブ
マルチバイブレータを使用できる。
【００３４】次に、ＡＦＣ型発振回路２Ａの動作につい
て説明する。最初は、ＡＦＣ型発振回路２と同様に基準
信号ａを外部端子２９に接続して発振信号ｇを基準信号
ａに引き込む。ΔＴ時間内における位相誤差信号ｃの位
相差がΔＰ以下になって発振信号ｇの周波数がロックす
ると、ＬＥＤ３０が点灯する。周波数ロック時には、前
述のとおり、分周信号ｂは基準信号ａに同期し、従って
位相誤差信号ｃはほぼ一定値ｃ０１になる（図２参
照）。ＬＰＦ２７からは位相誤差信号ｃ０１に対応する
位相誤差信号ｄが出力される。位相誤差信号ｄはＡ／Ｄ
２６でデジタル信号に変換され、高速演算器２５はこの
デジタル形式の位相誤差信号ｄの値を第１の位相差ΔＰ
として記憶させる。ここで、高速演算器２５は、発振信
号ｇの周波数ロック時に対応する第１の制御電圧Ｈ１を
フラッシュＲＯＭ３１に記憶させており、周波数ロック
以降にはこの第１の制御電圧Ｈ１をＤ／Ａ２４に読み出
し、この制御電圧Ｈ１に対応する制御電圧ｊによってＶ
ＣＯ２２の出力する発振信号ｇの周波数を制御してい
る。
【００３５】図４を参照すると、オペレータが周波数ロ
ックによるＬＥＤ３０の点灯を確かめてから基準信号ａ
を供給停止すると、クロック停止検出回路３２の出力端
が“０”に転じ，つまり基準信号ａの断信号を生じ、断
信号を受けた高速演算器２５は基準発振器が外部端子２
９から外されて基準信号ａの供給停止されたことを感知
する。発振信号ｇが周波数ロックしたあとで基準信号ａ
を停止した状態では、高速演算器２５は第１の制御電圧
Ｈ１をＤ／Ａ２４に出力し続ける。周波数ロック後の基
準信号ａの供給停止時（基準信号ａ０２の“０”の状
態）には、分周信号ｂは停止前の基準信号ａに同期した
分周信号ｂ０に，停止後の基準信号ａは論理値１を出し
続ける信号ａ０２になり、従って位相誤差信号ｃは分周
信号ｂ０と同じ波形のｃ０２になる。ＬＰＦ２７からは
位相誤差信号ｃ０２の平均値に対応するほぼ一定値Ｖｄ
の位相誤差信号ｄ０２が出力される。位相誤差信号ｄ０
２はＡ／Ｄ２６でデジタル信号に変換され、高速演算器
２５はこのデジタル形式の位相誤差信号ｄ０２の値Ｐ１
をフラッシュＲＯＭ３１に記憶させる。
【００３６】ここで、本実施の形態によるＡＦＣ型発振
回路２Ａでは、位相誤差信号ｄ０２（Ｐ１）からのズレ
のしきい値である第２の位相差ΔＥをフラッシュＲＯＭ
３１に記憶させている。また、高速演算器２５は、Ｄ／
Ａ変換器１２からの入力，つまりデジタル形式の位相誤
差信号ｄを常にモニタしており、位相誤差信号ｄとフラ
ッシュＲＯＭ３１内の第１の位相誤差信号の値Ｐ１と比
較している。この比較値（ｄ−Ｐ１）が第２の位相差Δ
Ｅを越えた場合には、高速演算器２５はＶＣＯ２２から
の発振信号ｇの周波数がズレたと判断し、ＰＬＬ動作を
再開する。つまり、（ｄ−Ｐ１）〉ΔＥになると、高速
演算器２５は、Ｄ／Ａ２４に出力する第１の制御電圧Ｈ
１，つまり制御電圧ｈを（ｄ−Ｐ１）が小さくなる方向
の電圧に変化させて発振信号ｇの周波数を変化させる。
そして、Ａ／Ｄ２６からのデジタル形式の位相誤差信号
ｄが位相誤差信号Ｐ１に等しくなると、その時の制御電
圧を第１の制御電圧Ｈ１としてフラッシュＲＯＭ３１を
更新する。この更新をしたあと、高速演算器２５はＰＬ
Ｌ動作を解除し、更新された第１の制御電圧Ｈ１をＤ／
Ａ２４に出力し続ける。以下、位相誤差信号ｄの比較お
よび第１の制御電圧Ｈ１の更新動作を繰り返すことによ
り、ＶＣＯ２２は、安定した周波数の発振信号ｇを出力
する。
【００３７】なお、第２の実施の形態のＡＦＣ型発振回
路２Ａでは、回路に基準発振器を内蔵しなくても安定し
た発振信号ｇが得られるが、本発明は基準信号ａの回路
への内蔵を妨げるものではない。この場合、発振信号ｇ
の周波数ロック後、位相誤差信号Ｐ１をフラッシュＲＯ
Ｍ３１に記憶してＰＬＬループを切り離した後で、発振
信号ｇの周波数ズレ，つまり位相誤差信号ｄのＰ１から
のズレを上記のように感知した場合には、高速演算器２
５はその都度ＰＬＬループを再動作させて発振信号ｇの
周波数引き込みをさせることができる。
【００３８】
【発明の効果】以上説明したように本発明は、周波数引
き込み制御を行う制御回路が、位相誤差信号の時間的変
化が予め定めた第１の位相差以下になって周波数引き込
みが完了すると，電圧制御発振器の制御電圧を前記位相
誤差信号の時間的変化が前記第１の位相誤差以下になっ
たときの制御電圧である第１の制御電圧に固定するの
で、一度周波数引き込みが行われると基準発振器なしで
精度の高い局部発振周波数が得られる。従って、本発明
の発振回路には、基準信号の供給を常時行う必要がな
く、必要に応じて外部から基準発振器を接続すればよい
ので、高精度の基準発振器を回路に内蔵する必要がな
く、回路を簡略化できるという効果がある。
【００３９】また、本発明は、周波数引き込み後は上述
のとおりＰＬＬループを解除しているので、ＰＬＬルー
プによるゆらぎや雑音の影響を受けずに安定した発振信
号を得ることができるという効果がある。
【図面の簡単な説明】
【図１】本発明による第１の実施の形態を適用した受信
機のブロック図である。
【図２】第１の実施の形態によるＡＦＣ型発振回路２の
動作を説明するためのタイミングチャートである。
【図３】本発明による第２の実施の形態における位相比
較器２８Ａおよびクロック停止検出回路３２の構成図を
示している。
【図４】第２の実施の形態によるＡＦＣ型発振回路２Ａ
の動作を説明するためのタイミングチャートである。
【図５】従来のＡＦＣ型発振器を適用した受信機のブロ
ック図である。
【符号の説明】
１ 受信回路 ２ ＡＦＣ型発振回路 １１ アンテナ １２，１４ 増幅器 １３ 混合器 ２１，２７ ローパスフィルタ（ＬＰＦ） ２２ 電圧制御発振器（ＶＣＯ） ２３ 分周回路 ２４ Ｄ／Ａ変換器（Ｄ／Ａ） ２５ 高速演算器 ２６ Ａ／Ｄ変換器（Ａ／Ｄ） ２８，２８Ａ 位相比較器 ２９ 外部端子 ３０ 発光ダイオード（ＬＥＤ） ３１ フラッシュＲＯＭ ３２ クロック停止検出器 Ｒ１ 抵抗器
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭58−66422（ＪＰ，Ａ) 特開 昭58−66423（ＪＰ，Ａ) 特開 平３−62730（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) H03L 7/06 - 7/14

Claims (2)

    (57)【特許請求の範囲】
  1. 【請求項１】 アナログ形式の制御電圧に対応する発振
    周波数の発振信号を生じる電圧制御発振器と、供給され
    る基準信号と前記発振信号を分周した分周信号との位相
    差を検出してアナログ形式の位相誤差信号を生じる位相
    比較器と、前記発振信号の前記基準信号への周波数引き
    込み時においては，前記位相誤差信号の時間的変化を減
    少させる方向の前記制御電圧を生じさせる制御回路とを
    備えるＡＦＣ型発振回路において、前記基準信号が前記位相比較器に供給されないときには
    前記基準信号の断信号を前記高速演算器に供給する基準
    信号停止検出回路をさらに備え、 前記制御回路が、アナログ形式の前記位相誤差信号をデ
    ジタル形式の位相誤差信号に変換するＡ／Ｄ変換器と、
    デジタル形式の前記位相誤差信号に応答してデジタル形
    式の制御電圧を生じる高速演算器と、デジタル形式の前
    記制御電圧をアナログ形式の前記制御電圧に変換するＤ
    ／Ａ変換器と、デジタル形式の予め定めた第１及び第２
    の位相差及び第１の制御電圧を記憶するフラッシュＲＯ
    Ｍとを備え、 前記高速演算器が、 前記位相誤差信号の時間的変化が前
    記第１の位相差以下になって前記周波数引き込みが完了
    すると，前記制御電圧を前記位相誤差信号の時間的変化
    が前記第１の位相差以下になったときの制御電圧である
    前記第１の制御電圧に固定して前記フラッシュＲＯＭに
    記憶させ、前記第１の制御電圧が前記フラッシュＲＯＭ
    に記憶されたあとでは前記第１の制御電圧をこのフラッ
    シュＲＯＭから前記Ｄ／Ａ変換器に読み出し、また、前
    記制御電圧を前記第１の制御電圧に固定したあとに前記
    断信号を受けると，この断信号を受けたときの前記位相
    誤差信号を第１の位相誤差信号として前記フラッシュＲ
    ＯＭに記憶させ、前記第１の位相誤差信号の記憶後にお
    いて，前記Ａ／Ｄ変換器からの前記位相誤差信号と前記
    第１の位相誤差信号との差が前記第２の位相差より大き
    くなると，前記位相誤差信号が前記第２の位相差より小
    さくなるように前記周波数引き込み動作を再開し、再度
    の周波数引き込みが完了したときの前記制御電圧を前記
    第１の制御電圧として前記フラッシュＲＯＭの記憶を更
    新することを特徴とするＡＦＣ型発振回路。
  2. 【請求項２】 前記位相比較器が、プルアップされた前
    記第１の入力端に前記基準信号が供給され，第２の入力
    端に前記分周信号が供給される排他的論理和回路である
    ことを特徴とする請求項１記載のＡＦＣ型発振回路。
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