JP3169814B2 - 半導体記憶装置 - Google Patents
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/12—Group selection circuits, e.g. for memory block selection, chip selection, array selection
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
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Description
【０００１】
【発明の属する技術分野】本発明は半導体記憶装置に関
し、特に高速ランダムアクセスできる領域を確保しつつ
消費電力を抑えた半導体記憶装置に関する。
し、特に高速ランダムアクセスできる領域を確保しつつ
消費電力を抑えた半導体記憶装置に関する。
【０００２】
【従来の技術】半導体記憶装置、特にダイナミックラン
ダムアクセスメモリ（ＤＲＡＭ）では、そのアクセスの
高速化技術として、ページモード，ニブルモードといっ
た技術が実用化されている。また、最近においてはシン
クロナス化（シンクロナスＤＲＡＭ）と呼ばれる技術も
開発されている。更に、メモリ部を複数のバンクに分割
して連続的にアドレスを割り当てておき、各バンクに対
して独立に連続してアクセス要求を出して並列動作させ
るインターリーブ技術も採用されている。このうち、シ
ンクロナス化，ニブルモード，インターリーブ技術は、
連続するアドレスのデータをアクセスする際の高速化技
術であるため、ランダムなアドレスのアクセスには効果
がない。これに対してページモードは、行アドレスで選
択した行内の任意のメモリセルに対して、再度行アドレ
スを指定することなく列アドレスだけを変化させてラン
ダムに連続してアクセスすることができるため、高速ラ
ンダムアクセスを必要とする分野では、このページモー
ドが賞用されている。
ダムアクセスメモリ（ＤＲＡＭ）では、そのアクセスの
高速化技術として、ページモード，ニブルモードといっ
た技術が実用化されている。また、最近においてはシン
クロナス化（シンクロナスＤＲＡＭ）と呼ばれる技術も
開発されている。更に、メモリ部を複数のバンクに分割
して連続的にアドレスを割り当てておき、各バンクに対
して独立に連続してアクセス要求を出して並列動作させ
るインターリーブ技術も採用されている。このうち、シ
ンクロナス化，ニブルモード，インターリーブ技術は、
連続するアドレスのデータをアクセスする際の高速化技
術であるため、ランダムなアドレスのアクセスには効果
がない。これに対してページモードは、行アドレスで選
択した行内の任意のメモリセルに対して、再度行アドレ
スを指定することなく列アドレスだけを変化させてラン
ダムに連続してアクセスすることができるため、高速ラ
ンダムアクセスを必要とする分野では、このページモー
ドが賞用されている。
【０００３】図６はページモード機能を有する従来のＤ
ＲＡＭのブロック図である。この例のＤＲＡＭ１００
は、複数本のワード線１０１，これらワード線１０１と
絶縁されて交差する複数本のビット線対１０２，これら
ビット線対１０２およびワード線１０１の交差部にそれ
ぞれ対応して設けられ、対応するワード線１０１が選択
レベルのとき対応するビット線対１０２への記憶データ
の読み出し及び対応するビット線対１０２からのデータ
の記憶を行う複数のメモリセル１０３から構成されるメ
モリセル部１０４と、その周辺回路部、即ち、ビット線
対に読み出されたデータを増幅するセンスアンプ，読み
出し書き込みを制御するスイッチおよびビット線対１０
２をプリチャージ・イコライズするスイッチ等から構成
されるセンスアンプ部１０５と、入力の行アドレスに応
じて該当するワード線１０１を選択する行デコーダ１０
６と、センスアンプ部１０５を制御するセンスアンプ部
制御回路１０７と、入力の列アドレスに応じて出力する
ビット線対を選択する列デコーダ１０８とから、その主
要部が構成されている。なお、１０９は入出力データ
線、１１０は基準クロック、１１１は行アドレス，１１
２は列アドレス，１１３はチップ選択信号、１１４はメ
モリセル部１０４中の選択された或る行、１１５はリー
ド／ライト制御信号をそれぞれ示す。
ＲＡＭのブロック図である。この例のＤＲＡＭ１００
は、複数本のワード線１０１，これらワード線１０１と
絶縁されて交差する複数本のビット線対１０２，これら
ビット線対１０２およびワード線１０１の交差部にそれ
ぞれ対応して設けられ、対応するワード線１０１が選択
レベルのとき対応するビット線対１０２への記憶データ
の読み出し及び対応するビット線対１０２からのデータ
の記憶を行う複数のメモリセル１０３から構成されるメ
モリセル部１０４と、その周辺回路部、即ち、ビット線
対に読み出されたデータを増幅するセンスアンプ，読み
出し書き込みを制御するスイッチおよびビット線対１０
２をプリチャージ・イコライズするスイッチ等から構成
されるセンスアンプ部１０５と、入力の行アドレスに応
じて該当するワード線１０１を選択する行デコーダ１０
６と、センスアンプ部１０５を制御するセンスアンプ部
制御回路１０７と、入力の列アドレスに応じて出力する
ビット線対を選択する列デコーダ１０８とから、その主
要部が構成されている。なお、１０９は入出力データ
線、１１０は基準クロック、１１１は行アドレス，１１
２は列アドレス，１１３はチップ選択信号、１１４はメ
モリセル部１０４中の選択された或る行、１１５はリー
ド／ライト制御信号をそれぞれ示す。
【０００４】図７は図６のＤＲＡＭ１００の動作タイミ
ングチャートであり、図６の符号１１４で示した行内の
メモリセルａ〜ｅを、ａ，ｂ，ｄ，ｃ，ｅの順番にラン
ダムにアクセスした場合のものである。基準クロック１
１０に同期して行アドレス１１１が入力されると、行デ
コーダ１０６は行アドレス１１１に対応する行１１４を
選択レベルにして、行１１４の各メモリセルをビット線
対１０２に接続し、センスアンプ部１０５はセンスアン
プ部制御回路１０７の制御の下にビット線対１０２に読
み出されたデータの増幅等の動作を行う。チップ選択信
号１１３がアクティブである限り、この動作は行アドレ
ス１１１が継続する期間中続けられる。他方、メモリセ
ルａを選択する列アドレス１１２が基準クロック１１０
に同期して入力されると、列デコーダ１０８はそれに応
じてメモリセルａにつながるビット線対１０２を、出力
するビット線対として選択し、入出力データ線１０９に
接続する。これによって、リードの場合、図７に示すよ
うなタイミングで最初のメモリセルａのデータが読み出
される。その後、行アドレス１１１を固定した状態で、
列アドレス１１２を基準クロック１１０に同期して、順
々に変化させていくと、メモリセルｂ，ｄ，ｃ，ｅに対
するアクセスが連続して実行される。従って、１行当た
りのビット数をｍビットとすると、ｍビット内の連続し
たランダムアクセスが高速化されることになる。
ングチャートであり、図６の符号１１４で示した行内の
メモリセルａ〜ｅを、ａ，ｂ，ｄ，ｃ，ｅの順番にラン
ダムにアクセスした場合のものである。基準クロック１
１０に同期して行アドレス１１１が入力されると、行デ
コーダ１０６は行アドレス１１１に対応する行１１４を
選択レベルにして、行１１４の各メモリセルをビット線
対１０２に接続し、センスアンプ部１０５はセンスアン
プ部制御回路１０７の制御の下にビット線対１０２に読
み出されたデータの増幅等の動作を行う。チップ選択信
号１１３がアクティブである限り、この動作は行アドレ
ス１１１が継続する期間中続けられる。他方、メモリセ
ルａを選択する列アドレス１１２が基準クロック１１０
に同期して入力されると、列デコーダ１０８はそれに応
じてメモリセルａにつながるビット線対１０２を、出力
するビット線対として選択し、入出力データ線１０９に
接続する。これによって、リードの場合、図７に示すよ
うなタイミングで最初のメモリセルａのデータが読み出
される。その後、行アドレス１１１を固定した状態で、
列アドレス１１２を基準クロック１１０に同期して、順
々に変化させていくと、メモリセルｂ，ｄ，ｃ，ｅに対
するアクセスが連続して実行される。従って、１行当た
りのビット数をｍビットとすると、ｍビット内の連続し
たランダムアクセスが高速化されることになる。
【０００５】他方、高速化技術を複数種類具備した半導
体記憶装置が提案されている。例えば特開昭５８−１９
６６７１号公報には、モード制御用ラッチと、ページモ
ード，ニブルモードのうち前記モード制御用ラッチの設
定状態に対応する１つのモードを選択する回路とを備
え、モード制御用ラッチの設定によってサポートする高
速動作モードの種類を切り換えるようにした半導体記憶
装置が提案されている。また、特開平３−１３９４号公
報には、モード指定レジスタと、ページモード，インタ
ーリーブ制御モードのうち前記モード指定レジスタの設
定状態に対応する１つのモードを選択する回路とを備
え、モード指定レジスタの設定によってサポートする高
速動作モードの種類を切り換えるようにした半導体記憶
装置が提案されている。
体記憶装置が提案されている。例えば特開昭５８−１９
６６７１号公報には、モード制御用ラッチと、ページモ
ード，ニブルモードのうち前記モード制御用ラッチの設
定状態に対応する１つのモードを選択する回路とを備
え、モード制御用ラッチの設定によってサポートする高
速動作モードの種類を切り換えるようにした半導体記憶
装置が提案されている。また、特開平３−１３９４号公
報には、モード指定レジスタと、ページモード，インタ
ーリーブ制御モードのうち前記モード指定レジスタの設
定状態に対応する１つのモードを選択する回路とを備
え、モード指定レジスタの設定によってサポートする高
速動作モードの種類を切り換えるようにした半導体記憶
装置が提案されている。
【０００６】
【発明が解決しようとする課題】上述したように、高速
ランダムアクセスを必要とする分野では、ページモード
を採用して半導体記憶装置の高速化を実現している。し
かし、ページモード機能を有する従来の半導体記憶装置
では、ランダムアクセスの高速化は行アドレスで選択さ
れる１行内のメモリセルに限られるため、ランダムアク
セスできる領域を大きくするためには、１行のメモリセ
ル数を増大する必要がある。このため、１度に活性化さ
れるセンスアンプ数が増大し、消費電力が大きくなると
いう問題点があった。
ランダムアクセスを必要とする分野では、ページモード
を採用して半導体記憶装置の高速化を実現している。し
かし、ページモード機能を有する従来の半導体記憶装置
では、ランダムアクセスの高速化は行アドレスで選択さ
れる１行内のメモリセルに限られるため、ランダムアク
セスできる領域を大きくするためには、１行のメモリセ
ル数を増大する必要がある。このため、１度に活性化さ
れるセンスアンプ数が増大し、消費電力が大きくなると
いう問題点があった。
【０００７】他方、ページモードとニブルモードやイン
ターリーブ制御モード等の他の種類の高速化技術とを併
せ有する半導体記憶装置にあっても、何れか１つのモー
ドを択一的に選択するものであるため、高速ランダムア
クセスのためにページモードを選択した場合、高速ラン
ダムアクセスできる領域が１行内のメモリセルに限定さ
れる点で、上述と同様の問題点があった。
ターリーブ制御モード等の他の種類の高速化技術とを併
せ有する半導体記憶装置にあっても、何れか１つのモー
ドを択一的に選択するものであるため、高速ランダムア
クセスのためにページモードを選択した場合、高速ラン
ダムアクセスできる領域が１行内のメモリセルに限定さ
れる点で、上述と同様の問題点があった。
【０００８】そこで本発明の目的は、ランダムにアクセ
スできる大きな領域を確保すると同時に消費電力を低減
することのできる半導体記憶装置を提供することにあ
る。
スできる大きな領域を確保すると同時に消費電力を低減
することのできる半導体記憶装置を提供することにあ
る。
【０００９】
【課題を解決するための手段】 本発明の半導体記憶装
置は上記の目的を達成するために、行アドレス，ブロッ
クアドレスおよび列アドレスから構成されるアドレスに
対応するメモリセルに対するアクセスを行う半導体記憶
装置であって、複数本のワード線とこれらワード線と絶
縁されて交差する複数本のビット線対との交差部にそれ
ぞれ対応して設けられ、対応するワード線が選択レベル
のとき対応するビット線対への記憶データの読み出しお
よび対応するビット線対からのデータの記憶を行う複数
のメモリセルを含むメモリセル部と、自身へのメモリブ
ロック選択信号がアクティブの場合に、基準クロックに
同期して入力される行アドレスに対応する行の全メモリ
セルとビット線対とを接続してビット線対に読み出され
たデータを、自身への前記メモリブロック選択信号がア
クティブの場合に限って動作するセンスアンプによって
増幅する周辺回路部とから構成されると共に、各メモリ
ブロックが共通の入出力データ線に接続され、且つ、全
て同じ行アドレスの供給を受ける複数個のメモリブロッ
クと、基準クロックに同期して入力されるブロックアド
レスに対応するメモリブロックへのメモリブロック選択
信号をアクティブにするメモリブロック選択回路と、前
記複数個のメモリブロックに接続され、基準クロックに
同期して入力される列アドレスに従って出力するビット
線対を選択する列デコーダとを備えている。
置は上記の目的を達成するために、行アドレス，ブロッ
クアドレスおよび列アドレスから構成されるアドレスに
対応するメモリセルに対するアクセスを行う半導体記憶
装置であって、複数本のワード線とこれらワード線と絶
縁されて交差する複数本のビット線対との交差部にそれ
ぞれ対応して設けられ、対応するワード線が選択レベル
のとき対応するビット線対への記憶データの読み出しお
よび対応するビット線対からのデータの記憶を行う複数
のメモリセルを含むメモリセル部と、自身へのメモリブ
ロック選択信号がアクティブの場合に、基準クロックに
同期して入力される行アドレスに対応する行の全メモリ
セルとビット線対とを接続してビット線対に読み出され
たデータを、自身への前記メモリブロック選択信号がア
クティブの場合に限って動作するセンスアンプによって
増幅する周辺回路部とから構成されると共に、各メモリ
ブロックが共通の入出力データ線に接続され、且つ、全
て同じ行アドレスの供給を受ける複数個のメモリブロッ
クと、基準クロックに同期して入力されるブロックアド
レスに対応するメモリブロックへのメモリブロック選択
信号をアクティブにするメモリブロック選択回路と、前
記複数個のメモリブロックに接続され、基準クロックに
同期して入力される列アドレスに従って出力するビット
線対を選択する列デコーダとを備えている。
【００１０】また、行アドレスを固定した状態でブロッ
クアドレス，列アドレスを変化させて、各メモリブロッ
クの同一行内のメモリセルをランダムにアクセスするア
クセス制御部を備えている。
クアドレス，列アドレスを変化させて、各メモリブロッ
クの同一行内のメモリセルをランダムにアクセスするア
クセス制御部を備えている。
【００１１】このような構成の半導体記憶装置におい
て、行アドレスを固定した状態でブロックアドレスも固
定し、列アドレスだけを変化させると、ブロックアドレ
スで指定された唯一のメモリブロックのみが動作して、
行アドレスで指定された行のメモリセルのうち列アドレ
スで指定されたメモリセルに対するデータの書き込み，
読み出しが可能となり、従来のページモード機能と同様
に行内のメモリセルを高速にランダムアクセスすること
ができる。また、行アドレスを固定した状態で列アドレ
スも固定し、ブロックアドレスだけを変化させると、各
時点のブロックアドレスで指定された唯一のメモリブロ
ックのみが動作して、行アドレスで指定された行のメモ
リセルのうち列アドレスで指定されたメモリセルに対す
るデータの書き込み，読み出しが可能となり、各行の同
一列内を高速にランダムアクセスすることができる。従
って、行アドレスを固定した状態でブロックアドレスお
よび列アドレスを変化させると、行アドレスで指定され
た各メモリブロックの同一行内を高速にランダムアクセ
スすることができ、その場合、各時点では唯一のメモリ
ブロックのみが動作しているため、消費電力は従来のほ
ぼ（１／メモリブロック数）に低減することができる。
て、行アドレスを固定した状態でブロックアドレスも固
定し、列アドレスだけを変化させると、ブロックアドレ
スで指定された唯一のメモリブロックのみが動作して、
行アドレスで指定された行のメモリセルのうち列アドレ
スで指定されたメモリセルに対するデータの書き込み，
読み出しが可能となり、従来のページモード機能と同様
に行内のメモリセルを高速にランダムアクセスすること
ができる。また、行アドレスを固定した状態で列アドレ
スも固定し、ブロックアドレスだけを変化させると、各
時点のブロックアドレスで指定された唯一のメモリブロ
ックのみが動作して、行アドレスで指定された行のメモ
リセルのうち列アドレスで指定されたメモリセルに対す
るデータの書き込み，読み出しが可能となり、各行の同
一列内を高速にランダムアクセスすることができる。従
って、行アドレスを固定した状態でブロックアドレスお
よび列アドレスを変化させると、行アドレスで指定され
た各メモリブロックの同一行内を高速にランダムアクセ
スすることができ、その場合、各時点では唯一のメモリ
ブロックのみが動作しているため、消費電力は従来のほ
ぼ（１／メモリブロック数）に低減することができる。
【００１２】上記の構成では、各メモリブロックに共通
な列デコーダを備えるようにしたが、各メモリブロック
の周辺回路部内に個別に列デコーダを備えるようにして
も良い。また、上述のような半導体記憶装置１個からな
る単位記憶装置を、複数個並べて１つの半導体記憶装置
を構成することもでき、その場合に、行アドレスを固定
した状態でブロックアドレス，列アドレスを変化させ
て、各メモリブロックの同一行内のメモリセルをランダ
ムにアクセスする制御を各単位記憶装置毎に独立して行
うアクセス制御部を備えるようにしても良い。
な列デコーダを備えるようにしたが、各メモリブロック
の周辺回路部内に個別に列デコーダを備えるようにして
も良い。また、上述のような半導体記憶装置１個からな
る単位記憶装置を、複数個並べて１つの半導体記憶装置
を構成することもでき、その場合に、行アドレスを固定
した状態でブロックアドレス，列アドレスを変化させ
て、各メモリブロックの同一行内のメモリセルをランダ
ムにアクセスする制御を各単位記憶装置毎に独立して行
うアクセス制御部を備えるようにしても良い。
【００１３】
【発明の実施の形態】次に本発明の実施の形態の例につ
いて図面を参照して詳細に説明する。
いて図面を参照して詳細に説明する。
【００１４】図１は本発明の一実施例のブロック図であ
る。同図において、１はメモリ部、２はメモリ部１に対
するリード，ライトのアクセスを制御するアクセス制御
回路であり、共に基準クロック１１０に同期して動作す
る。
る。同図において、１はメモリ部、２はメモリ部１に対
するリード，ライトのアクセスを制御するアクセス制御
回路であり、共に基準クロック１１０に同期して動作す
る。
【００１５】メモリ部１は、それぞれ同一構成の複数個
のメモリブロック１０−１〜１０−ｎと、メモリブロッ
ク選択回路１１と、列デコーダ１２とで構成されてい
る。各メモリブロック１０−１〜１０−ｎは、共通の入
出力データ線１０９に接続されると共に、アクセス制御
回路２から出力される行アドレス，リード／ライト制御
信号を共通に入力する。また、メモリブロック選択回路
１１から個別にメモリブロック選択信号の供給を受け
る。更に、全てのメモリブロック１０−１〜１０−ｎに
は列デコーダ１２の出力信号が共通に入力されている。
列デコーダ１２は、入力の列アドレスに従って唯一の出
力信号をアクティブにすることにより、出力するビット
線対を選択する。
のメモリブロック１０−１〜１０−ｎと、メモリブロッ
ク選択回路１１と、列デコーダ１２とで構成されてい
る。各メモリブロック１０−１〜１０−ｎは、共通の入
出力データ線１０９に接続されると共に、アクセス制御
回路２から出力される行アドレス，リード／ライト制御
信号を共通に入力する。また、メモリブロック選択回路
１１から個別にメモリブロック選択信号の供給を受け
る。更に、全てのメモリブロック１０−１〜１０−ｎに
は列デコーダ１２の出力信号が共通に入力されている。
列デコーダ１２は、入力の列アドレスに従って唯一の出
力信号をアクティブにすることにより、出力するビット
線対を選択する。
【００１６】各メモリブロック１０−１〜１０−ｎは、
メモリブロック１０−１内に例示するように、メモリセ
ル部１０４と、センスアンプ部１０５，行デコーダ１０
６およびセンスアンプ部制御回路１０７から構成される
周辺回路部とで構成される。
メモリブロック１０−１内に例示するように、メモリセ
ル部１０４と、センスアンプ部１０５，行デコーダ１０
６およびセンスアンプ部制御回路１０７から構成される
周辺回路部とで構成される。
【００１７】メモリセル部１０４は、複数本のワード線
１０１と、これらワード線１０１と絶縁されて交差する
複数本のビット線対１０２と、これらビット線対１０２
とワード線１０１との交差部にそれぞれ対応して設けら
れ、対応するワード線１０１が選択レベルのとき対応す
るビット線対１０２への記憶データの読み出しおよび対
応するビット線対１０２からのデータの記憶を行う複数
のメモリセル１０３を含んでいる。
１０１と、これらワード線１０１と絶縁されて交差する
複数本のビット線対１０２と、これらビット線対１０２
とワード線１０１との交差部にそれぞれ対応して設けら
れ、対応するワード線１０１が選択レベルのとき対応す
るビット線対１０２への記憶データの読み出しおよび対
応するビット線対１０２からのデータの記憶を行う複数
のメモリセル１０３を含んでいる。
【００１８】行デコーダ１０６は、自メモリブロックに
対するメモリブロック選択信号がアクティブの場合に入
力の行アドレスに対応するワード線１０１を基準クロッ
ク１１０に同期して選択レベルにすることにより、その
行の全メモリセル１０３とビット線対１０２とを接続す
る働きをする。
対するメモリブロック選択信号がアクティブの場合に入
力の行アドレスに対応するワード線１０１を基準クロッ
ク１１０に同期して選択レベルにすることにより、その
行の全メモリセル１０３とビット線対１０２とを接続す
る働きをする。
【００１９】センスアンプ部１０５は、ビット線対１０
２に読み出されたデータを増幅するセンスアンプ，読み
出し書き込みを制御するスイッチおよびビット線対１０
２をプリチャージ・イコライズするスイッチ等を含んで
おり、センスアンプ部制御回路１０７からの制御の下
で、データの増幅等の所定の動作を行う。センスアンプ
部制御回路１０７は、自メモリブロックに対するメモリ
ブロック選択信号がアクティブの場合に限ってセンスア
ンプ部１０５を動作させる。
２に読み出されたデータを増幅するセンスアンプ，読み
出し書き込みを制御するスイッチおよびビット線対１０
２をプリチャージ・イコライズするスイッチ等を含んで
おり、センスアンプ部制御回路１０７からの制御の下
で、データの増幅等の所定の動作を行う。センスアンプ
部制御回路１０７は、自メモリブロックに対するメモリ
ブロック選択信号がアクティブの場合に限ってセンスア
ンプ部１０５を動作させる。
【００２０】他方、メモリブロック選択回路１１は、ア
クセス制御回路２からのブロックアドレスをデコードし
て、そのブロックアドレスに対応する唯一のメモリブロ
ックのメモリブロック選択信号だけをアクティブにす
る。また、列デコーダ１２は、アクセス制御回路２から
の列アドレスをデコードして、その列アドレスに対応す
るビット線対１０２を、出力するビット線対として選択
する。
クセス制御回路２からのブロックアドレスをデコードし
て、そのブロックアドレスに対応する唯一のメモリブロ
ックのメモリブロック選択信号だけをアクティブにす
る。また、列デコーダ１２は、アクセス制御回路２から
の列アドレスをデコードして、その列アドレスに対応す
るビット線対１０２を、出力するビット線対として選択
する。
【００２１】メモリ部１のアドレスは、行アドレス，ブ
ロックアドレスおよび列アドレスで構成される。列アド
レスは各メモリブロック１０−１〜１０−ｎの１行内の
メモリセルを選択するためのアドレスであり、例えば１
行当たりのビット数が６４ビットのメモリブロックの場
合、アドレスの下位６ビットが列アドレスとなる。ま
た、ブロックアドレスはメモリブロック１０−１〜１０
−ｎを選択するためのアドレスであり、例えば８個のメ
モリブロックを使用する場合、ブロックアドレスは３ビ
ットで表現される。行アドレスはメモリブロックの行を
選択するためのアドレスであり、例えば１メモリブロッ
ク当たりの行数が１２８本の場合、行アドレスは７ビッ
トで表現される。
ロックアドレスおよび列アドレスで構成される。列アド
レスは各メモリブロック１０−１〜１０−ｎの１行内の
メモリセルを選択するためのアドレスであり、例えば１
行当たりのビット数が６４ビットのメモリブロックの場
合、アドレスの下位６ビットが列アドレスとなる。ま
た、ブロックアドレスはメモリブロック１０−１〜１０
−ｎを選択するためのアドレスであり、例えば８個のメ
モリブロックを使用する場合、ブロックアドレスは３ビ
ットで表現される。行アドレスはメモリブロックの行を
選択するためのアドレスであり、例えば１メモリブロッ
ク当たりの行数が１２８本の場合、行アドレスは７ビッ
トで表現される。
【００２２】次にこのように構成された本実施例の動作
を説明する。
を説明する。
【００２３】アクセス制御回路２は、メモリ部１をアク
セスする際、行アドレス，ブロックアドレス，列アドレ
スから構成されるアドレスと、リード／ライト制御信号
とを、基準クロック１１０に同期してメモリ部１に出力
する。また、ライト時には書き込むデータを基準クロッ
ク１１０に同期して入出力データ線１０９に出力する。
セスする際、行アドレス，ブロックアドレス，列アドレ
スから構成されるアドレスと、リード／ライト制御信号
とを、基準クロック１１０に同期してメモリ部１に出力
する。また、ライト時には書き込むデータを基準クロッ
ク１１０に同期して入出力データ線１０９に出力する。
【００２４】アクセス制御回路２から出力されたアドレ
スのうち、行アドレスは各メモリブロック１０−１〜１
０−ｎに共通に入力され、ブロックアドレスはメモリブ
ロック選択回路１１に入力され、列アドレスは列デコー
ダ１２に入力される。そして、メモリブロック選択回路
１１において当該ブロックアドレスに対応する１つのメ
モリブロック（例えばメモリブロック１０−１とする）
が選択され、それに対するメモリブロック選択信号がア
クティブにされる。
スのうち、行アドレスは各メモリブロック１０−１〜１
０−ｎに共通に入力され、ブロックアドレスはメモリブ
ロック選択回路１１に入力され、列アドレスは列デコー
ダ１２に入力される。そして、メモリブロック選択回路
１１において当該ブロックアドレスに対応する１つのメ
モリブロック（例えばメモリブロック１０−１とする）
が選択され、それに対するメモリブロック選択信号がア
クティブにされる。
【００２５】自身へのメモリブロック選択信号がアクテ
ィブとなったメモリブロック１０−１では、行デコーダ
１０６が、基準クロック１１０に同期して、入力の行ア
ドレスに対応する行のワード線１０１を選択レベルと
し、その行の各メモリセル１０３を対応するビット線対
１０２に接続する。他方、メモリブロック１０−１のセ
ンスアンプ部制御回路１０７では、自身へのメモリブロ
ック選択信号がアクティブとなることによりセンスアン
プ部１０５を起動し、センスアンプ部１０５はビット線
対１０２に読み出されたデータの増幅等の動作を行う。
そして、列デコーダ１２では、基準クロック１１０に同
期して、入力の列アドレスに対応するビット線対１０２
を選択する。これにより、基準クロック１１０に同期し
て、リード時にはメモリブロック１０−１から入出力デ
ータ線１０９にデータが読み出され、ライト時には入出
力データ線１０９上のデータがメモリブロック１０−１
に書き込まれる。このとき、他のメモリブロック１０−
２〜１０−ｎでは、自身のメモリブロック選択信号が非
アクティブなので、それらの行デコーダ１０６は行選択
動作を行わず、またセンスアンプ部１０５も動作してい
ない。
ィブとなったメモリブロック１０−１では、行デコーダ
１０６が、基準クロック１１０に同期して、入力の行ア
ドレスに対応する行のワード線１０１を選択レベルと
し、その行の各メモリセル１０３を対応するビット線対
１０２に接続する。他方、メモリブロック１０−１のセ
ンスアンプ部制御回路１０７では、自身へのメモリブロ
ック選択信号がアクティブとなることによりセンスアン
プ部１０５を起動し、センスアンプ部１０５はビット線
対１０２に読み出されたデータの増幅等の動作を行う。
そして、列デコーダ１２では、基準クロック１１０に同
期して、入力の列アドレスに対応するビット線対１０２
を選択する。これにより、基準クロック１１０に同期し
て、リード時にはメモリブロック１０−１から入出力デ
ータ線１０９にデータが読み出され、ライト時には入出
力データ線１０９上のデータがメモリブロック１０−１
に書き込まれる。このとき、他のメモリブロック１０−
２〜１０−ｎでは、自身のメモリブロック選択信号が非
アクティブなので、それらの行デコーダ１０６は行選択
動作を行わず、またセンスアンプ部１０５も動作してい
ない。
【００２６】アクセス制御回路２は、上述のアクセスに
引続き、同じ行アドレス，同じブロックアドレスの異な
る列アドレスをアクセスする場合には、行アドレスおよ
びブロックアドレスはそのまま固定し、列アドレスのみ
を基準クロック１１０に同期して変化させて、リード，
ライトを行う。この場合、列デコーダ１２で選択される
ビット線対１０２が列アドレスに応じて切り替わり、同
じメモリブロック１０−１の同じ行の別のメモリセルに
対するアクセスが行われる。
引続き、同じ行アドレス，同じブロックアドレスの異な
る列アドレスをアクセスする場合には、行アドレスおよ
びブロックアドレスはそのまま固定し、列アドレスのみ
を基準クロック１１０に同期して変化させて、リード，
ライトを行う。この場合、列デコーダ１２で選択される
ビット線対１０２が列アドレスに応じて切り替わり、同
じメモリブロック１０−１の同じ行の別のメモリセルに
対するアクセスが行われる。
【００２７】他方、上述のアクセスに引続き、同じ行ア
ドレスの異なるブロックアドレス，列アドレスをアクセ
スする場合、アクセス制御回路２は、行アドレスはその
まま固定し、ブロックアドレスおよび列アドレスを基準
クロック１１０に同期して変化させて、リード，ライト
を行う。この場合、変化後のブロックアドレスに対応す
るメモリブロックがメモリブロック選択回路１１で選択
されて、それに対するメモリブロック選択信号がアクテ
ィブとなる。従って、そのメモリブロックでは、行デコ
ーダ１０６が、基準クロック１１０に同期して、入力の
行アドレスに対応する行のワード線１０１を選択レベル
とし、その行の各メモリセル１０３を対応するビット線
対１０２に接続する。また、センスアンプ部制御回路１
０７がセンスアンプ部１０５を起動し、センスアンプ部
１０５はビット線対１０２に読み出されたデータの増幅
等の動作を行う。そして、列デコーダ１２が、基準クロ
ック１１０に同期して、入力の列アドレスに対応するビ
ット線対１０２を選択する。これにより、基準クロック
１１０に同期して、リード時にはそのメモリブロックか
ら入出力データ線１０９にデータが読み出され、ライト
時には入出力データ線１０９上のデータがそのメモリブ
ロックに書き込まれる。このとき、他のメモリブロック
では、自身のメモリブロック選択信号が非アクティブな
ので、それらの行デコーダ１０６は行選択動作を行わ
ず、またセンスアンプ部１０５も動作していない。
ドレスの異なるブロックアドレス，列アドレスをアクセ
スする場合、アクセス制御回路２は、行アドレスはその
まま固定し、ブロックアドレスおよび列アドレスを基準
クロック１１０に同期して変化させて、リード，ライト
を行う。この場合、変化後のブロックアドレスに対応す
るメモリブロックがメモリブロック選択回路１１で選択
されて、それに対するメモリブロック選択信号がアクテ
ィブとなる。従って、そのメモリブロックでは、行デコ
ーダ１０６が、基準クロック１１０に同期して、入力の
行アドレスに対応する行のワード線１０１を選択レベル
とし、その行の各メモリセル１０３を対応するビット線
対１０２に接続する。また、センスアンプ部制御回路１
０７がセンスアンプ部１０５を起動し、センスアンプ部
１０５はビット線対１０２に読み出されたデータの増幅
等の動作を行う。そして、列デコーダ１２が、基準クロ
ック１１０に同期して、入力の列アドレスに対応するビ
ット線対１０２を選択する。これにより、基準クロック
１１０に同期して、リード時にはそのメモリブロックか
ら入出力データ線１０９にデータが読み出され、ライト
時には入出力データ線１０９上のデータがそのメモリブ
ロックに書き込まれる。このとき、他のメモリブロック
では、自身のメモリブロック選択信号が非アクティブな
ので、それらの行デコーダ１０６は行選択動作を行わ
ず、またセンスアンプ部１０５も動作していない。
【００２８】例えば図２に示すように、メモリブロック
１０−１〜１０−ｎの行アドレスＲに対応する同一行中
のメモリセルａ〜ｅを、ａ，ｂ，ｄ，ｃ，ｅの順にラン
ダムにリードする場合、アクセス制御回路２は図３のタ
イミングチャートに示すように、行アドレスＲを固定し
た状態で、ブロックアドレス，列アドレスを基準クロッ
ク１１０に同期して変化させる。
１０−１〜１０−ｎの行アドレスＲに対応する同一行中
のメモリセルａ〜ｅを、ａ，ｂ，ｄ，ｃ，ｅの順にラン
ダムにリードする場合、アクセス制御回路２は図３のタ
イミングチャートに示すように、行アドレスＲを固定し
た状態で、ブロックアドレス，列アドレスを基準クロッ
ク１１０に同期して変化させる。
【００２９】このように本実施例の半導体記憶装置で
は、全てのメモリブロック１０−１〜１０−ｎの同一行
内であれば高速にランダムアクセス可能であり、且つ、
一時にはメモリブロック選択信号がアクティブとなって
いるメモリブロックのみ実質的に動作するので、消費電
力が抑えられる。例えば、図６の従来の半導体記憶装置
におけるページ幅、即ち１行当たりのビット数を５１２
ビットとした場合、同じ幅の高速ランダムアクセス領域
を確保するには、本実施例の半導体記憶装置では、例え
ば１行当たり６４ビットのメモリブロックを８個使用す
る。このとき、１度に活性化されるセンスアンプ数は従
来技術の１／８になるため、センスアンプで消費される
電力は従来に比べて１／８になる。
は、全てのメモリブロック１０−１〜１０−ｎの同一行
内であれば高速にランダムアクセス可能であり、且つ、
一時にはメモリブロック選択信号がアクティブとなって
いるメモリブロックのみ実質的に動作するので、消費電
力が抑えられる。例えば、図６の従来の半導体記憶装置
におけるページ幅、即ち１行当たりのビット数を５１２
ビットとした場合、同じ幅の高速ランダムアクセス領域
を確保するには、本実施例の半導体記憶装置では、例え
ば１行当たり６４ビットのメモリブロックを８個使用す
る。このとき、１度に活性化されるセンスアンプ数は従
来技術の１／８になるため、センスアンプで消費される
電力は従来に比べて１／８になる。
【００３０】図４は本発明の別の実施例のブロック図で
あり、図１と同一符号は同一部分を示す。この実施例の
半導体記憶装置は、列デコーダ１３を各メモリブロック
１０−１〜１０−ｎ毎に備えるようにした点で図１の実
施例と相違している。各メモリブロック１０−１〜１０
−ｎの列デコーダ１３には、アクセス制御回路２から同
じ列アドレスが入力される。各列デコーダ１３は、自メ
モリブロックへのメモリブロック選択信号がアクティブ
である場合に、入力の列アドレスに従ってビット線対１
０２を選択する。
あり、図１と同一符号は同一部分を示す。この実施例の
半導体記憶装置は、列デコーダ１３を各メモリブロック
１０−１〜１０−ｎ毎に備えるようにした点で図１の実
施例と相違している。各メモリブロック１０−１〜１０
−ｎの列デコーダ１３には、アクセス制御回路２から同
じ列アドレスが入力される。各列デコーダ１３は、自メ
モリブロックへのメモリブロック選択信号がアクティブ
である場合に、入力の列アドレスに従ってビット線対１
０２を選択する。
【００３１】図５は本発明の更に別の実施例のブロック
図である。この実施例の半導体記憶装置は、図１または
図４で説明したメモリ部１を単位記憶装置として複数個
並列に配置し、共通のアクセス制御部２によってリー
ド，ライトを制御するようにしたものである。ここで、
アクセス制御部２は、行アドレスを固定した状態でブロ
ックアドレス，列アドレスを変化させて、各メモリ部１
中の各メモリブロックの同一行内のメモリセルをランダ
ムにアクセスする制御を、各メモリ部１ごとに独立して
行う。
図である。この実施例の半導体記憶装置は、図１または
図４で説明したメモリ部１を単位記憶装置として複数個
並列に配置し、共通のアクセス制御部２によってリー
ド，ライトを制御するようにしたものである。ここで、
アクセス制御部２は、行アドレスを固定した状態でブロ
ックアドレス，列アドレスを変化させて、各メモリ部１
中の各メモリブロックの同一行内のメモリセルをランダ
ムにアクセスする制御を、各メモリ部１ごとに独立して
行う。
【００３２】なお、本発明は以上の実施例にのみ限定さ
れず、その他各種の付加変更が可能である。たとえば、
ワードアドレスがメインワードアドレスとサブワードア
ドレスとで構成される２重ワード線方式に対しても適用
可能である。その際には、メインワードアドレスをデコ
ードしてメインワード線を選択するメインワードデコー
ダを全メモリブロックに共通に設けて、その出力信号を
各メモリブロック内の行デコーダ（サブワードデコー
ダ）に共通に入力すると共に、サブワードアドレスを各
メモリブロック内の行デコーダ（サブワードデコーダ）
に共通に入力する構成とすれば良い。
れず、その他各種の付加変更が可能である。たとえば、
ワードアドレスがメインワードアドレスとサブワードア
ドレスとで構成される２重ワード線方式に対しても適用
可能である。その際には、メインワードアドレスをデコ
ードしてメインワード線を選択するメインワードデコー
ダを全メモリブロックに共通に設けて、その出力信号を
各メモリブロック内の行デコーダ（サブワードデコー
ダ）に共通に入力すると共に、サブワードアドレスを各
メモリブロック内の行デコーダ（サブワードデコーダ）
に共通に入力する構成とすれば良い。
【００３３】
【発明の効果】以上説明したように、本発明によれば、
各メモリブロックの同一行内のメモリセルをブロックア
ドレス，列アドレスを変化させることにより、再度行ア
ドレスを入力することなくランダムにアクセスすること
ができ、しかも各アクセス時に実際に動作するメモリブ
ロックはブロックアドレスで指定した唯一のメモリブロ
ックだけであるので、ランダムに高速アクセスできる大
きな領域を確保しながら１度に活性化されるセンスアン
プ数を削減でき、消費電力を低減することができる効果
がある。
各メモリブロックの同一行内のメモリセルをブロックア
ドレス，列アドレスを変化させることにより、再度行ア
ドレスを入力することなくランダムにアクセスすること
ができ、しかも各アクセス時に実際に動作するメモリブ
ロックはブロックアドレスで指定した唯一のメモリブロ
ックだけであるので、ランダムに高速アクセスできる大
きな領域を確保しながら１度に活性化されるセンスアン
プ数を削減でき、消費電力を低減することができる効果
がある。
【図１】本発明の一実施例のブロック図である。
【図２】ランダムに高速アクセスできる領域の説明図で
ある。
ある。
【図３】図１の実施例の動作タイミングチャートであ
る。
る。
【図４】本発明の別の実施例のブロック図である。
【図５】本発明の更に別の実施例のブロック図である。
【図６】ページモード機能を有する従来の半導体記憶装
置（ＤＲＡＭ）のブロック図である。
置（ＤＲＡＭ）のブロック図である。
【図７】図６の半導体記憶装置の動作タイミングチャー
トである。
トである。
１…メモリ部 １０−１〜１０−ｎ…メモリブロック １０１…ワード線 １０２…ビット線対 １０３…メモリセル １０４…メモリセル部 １０５…センスアンプ部 １０６…行デコーダ １０７…センスアンプ部制御回路 １０９…入出力データ線 １１０…基準クロック １１…メモリブロック選択回路 １２…列デコーダ １３…列デコーダ ２…アクセス制御回路
───────────────────────────────────────────────────── フロントページの続き (72)発明者 矢部 義一 東京都港区芝五丁目７番１号 日本電気 株式会社内 (56)参考文献 特開 昭64−14795（ＪＰ，Ａ) 特開 平２−244479（ＪＰ，Ａ) 特開 平５−182452（ＪＰ，Ａ) 特開 平６−52680（ＪＰ，Ａ) 特開 平５−250867（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G11C 7/00 G11C 11/00
Claims (5)
- 【請求項１】行アドレス，ブロックアドレスおよび列ア
ドレスから構成されるアドレスに対応するメモリセルに
対するアクセスを行う半導体記憶装置であって、 複数本のワード線とこれらワード線と絶縁されて交差す
る複数本のビット線対との交差部にそれぞれ対応して設
けられ、対応するワード線が選択レベルのとき対応する
ビット線対への記憶データの読み出しおよび対応するビ
ット線対からのデータの記憶を行う複数のメモリセルを
含むメモリセル部と、 自身へのメモリブロック選択信号がアクティブの場合
に、基準クロックに同期して入力される行アドレスに対
応する行の全メモリセルとビット線対とを接続してビッ
ト線対に読み出されたデータを、自身への前記メモリブ
ロック選択信号がアクティブの場合に限って動作するセ
ンスアンプによって増幅する周辺回路部とから構成され
ると共に、各メモリブロックが共通の入出力データ線に
接続され、且つ、全て同じ行アドレスの供給を受ける複
数個のメモリブロックと、基準クロックに同期して入力される ブロックアドレスに
対応するメモリブロックへのメモリブロック選択信号を
アクティブにするメモリブロック選択回路と、 前記複数個のメモリブロックに接続され、基準クロック
に同期して入力される列アドレスに従って出力するビッ
ト線対を選択する列デコーダとを備えることを特徴とす
る半導体記憶装置。 - 【請求項２】前記複数個のメモリブロックに共通な前記
列デコーダに代えて、各メモリブロックごとに、基準ク
ロックに同期して入力される列アドレスに従って出力す
るビット線対を選択する列デコーダを備えることを特徴
とする請求項１記載の半導体記憶装置。 - 【請求項３】行アドレスを固定した状態でブロックアド
レス，列アドレスを変化させて、各メモリブロックの同
一行内のメモリセルをランダムにアクセスするアクセス
制御部を備えることを特徴とする請求項１または２記載
の半導体記憶装置。 - 【請求項４】請求項１または２記載の半導体記憶装置１
個からなる単位記憶装置を複数個有することを特徴とす
る半導体記憶装置。 - 【請求項５】行アドレスを固定した状態でブロックアド
レス，列アドレスを変化させて、各メモリブロックの同
一行内のメモリセルをランダムにアクセスする制御を各
単位記憶装置毎に独立して行うアクセス制御部を備える
ことを特徴とする請求項４記載の半導体記憶装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31865495A JP3169814B2 (ja) | 1995-10-13 | 1995-10-13 | 半導体記憶装置 |
| US08/729,422 US6034911A (en) | 1995-10-13 | 1996-10-11 | Semiconductor memory device for a rapid random access |
| KR1019960045529A KR100253932B1 (ko) | 1995-10-13 | 1996-10-12 | 고속 랜덤 액세스를 위한 반도체 메모리 소자 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31865495A JP3169814B2 (ja) | 1995-10-13 | 1995-10-13 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09115283A JPH09115283A (ja) | 1997-05-02 |
| JP3169814B2 true JP3169814B2 (ja) | 2001-05-28 |
Family
ID=18101552
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31865495A Expired - Fee Related JP3169814B2 (ja) | 1995-10-13 | 1995-10-13 | 半導体記憶装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6034911A (ja) |
| JP (1) | JP3169814B2 (ja) |
| KR (1) | KR100253932B1 (ja) |
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|---|---|---|---|---|
| GB2332539B (en) * | 1997-12-17 | 2003-04-23 | Fujitsu Ltd | Memory access methods and devices for use with random access memories |
| KR100277436B1 (ko) * | 1998-07-25 | 2001-01-15 | 윤종용 | 마스크 롬 |
| KR100384559B1 (ko) * | 2000-06-30 | 2003-05-22 | 주식회사 하이닉스반도체 | 반도체 메모리 소자의 컬럼 디코딩 장치 |
| GB2382676B (en) * | 2001-10-31 | 2005-09-07 | Alphamosaic Ltd | Data access in a processor |
| KR100443910B1 (ko) * | 2001-12-17 | 2004-08-09 | 삼성전자주식회사 | 반도체 메모리 장치 및 이 장치의 메모리 셀 억세스 방법 |
| US7082514B2 (en) * | 2003-09-18 | 2006-07-25 | International Business Machines Corporation | Method and memory controller for adaptive row management within a memory subsystem |
| US8149643B2 (en) * | 2008-10-23 | 2012-04-03 | Cypress Semiconductor Corporation | Memory device and method |
| US10403338B2 (en) * | 2015-08-30 | 2019-09-03 | Chih-Cheng Hsiao | Low power memory device with column and row line switches for specific memory cells |
| US20160189755A1 (en) | 2015-08-30 | 2016-06-30 | Chih-Cheng Hsiao | Low power memory device |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5951075B2 (ja) * | 1980-03-31 | 1984-12-12 | 富士通株式会社 | 半導体記憶装置 |
| US4541090A (en) * | 1981-06-09 | 1985-09-10 | Matsushita Electric Industrial Co., Ltd. | Semiconductor memory device |
| JPH0632217B2 (ja) * | 1981-06-29 | 1994-04-27 | 富士通株式会社 | 半導体記憶装置 |
| JPS58139392A (ja) * | 1982-02-15 | 1983-08-18 | Nippon Telegr & Teleph Corp <Ntt> | 半導体メモリ |
| JPS58196671A (ja) * | 1982-05-10 | 1983-11-16 | Hitachi Ltd | 半導体記憶素子 |
| JPS62241198A (ja) * | 1986-04-14 | 1987-10-21 | Hitachi Ltd | ダイナミツク型ｒａｍ |
| JPS643896A (en) * | 1987-06-24 | 1989-01-09 | Mitsubishi Electric Corp | Semiconductor dynamic ram |
| JPS6414795A (en) * | 1987-07-08 | 1989-01-18 | Hitachi Ltd | Semiconductor storage device |
| JP2714944B2 (ja) * | 1987-08-05 | 1998-02-16 | 三菱電機株式会社 | 半導体記憶装置 |
| US5274596A (en) * | 1987-09-16 | 1993-12-28 | Kabushiki Kaisha Toshiba | Dynamic semiconductor memory device having simultaneous operation of adjacent blocks |
| US5226147A (en) * | 1987-11-06 | 1993-07-06 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device for simple cache system |
| US5075890A (en) * | 1989-05-02 | 1991-12-24 | Kabushiki Kaisha Toshiba | Electrically erasable programmable read-only memory with nand cell |
| JP2550705B2 (ja) * | 1989-05-29 | 1996-11-06 | 日本電気株式会社 | 記憶装置 |
| JP2742719B2 (ja) * | 1990-02-16 | 1998-04-22 | 三菱電機株式会社 | 半導体記憶装置 |
| JP2853406B2 (ja) * | 1991-09-10 | 1999-02-03 | 日本電気株式会社 | 半導体記憶装置 |
| JP2962080B2 (ja) * | 1991-12-27 | 1999-10-12 | 日本電気株式会社 | ランダムアクセスメモリ |
| JP2973668B2 (ja) * | 1991-12-27 | 1999-11-08 | 日本電気株式会社 | 高速ダイナミックランダムアクセスメモリ装置 |
| JPH0684396A (ja) * | 1992-04-27 | 1994-03-25 | Nec Corp | 半導体記憶装置 |
| JP3317746B2 (ja) * | 1993-06-18 | 2002-08-26 | 富士通株式会社 | 半導体記憶装置 |
| JP2894170B2 (ja) * | 1993-08-18 | 1999-05-24 | 日本電気株式会社 | メモリ装置 |
| JPH0793997A (ja) * | 1993-09-24 | 1995-04-07 | Nec Corp | スタティック型半導体記憶装置 |
| JPH08321173A (ja) * | 1995-05-23 | 1996-12-03 | Mitsubishi Electric Corp | 半導体メモリ |
-
1995
- 1995-10-13 JP JP31865495A patent/JP3169814B2/ja not_active Expired - Fee Related
-
1996
- 1996-10-11 US US08/729,422 patent/US6034911A/en not_active Expired - Lifetime
- 1996-10-12 KR KR1019960045529A patent/KR100253932B1/ko not_active IP Right Cessation
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| US6034911A (en) | 2000-03-07 |
| JPH09115283A (ja) | 1997-05-02 |
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