JP3179791B2 - 半導体記憶装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体記憶装置、さら
にはそれの高速アクセスを可能とする技術に関し、例え
ばダイナミック・ランダム・アクセス・メモリ（ＤＲＡ
Ｍと略記する）に適用して有効な技術に関する。

【０００２】

【従来の技術】半導体記憶装置の一例とされるＤＲＡＭ
は、情報の記憶にダイナミック形のメモリセルを使用す
るため、一定時間毎にリフレッシュ動作を必要とする
が、１ビット当たりの素子数が少ないため高集積化に適
しており、コストも同じ集積度の他のＲＡＭに比べて低
い。このようなＤＲＡＭは、基本的に、情報の蓄積を可
能とするダイナミック形のメモリセルをワード線とビッ
ト線とに結合して成るメモリセルアレイに加えて、ロウ
アドレスに基づくワード線選択を可能とするワード選択
系や、カラムアドレスに基づくビット線選択を可能とす
るカラム選択系、メモリセル情報を増幅するためのセン
スアンプなどの周辺回路を含み、それら周辺回路の各部
は、メモリセル情報の破壊を防ぐため、ワード選択、メ
モリセル情報の検出、カラム選択の手順を守るように内
部クロックで制御され、所定の順序、タイミングで動作
される。そしてこのようなＤＲＡＭにおいて、記憶容量
の増加と共に増加されるアドレス外部端子数を低減する
ための方法としてアドレスマルチプレクス方式がある。

【０００３】アドレスマルチプレクス方式は、ロウアド
レスが内部ラッチ回路にラッチされると、外部端子から
の当該ロウアドレスの入力は不要とされ、また、メモリ
動作開始時点ではカラムアドレスが不要とされることに
着目し、ロウアドレスとカラムアドレスとをタイミング
をずらして同一の外部端子から取り込むようにしたもの
であり、それによりアドレス外部端子数は、当該方式を
採用しない場合の半分になる。

【０００４】さらに、上記メモリセルアレイにおける１
本のワード線が選択されると、それに結合される全ての
メモリセルが活性化され、そのメモリセルの情報はそれ
ぞれのビット線に現れる。通常の動作サイクルでは、そ
れらビット線のうち１本のみが、カラム選択系によって
選択されるが、上記１本のワード線につながる任意のメ
モリセルの情報は、カラム選択系の活性化によって読出
し／書込み可能とされ、そのような動作モードとしてペ
ージモードがある。通常の動作サイクルにおいては、各
サイクル毎に、ロウアドレスの有効性を示すロウアドレ
スストローブ信号がネゲート状態とされるプリチャージ
期間を必要とするが、ページモードサイクルにおいて
は、１本のワード線に結合される全メモリセルの読み書
きを行っても上記プリチャージは１回で良く、実行的な
サイクル時間が高速とされる。

【０００５】尚、上記ＤＲＡＭやその他の半導体記憶装
置について記載された文献の例としては、昭和５９年１
１月３０日に株式会社オーム社より発行された「ＬＳＩ
ハンドブック」がある。

【０００６】

【発明が解決しようとする課題】上記のように、メモリ
セルアレイにおける１本のワード線が選択されると、そ
れに結合される全てのメモリセルが活性化され、そのメ
モリセルの情報はそれぞれのビット線に現れるため、上
記ページモードによれば、１本のワード線につながる任
意のメモリセルの情報が、カラム選択系の活性化によっ
て読出し／書込み可能とされる。しかしながら、ＤＲＡ
Ｍのアドレス選択時間について本発明者が検討したとこ
ろ、上記ページモードにおいても、カラムアドレススト
ローブ信号の１サイクル期間で１本のビット線しか選択
できない点で通常の動作モードと変わりはなく、アドレ
ス選択時間についてそれ以上の短縮化が困難であること
が見いだされた。

【０００７】本発明の目的は、アドレス選択時間をさら
に短縮することができる技術を提供することにあり、ま
たそれによって高速動作が可能とされる半導体記憶装置
を提供することにある。

【０００８】本発明の前記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。

【０００９】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。

【００１０】すなわち、単一のワード線選択に対して互
いに異なるビット線選択を可能とする複数系統のカラム
選択系を含んで半導体記憶装置を構成するものである。
このとき外部端子数の減少を図るには、上記複数系統の
カラム選択系によってデータ外部端子の共有を可能とす
るためのデータ切換え手段を設けると良い。また、この
ようなデータ切換え手段の形成を不要とし、さらに同一
データの外部出力期間を長くするため、上記カラム選択
系毎にそれに対応するデータ外部端子を設けることがで
きる。そして外部端子数の減少を可能とするアドレスマ
ルチプレクス方式を採用することにより、上記ロウアド
レスとカラムアドレスとを同一のアドレス外部端子より
経時的に取り込むように構成することもできる。また具
体的な態様として、カラムアドレスをデコードするため
の第１カラムデコーダと、この第１カラムデコーダのデ
コード出力に基づいて上記メモリセルアレイの所定のビ
ット線を選択するための第１カラム選択回路と、カラム
アドレスをデコードするための第２カラムデコーダと、
この第２カラムデコーダのデコード出力に基づいて上記
メモリセルアレイの所定のビット線を選択するための第
２カラム選択回路とを含んで上記カラム選択系を構成す
ることができる。その場合において、上記第１カラムデ
コーダが入力するカラムアドレスの有効性を示す第１カ
ラムアドレスストローブ信号に基づいて当該第１カラム
デコーダへのカラムアドレスの取り込みを制御すると共
に、上記第２カラムデコーダが入力するカラムアドレス
の有効性を示す第２カラムアドレスストローブ信号に基
づいて当該第２カラムデコーダへのカラムアドレスの取
り込みを制御するコントローラを設けることができる。

【００１１】

【作用】上記した手段によれば、単一のワード線選択に
対して互いに異なるビット線選択を可能とする複数系統
のカラム選択系は、それらに互いに異なるカラムアドレ
スが与えられる限りにおいて、タイミング的にオーバラ
ップした状態での個別的なビット線選択を可能とし、そ
のことが、半導体記憶装置全体としてアドレス選択時間
の短縮を可能とし、動作の高速化を達成する。

【００１２】

【実施例】図１には本発明の一実施例であるＤＲＡＭが
示される。

【００１３】図１に示されるＤＲＡＭは、特に制限され
ないが、公知の半導体集積回路製造技術によりシリコン
などの一つの半導体基板に形成される。

【００１４】図１において５はメモリセルアレイであ
り、このメモリセルアレイ５は、容量に蓄えられた電荷
の有無によって情報の蓄積を可能とする複数のダイナミ
ック形メモリセルＭＳと、複数のワード線ＷＬ及びビッ
ト線ＤＬとを含む。ワード線とビット線とは格子状に配
置され、それに上記ダイナミック形メモリセルが結合さ
れる。尚、ダイナミック形メモリセルには、４トランジ
スタ形セル、３トランジスタ形セル、２トランジスタ形
セル、１トランジスタ形セルなどの種類があるが、いず
れも本実施例のダイナミック形メモリセルＭＳとして適
用できる。

【００１５】６はセンスアンプであり、このセンスアン
プ６は、上記ダイナミック形メモリセルＭＳの蓄積情報
を検出して増幅する機能を有し、特に制限されないが、
フリップフロップ回路などを含んで成る。このセンスア
ンプ６は、メモリセルの信号量が数十乃至数百ミリボル
トと小さい１トランジスタ形セルを上記ダイナミック形
メモリセルＭＳとして適用する場合に特に必要とされ
る。

【００１６】ＴＡはアドレス外部端子であり、このアド
レス外部端子ＴＡを介してアドレスＡｉの取り込みが可
能とされる。本実施例では、アドレス外部端子数の低減
のためアドレスマルチプレクス方式が採用されており、
アドレス外部端子ＴＡを介してアドレスバッファ１に入
力されたアドレスＡｉは、後段のアドレスマルチプレク
サ（ＭＰＸ）２によってワード選択系１６とカラム選択
系１７とに振り分けられる。すなわち、アドレスマルチ
プレクス方式においては、ロウアドレスとカラムアドレ
スとが経時的に入力されるようになっており、ロウアド
レスの有効性を示すロウアドレスストローブ信号ＲＡＳ
＊（＊印は当該信号がローアクティブであることを示
す）がローレベルにアサートされた場合にロウアドレス
がアドレスＭＰＸ２を介してワード選択系１６に伝達さ
れ、また、カラムアドレスの有効性を示すカラムアドレ
スストローブ信号ＣＡＳ１＊又はＣＡＳ２＊がローレベ
ルにアサートされた場合にカラムアドレスがアドレスＭ
ＰＸ２を介してカラム選択系１７に伝達される。そのよ
うな制御は、後述するコントローラ９により行われる。

【００１７】上記ワード選択系１６は、特に制限されな
いが、上記アドレスＭＰＸ２を介して入力されたロウア
ドレスを保持すると共にそれをデコードするためのロウ
アドレス（Ｘ）デコーダ３と、そのデコード出力に基づ
いて、上記メモリセルアレイ５における所定のワード線
ＷＬを選択レベルに駆動するためのワードドライバ４と
を含む。上記Ｘデコーダ３は、通常ノアゲート回路など
によって形成されるが、上記のように、入力されたロウ
アドレスを保持するためのラッチ回路も併せて形成され
る。

【００１８】また、上記カラム選択系１７は、特に制限
されないが、上記ワード選択系１６による単一のワード
線選択に対して互いに異なるビット線選択を可能とする
ため２系統の選択系を有する。すなわち、第１カラムア
ドレスストローブ信号ＣＡＳ１＊がローレベルにアサー
トされた場合に、上記アドレスＭＰＸ２を介して入力さ
れる第１カラムアドレスを保持すると共にそれをデコー
ドするための第１カラム（Ｙ）デコーダ８や、それの後
段に配置され、そのデコード出力に基づいて所定のビッ
ト線ＤＬを図示されない共通ビット線（コモンビット線
あるいはコモンデータ線などとも称される）に選択的に
結合させるための第１カラム（Ｙ）選択回路７を含んで
成る第１カラム選択系１７Ａと、第２カラムアドレスス
トローブ信号ＣＡＳ２＊がローレベルにアサートされた
場合に、上記アドレスＭＰＸ２を介して入力される第２
カラムアドレス（上記第１カラムアドレスに続いて入力
されるアドレス）を保持すると共にそれをデコードする
ための第２カラム（Ｙ）デコーダ１１や、それの後段に
配置され、そのデコード出力に基づいて所定のビット線
ＤＬを図示されない共通ビット線に選択的に結合させる
ための第２カラム（Ｙ）選択回路１０を含んで成る第２
カラム選択系１７Ｂとを有して、本実施例におけるカラ
ム選択系１７が形成される。

【００１９】ここで、上記第１Ｙ選択回路７と第２Ｙ選
択回路１０、上記第１Ｙデコーダ８と第２Ｙデコーダ１
１はそれぞれ基本的に同一の構成とされるが、第１カラ
ムアドレスストローブ信号ＣＡＳ１＊がローレベルにア
サートされた場合にコントローラ９により上記第１Ｙデ
コーダ８が活性化（動作可能状態を意味する）され、他
方、上記第２カラムアドレスストローブ信号ＣＡＳ２＊
がローレベルにアサートされた場合にコントローラ９に
より上記第２Ｙデコーダ１１が活性化される点で異な
る。また、上記第１Ｙデコーダ８や第２Ｙデコーダ１１
は、上記Ｘデコーダ３と同様にノアゲート回路や、入力
アドレスを保持するためのラッチ回路を含んで形成され
る。尚、そのような構成により、図１に示されるように
第１Ｙデコーダ８と第２Ｙデコーダ１１とでカラムアド
レス伝達路を共有し、またそれらのアドレス入力端子を
上記アドレスＭＰＸ２の出力端子に共通接続しても特に
問題は無いが、第１Ｙデコーダ８、第２Ｙデコーダ１１
とアドレスＭＰＸ２との間に、当該ＭＰＸ２と同様に構
成されたマルチプレクサを配置し、それにより上記第１
カラムアドレスと第２カラムアドレスとの振り分けを行
うことは、カラムアドレス伝達の確実化の点で有効とさ
れる。

【００２０】１３はデータ入出力回路であり、このデー
タ入出力回路１３は、データ外部端子ＴＤを介してデー
タの入出力を可能とするものであり、データ出力バッフ
ァやデータ入力バッファなどを含む。そしてこのデータ
入出力回路１３と、上記第１Ｙ選択回路７、第２Ｙ選択
回路１０との間には、上記第１カラム選択系１７Ａと第
２カラム選択系１７Ｂとで上記データ入出力回路１３や
データ外部端子ＴＤの共有を可能とするため、データ伝
達路の切換えを可能とするデータ切換え手段としてのデ
ータマルチプレクサ（ＭＰＸ）１２が配置される。デー
タＭＰＸ１２やデータ入出力回路１３は、上記コントロ
ーラ９によりその動作が制御される。特に上記データＭ
ＰＸ１２は、第１カラムアドレスストローブ信号ＣＡＳ
１＊がローレベルにアサートされた場合に第１Ｙ選択回
路７にかかる共通ビット線とデータ入出力回路１３とが
結合され、第２カラムアドレスストローブ信号ＣＡＳ２
＊がローレベルにアサートされた場合に第２Ｙ選択回路
１０にかかる共通ビット線とデータ入出力回路１３とが
結合されるように、コントローラ９によって制御され
る。そのような動作制御により、第１カラムアドレスス
トローブ信号ＣＡＳ１＊がローレベルにアサートされた
場合には、第１Ｙデコーダ８のデコード出力に基づい
て、第１Ｙ選択回路７を介してのデータ読み書きが可能
とされ、また、第２カラムアドレスストローブ信号ＣＡ
Ｓ２＊がローレベルにアサートされた場合には、第２Ｙ
デコーダ１１のデコード出力に基づいて、第２Ｙ選択回
路１０を介してのデータ読み書きが可能とされる。

【００２１】ＴＣは複数のコントロール外部端子であ
り、このコントロール外部端子ＴＣを介してロウアドレ
スストローブ信号ＲＡＳ＊や、第１カラムアドレススト
ローブ信号ＣＡＳ１＊、第２カラムアドレスストローブ
信号ＣＡＳ２＊、ライトイネーブル信号ＷＥ＊の取り込
みが可能とされる。そしてそれら各制御信号はコントロ
ーラ９に入力され、このコントローラ９において、上記
コントロール外部端子を介して入力されたコントロール
信号に基づいて本実施例各部のタイミング信号や動作制
御信号が生成される。尚、ライトイネーブル信号ＷＥ＊
がローレベルの場合、コントローラ９の制御により本実
施例はメモリセルへのデータ書込み可能状態とされ、ま
たライトイネーブル信号ＷＥ＊がハイレベルの場合、コ
ントローラ９の制御により本実施例はメモリセルＭＳか
らのデータ読出し可能状態とされる。

【００２２】図２には、本実施例における主要部の動作
タイミングが示される。

【００２３】図２に示されるように、ロウアドレススト
ローブ信号ＲＡＳ＊がロウレベルにアサートされること
により、そのときアドレス外部端子ＴＡから入力された
ロウアドレスＲがＸデコーダ３に保持され、そしてデー
コードされる。そのデコード出力に基づいてメモリセル
アレイ５における所定のワード線ＷＬが選択レベルに駆
動される。そして上記ロウアドレスストローブ信号ＲＡ
Ｓ＊がロウレベルにアサートされた期間において、第１
カラムアドレスストローブ信号ＣＡＳ１＊がローレベル
にアサートされると、そのアサートタイミングに同期し
て第１カラムアドレスＣ１が第１Ｙデコーダ８に保持さ
れ、そしてデコードされる。そのデコード出力に基づい
て上記メモリセルアレイ５における所定のビット線ＤＬ
が第１Ｙ選択回路７において共通ビット線に結合され
る。また、上記第１カラムアドレスストローブ信号ＣＡ
Ｓ１＊のアサートに続いて第２カラムアドレスストロー
ブ信号ＣＡＳ２＊がロウレベルにアサートされることに
より、そのアサートタイミングに同期して第２カラムア
ドレスＣ２が第２Ｙデコーダ１１に保持され、そしてデ
コードされる。そのデコード出力に基づいて上記メモリ
セルアレイ５における所定のビット線ＤＬ（上記カラム
アドレスＣ１を除くと有効）が第２Ｙ選択回路１０にお
いて共通ビット線に結合される。

【００２４】尚、このカラムアドレスストローブ信号Ｃ
ＡＳ＊１及びＣＡＳ＊２がローレベルにアサートされる
順番はどちらが先であっても同様である。

【００２５】ライトイネーブル信号ＷＥ＊がローレベル
の場合、データ入出力回路１３における入力バッファな
どが活性化されることによりデータ書込み可能状態とさ
れ、上記第１カラムアドレスストローブ信号ＣＡＳ１＊
のアサートタイミング時にデータ外部端子ＴＢから入力
されたデータＤｉｎ１が、データＭＰＸ１２及び第１Ｙ
選択回路７を介して上記メモリセルアレイ５に伝達さ
れ、ロウアドレスＲと第１カラムアドレスＣ１とによっ
て特定されるメモリセルＭＳに書き込まれ、また、上記
第２カラムアドレスストローブ信号ＣＡＳ２＊のアサー
トタイミング時にデータ外部端子ＴＢから入力されたデ
ータＤｉｎ２が、データＭＰＸ１２及び第２Ｙ選択回路
１０を介して上記メモリセルアレイ５に伝達され、ロウ
アドレスＲと第２カラムアドレスＣ２とによって特定さ
れるメモリセルＭＳに書き込まれる。

【００２６】他方上記ライトイネーブル信号ＷＥ＊がハ
イレベルの場合には、データ入出力回路１３における出
力バッファなどが活性化されることによりデータ読出し
可能状態とされ、第１カラムアドレスストローブ信号Ｃ
ＡＳ１＊がローレベルにアサートされるタイミングで、
第１Ｙ選択回路７にかかる共通ビット線がデータＭＰＸ
１２を介してデータ入出力回路１３に結合されることに
より、ロウアドレスＲとカラムアドレスＣ１とによって
特定されるメモリセルＭＣの保持データが第１Ｙ選択回
路７及びデータＭＰＸ１２を介してデータ入出力回路１
３に伝達され、それが当該入出力回路１３内の出力バッ
ファ、及びデータ外部端子ＴＤを介することによりＤｏ
ｕｔ１として外部出力される。また、第２カラムアドレ
スストローブ信号ＣＡＳ２＊がローレベルにアサートさ
れるタイミングで、第２Ｙ選択回路１０にかかる共通ビ
ット線がデータＭＰＸ１２を介してデータ入出力回路１
３に結合されることにより、上記ロウアドレスＲとカラ
ムアドレスＣ２とによって特定されるメモリセルＭＣの
保持データが第２Ｙ選択回路１０及びデータＭＰＸ１２
を介してデータ入出力回路１３に伝達され、それが当該
入出力回路１３内の出力バッファ、及びデータ外部端子
ＴＤを介することによりＤｏｕｔ２として外部出力され
る。

【００２７】ここで、従来のＤＲＡＭにおいては、カラ
ム選択系が１系統であったため、カラムアドレスストロ
ーブ信号の１サイクル期間で１本のビット線しか選択で
きないのに対して、本実施例ＤＲＡＭにおいては、２系
統のカラム選択系を有しているため、タイミング的にオ
ーバラップした状態で個別的なビット線選択が可能とさ
れ、換言すれば、第１カラムアドレスストローブ信号Ｃ
ＡＳ１＊がローレベルにアサートされている期間におい
て第２カラムアドレスストローブ信号ＣＡＳ２＊をアサ
ートすることができ、それにより、例えば２つのカラム
アドレスＣ１，Ｃ２にかかるビット線選択時間は従来よ
りも短縮され、読み書き動作の高速化が可能とされる。

【００２８】図３には本実施例ＤＲＡＭのページモード
の場合の動作タイミングが示される。

【００２９】ロウアドレスストローブ信号ＲＡＳ＊がロ
ウレベルにアサートされる期間において、第１カラムア
ドレスストローブ信号ＣＡＳ１＊、第２アドレスカラム
アドレスストローブ信号ＣＡＳ２＊がそれぞれ連続的に
アサートされる。例えばライトイネーブル信号ＷＥ＊が
ローレベルにアサートされた書込み動作において、カラ
ムアドレスがＣ２１，Ｃ１２，Ｃ２２の順に入力される
ものとした場合、第２カラムアドレスストローブ信号Ｃ
ＡＳ２＊のアサートタイミングに同期して入力データＤ
ｉｎ２１の書込みが可能とされ、第１カラムアドレスス
トローブ信号ＣＡＳ１＊のアサートタイミングに同期し
て入力データＤｉｎ１２の書込みが可能とされ、さらに
第１カラムアドレスストローブ信号ＣＡＳ１＊のアサー
トタイミングに同期して入力データＤｉｎ２２の書込み
が可能とされる。この場合において、入力データＤｉｎ
２１，Ｄｉｎ２２は上記第２カラムアドレスストローブ
信号ＣＡＳ２＊のアサートタイミングに同期して書込み
可能とされるのであって、つまり、２系統のカラム選択
系を有することによって書込み可能とされるのであっ
て、従来のＤＲＡＭのようにカラム選択系を１系統しか
有さない場合には、図３に示されるタイミングでの当該
入力データＤｉｎ２１，Ｄｉｎ２２の書込みは到底不可
能とされる。すなわち、本実施例ＤＲＡＭは、ページモ
ードにおいても高速動作が可能とされる。

【００３０】上記実施例によれば以下の作用効果を得る
ことができる。

【００３１】（１）単一のワード線選択に対して互いに
異なるビット線選択を可能とする複数系統のカラム選択
系１７Ａ，１７Ｂを有しているため、それらに互いに異
なるカラムアドレスが与えられる限りにおいて、タイミ
ング的にオーバラップした状態での個別的なビット線選
択が可能とされ、それにより、ＤＲＡＭ全体としてアド
レス選択時間の短縮が可能とされ、データの読み書き動
作の高速化が可能とされる。

【００３２】（２）上記複数系統のカラム選択系により
データ外部端子を共有可能とするためのデータ切換え手
段としてデータＭＰＸ１２を有しているため、外部端子
数の増大を阻止できる。

【００３３】（３）上記（１）の作用効果はページモー
ドにおいても有効とされる。

【００３４】図４には他の実施例が示される。

【００３５】図４に示されるＤＲＡＭが図１に示される
のと異なるのは、第１カラム選択系１７Ａ，第２カラム
選択系１７Ｂ毎に、それに対応するデータ外部端子ＴＤ
１，ＴＤ２を有する点である。データ入出力回路１５，
１６は、図１に示されるのと同様に、データ入力バッフ
ァや、データ出力バッファを含んで成る。第１Ｙ選択回
路７にかかる共通ビット線はデータ入出力回路１５を介
してデータ外部端子ＴＤ１に結合され、第２Ｙ選択回路
１０にかかる共通ビット線はデータ入出力回路１６を介
してデータ外部端子ＴＤ２に結合される。このような構
成において、図１に示されるようなデータＭＰＸ１２は
不要とされ、従って、コントローラ９Ａは、図１のコン
トローラ９に比して上記データＭＰＸ１２の動作制御機
能が省略されている。尚、その他の構成については、図
１に示されるのと同様とされるので、それについての詳
細な説明は省略する。

【００３６】図５には図４に示される実施例ＤＲＡＭの
主要部における動作タイミングが示される。

【００３７】第１カラム選択系１７Ａ，第２カラム選択
系１７Ｂ毎に、それに対応する専用のデータ外部端子Ｔ
Ｄ１，ＴＤ２を有し、データ外部端子ＴＤ１を介して読
出しデータＤｏｕｔ１の出力が可能とされ、データ外部
端子ＴＤ２を介して読出しデータＤｏｕｔ２の出力が可
能とされるので、図１に示される実施例に比べデータ出
力時間が制限されないという利点がある。

【００３８】尚、書込み動作についてはライトイネーブ
ル信号ＷＥ＊をローレベルにアサートすることで、それ
ぞれのデータを書込みすることが可能であるので説明は
省略する。また、カラムアドレスストローブ信号ＣＡＳ
１＊とＣＡＳ２＊を同時に（同じタイミングで）動作さ
せれば、従来のＤＲＡＭとして使用可能である。さら
に、必要としない入出力データ外部端子に該当するカラ
ムアドレスストローブ信号ＣＡＳ１＊又はＣＡＳ２＊を
ハイレベルにアサートすることでマスク動作（データの
書込み及び読出しデータの出力動作を不可とする）が可
能である。

【００３９】以上本発明者によってなされた発明を実施
例に基づいて具体的に説明したが、本発明はそれに限定
されるものではなく、その要旨を逸脱しない範囲におい
て種々変更可能であることは言うまでもない。

【００４０】例えば、上記実施例では２系統のカラム選
択系１７Ａ，１７Ｂを有するものについて説明したが、
そのようなカラム選択系を３系統以上設けるようにして
も良い。

【００４１】また、上記実施例では、第１カラムアドレ
スストローブ信号ＣＡＳ１＊と第２カラムアドレススト
ローブ信号ＣＡＳ２＊とを用いるものについて説明した
が、１系統のカラムアドレスストローブ信号を用いた場
合にも同様の効果を得ることができる。例えば、図６に
示されるように、１系統のカラムアドレスストローブ信
号ＣＡＳ＊の波形立ち下がりエッジと立ち上がりエッジ
とを利用し、当該波形立ち下がりエッジのタイミングに
同期して第１カラムアドレスＣ１を取り込み、当該波形
立ち上がりエッジのタイミングに同期して第２カラムア
ドレス信号Ｃ２を取り込むようにしても、上記実施例と
同様の効果を得ることができる。

【００４２】さらに、×１ビット構成品のみならず、×
２ビット若しくはそれ以上のメモリにおいても上記実施
例と同様の効果を得ることができる。

【００４３】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるＤＲＡ
Ｍについて説明したが、本発明はそれに限定されるもの
ではなく、読出し専用のリード・オンリ・メモリや、そ
の他の半導体記憶装置、さらにはシングルチップマイク
ロコンピュータなどのデータ処理装置に内蔵されるメモ
リにも本発明を適用できる。

【００４４】本発明は、少なくとも情報の蓄積を可能と
するメモリセルをワード線とビット線とに結合して成る
メモリセルアレイを含む条件のものに適用することがで
きる。

【００４５】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。

【００４６】すなわち、単一のワード線選択に対して互
いに異なるビット線選択を可能とする複数系統のカラム
選択系により、タイミング的にオーバラップした状態で
の個別的なビット線選択が可能とされ、それにより、半
導体記憶装置全体としてアドレス選択時間の短縮が可能
とされるので、動作の高速化が達成される。

【図面の簡単な説明】

【図１】図１は本発明の一実施例にかかるＤＲＡＭの構
成ブロック図である。

【図２】図２は図１に示されるＤＲＡＭにおける主要部
の動作タイミング図である。

【図３】図３は図１に示されるＤＲＡＭのページモード
における動作タイミング図である。

【図４】図４は本発明の他の実施例にかかるＤＲＡＭの
構成ブロック図である。

【図５】図５は図４に示されるＤＲＡＭにおける主要部
の動作タイミング図である。

【図６】図６は本発明の他の実施例にかかるＤＲＡＭに
おける主要部の動作タイミング図である。

【符号の説明】

１ アドレスバッファ ２ アドレスＭＰＸ ３ Ｘデコーダ ４ ワードドライバ ５ メモリセルアレイ ６ センスアンプ ７ 第１Ｙ選択回路 ８ 第１Ｙデコーダ ９ コントローラ １０ 第２Ｙ選択回路 １１ 第２Ｙデコーダ １２ データＭＰＸ １３ データ入出力回路 １６ ワード選択系 １７ カラム選択系 １７Ａ 第１カラム選択系 １７Ｂ 第２カラム選択系 ＴＡ アドレス外部端子 ＴＣ コントロール外部端子 ＴＤ データ外部端子 ＭＳ メモリセル ＤＬ ビット線 ＷＬ ワード線

───────────────────────────────────────────────────── フロントページの続き (72)発明者 茂木 保雄 東京都小平市上水本町５丁目20番１号 日立超エル・エス・アイ・エンジニアリ ング株式会社内 (72)発明者 太田 光則 東京都小平市上水本町５丁目20番１号 日立超エル・エス・アイ・エンジニアリ ング株式会社内 (56)参考文献 特開 昭63−244398（ＪＰ，Ａ) 特開 昭63−9096（ＪＰ，Ａ) 特開 平４−243085（ＪＰ，Ａ) 特開 昭58−91590（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G11C 11/4063

Claims (6)

(57)【特許請求の範囲】
1. 【請求項１】 情報の蓄積を可能とするメモリセルをワ
   ード線とビット線とに結合して成るメモリセルアレイを
   含み、ロウアドレスに基づくワード線選択とカラムアド
   レスに基づくビット線選択とによって上記メモリセルへ
   の情報の書き込み又は情報の読み出しを可能とする半導
   体記憶装置において、カラムアドレスをデコードするための第１カラムデコー
   ダと、 上記第１カラムデコーダのデコード出力に基づいて上記
   メモリセルアレイの所定のビット線を選択するための第
   １カラム選択回路と、 カラムアドレスをデコードするための第２カラムデコー
   ダと、 上記第２カラムデコーダのデコード出力に基づいて上記
   メモリセルアレイの所定のビット線を選択するための第
   ２カラム選択回路と、 上記第１カラムデコーダが入力するカラムアドレスの有
   効性を示す第１カラムアドレスストローブ信号に基づい
   て当該第１カラムデコーダへのカラムアドレスの取り込
   みを制御すると共に、上記第２カラムデコーダが入力す
   るカラムアドレスの有効性を示す第２カラムアドレスス
   トローブ信号に基づいて当該第２カラムデコーダへのカ
   ラムアドレスの取り込みを制御するコントローラとを具
   備する 半導体記憶装置。
2. 【請求項２】 上記複数系統のカラム選択系によってデ
   ータ外部端子を共有可能とするためのデータ切換え手段
   を設けて成る請求項１記載の半導体記憶装置。
3. 【請求項３】 上記カラム選択系毎にそれに対応するデ
   ータ外部端子を設けて成る請求項１記載の半導体記憶装
   置。
4. 【請求項４】 上記ロウアドレスとカラムアドレスとを
   同一のアドレス外部端子より経時的に取り込むようにし
   た請求項１乃至３の何れか１項記載の半導体記憶装置。
5. 【請求項５】 複数のワード線と複数のビット線の交点
   に設けられた複数のメモリセルを含むメモリセルアレイ
   を有する半導体記憶装置であって、 上記複数のワード線のうち所定のワード線を選択するた
   めのロウアドレス信号及び上記複数のビット線のうち所
   定のビット線を選択するための第１又は第２カ ラムアド
   レス信号が入力される複数のアドレス端子と、 上記ロウアドレス信号の入力を制御するためのロウアド
   レスストローブ信号が入力される第１外部端子と、 上記第１カラムアドレス信号の入力を制御するための第
   １カラムアドレスストローブ信号が入力される第２外部
   端子と、 上記第２カラムアドレス信号の入力を制御するための第
   ２カラムアドレストローブ信号が入力される第３外部端
   子と、 上記第１カラムアドレス信号に基づいて上記複数のビッ
   ト線のうち所定のビット線を選択する第１カラム選択系
   と、 上記第２カラムアドレス信号に基づいて上記複数のビッ
   ト線のうち所定のビット線を選択する第２カラム選択系
   とを具備する半導体記憶装置。
6. 【請求項６】 上記第１カラム選択系は、上記第１カラ
   ムアドレス信号をデコードするための第１カラムデコー
   ダと、上記第１カラムデコーダの出力に基づいて上記複
   数のビット線のうち所定のビット線を選択するための第
   １カラム選択回路とを含み、 上記第２カラム選択系は、上記第２カラムアドレス信号
   をデコードするための第２カラムデコーダと、上記第２
   カラムデコーダの出力に基づいて上記複数のビット線の
   うち所定のビット線を選択するための第２カラム選択回
   路とを含む請求項５記載の半導体記憶装置。