JPH0632217B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH0632217B2 JPH0632217B2 JP56099754A JP9975481A JPH0632217B2 JP H0632217 B2 JPH0632217 B2 JP H0632217B2 JP 56099754 A JP56099754 A JP 56099754A JP 9975481 A JP9975481 A JP 9975481A JP H0632217 B2 JPH0632217 B2 JP H0632217B2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- block
- word
- row
- buffer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 239000004065 semiconductor Substances 0.000 title claims description 9
- 239000000758 substrate Substances 0.000 claims 1
- 102100022122 Ras-related C3 botulinum toxin substrate 1 Human genes 0.000 description 6
- 238000007796 conventional method Methods 0.000 description 6
- 238000010586 diagram Methods 0.000 description 6
- 108010062302 rac1 GTP Binding Protein Proteins 0.000 description 5
- 101001110283 Canis lupus familiaris Ras-related C3 botulinum toxin substrate 1 Proteins 0.000 description 4
- 101001110313 Homo sapiens Ras-related C3 botulinum toxin substrate 2 Proteins 0.000 description 4
- 102100022129 Ras-related C3 botulinum toxin substrate 2 Human genes 0.000 description 4
- 238000003491 array Methods 0.000 description 3
- 230000001960 triggered effect Effects 0.000 description 3
- 101100139845 Caenorhabditis elegans rac-2 gene Proteins 0.000 description 1
- 101001110286 Homo sapiens Ras-related C3 botulinum toxin substrate 1 Proteins 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 102200091804 rs104894738 Human genes 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/406—Management or control of the refreshing or charge-regeneration cycles
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
- Static Random-Access Memory (AREA)
Description
【発明の詳細な説明】 本発明は半導体記憶装置に関し、特に、ダイナミックMO
S（広くは、MIS）RAMの駆動方式に関する。
S（広くは、MIS）RAMの駆動方式に関する。
最近、ダイナミックMOS RAMは１６Ｋ（16,384）から６
４Ｋ（65,536）の時代に移ってきた。このように高集積
化が進むと、読出し動作に用いられるセンスアンプに接
続されるメモリセル数が増加して、センスアンプの負荷
が増大する。このため、たとえば、６４Ｋメモリにおい
ては、センスアンプを２系列にし、各系列の両側に１６
Ｋメモリセルアレイを設けているものがある。すなわ
ち、メモリセル、ローデコーダ等は３２Ｋメモリ単位と
して２系列のブロックに分割されている。従来、このよ
うな６４Ｋメモリのロー選択を行う場合、ローアドレス
Ａ０，０，Ａ１，１，…，Ａ７，７のうち、
Ａ０，０，Ａ１，１，…，Ａ６，６を用いて各ブ
ロックから１つのローを選択し、すなわち、２つのロー
を選択し、出力側において、ローアドレスＡ７，７に
より、これら２つのローのいずれか一方が選択されるよ
うにしてある。また、ダイナミックメモリにおいては、
リフレッシュ動作が必要であり、この場合、コラム系回
路の動作は不要であり、従って、上述のローアドレスＡ
７，７による出力側における選択動作は行われない。
４Ｋ（65,536）の時代に移ってきた。このように高集積
化が進むと、読出し動作に用いられるセンスアンプに接
続されるメモリセル数が増加して、センスアンプの負荷
が増大する。このため、たとえば、６４Ｋメモリにおい
ては、センスアンプを２系列にし、各系列の両側に１６
Ｋメモリセルアレイを設けているものがある。すなわ
ち、メモリセル、ローデコーダ等は３２Ｋメモリ単位と
して２系列のブロックに分割されている。従来、このよ
うな６４Ｋメモリのロー選択を行う場合、ローアドレス
Ａ０，０，Ａ１，１，…，Ａ７，７のうち、
Ａ０，０，Ａ１，１，…，Ａ６，６を用いて各ブ
ロックから１つのローを選択し、すなわち、２つのロー
を選択し、出力側において、ローアドレスＡ７，７に
より、これら２つのローのいずれか一方が選択されるよ
うにしてある。また、ダイナミックメモリにおいては、
リフレッシュ動作が必要であり、この場合、コラム系回
路の動作は不要であり、従って、上述のローアドレスＡ
７，７による出力側における選択動作は行われない。
しかしながら、上述の従来方式においては、ロー選択を
行う場合、複数個たとえば２個のブロックをすべて動作
させているので、消費電力が大きいという問題点があ
る。
行う場合、複数個たとえば２個のブロックをすべて動作
させているので、消費電力が大きいという問題点があ
る。
本発明の目的は、読出し／書込み等のアクセス動作時に
は所望のローが存在するブロックのみを動作させ、他
方、リフレッシュ動作時にはすべてのブロックを動作さ
せるという構想にもとづき、消費電力を低減して、前述
の従来方式における問題点を解決することにある。
は所望のローが存在するブロックのみを動作させ、他
方、リフレッシュ動作時にはすべてのブロックを動作さ
せるという構想にもとづき、消費電力を低減して、前述
の従来方式における問題点を解決することにある。
以下、図面により本発明を従来方式と比較して説明す
る。
る。
第１図は従来方式を実行するための半導体記憶装置のブ
ロック回路図である。第１図において、たとえば６４Ｋ
ビットメモリセルえお４つのメモリセルアレイ１−１，
１−２，１−３，１−４に分割し、メモリセルアレイ１
−１，１−２間にセンスアンプ部２−１を配列し、メモ
リセルアレイ１−３，１−４間にセンスアンプ部２−２
を配列してある。各ワードデコーダ部３−１，３−２，
３−３，３−４はメモリセルアレイ部１−１，１−２，
１−３，１−４内のワード線を選択するためのものであ
って、アドレス信号Ａ０ ０〜Ａ６ ６の組合せ論理に
応じて動作するワード線の数と同一数の論理回路（たと
えばナンド回路）と、ワード線駆動信号ＷＤによって該
各論理回路に電源を供給するスイッチングトランジスタ
とにより構成されている。したがって、ワード線駆動信
号ＷＤによって上記スイッチングトランジスタがトリガ
されると、各論理回路がアドレスＡ０ ０〜Ａ６ ６に
応じてワード線を選択、非選択する信号を発生すること
になる。すなわち、ワード線駆動信号ＷＤによって、ワ
ードデコーダ部３−１，３−２，３−３，３−４は同時
にトリガされて活性化（駆動）される。すなわち、メモ
リセルアレイ１−１，１−２、センスアンプ部２−１お
よびワードデコーダ部３−１，３−２が第１のブロック
BK1を構成し、また、メモリセルアレイ１−３，１−
４、センスアンプ部２−２およびワードデコーダ部３−
３，３−４が第２のブロックBK2を構成する。
ロック回路図である。第１図において、たとえば６４Ｋ
ビットメモリセルえお４つのメモリセルアレイ１−１，
１−２，１−３，１−４に分割し、メモリセルアレイ１
−１，１−２間にセンスアンプ部２−１を配列し、メモ
リセルアレイ１−３，１−４間にセンスアンプ部２−２
を配列してある。各ワードデコーダ部３−１，３−２，
３−３，３−４はメモリセルアレイ部１−１，１−２，
１−３，１−４内のワード線を選択するためのものであ
って、アドレス信号Ａ０ ０〜Ａ６ ６の組合せ論理に
応じて動作するワード線の数と同一数の論理回路（たと
えばナンド回路）と、ワード線駆動信号ＷＤによって該
各論理回路に電源を供給するスイッチングトランジスタ
とにより構成されている。したがって、ワード線駆動信
号ＷＤによって上記スイッチングトランジスタがトリガ
されると、各論理回路がアドレスＡ０ ０〜Ａ６ ６に
応じてワード線を選択、非選択する信号を発生すること
になる。すなわち、ワード線駆動信号ＷＤによって、ワ
ードデコーダ部３−１，３−２，３−３，３−４は同時
にトリガされて活性化（駆動）される。すなわち、メモ
リセルアレイ１−１，１−２、センスアンプ部２−１お
よびワードデコーダ部３−１，３−２が第１のブロック
BK1を構成し、また、メモリセルアレイ１−３，１−
４、センスアンプ部２−２およびワードデコーダ部３−
３，３−４が第２のブロックBK2を構成する。
このように２つのブロックBK1，BK2に分割されたメモリ
セルアレイのロー選択は、ローアドレス選択信号▲
▼を受信するローイネーブルバッファ４Ｒ，バッファ
４Ｒからのローイネーブル信号ＲＥとアドレス信号Ａ０
〜Ａ７とを受信してローアドレス信号Ａ０，０〜
Ａ７，７を発生するローアドレスバッファ５Ｒ，アド
レスバッファ５Ｒからのローアドレスクロック信号RAC
を受信するワード線ドライバＤＲ、および、ワード線ド
ライバＤＲからのワード線駆動信号を受信してラッチイ
ネーブル信号ＬＥを発生するラッチイネーブルバッファ
７によって行われる。この場合、ローアドレスバッファ
５Ｒからのローアドレス信号Ａ０ ０〜Ａ６ ６はワー
ドデコーダ部３−１，３−２に供給されると共に、ワー
ドデコーダ部３−３，３−４に供給される。この結果、
ワードデコーダ部３−１，３−２がブロックBK1内から
１つのワード線を選択し、また同時に、ワードデコーダ
部３−３，３−４がブロックBK2内から１つのワード線
を選択する。このように、２つのブロックBK1，BK2に対
して同時にロー選択が実行されると、ラッチイネーブル
信号ＬＥによってセンスアンプ部２−１，２−２が共に
動作してビット線対間の電位差をセンスする。
セルアレイのロー選択は、ローアドレス選択信号▲
▼を受信するローイネーブルバッファ４Ｒ，バッファ
４Ｒからのローイネーブル信号ＲＥとアドレス信号Ａ０
〜Ａ７とを受信してローアドレス信号Ａ０，０〜
Ａ７，７を発生するローアドレスバッファ５Ｒ，アド
レスバッファ５Ｒからのローアドレスクロック信号RAC
を受信するワード線ドライバＤＲ、および、ワード線ド
ライバＤＲからのワード線駆動信号を受信してラッチイ
ネーブル信号ＬＥを発生するラッチイネーブルバッファ
７によって行われる。この場合、ローアドレスバッファ
５Ｒからのローアドレス信号Ａ０ ０〜Ａ６ ６はワー
ドデコーダ部３−１，３−２に供給されると共に、ワー
ドデコーダ部３−３，３−４に供給される。この結果、
ワードデコーダ部３−１，３−２がブロックBK1内から
１つのワード線を選択し、また同時に、ワードデコーダ
部３−３，３−４がブロックBK2内から１つのワード線
を選択する。このように、２つのブロックBK1，BK2に対
して同時にロー選択が実行されると、ラッチイネーブル
信号ＬＥによってセンスアンプ部２−１，２−２が共に
動作してビット線対間の電位差をセンスする。
また、メモリセルアレイのコラム選択は、ラッチイネー
ブル信号ＬＥとコラムアドレス選択信号▲▼とを
受信するコラムイネーブルバッファ４Ｃ、バッファ４Ｃ
からのコラムイネーブル信号ＣＥとコラムアドレス信号
Ａ０〜Ａ７とを受信してアドレス信号Ａ０，０〜
Ａ７，７を発生するコラムドレスバッファ５Ｃ、およ
び、アドレスバッファ５Ｃからのコラムアドレスクロッ
ク信号CACとローアドレスバッファ５Ｒからのローアド
レス信号Ａ７，７とを受信するコラム線ドライバ６Ｃ
によって行われる。すなわち、この場合、各ブロックBK
1，BK2においてコラム選択が行われ、従って、各ブロッ
クから１つの読出しデータ、合計２つのデータが同時に
得られる。２つのデータの選択は、アドレス信号Ａ７，
７に応じてコラム線ドライバ６Ｃによって行われる。
たとえば、Ａ７が“１”であれば、コラム駆動信号CD1,
CD2をそれぞれ、“１”，“０”にし、これにより、ブ
ロックBK2からのデータ転送を阻止し且つブロックBK1か
らのデータをＲＤ１としてデータバッファ８に転送す
る。他方、Ａ７が“０”であれば、コラム線駆動信号Ｃ
Ｄ１，ＣＤ２をそれぞれ“０”，“１”にし、これによ
り、ブロックBK1からのデータ転送を阻止し且つブロッ
クBK2からのデータをRD2としてデータバッファ８に転送
する。
ブル信号ＬＥとコラムアドレス選択信号▲▼とを
受信するコラムイネーブルバッファ４Ｃ、バッファ４Ｃ
からのコラムイネーブル信号ＣＥとコラムアドレス信号
Ａ０〜Ａ７とを受信してアドレス信号Ａ０，０〜
Ａ７，７を発生するコラムドレスバッファ５Ｃ、およ
び、アドレスバッファ５Ｃからのコラムアドレスクロッ
ク信号CACとローアドレスバッファ５Ｒからのローアド
レス信号Ａ７，７とを受信するコラム線ドライバ６Ｃ
によって行われる。すなわち、この場合、各ブロックBK
1，BK2においてコラム選択が行われ、従って、各ブロッ
クから１つの読出しデータ、合計２つのデータが同時に
得られる。２つのデータの選択は、アドレス信号Ａ７，
７に応じてコラム線ドライバ６Ｃによって行われる。
たとえば、Ａ７が“１”であれば、コラム駆動信号CD1,
CD2をそれぞれ、“１”，“０”にし、これにより、ブ
ロックBK2からのデータ転送を阻止し且つブロックBK1か
らのデータをＲＤ１としてデータバッファ８に転送す
る。他方、Ａ７が“０”であれば、コラム線駆動信号Ｃ
Ｄ１，ＣＤ２をそれぞれ“０”，“１”にし、これによ
り、ブロックBK1からのデータ転送を阻止し且つブロッ
クBK2からのデータをRD2としてデータバッファ８に転送
する。
また、第１図において、リフレッシュ動作を行うときに
は、リフレッシュ信号▲▼を受信してリフレッ
シュ制御回路９は信号ＲＦによりロー系回路４Ｒ，５
Ｒ，６Ｒ，７のみを動作可能にし、コラム系回路４Ｃ，
５Ｃ，６Ｃ，８の動作を不能にする。従って、リフレッ
シュ動作は、各ブロックBK1，BK2において同時に且つロ
ー毎に行われることになる。
は、リフレッシュ信号▲▼を受信してリフレッ
シュ制御回路９は信号ＲＦによりロー系回路４Ｒ，５
Ｒ，６Ｒ，７のみを動作可能にし、コラム系回路４Ｃ，
５Ｃ，６Ｃ，８の動作を不能にする。従って、リフレッ
シュ動作は、各ブロックBK1，BK2において同時に且つロ
ー毎に行われることになる。
しかしながら、第１図においては、たとえばブロックBK
1のメモリセルを選択する場合にも、ブロックBK2のワー
ド線選択動作が行われるので、ワード線の駆動およびセ
ンスアンプの動作に要する消費電力が大きくなる。
1のメモリセルを選択する場合にも、ブロックBK2のワー
ド線選択動作が行われるので、ワード線の駆動およびセ
ンスアンプの動作に要する消費電力が大きくなる。
本発明においては、たとえばブロックBK1のメモリセル
を選択する場合には、ブロックBK2のワード線選択動作
を行わないようにしている。従って、消費電力が小さく
なる。
を選択する場合には、ブロックBK2のワード線選択動作
を行わないようにしている。従って、消費電力が小さく
なる。
第２図は本発明の一実施例としての半導体記憶装置のブ
ロック回路図である。第２図において、第１図の構成要
素と同一の要素については同一の参照番号を付してあ
る。すなわち、第２図においては、ローアドレスバッフ
ァ５Ｒ′の後段に、ワード線ドライバ６Ｒ−１，ラッチ
イネーブルバッファ７−１がブロックBK1のロー選択専
門に設けられ、コラム線ドライバ６Ｒ−２，ラッチイネ
ーブルバッファ７−２がブロックBK2のロー選択専用に
設けられている。従って、ブロックBK1のワードデコー
ダ部３−１，３−２はワード線ドライバ６Ｒ−１のワー
ド線駆動信号ＷＤ１によってトリガされて活性化（駆
動）され、他方、ブロックBK2のワードデコーダ部３−
３，３−４はワード線ドライバ６Ｒ−２のワード線駆動
信号ＷＤ２によってトリガされて活性化（駆動）され
る。
ロック回路図である。第２図において、第１図の構成要
素と同一の要素については同一の参照番号を付してあ
る。すなわち、第２図においては、ローアドレスバッフ
ァ５Ｒ′の後段に、ワード線ドライバ６Ｒ−１，ラッチ
イネーブルバッファ７−１がブロックBK1のロー選択専
門に設けられ、コラム線ドライバ６Ｒ−２，ラッチイネ
ーブルバッファ７−２がブロックBK2のロー選択専用に
設けられている。従って、ブロックBK1のワードデコー
ダ部３−１，３−２はワード線ドライバ６Ｒ−１のワー
ド線駆動信号ＷＤ１によってトリガされて活性化（駆
動）され、他方、ブロックBK2のワードデコーダ部３−
３，３−４はワード線ドライバ６Ｒ−２のワード線駆動
信号ＷＤ２によってトリガされて活性化（駆動）され
る。
アクセス動作時にあっては、アドレスバッファ５Ｒ′
は、アドレス信号Ａ７，７にもとづいて、ローアドレ
スクロック信号RAC1，RAC2のいずれか一方のみを“１”
に、他方を“０”にする。この結果、ワード線ドライバ
６Ｒ−１，ラッチイネーブルバッファ７−１およびブロ
ックBK1あるいはワード線ドライバ６Ｒ−２，ラッチイ
ネーブルバッファ７−２およびブロックBK2のいずれか
一方のみが活性化（駆動）されて動作することになる。
なお、この場合、コラム系回路４Ｃ，５Ｃ，６Ｃ，８は
ブロックBK1，BK2の選択に関係なく、同一の動作を行
う。
は、アドレス信号Ａ７，７にもとづいて、ローアドレ
スクロック信号RAC1，RAC2のいずれか一方のみを“１”
に、他方を“０”にする。この結果、ワード線ドライバ
６Ｒ−１，ラッチイネーブルバッファ７−１およびブロ
ックBK1あるいはワード線ドライバ６Ｒ−２，ラッチイ
ネーブルバッファ７−２およびブロックBK2のいずれか
一方のみが活性化（駆動）されて動作することになる。
なお、この場合、コラム系回路４Ｃ，５Ｃ，６Ｃ，８は
ブロックBK1，BK2の選択に関係なく、同一の動作を行
う。
また、リフレッシュ動作時にあっては、アドレス信号Ａ
７，７に関係なく、ローアドレスクロック信号ＲＡＣ
１，ＲＡＣ２を共に“１”にする。この結果、ワード線
ドライバ６Ｒ−１および６Ｒ−２，ラッチイネーブルバ
ッファ７−１および７−２，ブロックBK1，BK2が共に活
性化（駆動）されて動作する。なお、この場合には、第
１図の場合と同様に、コラム系回路４Ｃ，５Ｃ，６Ｃ，
８は動作不能にされる。すなわち、ブロックBK1，BK2の
メモリセルに対するリフレッシュ動作は第１図の場合と
同一となる。
７，７に関係なく、ローアドレスクロック信号ＲＡＣ
１，ＲＡＣ２を共に“１”にする。この結果、ワード線
ドライバ６Ｒ−１および６Ｒ−２，ラッチイネーブルバ
ッファ７−１および７−２，ブロックBK1，BK2が共に活
性化（駆動）されて動作する。なお、この場合には、第
１図の場合と同様に、コラム系回路４Ｃ，５Ｃ，６Ｃ，
８は動作不能にされる。すなわち、ブロックBK1，BK2の
メモリセルに対するリフレッシュ動作は第１図の場合と
同一となる。
次に、ローアドレスクロック信号RAC1，RAC2を発生する
ローアドレスバッファ５Ｒ′について説明する。
ローアドレスバッファ５Ｒ′について説明する。
第３図は第２図のローアドレスバッファ５Ｒ′の詳細な
部分回路図である。第３図においては、ローアドレスク
ロック信号RAC（第１図において得られるものと同
一），ローイネーブルの逆相信号▲▼，リフレッシ
ュ信号ＲＦおよびローアドレス信号Ａ７を入力してロー
アドレスクロック信号RAC1を生成するための回路Ｃ
１と、ローアドレスクロック信号RAC，ローイネーブル
の逆相信号▲▼，リフレッシュ信号ＲＦおよびロー
アドレス信号７を入力してローアドレスクロック信号
RAC２を生成するための回路Ｃ２と、が示されている。
部分回路図である。第３図においては、ローアドレスク
ロック信号RAC（第１図において得られるものと同
一），ローイネーブルの逆相信号▲▼，リフレッシ
ュ信号ＲＦおよびローアドレス信号Ａ７を入力してロー
アドレスクロック信号RAC1を生成するための回路Ｃ
１と、ローアドレスクロック信号RAC，ローイネーブル
の逆相信号▲▼，リフレッシュ信号ＲＦおよびロー
アドレス信号７を入力してローアドレスクロック信号
RAC２を生成するための回路Ｃ２と、が示されている。
回路Ｃ１は１０個のトランジスタＱ１〜Ｑ１０からな
り、また回路Ｃ２は１０個のトランジスタＱ１１〜Ｑ
２０からなり、これら２つの回路Ｃ１，Ｃ２は同一の構
成をなしている。
り、また回路Ｃ２は１０個のトランジスタＱ１１〜Ｑ
２０からなり、これら２つの回路Ｃ１，Ｃ２は同一の構
成をなしている。
たとえば、回路Ｃ１において、スタンバイ状態にあって
は、信号▲▼は“１”（ハイ）であるので、ノード
Ｎ１，Ｎ２，Ｎ３，Ｎ４，Ｎ５は充電される。次に、ア
クティブ状態になると、信号▲▼は“０”（ロー）
となり、トランジスタＱ４のゲート電位（ノードＮ１の
電位）がハイであるので、ノードＮ２の電位は信号Ａ７
のハイ，ローによって決定される。たとえば、信号Ａ７
が“１”（ハイ）のときには、ノードＮ２の電位は降下
し、この結果、ノードＮ４の電位も降下する。従って、
信号RACはトランジスタＱ７を通過しない。逆に、信号
Ａ７が“０”（ロー）のときには、ノードＮ２の電位は
ハイに保持され、この結果、ノードＮ４の電位もハイに
保持される。従って、信号RACはトランジスタＱ７を通
過して信号RAC１となる。また、リフレッシュ動作時に
あっては、信号ＲＦが“１”（ハイ）となる。この結
果、ノードＮ１は放電され、ノードＮ２の電位は、信号
Ａ７のレベルに関係なく、ハイに保持される。従って、
信号RACはトランジスタＱ７を通過して信号RAC１とな
る。
は、信号▲▼は“１”（ハイ）であるので、ノード
Ｎ１，Ｎ２，Ｎ３，Ｎ４，Ｎ５は充電される。次に、ア
クティブ状態になると、信号▲▼は“０”（ロー）
となり、トランジスタＱ４のゲート電位（ノードＮ１の
電位）がハイであるので、ノードＮ２の電位は信号Ａ７
のハイ，ローによって決定される。たとえば、信号Ａ７
が“１”（ハイ）のときには、ノードＮ２の電位は降下
し、この結果、ノードＮ４の電位も降下する。従って、
信号RACはトランジスタＱ７を通過しない。逆に、信号
Ａ７が“０”（ロー）のときには、ノードＮ２の電位は
ハイに保持され、この結果、ノードＮ４の電位もハイに
保持される。従って、信号RACはトランジスタＱ７を通
過して信号RAC１となる。また、リフレッシュ動作時に
あっては、信号ＲＦが“１”（ハイ）となる。この結
果、ノードＮ１は放電され、ノードＮ２の電位は、信号
Ａ７のレベルに関係なく、ハイに保持される。従って、
信号RACはトランジスタＱ７を通過して信号RAC１とな
る。
回路Ｃ２においても同様であり、アクセス時のアクティ
ブ状態にあっては、信号７に応じて信号RACはトラン
ジスタＱ１７を通過して信号RAC２となり、また、リフ
レッシュ時にあっては、信号７のレベルに関係なく、
信号ＲＡはトランジスタＱ１７を通過して信号RAC２と
なる。
ブ状態にあっては、信号７に応じて信号RACはトラン
ジスタＱ１７を通過して信号RAC２となり、また、リフ
レッシュ時にあっては、信号７のレベルに関係なく、
信号ＲＡはトランジスタＱ１７を通過して信号RAC２と
なる。
以上説明したように本発明によれば、アクセス動作時に
は所望のローが存在するワードデコーダ部のみを動作さ
せるのでローデコーダの消費電力を低減することがで
き、たとえば２ブロックに分割した場合には、ワード線
ドライバ以降センスアンプの動作までの回路の消費電力
をほぼ1/2に低減することができる。また、リフレッシ
ュ時には分割した双方が動作するがリフレッシュ時はコ
ラム系の回路は動作しない。従って、トータルの消費電
力を低減することができ、前述の従来方式における問題
点の解決に役立つものである。
は所望のローが存在するワードデコーダ部のみを動作さ
せるのでローデコーダの消費電力を低減することがで
き、たとえば２ブロックに分割した場合には、ワード線
ドライバ以降センスアンプの動作までの回路の消費電力
をほぼ1/2に低減することができる。また、リフレッシ
ュ時には分割した双方が動作するがリフレッシュ時はコ
ラム系の回路は動作しない。従って、トータルの消費電
力を低減することができ、前述の従来方式における問題
点の解決に役立つものである。
なお、上述の実施例においては、６４Ｋビットメモリを
示したが、これに限定されるものではなく、本発明は、
たとえば、メモリセルアレイ，センスアンプ部，ワード
デコーダ部，ワード線ドライバおよびラッチイネーブル
バッファがｎ分割たとえば２分割されている半導体記憶
装置に適用される。
示したが、これに限定されるものではなく、本発明は、
たとえば、メモリセルアレイ，センスアンプ部，ワード
デコーダ部，ワード線ドライバおよびラッチイネーブル
バッファがｎ分割たとえば２分割されている半導体記憶
装置に適用される。
第１図は従来方式を実行するための半導体記憶装置のブ
ロック回路図、第２図は本発明の一実施例としての半導
体記憶装置のブロック回路図、第３図は第２図のアドレ
スバッファ５Ｒ′の詳細な部分回路図である。 １−１，１−２，１−３，１−４…メモリセルアレイ、
２−１，２−２…センスアンプ部、３−１，３−２，３
−３，３−４…ワードデコーダ部、４Ｒ…ローイネーブ
ルバッファ、４Ｃ…コラムイネーブルバッファ、５Ｒ，
５Ｒ′…ローアドレスバッファ、５Ｃ…コラムアドレス
バッファ、６Ｒ，６Ｒ−１，６Ｒ−２…ワード線ドライ
バ、６Ｃ…コラム線ドライバ、７，７−１，７−２…ラ
ッチイネーブルバッファ、８−データバッファ、９…リ
フレッシュ制御回路。
ロック回路図、第２図は本発明の一実施例としての半導
体記憶装置のブロック回路図、第３図は第２図のアドレ
スバッファ５Ｒ′の詳細な部分回路図である。 １−１，１−２，１−３，１−４…メモリセルアレイ、
２−１，２−２…センスアンプ部、３−１，３−２，３
−３，３−４…ワードデコーダ部、４Ｒ…ローイネーブ
ルバッファ、４Ｃ…コラムイネーブルバッファ、５Ｒ，
５Ｒ′…ローアドレスバッファ、５Ｃ…コラムアドレス
バッファ、６Ｒ，６Ｒ−１，６Ｒ−２…ワード線ドライ
バ、６Ｃ…コラム線ドライバ、７，７−１，７−２…ラ
ッチイネーブルバッファ、８−データバッファ、９…リ
フレッシュ制御回路。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 6741−5Ｌ Ｇ１１Ｃ 11/34 ３５４ Ｄ
Claims (1)
- 【請求項１】複数のワード線と複数のビット線の交差部
に配置したメモリセルを有するセルアレイ、該ワード線
を選択するワードデコーダ、およびセンスアンプを具備
するブロックを基板内に複数個設け、かつ、該ブロック
のワードデコーダおよびセンスアンプを選択するブロッ
ク選択回路を設けたダイナミック半導体記憶装置におい
て、 該ブロック選択回路は、アクセス動作時には選択すべき
メモリセルを有するブロックのみのワードデコーダおよ
びセンスアンプを選択し、かつ、その他のブロックのワ
ードデコーダおよびセンスアンプは電源供給をした状態
で非選択とし、 リフレッシュ動作時には複数のブロックのワードデコー
ダおよびセンスアンプを選択するようにしたことを特徴
とするダイナミック半導体記憶装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56099754A JPH0632217B2 (ja) | 1981-06-29 | 1981-06-29 | 半導体記憶装置 |
| US06/392,518 US4486860A (en) | 1981-06-29 | 1982-06-28 | System for driving a dynamic random access memory device |
| EP82303413A EP0068893B1 (en) | 1981-06-29 | 1982-06-29 | System for driving a dynamic random access memory device |
| DE8282303413T DE3280054D1 (de) | 1981-06-29 | 1982-06-29 | Steuerungssystem fuer einem direktzugriffspeicher. |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56099754A JPH0632217B2 (ja) | 1981-06-29 | 1981-06-29 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS581890A JPS581890A (ja) | 1983-01-07 |
| JPH0632217B2 true JPH0632217B2 (ja) | 1994-04-27 |
Family
ID=14255767
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56099754A Expired - Lifetime JPH0632217B2 (ja) | 1981-06-29 | 1981-06-29 | 半導体記憶装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4486860A (ja) |
| EP (1) | EP0068893B1 (ja) |
| JP (1) | JPH0632217B2 (ja) |
| DE (1) | DE3280054D1 (ja) |
Families Citing this family (28)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH065592B2 (ja) * | 1984-03-02 | 1994-01-19 | キヤノン株式会社 | 記録又は再生装置 |
| JPS6117292A (ja) * | 1984-07-04 | 1986-01-25 | Hitachi Ltd | 半導体記憶装置 |
| JPH0636267B2 (ja) * | 1984-09-19 | 1994-05-11 | キヤノン株式会社 | 記録又は再生装置 |
| JP2560011B2 (ja) * | 1986-07-21 | 1996-12-04 | 株式会社日立製作所 | 半導体メモリ装置 |
| JPS61199297A (ja) * | 1985-02-28 | 1986-09-03 | Toshiba Corp | 半導体記憶装置 |
| JPS61220192A (ja) * | 1985-03-27 | 1986-09-30 | Hitachi Micro Comput Eng Ltd | 半導体記憶装置 |
| US4823324A (en) * | 1985-09-23 | 1989-04-18 | Ncr Corporation | Page mode operation of main system memory in a medium scale computer |
| JPH0731908B2 (ja) * | 1985-10-09 | 1995-04-10 | 株式会社東芝 | 半導体記憶装置 |
| US4710903A (en) * | 1986-03-31 | 1987-12-01 | Wang Laboratories, Inc. | Pseudo-static memory subsystem |
| JPS62231495A (ja) * | 1986-03-31 | 1987-10-12 | Toshiba Corp | 半導体記憶装置 |
| JPS62241198A (ja) * | 1986-04-14 | 1987-10-21 | Hitachi Ltd | ダイナミツク型ｒａｍ |
| JPS62287499A (ja) * | 1986-06-06 | 1987-12-14 | Fujitsu Ltd | 半導体メモリ装置 |
| JPS62291792A (ja) * | 1986-06-11 | 1987-12-18 | Nec Corp | ダイナミツク型半導体記憶装置 |
| JP2712175B2 (ja) * | 1987-05-06 | 1998-02-10 | 三菱電機株式会社 | 半導体記憶装置 |
| JPS63282997A (ja) * | 1987-05-15 | 1988-11-18 | Mitsubishi Electric Corp | ブロツクアクセスメモリ |
| JPH0196894A (ja) * | 1987-10-07 | 1989-04-14 | Matsushita Electric Ind Co Ltd | ダイナミック形記憶装置 |
| JPH01258049A (ja) * | 1988-04-06 | 1989-10-16 | Fujitsu Ltd | メモリ回路 |
| JP2772640B2 (ja) * | 1988-04-27 | 1998-07-02 | 三菱電機株式会社 | 半導体記憶装置 |
| KR100213602B1 (ko) * | 1988-05-13 | 1999-08-02 | 가나이 쓰도무 | 다이나믹형 반도체 기억장치 |
| US5251177A (en) * | 1989-01-23 | 1993-10-05 | Matsushita Electric Industrial Co., Ltd. | Semiconductor memory device having an improved refresh operation |
| JP2794138B2 (ja) * | 1991-08-13 | 1998-09-03 | 三菱電機株式会社 | 半導体記憶装置 |
| TW212243B (ja) * | 1991-11-15 | 1993-09-01 | Hitachi Seisakusyo Kk | |
| US5305274A (en) * | 1992-09-16 | 1994-04-19 | Proebsting Robert J | Method and apparatus for refreshing a dynamic random access memory |
| JPH0746497B2 (ja) * | 1992-11-30 | 1995-05-17 | 株式会社東芝 | 半導体記憶装置 |
| JP2549235B2 (ja) * | 1992-11-30 | 1996-10-30 | 株式会社東芝 | 半導体記憶装置 |
| JP3169814B2 (ja) * | 1995-10-13 | 2001-05-28 | 日本電気株式会社 | 半導体記憶装置 |
| US6011748A (en) * | 1996-10-03 | 2000-01-04 | Credence Systems Corporation | Method and apparatus for built-in self test of integrated circuits providing for separate row and column addresses |
| KR100253570B1 (ko) * | 1997-06-28 | 2000-04-15 | 김영환 | 액티브 모드하에서 리프레쉬 동작이 가능한 메모리 장치 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3737879A (en) * | 1972-01-05 | 1973-06-05 | Mos Technology Inc | Self-refreshing memory |
| US4241425A (en) * | 1979-02-09 | 1980-12-23 | Bell Telephone Laboratories, Incorporated | Organization for dynamic random access memory |
| JPS57203290A (en) * | 1981-06-09 | 1982-12-13 | Mitsubishi Electric Corp | Ic memory |
-
1981
- 1981-06-29 JP JP56099754A patent/JPH0632217B2/ja not_active Expired - Lifetime
-
1982
- 1982-06-28 US US06/392,518 patent/US4486860A/en not_active Expired - Lifetime
- 1982-06-29 DE DE8282303413T patent/DE3280054D1/de not_active Expired - Lifetime
- 1982-06-29 EP EP82303413A patent/EP0068893B1/en not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| DE3280054D1 (de) | 1990-01-11 |
| EP0068893B1 (en) | 1989-12-06 |
| US4486860A (en) | 1984-12-04 |
| EP0068893A3 (en) | 1986-02-26 |
| EP0068893A2 (en) | 1983-01-05 |
| JPS581890A (ja) | 1983-01-07 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0632217B2 (ja) | 半導体記憶装置 | |
| US5325329A (en) | Dual port memory effecting transfer of data between a serial register and an arbitrary memory block | |
| US5659515A (en) | Semiconductor memory device capable of refresh operation in burst mode | |
| US5276642A (en) | Method for performing a split read/write operation in a dynamic random access memory | |
| US4608666A (en) | Semiconductor memory | |
| JP3223964B2 (ja) | 半導体記憶装置 | |
| US5293347A (en) | Semiconductor memory device having read/write operation improved in pipe line processing | |
| EP0087754B1 (en) | Semiconductor dynamic memory device | |
| US6650572B2 (en) | Compact analog-multiplexed global sense amplifier for rams | |
| US6542428B2 (en) | Semiconductor memory device allowing increase in capacity and operation speed with a suppressed layout area | |
| JPH07109701B2 (ja) | キャッシュメモリ | |
| US5812483A (en) | Integrated circuit memory devices including split word lines and predecoders and related methods | |
| US5307314A (en) | Split read/write dynamic random access memory | |
| JPH0522997B2 (ja) | ||
| JPH07109702B2 (ja) | ダイナミック型メモリ | |
| US6510094B2 (en) | Method and apparatus for refreshing semiconductor memory | |
| JPS62287499A (ja) | 半導体メモリ装置 | |
| US5875132A (en) | Semiconductor memory device for storing data comprising of plural bits and method for operating the same | |
| US5774412A (en) | Local word line phase driver | |
| EP0573046B1 (en) | Semiconductor memory device with single data line pair shared between memory cell arrays | |
| US5640359A (en) | Word driver circuit and a memory circuit using the same | |
| US5383160A (en) | Dynamic random access memory | |
| JPS6381688A (ja) | 半導体記憶装置 | |
| US7483288B2 (en) | Memory device | |
| US4833654A (en) | Method of and circuitry for generating staggered restore timing signals in block partitioned DRAM |