JPH07114794A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH07114794A JPH07114794A JP26076493A JP26076493A JPH07114794A JP H07114794 A JPH07114794 A JP H07114794A JP 26076493 A JP26076493 A JP 26076493A JP 26076493 A JP26076493 A JP 26076493A JP H07114794 A JPH07114794 A JP H07114794A
- Authority
- JP
- Japan
- Prior art keywords
- memory cell
- circuit
- bit line
- address
- switch circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Static Random-Access Memory (AREA)
- Read Only Memory (AREA)
- Dram (AREA)
Abstract
(57)【要約】
【目的】 メモリセルアレイを分割するためのスイッチ
回路をアドレスに対応してダイナミックにＯＮ／ＯＦＦ
制御を行なうことにより、ビット線の負荷容量を低減し
半導体記憶装置の低消費電力化と読み出し／書き込みの
高速化を図る。 【構成】 アドレスを入力とする行デコーダ１００と、
行デコーダ１００の出力信号線であるワード線に接続さ
れたメモリセルから構成されるメモリセルアレイを行単
位で２個に分割したメモリセルアレイ１０２,１０８
と、互いに隣接するメモリセルアレイの間で、メモリセ
ルのビット線を直列に接続または切り離しを行うための
スイッチ回路１０３と、スイッチ回路１０３の制御信号
を生成するための制御回路１０７とを備えた半導体記憶
装置である。
回路をアドレスに対応してダイナミックにＯＮ／ＯＦＦ
制御を行なうことにより、ビット線の負荷容量を低減し
半導体記憶装置の低消費電力化と読み出し／書き込みの
高速化を図る。 【構成】 アドレスを入力とする行デコーダ１００と、
行デコーダ１００の出力信号線であるワード線に接続さ
れたメモリセルから構成されるメモリセルアレイを行単
位で２個に分割したメモリセルアレイ１０２,１０８
と、互いに隣接するメモリセルアレイの間で、メモリセ
ルのビット線を直列に接続または切り離しを行うための
スイッチ回路１０３と、スイッチ回路１０３の制御信号
を生成するための制御回路１０７とを備えた半導体記憶
装置である。
Description
【０００１】
【産業上の利用分野】本発明は、コンピュータシステム
において、読み出しの高速化を図る半導体記憶装置に関
する。
において、読み出しの高速化を図る半導体記憶装置に関
する。
【０００２】
【従来の技術】近年、電子、情報、通信などの産業分野
において、半導体記憶装置は電子機器、コンピュータ等
においてプログラムあるいはデータを記憶する手段とし
て使用される。以下図面を参照しながら、従来の半導体
記憶装置について説明する。
において、半導体記憶装置は電子機器、コンピュータ等
においてプログラムあるいはデータを記憶する手段とし
て使用される。以下図面を参照しながら、従来の半導体
記憶装置について説明する。
【０００３】図６は従来の半導体記憶装置の構成図を示
す。例えば、「ＣＭＯＳ ＶＬＳＩ設計の原理」富沢孝
監訳の３０６〜３１２ページで従来の回路構成の一例を
参照することができる。２０はデータを保持する記憶手
段ＭＣを基本単位としたメモリセルアレイである。ここ
では説明を簡単にするために全体のメモリセルアレイ構
成として、行数×列数を４×３、データ幅は１ワードを
３ビットの構成と仮定する。２１はアドレスＡＤＤＲを
デコードしワード線ＷＬ０、ＷＬ１、ＷＬ２、ＷＬ３に
ワード選択のための信号を生成する行デコーダである。
２２は書き込みイネーブル信号ＷＥと読み出しイネーブ
ル信号ＲＥの制御により、１ワードに対応するメモリセ
ルＭＣとデータバスＤＡＴＡ間において読み出し／書き
込み動作を行なうための読み出し／書き込み回路であ
る。ビット線のプリチャージ回路／イコライズ回路、セ
ンスアンプは読み出し／書き込み回路２２に含まれてい
るものとする。記憶手段ＭＣに接続されるビット線をＢ
０，ＸＢ０，Ｂ１，ＸＢ１，Ｂ２，ＸＢ２で示す。
す。例えば、「ＣＭＯＳ ＶＬＳＩ設計の原理」富沢孝
監訳の３０６〜３１２ページで従来の回路構成の一例を
参照することができる。２０はデータを保持する記憶手
段ＭＣを基本単位としたメモリセルアレイである。ここ
では説明を簡単にするために全体のメモリセルアレイ構
成として、行数×列数を４×３、データ幅は１ワードを
３ビットの構成と仮定する。２１はアドレスＡＤＤＲを
デコードしワード線ＷＬ０、ＷＬ１、ＷＬ２、ＷＬ３に
ワード選択のための信号を生成する行デコーダである。
２２は書き込みイネーブル信号ＷＥと読み出しイネーブ
ル信号ＲＥの制御により、１ワードに対応するメモリセ
ルＭＣとデータバスＤＡＴＡ間において読み出し／書き
込み動作を行なうための読み出し／書き込み回路であ
る。ビット線のプリチャージ回路／イコライズ回路、セ
ンスアンプは読み出し／書き込み回路２２に含まれてい
るものとする。記憶手段ＭＣに接続されるビット線をＢ
０，ＸＢ０，Ｂ１，ＸＢ１，Ｂ２，ＸＢ２で示す。
【０００４】以上のように構成された半導体記憶装置に
ついて、以下その動作について説明する。書き込みイネ
ーブル信号ＷＥが”ＨＩＧＨ”の場合を書き込み動作、
読み出しイネーブル信号ＲＥが”ＨＩＧＨ”の場合を読
み出し動作とする。アドレスＡＤＤＲを行デコーダ２１
でデコードしワード線ＷＬ０が活性化されたとする。読
み出し動作が行われる場合は、ワード線ＷＬ０に接続さ
れる記憶手段ＭＣに保持されている１ワードのデータを
ビット線Ｂ０，ＸＢ０，Ｂ１，ＸＢ１，Ｂ２，ＸＢ２に
読み出し、読み出し／書き込み回路２２で駆動しデータ
バスＤＡＴＡにデータを読み出す。一方、書き込み動作
が行われる場合は、１ワードの書き込みデータをデータ
バスＤＡＴＡから読み出し／書き込み回路２２で駆動
し、ビット線Ｂ０，ＸＢ０，Ｂ１，ＸＢ１，Ｂ２，ＸＢ
２を介して１ワードのデータを記憶手段ＭＣに書き込
む。
ついて、以下その動作について説明する。書き込みイネ
ーブル信号ＷＥが”ＨＩＧＨ”の場合を書き込み動作、
読み出しイネーブル信号ＲＥが”ＨＩＧＨ”の場合を読
み出し動作とする。アドレスＡＤＤＲを行デコーダ２１
でデコードしワード線ＷＬ０が活性化されたとする。読
み出し動作が行われる場合は、ワード線ＷＬ０に接続さ
れる記憶手段ＭＣに保持されている１ワードのデータを
ビット線Ｂ０，ＸＢ０，Ｂ１，ＸＢ１，Ｂ２，ＸＢ２に
読み出し、読み出し／書き込み回路２２で駆動しデータ
バスＤＡＴＡにデータを読み出す。一方、書き込み動作
が行われる場合は、１ワードの書き込みデータをデータ
バスＤＡＴＡから読み出し／書き込み回路２２で駆動
し、ビット線Ｂ０，ＸＢ０，Ｂ１，ＸＢ１，Ｂ２，ＸＢ
２を介して１ワードのデータを記憶手段ＭＣに書き込
む。
【０００５】
【発明が解決しようとする課題】しかしながら上記のよ
うな構成では、半導体記憶装置の記憶容量の増大に伴
い、メモリセルアレイを構成する列方向のメモリセル数
の増加により、ビット線の負荷容量は増大する。従っ
て、ビット線における消費電力の増大と、ビット線を介
したメモリセルに対するデータの読み出し／書き込みの
アクセスタイムが増大し高速化を阻害するという問題点
を有していた。
うな構成では、半導体記憶装置の記憶容量の増大に伴
い、メモリセルアレイを構成する列方向のメモリセル数
の増加により、ビット線の負荷容量は増大する。従っ
て、ビット線における消費電力の増大と、ビット線を介
したメモリセルに対するデータの読み出し／書き込みの
アクセスタイムが増大し高速化を阻害するという問題点
を有していた。
【０００６】本発明は上記問題点に鑑み、ビット線の負
荷容量を低減し低消費電力化と読み出しの高速化を図る
ことができる半導体記憶装置を提供するものである。
荷容量を低減し低消費電力化と読み出しの高速化を図る
ことができる半導体記憶装置を提供するものである。
【０００７】
【課題を解決するための手段】上記課題を解決するため
に本発明の半導体記憶装置は、アドレスを入力とする行
デコーダと、前記行デコーダの出力信号線であるワード
線に接続されたメモリセルから構成されるメモリセルア
レイを行単位でｋ個（ｋ≧２）に分割したメモリセルア
レイと、互いに隣接する前記メモリセルアレイの間（第
ｉのメモリセルアレイと第ｉ＋１の間１≦ｉ≦ｋ−
１））で、メモリセルのビット線を直列に接続または切
り離しを行うためのｋ−１個のスイッチ回路と、前記ス
イッチ回路の制御信号を生成するための制御回路とを備
えたものである。
に本発明の半導体記憶装置は、アドレスを入力とする行
デコーダと、前記行デコーダの出力信号線であるワード
線に接続されたメモリセルから構成されるメモリセルア
レイを行単位でｋ個（ｋ≧２）に分割したメモリセルア
レイと、互いに隣接する前記メモリセルアレイの間（第
ｉのメモリセルアレイと第ｉ＋１の間１≦ｉ≦ｋ−
１））で、メモリセルのビット線を直列に接続または切
り離しを行うためのｋ−１個のスイッチ回路と、前記ス
イッチ回路の制御信号を生成するための制御回路とを備
えたものである。
【０００８】更に、分割されたｋ個の前記メモリセルア
レイの配置をアドレスに対応してプログラマブルに設計
することを特徴とする。
レイの配置をアドレスに対応してプログラマブルに設計
することを特徴とする。
【０００９】望ましくは前記アドレスの一部を制御回路
に入力する。
に入力する。
【００１０】
【作用】本発明は上記した構成によって、メモリセルア
レイを分割するためのスイッチ回路をアドレスに対応し
てダイナミックにＯＮ／ＯＦＦ制御を行なうことによ
り、ビット線の負荷容量を低減し半導体記憶装置の低消
費電力化と読み出しの高速化を図ることができる。
レイを分割するためのスイッチ回路をアドレスに対応し
てダイナミックにＯＮ／ＯＦＦ制御を行なうことによ
り、ビット線の負荷容量を低減し半導体記憶装置の低消
費電力化と読み出しの高速化を図ることができる。
【００１１】
【実施例】以下本発明の一実施例の半導体記憶装置につ
いて、図面を参照しながら説明する。図１は半導体記憶
装置のブロック図を示す。ここでは、ランダムアクセス
メモリ（ＲＡＭ）を例に挙げ、回路構成としてメモリセ
ルアレイを２個に分割した場合について説明する。
いて、図面を参照しながら説明する。図１は半導体記憶
装置のブロック図を示す。ここでは、ランダムアクセス
メモリ（ＲＡＭ）を例に挙げ、回路構成としてメモリセ
ルアレイを２個に分割した場合について説明する。
【００１２】１００はアドレスＡＤＤＲを入力とする行
デコーダ、１０２と１０８は読み出し／書き込みのデー
タを保持する記憶手段で構成されるメモリセルアレイで
あり、それぞれメモリマップのアドレス空間に基づき割
り当てられる。メモリセルアレイ１０２、１０８の読み
出し／書き込みに関する記憶手段は行デコーダ１００の
出力結果により選択される。１０３はメモリセルアレイ
１０２と１０８を分割するためのスイッチ回路である。
メモリセルアレイ１０２、１０８の内部のビット線をス
イッチ回路１０３で接続または切り離すことによりメモ
リセルアレイは分割される。１０４は前記ビット線のプ
リチャージ／イコライズを行なうためのプリチャージ回
路／イコライズ回路、１０５は前記ビット線の信号変化
を増幅するためのセンスアンプ、１０６はセンスアンプ
１０５の出力とデータバスＤＡＴＡの間で読み出し／書
き込みのデータをドライブ制御するための入出力バッフ
ァである。１０７はアドレスＡＤＤＲの一部を入力とし
スイッチ回路１０３の制御信号ＣＮＴを生成するための
制御回路である。例えばメモリマッピングで半導体記憶
装置のメモリ空間を２個に分割する場合は、アドレスＡ
ＤＤＲのＭＳＢを使用し制御信号ＣＮＴを生成すること
ができる。１０１はメモリセルアレイ１０２、１０８が
スイッチ回路１０３で切り離された場合に、プリチャー
ジ回路／イコライズ回路１０４とは独立にメモリセルア
レイ１０２のイコライズ動作のみを行なうためのイコラ
イズ回路である。このイコライズ回路１０１は、スイッ
チ回路１０３の制御を行なう制御回路１０７の構成を変
更し、プリチャージ回路／イコライズ回路１０４を用い
ることにすれば設ける必要がない。
デコーダ、１０２と１０８は読み出し／書き込みのデー
タを保持する記憶手段で構成されるメモリセルアレイで
あり、それぞれメモリマップのアドレス空間に基づき割
り当てられる。メモリセルアレイ１０２、１０８の読み
出し／書き込みに関する記憶手段は行デコーダ１００の
出力結果により選択される。１０３はメモリセルアレイ
１０２と１０８を分割するためのスイッチ回路である。
メモリセルアレイ１０２、１０８の内部のビット線をス
イッチ回路１０３で接続または切り離すことによりメモ
リセルアレイは分割される。１０４は前記ビット線のプ
リチャージ／イコライズを行なうためのプリチャージ回
路／イコライズ回路、１０５は前記ビット線の信号変化
を増幅するためのセンスアンプ、１０６はセンスアンプ
１０５の出力とデータバスＤＡＴＡの間で読み出し／書
き込みのデータをドライブ制御するための入出力バッフ
ァである。１０７はアドレスＡＤＤＲの一部を入力とし
スイッチ回路１０３の制御信号ＣＮＴを生成するための
制御回路である。例えばメモリマッピングで半導体記憶
装置のメモリ空間を２個に分割する場合は、アドレスＡ
ＤＤＲのＭＳＢを使用し制御信号ＣＮＴを生成すること
ができる。１０１はメモリセルアレイ１０２、１０８が
スイッチ回路１０３で切り離された場合に、プリチャー
ジ回路／イコライズ回路１０４とは独立にメモリセルア
レイ１０２のイコライズ動作のみを行なうためのイコラ
イズ回路である。このイコライズ回路１０１は、スイッ
チ回路１０３の制御を行なう制御回路１０７の構成を変
更し、プリチャージ回路／イコライズ回路１０４を用い
ることにすれば設ける必要がない。
【００１３】以下の説明ではイコライズ回路１０１を設
ける場合について説明する。図２は図１のブロック図に
対応する半導体記憶装置の構成図を示す。ここでは、メ
モリセルアレイを２個に分割した場合について説明す
る。１００から１０７の各構成要素は、図１の構成と同
様なものである。１０２と１０８はデータを保持する記
憶手段ＭＣを基本単位としたメモリセルアレイである。
ここでは説明を簡単にするために全体のメモリセルアレ
イ構成として行数×列数を４×３、データ幅は１ワード
を３ビットの構成と仮定する。１００はアドレスＡＤＤ
Ｒをデコードしワード線ＷＬ０、ＷＬ１、ＷＬ２、ＷＬ
３にワード選択のための信号を生成する行デコーダであ
る。ここに、ワード線ＷＬ０、ＷＬ１、ＷＬ２、ＷＬ３
が活性化されるアドレスＡＤＤＲは、それぞれ００番
地、０１番地、１０番地、１１番地とする。１０３はメ
モリセルアレイ１０２、１０８を分割するためのスイッ
チ回路であり、スイッチ素子ＳＷで構成される。分離さ
れるビット線をそれぞれＢ０，ＸＢ０，Ｂ１，ＸＢ１，
Ｂ２，ＸＢ２とＣ０，ＸＣ０，Ｃ１，ＸＣ１，Ｃ２，Ｘ
Ｃ２で示す。１０４は前記ビット線のプリチャージ／イ
コライズを行なうためのプリチャージ回路／イコライズ
回路、１０５は前記ビット線の信号変化を増幅するため
のセンスアンプ、１０６はセンスアンプ１０５の出力と
データバスＤＡＴＡの間で読み出し／書き込みのデータ
をドライブ制御するための入出力バッファである。１０
７はアドレスＡＤＤＲの一部を入力としスイッチ回路１
０３の制御信号ＣＮＴを生成するための制御回路であ
る。ここではアドレスＡＤＤＲのＭＳＢを使用し制御信
号ＣＮＴを生成することにより、メモリセルアレイ１０
２と１０８に２個に分割する場合を示しておりインバー
タで実現できる。
ける場合について説明する。図２は図１のブロック図に
対応する半導体記憶装置の構成図を示す。ここでは、メ
モリセルアレイを２個に分割した場合について説明す
る。１００から１０７の各構成要素は、図１の構成と同
様なものである。１０２と１０８はデータを保持する記
憶手段ＭＣを基本単位としたメモリセルアレイである。
ここでは説明を簡単にするために全体のメモリセルアレ
イ構成として行数×列数を４×３、データ幅は１ワード
を３ビットの構成と仮定する。１００はアドレスＡＤＤ
Ｒをデコードしワード線ＷＬ０、ＷＬ１、ＷＬ２、ＷＬ
３にワード選択のための信号を生成する行デコーダであ
る。ここに、ワード線ＷＬ０、ＷＬ１、ＷＬ２、ＷＬ３
が活性化されるアドレスＡＤＤＲは、それぞれ００番
地、０１番地、１０番地、１１番地とする。１０３はメ
モリセルアレイ１０２、１０８を分割するためのスイッ
チ回路であり、スイッチ素子ＳＷで構成される。分離さ
れるビット線をそれぞれＢ０，ＸＢ０，Ｂ１，ＸＢ１，
Ｂ２，ＸＢ２とＣ０，ＸＣ０，Ｃ１，ＸＣ１，Ｃ２，Ｘ
Ｃ２で示す。１０４は前記ビット線のプリチャージ／イ
コライズを行なうためのプリチャージ回路／イコライズ
回路、１０５は前記ビット線の信号変化を増幅するため
のセンスアンプ、１０６はセンスアンプ１０５の出力と
データバスＤＡＴＡの間で読み出し／書き込みのデータ
をドライブ制御するための入出力バッファである。１０
７はアドレスＡＤＤＲの一部を入力としスイッチ回路１
０３の制御信号ＣＮＴを生成するための制御回路であ
る。ここではアドレスＡＤＤＲのＭＳＢを使用し制御信
号ＣＮＴを生成することにより、メモリセルアレイ１０
２と１０８に２個に分割する場合を示しておりインバー
タで実現できる。
【００１４】図３はスイッチ回路１０３を構成するスイ
ッチ素子ＳＷの回路図を示す。ビット線Ｂ０、Ｃ０と制
御回路１０７の出力信号ＣＮＴに対応する１ビット分の
スイッチ素子ＳＷについて示した。例として２種類のス
イッチ素子を示す。３０２はＣＭＯＳスイッチ、３０１
はＰＭＯＳを制御するためのインバータ、３０３はＮＭ
ＯＳスイッチである。
ッチ素子ＳＷの回路図を示す。ビット線Ｂ０、Ｃ０と制
御回路１０７の出力信号ＣＮＴに対応する１ビット分の
スイッチ素子ＳＷについて示した。例として２種類のス
イッチ素子を示す。３０２はＣＭＯＳスイッチ、３０１
はＰＭＯＳを制御するためのインバータ、３０３はＮＭ
ＯＳスイッチである。
【００１５】以上のように構成された本発明の半導体記
憶装置について、図４のタイミング図を基に以下その動
作について説明する。
憶装置について、図４のタイミング図を基に以下その動
作について説明する。
【００１６】書き込みイネーブル信号ＷＥが”ＨＩＧ
Ｈ”の場合を書き込み動作、読み出しイネーブル信号Ｒ
Ｅが”ＨＩＧＨ”の場合を読み出し動作とする。最初の
サイクルにおいて、アドレスＡＤＤＲの００番地に対応
するメモリセルＭＣにデータを書き込み、次のサイクル
でそのデータを読み出す。これらのサイクルでは、アド
レスＡＤＤＲのＭＳＢが０であるため、制御回路１０７
の出力信号ＣＮＴは”ＨＩＧＨ”となり、スイッチ回路
１０３はオン状態になる。従って、各ビット線、例えば
Ｂ０とＣ０は接続されたまま動作する。これを通常アク
セスサイクルと呼ぶ。第３のサイクルではアドレスＡＤ
ＤＲの１０番地に対応するメモリセルＭＣにデータを書
き込み、次のサイクルでそのデータを読み出す。これら
のサイクルでは、アドレスＡＤＤＲのＭＳＢが１である
ため、制御回路１０７の出力信号ＣＮＴは”ＬＯＷ”と
なり、スイッチ回路１０３はＯＦＦ状態になる。従っ
て、各ビット線、例えばＢ０とＣ０は切断された状態で
動作する。これを高速アクセスサイクルと呼ぶ。
Ｈ”の場合を書き込み動作、読み出しイネーブル信号Ｒ
Ｅが”ＨＩＧＨ”の場合を読み出し動作とする。最初の
サイクルにおいて、アドレスＡＤＤＲの００番地に対応
するメモリセルＭＣにデータを書き込み、次のサイクル
でそのデータを読み出す。これらのサイクルでは、アド
レスＡＤＤＲのＭＳＢが０であるため、制御回路１０７
の出力信号ＣＮＴは”ＨＩＧＨ”となり、スイッチ回路
１０３はオン状態になる。従って、各ビット線、例えば
Ｂ０とＣ０は接続されたまま動作する。これを通常アク
セスサイクルと呼ぶ。第３のサイクルではアドレスＡＤ
ＤＲの１０番地に対応するメモリセルＭＣにデータを書
き込み、次のサイクルでそのデータを読み出す。これら
のサイクルでは、アドレスＡＤＤＲのＭＳＢが１である
ため、制御回路１０７の出力信号ＣＮＴは”ＬＯＷ”と
なり、スイッチ回路１０３はＯＦＦ状態になる。従っ
て、各ビット線、例えばＢ０とＣ０は切断された状態で
動作する。これを高速アクセスサイクルと呼ぶ。
【００１７】以下、各サイクルの動作を説明する。通常
アクセスサイクルにおいて、書き込みまたは読み出しの
動作に備えるためプリチャージ信号ＰＲＣが”ＨＩＧ
Ｈ”となり、プリチャージ回路／イコライズ回路１０４
により各ビット線はプリチャージと同時にイコライズさ
れる。タイミング図ではＢ０、ＸＢ０、Ｃ０、ＸＣ０に
ついて示した。アドレスＡＤＤＲは００番地であるた
め、行デコーダ２１でデコードすることによりワード線
ＷＬ０が活性化される。書き込みイネーブルＷＥが”Ｈ
ＩＧＨ”の期間において、データバスＤＡＴＡ上のデー
タは入出力バッファ１０６とビット線を介してメモリセ
ルＭＣに書き込まれる。タイミング図ではメモリセル
に”ＬＯＷ”のデータが書き込まれる場合を示す。次の
サイクルで書き込まれたデータを読み出す。アドレスＡ
ＤＤＲは００番地であるため、行デコーダ２１でデコー
ドすることによりワード線ＷＬ０が活性化される。読み
出しイネーブルＲＥが”ＨＩＧＨ”の期間において、メ
モリセルＭＣに保持されたデータをビット線に取り出し
センスアンプ１０５で増幅し、入出力バッファ１０６か
らデータバスＤＡＴＡに読み出す。以上の書き込み／読
み出しにおいて、各ビット線はスイッチ回路１０３で接
続されているためビット線の負荷容量はすべてのメモリ
セルの影響を受ける。
アクセスサイクルにおいて、書き込みまたは読み出しの
動作に備えるためプリチャージ信号ＰＲＣが”ＨＩＧ
Ｈ”となり、プリチャージ回路／イコライズ回路１０４
により各ビット線はプリチャージと同時にイコライズさ
れる。タイミング図ではＢ０、ＸＢ０、Ｃ０、ＸＣ０に
ついて示した。アドレスＡＤＤＲは００番地であるた
め、行デコーダ２１でデコードすることによりワード線
ＷＬ０が活性化される。書き込みイネーブルＷＥが”Ｈ
ＩＧＨ”の期間において、データバスＤＡＴＡ上のデー
タは入出力バッファ１０６とビット線を介してメモリセ
ルＭＣに書き込まれる。タイミング図ではメモリセル
に”ＬＯＷ”のデータが書き込まれる場合を示す。次の
サイクルで書き込まれたデータを読み出す。アドレスＡ
ＤＤＲは００番地であるため、行デコーダ２１でデコー
ドすることによりワード線ＷＬ０が活性化される。読み
出しイネーブルＲＥが”ＨＩＧＨ”の期間において、メ
モリセルＭＣに保持されたデータをビット線に取り出し
センスアンプ１０５で増幅し、入出力バッファ１０６か
らデータバスＤＡＴＡに読み出す。以上の書き込み／読
み出しにおいて、各ビット線はスイッチ回路１０３で接
続されているためビット線の負荷容量はすべてのメモリ
セルの影響を受ける。
【００１８】次に各ビット線がスイッチ回路１０３で切
断された状態で動作する高速アクセスサイクルにおい
て、書き込みまたは読み出しの動作に備えるためプリチ
ャージ信号ＰＲＣが”ＨＩＧＨ”となり、プリチャージ
回路／イコライズ回路１０４により各ビット線Ｂ０、Ｘ
Ｂ０、Ｂ１、ＸＢ１、Ｂ２、ＸＢ２はプリチャージと同
時にイコライズされる。一方、イコライズ回路１０１に
より各ビット線Ｃ０、ＸＣ０、Ｃ１、ＸＣ１、Ｃ２、Ｘ
Ｃ２はイコライズのみ行なわれる。アドレスＡＤＤＲは
１０番地であるため、行デコーダ２１でデコードするこ
とによりワード線ＷＬ２が活性化される。書き込みイネ
ーブルＷＥが”ＨＩＧＨ”の期間において、データバス
ＤＡＴＡ上のデータは入出力バッファ１０６とビット線
を介してメモリセルＭＣに書き込まれる。タイミング図
ではメモリセルに”ＬＯＷ”のデータが書き込まれる場
合を示す。次のサイクルで書き込まれたデータを読み出
す。アドレスＡＤＤＲは１０番地であるため、行デコー
ダ２１でデコードすることによりワード線ＷＬ２が活性
化される。読み出しイネーブルＲＥが”ＨＩＧＨ”の期
間において、メモリセルＭＣに保持されたデータをビッ
ト線に取り出しセンスアンプ１０５で増幅し、入出力バ
ッファ１０６からデータバスＤＡＴＡに読み出す。
断された状態で動作する高速アクセスサイクルにおい
て、書き込みまたは読み出しの動作に備えるためプリチ
ャージ信号ＰＲＣが”ＨＩＧＨ”となり、プリチャージ
回路／イコライズ回路１０４により各ビット線Ｂ０、Ｘ
Ｂ０、Ｂ１、ＸＢ１、Ｂ２、ＸＢ２はプリチャージと同
時にイコライズされる。一方、イコライズ回路１０１に
より各ビット線Ｃ０、ＸＣ０、Ｃ１、ＸＣ１、Ｃ２、Ｘ
Ｃ２はイコライズのみ行なわれる。アドレスＡＤＤＲは
１０番地であるため、行デコーダ２１でデコードするこ
とによりワード線ＷＬ２が活性化される。書き込みイネ
ーブルＷＥが”ＨＩＧＨ”の期間において、データバス
ＤＡＴＡ上のデータは入出力バッファ１０６とビット線
を介してメモリセルＭＣに書き込まれる。タイミング図
ではメモリセルに”ＬＯＷ”のデータが書き込まれる場
合を示す。次のサイクルで書き込まれたデータを読み出
す。アドレスＡＤＤＲは１０番地であるため、行デコー
ダ２１でデコードすることによりワード線ＷＬ２が活性
化される。読み出しイネーブルＲＥが”ＨＩＧＨ”の期
間において、メモリセルＭＣに保持されたデータをビッ
ト線に取り出しセンスアンプ１０５で増幅し、入出力バ
ッファ１０６からデータバスＤＡＴＡに読み出す。
【００１９】以上の書き込み／読み出しにおいて、各ビ
ット線はスイッチ回路１０３で切断されているためビッ
ト線の負荷容量はすべてのメモリセルの半分の影響しか
受けない。従って、高速アクセスサイクルでは、プリチ
ャージに関する低消費電力化と高速化、書き込み／読み
出しに関する低消費電力化と高速化を図ることができ
る。
ット線はスイッチ回路１０３で切断されているためビッ
ト線の負荷容量はすべてのメモリセルの半分の影響しか
受けない。従って、高速アクセスサイクルでは、プリチ
ャージに関する低消費電力化と高速化、書き込み／読み
出しに関する低消費電力化と高速化を図ることができ
る。
【００２０】図５は、半導体記憶装置のメモリマップを
示す。通常アクセス空間は前記通常アクセスサイクルに
対応する半導体記憶装置のメモリセルアレイ１０２を割
当てる。一方、高速アクセス空間は前記高速アクセスサ
イクルに対応する半導体記憶装置のメモリセルアレイ１
０８に割当てる。このようにアドレスに対応してスイッ
チ回路１０３をダイナミックにＯＮ／ＯＦＦすることに
より、要求されるデータの読み出しまたは書き込みのア
クセスタイムに応じた高性能なメモリシステムを構成す
ることができる。
示す。通常アクセス空間は前記通常アクセスサイクルに
対応する半導体記憶装置のメモリセルアレイ１０２を割
当てる。一方、高速アクセス空間は前記高速アクセスサ
イクルに対応する半導体記憶装置のメモリセルアレイ１
０８に割当てる。このようにアドレスに対応してスイッ
チ回路１０３をダイナミックにＯＮ／ＯＦＦすることに
より、要求されるデータの読み出しまたは書き込みのア
クセスタイムに応じた高性能なメモリシステムを構成す
ることができる。
【００２１】以上のように本実施例によれば、メモリセ
ルアレイ間のビット線の接続または切り離しを行うため
のスイッチ回路とその制御回路を設けることにより、ビ
ット線の負荷容量を低減し半導体記憶装置の低消費電力
化と読み出し／書き込みの高速化を図ることができる。
さらに実際のレイアウトにおいて、このスイッチ回路と
その制御回路は半導体記憶装置全体の面積に比較して無
視できる程度に小さく構成できるため、シンプルな構成
で性能向上を図ることができる。
ルアレイ間のビット線の接続または切り離しを行うため
のスイッチ回路とその制御回路を設けることにより、ビ
ット線の負荷容量を低減し半導体記憶装置の低消費電力
化と読み出し／書き込みの高速化を図ることができる。
さらに実際のレイアウトにおいて、このスイッチ回路と
その制御回路は半導体記憶装置全体の面積に比較して無
視できる程度に小さく構成できるため、シンプルな構成
で性能向上を図ることができる。
【００２２】なお、以上の説明ではメモリセルアレイを
２個に分割した場合であった。さらに複数のメモリセル
アレイ間にそれぞれスイッチ回路を設け、それに対応す
る制御回路を設けることにより、２個に分割の場合と同
様に多数個に分割の場合にも応用することができ、半導
体記憶装置の低消費電力化と読み出し／書き込みの高速
化の効果はさらに増大する。また、以上の説明ではＲＡ
Ｍに関する説明を行なったが、同様にリードオンリメモ
リ（ＲＯＭ）についても、メモリセルアレイ間のビット
線の接続または切り離しを行うためのスイッチ回路とそ
の制御回路を設けることにより、ビット線の負荷容量を
低減し半導体記憶装置の低消費電力化と読み出しの高速
化を図ることができる。
２個に分割した場合であった。さらに複数のメモリセル
アレイ間にそれぞれスイッチ回路を設け、それに対応す
る制御回路を設けることにより、２個に分割の場合と同
様に多数個に分割の場合にも応用することができ、半導
体記憶装置の低消費電力化と読み出し／書き込みの高速
化の効果はさらに増大する。また、以上の説明ではＲＡ
Ｍに関する説明を行なったが、同様にリードオンリメモ
リ（ＲＯＭ）についても、メモリセルアレイ間のビット
線の接続または切り離しを行うためのスイッチ回路とそ
の制御回路を設けることにより、ビット線の負荷容量を
低減し半導体記憶装置の低消費電力化と読み出しの高速
化を図ることができる。
【００２３】
【発明の効果】以上のように本発明は、メモリセルアレ
イの各ワードをアドレスに対応して少なくとも２個に分
割して構成されたメモリセルアレイと、ビット線の接続
または切り離しを行うためのスイッチ回路と、その制御
信号を生成するための制御回路と、ビット線に接続する
イコライズ回路を設けることにより、ビット線の負荷容
量を低減し半導体記憶装置の低消費電力化と読み出しの
高速化を図ることができる。
イの各ワードをアドレスに対応して少なくとも２個に分
割して構成されたメモリセルアレイと、ビット線の接続
または切り離しを行うためのスイッチ回路と、その制御
信号を生成するための制御回路と、ビット線に接続する
イコライズ回路を設けることにより、ビット線の負荷容
量を低減し半導体記憶装置の低消費電力化と読み出しの
高速化を図ることができる。
【図１】本発明の実施例における半導体記憶装置のブロ
ック図
ック図
【図２】同実施例における半導体記憶装置の構成図
【図３】同実施例における半導体記憶装置のスイッチ素
子の回路図
子の回路図
【図４】同実施例における半導体記憶装置のタイミング
図
図
【図５】同実施例における半導体記憶装置のメモリマッ
プ図
プ図
【図６】従来の半導体記憶装置の構成図
１００ 行デコーダ １０１ イコライズ回路 １０２、１０８ メモリセルアレイ １０３ スイッチ回路 １０４ プリチャージ回路／イコライズ回路 １０５ センスアンプ １０６ 入出力バッファ １０７ 制御回路 ３０１ インバータ ３０２ ＣＭＯＳスイッチ ３０３ ＮＭＯＳスイッチ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｇ１１Ｃ 17/00 ３０９ Ｊ
Claims (3)
- 【請求項１】アドレスを入力とする行デコーダと、 前記行デコーダの出力信号線であるワード線に接続され
たメモリセルから構成されるメモリセルアレイを行単位
でｋ個（ｋ≧２）に分割したメモリセルアレイと、 互いに隣接する前記メモリセルアレイの間（第ｉのメモ
リセルアレイと第ｉ＋１の間（１≦ｉ≦ｋ−１））で、
メモリセルのビット線を直列に接続または切り離しを行
うためのｋ−１個のスイッチ回路と、 前記スイッチ回路の制御信号を生成するための制御回路
とを備えた半導体記憶装置。 - 【請求項２】分割されたｋ個の前記メモリセルアレイを
アドレスに対応してプログラマブルに配置したことを特
徴とする請求項１記載の半導体記憶装置。 - 【請求項３】前記アドレスの一部を制御回路に入力する
ことを特徴とする請求項１記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26076493A JPH07114794A (ja) | 1993-10-19 | 1993-10-19 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26076493A JPH07114794A (ja) | 1993-10-19 | 1993-10-19 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07114794A true JPH07114794A (ja) | 1995-05-02 |
Family
ID=17352408
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26076493A Pending JPH07114794A (ja) | 1993-10-19 | 1993-10-19 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07114794A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2825829A1 (fr) * | 2001-06-11 | 2002-12-13 | Samsung Electronics Co Ltd | Dispositif de memoire a semiconducteur ayant des reseaux de cellules de memoire permettant un acces selectif |
| US6710991B2 (en) | 2002-05-28 | 2004-03-23 | Oki Electric Industry Co., Ltd. | Electrostatic-breakdown-preventive and protective circuit for semiconductor-device |
| US6940739B2 (en) | 1995-08-31 | 2005-09-06 | Hitachi, Ltd. | Semiconductor memory device |
| US6952363B2 (en) | 2003-05-29 | 2005-10-04 | Samsung Electronics Co., Ltd. | Semiconductor memory device with selectively connectable segmented bit line member and method of driving the same |
| US7102928B2 (en) | 2000-06-29 | 2006-09-05 | Shouichi Kawamura | Semiconductor memory apparatus |
| JP2015084269A (ja) * | 2008-04-24 | 2015-04-30 | クゥアルコム・インコーポレイテッドＱｕａｌｃｏｍｍ Ｉｎｃｏｒｐｏｒａｔｅｄ | 電気的メモリ動作におけるダイナミック電力セービングのためのシステム及び方法 |
-
1993
- 1993-10-19 JP JP26076493A patent/JPH07114794A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6940739B2 (en) | 1995-08-31 | 2005-09-06 | Hitachi, Ltd. | Semiconductor memory device |
| US7102928B2 (en) | 2000-06-29 | 2006-09-05 | Shouichi Kawamura | Semiconductor memory apparatus |
| FR2825829A1 (fr) * | 2001-06-11 | 2002-12-13 | Samsung Electronics Co Ltd | Dispositif de memoire a semiconducteur ayant des reseaux de cellules de memoire permettant un acces selectif |
| US6710991B2 (en) | 2002-05-28 | 2004-03-23 | Oki Electric Industry Co., Ltd. | Electrostatic-breakdown-preventive and protective circuit for semiconductor-device |
| US6952363B2 (en) | 2003-05-29 | 2005-10-04 | Samsung Electronics Co., Ltd. | Semiconductor memory device with selectively connectable segmented bit line member and method of driving the same |
| JP2015084269A (ja) * | 2008-04-24 | 2015-04-30 | クゥアルコム・インコーポレイテッドＱｕａｌｃｏｍｍ Ｉｎｃｏｒｐｏｒａｔｅｄ | 電気的メモリ動作におけるダイナミック電力セービングのためのシステム及び方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5659515A (en) | Semiconductor memory device capable of refresh operation in burst mode | |
| US5742554A (en) | Volatile memory device and method of refreshing same | |
| US5267210A (en) | SRAM with flash clear for selectable I/OS | |
| JPH05347092A (ja) | Ｄｒａｍ、ｓｒａｍ組み合わせアレイ | |
| US6366526B2 (en) | Static random access memory (SRAM) array central global decoder system and method | |
| US5875132A (en) | Semiconductor memory device for storing data comprising of plural bits and method for operating the same | |
| US6229758B1 (en) | Semiconductor memory device that can read out data faster than writing it | |
| JP3018498B2 (ja) | 半導体記憶装置 | |
| JPH07211077A (ja) | 半導体記憶装置 | |
| US5359566A (en) | Dynamic random access memory | |
| KR20080009129A (ko) | 저장 회로 및 방법 | |
| JPH08129876A (ja) | 半導体記憶装置 | |
| US5060200A (en) | Partial random access memory | |
| JPH08339687A (ja) | マルチバンク形の半導体メモリ装置 | |
| JP3169814B2 (ja) | 半導体記憶装置 | |
| JPH07114794A (ja) | 半導体記憶装置 | |
| JP2845187B2 (ja) | 半導体記憶装置 | |
| JPH0714381A (ja) | Ｄｒａｍリフレッシュ装置及び方法 | |
| US5787041A (en) | System and method for improving a random access memory (RAM) | |
| JPH08147980A (ja) | 半導体記憶装置 | |
| US6094393A (en) | Stacked sense-amp cache memory system and method | |
| JPH0863969A (ja) | 半導体記憶装置 | |
| KR100361862B1 (ko) | 반도체 메모리장치 및 이의 센싱전류 감소방법 | |
| EP0343068B1 (en) | Sram with flash clear for selectable I/Os | |
| JP2611873B2 (ja) | 半導体記憶装置 |