JP2550705B2 - 記憶装置 - Google Patents
記憶装置Info
- Publication number
- JP2550705B2 JP2550705B2 JP1135029A JP13502989A JP2550705B2 JP 2550705 B2 JP2550705 B2 JP 2550705B2 JP 1135029 A JP1135029 A JP 1135029A JP 13502989 A JP13502989 A JP 13502989A JP 2550705 B2 JP2550705 B2 JP 2550705B2
- Authority
- JP
- Japan
- Prior art keywords
- memory matrix
- control circuit
- data
- address
- mode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は、ブロック転送機能を有する記憶装置に関す
るものであり、特にクロックサイクルやメモリマトリク
ス回路の性能に応じて動作モードを柔軟に変更できる記
憶装置に関するものである。
るものであり、特にクロックサイクルやメモリマトリク
ス回路の性能に応じて動作モードを柔軟に変更できる記
憶装置に関するものである。
（従来の技術） 従来、ブロック転送機能を有する記憶装置では、メモ
リマトリクス回路の構成単位であるブロック転送可能な
ダイナミックRAMの性能（書込み／読出しデータをクロ
ック周期で連続的に転送できるか否か）によって、同一
のメモリマトリクス回路にブロック転送を実行させた
り、Ｍ個のメモリマトリクス回路にインターリーブ動作
でクロック周期のデータ転送を実行させたりしている。
リマトリクス回路の構成単位であるブロック転送可能な
ダイナミックRAMの性能（書込み／読出しデータをクロ
ック周期で連続的に転送できるか否か）によって、同一
のメモリマトリクス回路にブロック転送を実行させた
り、Ｍ個のメモリマトリクス回路にインターリーブ動作
でクロック周期のデータ転送を実行させたりしている。
（発明が解決しようとする課題） 上記従来のブロック転送可能な記憶装置では、制御回
路がメモリマトリクス回路の高速性に関する性能とクロ
ックサイクルとの間の整合性を前提として構成されてい
る。このため、一方の変更に伴い両者の整合性が崩れる
と制御回路の設計変更が必要になり、時間と費用が嵩む
という欠点がある。
路がメモリマトリクス回路の高速性に関する性能とクロ
ックサイクルとの間の整合性を前提として構成されてい
る。このため、一方の変更に伴い両者の整合性が崩れる
と制御回路の設計変更が必要になり、時間と費用が嵩む
という欠点がある。
（課題を解決するための手段） 他装置からのブロック転送命令に従ってＮバイト単位
（Ｎは整数）のデータの書込み又は読出し動作を連続的
にＭ回（Ｍは２以上の整数）反復する記憶装置におい
て、 互いに異なるアドレス線，タイミング信号線，ライト
データ線およびリードデータ線に接続されて独立に動作
する、それぞれがＮバイト構成でページモード機能を有
するＭ個のメモリマトリクス回路と、 前記各々のメモリマトリクス回路に対してページモー
ド機能によりアクセスする第１の動作モード，前記Ｍ個
のメモリマトリクス回路に対してインタリーブによりア
クセスする第２の動作モードの何れか一方を指定するモ
ード指定信号を保持するモード指定レジスタと、 前記Ｍ個のメモリマトリクス回路と、前記アドレス
線，タイミング信号線，ライトデータ線及びリードデー
タ線によって接続され、前記ブロック転送命令及び前記
モード指定レジスタの内容に従い、第１の動作モードが
指定されているときはアクセス先となる１個のメモリマ
トリクス回路との間でＮバイト単位のデータ転送をペー
ジモード機能を使用してＭ回反復する制御を行い、第２
の動作モードが指定されているときはＭ個のメモリマト
リクス回路のそれぞれとの間でＮバイト単位のデータ転
送をメモリマトリクス回路を順次に変更しつつＭ回反復
する制御を行うアドレス制御回路，タイミング制御回
路，ライトデータ制御回路及びリードデータ制御回路と
を備えでいる。
（Ｎは整数）のデータの書込み又は読出し動作を連続的
にＭ回（Ｍは２以上の整数）反復する記憶装置におい
て、 互いに異なるアドレス線，タイミング信号線，ライト
データ線およびリードデータ線に接続されて独立に動作
する、それぞれがＮバイト構成でページモード機能を有
するＭ個のメモリマトリクス回路と、 前記各々のメモリマトリクス回路に対してページモー
ド機能によりアクセスする第１の動作モード，前記Ｍ個
のメモリマトリクス回路に対してインタリーブによりア
クセスする第２の動作モードの何れか一方を指定するモ
ード指定信号を保持するモード指定レジスタと、 前記Ｍ個のメモリマトリクス回路と、前記アドレス
線，タイミング信号線，ライトデータ線及びリードデー
タ線によって接続され、前記ブロック転送命令及び前記
モード指定レジスタの内容に従い、第１の動作モードが
指定されているときはアクセス先となる１個のメモリマ
トリクス回路との間でＮバイト単位のデータ転送をペー
ジモード機能を使用してＭ回反復する制御を行い、第２
の動作モードが指定されているときはＭ個のメモリマト
リクス回路のそれぞれとの間でＮバイト単位のデータ転
送をメモリマトリクス回路を順次に変更しつつＭ回反復
する制御を行うアドレス制御回路，タイミング制御回
路，ライトデータ制御回路及びリードデータ制御回路と
を備えでいる。
すなわち、本発明の記憶装置によれば、設計変更に伴
ってメモリマトリクス回路の性能とクロックサイクルと
の間の整合性が崩れてもモード指定レジスタの内容を変
更するだけで柔軟に対応でき、制御回路の設計変更に伴
う時間と費用が不要になる。
ってメモリマトリクス回路の性能とクロックサイクルと
の間の整合性が崩れてもモード指定レジスタの内容を変
更するだけで柔軟に対応でき、制御回路の設計変更に伴
う時間と費用が不要になる。
以下、本発明の作用を実施例と共に詳細に説明する。
（実施例） 第１図は、本発明の一実施例の記憶装置の構成を示す
ブロック図であり、１はアドレス制御回路、２はライト
データ制御回路、３はタイミング制御回路、４はリード
データ制御回路、5,6はメモリマトリクス回路、７はモ
ード指定レジスタである。また、10,11,12はアドレス
線、20,21,22はライタデータ線、30,31はタイミング信
号線、40,41,42はリードデータ線である。
ブロック図であり、１はアドレス制御回路、２はライト
データ制御回路、３はタイミング制御回路、４はリード
データ制御回路、5,6はメモリマトリクス回路、７はモ
ード指定レジスタである。また、10,11,12はアドレス
線、20,21,22はライタデータ線、30,31はタイミング信
号線、40,41,42はリードデータ線である。
メモリマトリクス回路５と６は、いずれも４バイト構
成のダイナミックRAMから構成されると共に、ファース
ト・ページモードの動作機能を備えている。
成のダイナミックRAMから構成されると共に、ファース
ト・ページモードの動作機能を備えている。
この記憶装置は、４バイトデータの転送を連続して２
回反復するブロック転送命令を実行できるように構成さ
れている。更に、この記憶装置は、メモリマトリクス回
路5,6の性能とクロックサイクルとの間の整合性に応じ
て、上記ブロック転送を２種類の動作モードのもとで実
行できるように構成されている。すなわち、第１のモー
ドのもとでは、メモリマトリクス回路５と６のいずれか
一方だけに４バイトのデータがクロック周期で連続して
２回反復して書込まれ、あるいはそこから読出される。
第２のモードのもとでは、メモリマトリクス回路５と６
とがインターリーブされつつ４バイトのデータがクロッ
ク周期で連続して両方に書込まれ、あるいは両方から読
出される。
回反復するブロック転送命令を実行できるように構成さ
れている。更に、この記憶装置は、メモリマトリクス回
路5,6の性能とクロックサイクルとの間の整合性に応じ
て、上記ブロック転送を２種類の動作モードのもとで実
行できるように構成されている。すなわち、第１のモー
ドのもとでは、メモリマトリクス回路５と６のいずれか
一方だけに４バイトのデータがクロック周期で連続して
２回反復して書込まれ、あるいはそこから読出される。
第２のモードのもとでは、メモリマトリクス回路５と６
とがインターリーブされつつ４バイトのデータがクロッ
ク周期で連続して両方に書込まれ、あるいは両方から読
出される。
上記第1,第２の動作モードのいずれに従って動作する
かは、モード指定レジスタ７に設定されるモード選択信
号によって指定される。アドレス制御回路１、ライトデ
ータ制御回路２、タイミング制御回路３、リードデータ
制御回路４は、上記モード指定信号に従って動作する。
上記第１のモードはモード指定信号の論理“0"によって
指定され、第２の動作モードはモード指定信号の論理
“1"によって指定される。
かは、モード指定レジスタ７に設定されるモード選択信
号によって指定される。アドレス制御回路１、ライトデ
ータ制御回路２、タイミング制御回路３、リードデータ
制御回路４は、上記モード指定信号に従って動作する。
上記第１のモードはモード指定信号の論理“0"によって
指定され、第２の動作モードはモード指定信号の論理
“1"によって指定される。
まず、上記第１の動作モードのもとに、４バイトのデ
ータを連続して２回メモリマトリクス回路５に書込む場
合のブロック転送動作について、第２図のタイミングチ
ャートを参照しつつ説明する。
ータを連続して２回メモリマトリクス回路５に書込む場
合のブロック転送動作について、第２図のタイミングチ
ャートを参照しつつ説明する。
アドレス制御回路１は、システム制御装置などの他装
置からアドレス線10上に出力されたアドレスを受取る
と、クロックサイクルT0で該当のロウアドレスをアドレ
ス線11を介してメモリマトリクス回路５に送出する。こ
れと並行して、タイミング制御回路３は、RASタイミン
グをタイミング信号線30を介してメモリマトリクス回路
５に送出する。次のクロックサイクルT1で、アドレス制
御回路１はアドレス線11を介してメモリマトリクス回路
５にカラムアドレスを送出する。これと並行して、タイ
ミング制御回路３はタイミング信号線30上にCASタイミ
ングを送出する。この結果、メモリマトリクス回路５の
該当アドレスから信号線40上にデータD0が読出され、リ
ードデータ制御回路４とデータ線42を介して他装置に転
送される。
置からアドレス線10上に出力されたアドレスを受取る
と、クロックサイクルT0で該当のロウアドレスをアドレ
ス線11を介してメモリマトリクス回路５に送出する。こ
れと並行して、タイミング制御回路３は、RASタイミン
グをタイミング信号線30を介してメモリマトリクス回路
５に送出する。次のクロックサイクルT1で、アドレス制
御回路１はアドレス線11を介してメモリマトリクス回路
５にカラムアドレスを送出する。これと並行して、タイ
ミング制御回路３はタイミング信号線30上にCASタイミ
ングを送出する。この結果、メモリマトリクス回路５の
該当アドレスから信号線40上にデータD0が読出され、リ
ードデータ制御回路４とデータ線42を介して他装置に転
送される。
次のクロックサイクルT2で、アドレス制御回路１はア
ドレス線11上に次のカラムアドレスを送出し、タイミン
グ制御回路４はタイミング信号線30上に次のCASタイミ
ングを送出する。この結果、メモリマトリクス回路５の
該当アドレスからリードデータ線40上にデータD1が読出
され、リードデータ制御回路４とリードデータ線42とを
介して他装置に転送される。
ドレス線11上に次のカラムアドレスを送出し、タイミン
グ制御回路４はタイミング信号線30上に次のCASタイミ
ングを送出する。この結果、メモリマトリクス回路５の
該当アドレスからリードデータ線40上にデータD1が読出
され、リードデータ制御回路４とリードデータ線42とを
介して他装置に転送される。
次に、メモリマトリクス回路５と６をインターリーブ
させながらクロック周期で４バイトデータを連続的に２
回読出す第２の動作モードを、第３図のタイミングチャ
ートを参照して説明する。
させながらクロック周期で４バイトデータを連続的に２
回読出す第２の動作モードを、第３図のタイミングチャ
ートを参照して説明する。
この場合、クロックのサイクルタイムは第２図の場合
の半分の値に短縮されており、メモリマトリクス回路5,
6の動作速度に関する性能を越えているものとする。
の半分の値に短縮されており、メモリマトリクス回路5,
6の動作速度に関する性能を越えているものとする。
アドレス制御回路１は、他装置からのアドレスを受取
ると、クロックサイクルT0でメモリマトリクス回路５に
連なるアドレス線11にロウアドレスを送出し、次のクロ
ックサイクルT1でメモリマトリクス回路６に連なるアド
レス線12上にロウアドレスを送出する。また、タイミン
グ制御回路３は、アドレス線11に送出されるロウアドレ
スに対応したRASタイミングをメモリマトリクス回路５
に連なるタイミング信号線30上に送出し、アドレス線12
上に送出されたロウアドレスに対応したRASタイミング
をメモリマトリクス回路６に連なるタイミング信号線31
上に送出する。
ると、クロックサイクルT0でメモリマトリクス回路５に
連なるアドレス線11にロウアドレスを送出し、次のクロ
ックサイクルT1でメモリマトリクス回路６に連なるアド
レス線12上にロウアドレスを送出する。また、タイミン
グ制御回路３は、アドレス線11に送出されるロウアドレ
スに対応したRASタイミングをメモリマトリクス回路５
に連なるタイミング信号線30上に送出し、アドレス線12
上に送出されたロウアドレスに対応したRASタイミング
をメモリマトリクス回路６に連なるタイミング信号線31
上に送出する。
アドレス制御回路１は、クロックサイクルT2において
メモリマトリクス回路５に連なるアドレス線11上にカラ
ムアドレスを送出し、次のクロックサイクルT3において
メモリマトリクス回路６に連なるアドレス線12上に次の
カラムアドレスを送出する。タイミング制御回路３は、
アドレス線11に送出されたカラムアドレスに対応したCA
Sタイミングをメモリマトリクス回路５に連なるタイミ
ング信号線30上に送出し、アドレス線12に送出されたカ
ラムアドレスに対応したCASタイミングをメモリマトリ
クス回路６に連なるタイミング信号線31に送出する。
メモリマトリクス回路５に連なるアドレス線11上にカラ
ムアドレスを送出し、次のクロックサイクルT3において
メモリマトリクス回路６に連なるアドレス線12上に次の
カラムアドレスを送出する。タイミング制御回路３は、
アドレス線11に送出されたカラムアドレスに対応したCA
Sタイミングをメモリマトリクス回路５に連なるタイミ
ング信号線30上に送出し、アドレス線12に送出されたカ
ラムアドレスに対応したCASタイミングをメモリマトリ
クス回路６に連なるタイミング信号線31に送出する。
この結果、メモリマトリクス回路５の該当アドレスか
らリードデータ線40上にデータD0が読出され、次のクロ
ックサイクルでメモリマトリクス回路６の該当アドレス
からリードデータ線41にデータD1が読出される。これら
のリードデータは、リードデータ制御回路４とリードデ
ータ線42とを介して他装置に転送される。
らリードデータ線40上にデータD0が読出され、次のクロ
ックサイクルでメモリマトリクス回路６の該当アドレス
からリードデータ線41にデータD1が読出される。これら
のリードデータは、リードデータ制御回路４とリードデ
ータ線42とを介して他装置に転送される。
以上、ブロック転送命令に従うデータの書込み動作に
ついて説明したが、読出し動作についても同様である。
ついて説明したが、読出し動作についても同様である。
また、４バイトのデータ構成のメモリマトリクス回路
を２個設置する場合について本発明を例示した。しかし
ながら、一般には、Ｎバイトのデータ構成のメモリマト
リクス回路をＭ個備えた記憶装置に本発明を拡張できる
ことは明らかである。
を２個設置する場合について本発明を例示した。しかし
ながら、一般には、Ｎバイトのデータ構成のメモリマト
リクス回路をＭ個備えた記憶装置に本発明を拡張できる
ことは明らかである。
（発明の効果） 以上詳細に説明したように、本発明の記憶装置は、ブ
ロック転送命令の実行に際し１個のメモリマトリクス回
路との間でデータ転送を所定回数反復するか又は所定個
数のメモリマトリクス回路のそれぞれとの間でインター
リーブを行いつつ所定回数のデータ転送を反復するかの
動作モードを指定するモード指定信号を保持するモード
指定レジスタと、このモード指定レジスタの内容に従い
必要なメモリマトリクス回路を選択しつつ動作する制御
回路とを備える構成であるから、設計変更に伴ってメモ
リマトリクス回路の性能とクロックサイクルとの間の整
合性が崩れてもモード指定レジスタの内容を変更するだ
けで柔軟に対応できる。
ロック転送命令の実行に際し１個のメモリマトリクス回
路との間でデータ転送を所定回数反復するか又は所定個
数のメモリマトリクス回路のそれぞれとの間でインター
リーブを行いつつ所定回数のデータ転送を反復するかの
動作モードを指定するモード指定信号を保持するモード
指定レジスタと、このモード指定レジスタの内容に従い
必要なメモリマトリクス回路を選択しつつ動作する制御
回路とを備える構成であるから、設計変更に伴ってメモ
リマトリクス回路の性能とクロックサイクルとの間の整
合性が崩れてもモード指定レジスタの内容を変更するだ
けで柔軟に対応できる。
この結果、制御回路の設計変更に伴う時間と費用が不
要になる。
要になる。
第１図は本発明の一実施例の記憶装置の構成を示すブロ
ック図、第２図と第３図は第１図の記憶装置の動作を説
明するためのタイミングチャートである。 １……アドレス制御回路、２……ライトデータ制御回
路、３……タイミング制御回路、４……リードデータ制
御回路、5,6……メモリマトリクス回路、７……モード
指定レジスタ、10,11,12……アドレス線、20,21,22……
ライトデータ線、30,31……タイミング信号線、40,41,4
2……リードデータ線。
ック図、第２図と第３図は第１図の記憶装置の動作を説
明するためのタイミングチャートである。 １……アドレス制御回路、２……ライトデータ制御回
路、３……タイミング制御回路、４……リードデータ制
御回路、5,6……メモリマトリクス回路、７……モード
指定レジスタ、10,11,12……アドレス線、20,21,22……
ライトデータ線、30,31……タイミング信号線、40,41,4
2……リードデータ線。
Claims (1)
- 【請求項１】他装置からのブロック転送命令に従ってＮ
バイト単位（Ｎは整数）のデータの書込み又は読出し動
作を連続的にＭ回（Ｍは２以上の整数）反復する記憶装
置において、 互いに異なるアドレス線，タイミング信号線，ライトデ
ータ線およびリードデータ線に接続されて独立に動作す
る、それぞれがＮバイト構成でページモード機能を有す
るＭ個のメモリマトリクス回路と、 前記各々のメモリマトリクス回路に対してページモード
機能によりアクセスする第１の動作モード，前記Ｍ個の
メモリマトリクス回路に対してインタリーブによりアク
セスする第２の動作モードの何れか一方を指定するモー
ド指定信号を保持するモード指定レジスタと、 前記Ｍ個のメモリマトリクス回路と、前記アドレス線，
タイミング信号線，ライトデータ線及びリードデータ線
によって接続され、前記ブロック転送命令及び前記モー
ド指定レジスタの内容に従い、第１の動作モードが指定
されているときはアクセス先となる１個のメモリマトリ
クス回路との間でＮバイト単位のデータ転送をページモ
ード機能を使用してＭ回反復する制御を行い、第２の動
作モードが指定されているときはＭ個のメモリマトリク
ス回路のそれぞれとの間でＮバイト単位のデータ転送を
メモリマトリクス回路を順次に変更しつつＭ回反復する
制御を行うアドレス制御回路，タイミング制御回路，ラ
イトデータ制御回路及びリードデータ制御回路とを備え
たことを特徴とする記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1135029A JP2550705B2 (ja) | 1989-05-29 | 1989-05-29 | 記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1135029A JP2550705B2 (ja) | 1989-05-29 | 1989-05-29 | 記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH031394A JPH031394A (ja) | 1991-01-08 |
| JP2550705B2 true JP2550705B2 (ja) | 1996-11-06 |
Family
ID=15142277
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1135029A Expired - Lifetime JP2550705B2 (ja) | 1989-05-29 | 1989-05-29 | 記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2550705B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3169814B2 (ja) * | 1995-10-13 | 2001-05-28 | 日本電気株式会社 | 半導体記憶装置 |
| JPH09265774A (ja) * | 1996-01-24 | 1997-10-07 | Hitachi Ltd | 積層メモリモジュール基板およびその基板へのアクセス方式 |
| CN108571512B (zh) | 2017-03-08 | 2021-08-24 | 信泰光学(深圳)有限公司 | 旋转轴结构 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5268331A (en) * | 1975-12-05 | 1977-06-07 | Hitachi Ltd | Interleaving control system of shared memory |
| JPS58196671A (ja) * | 1982-05-10 | 1983-11-16 | Hitachi Ltd | 半導体記憶素子 |
-
1989
- 1989-05-29 JP JP1135029A patent/JP2550705B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH031394A (ja) | 1991-01-08 |
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