JP2550705B2 - 記憶装置 - Google Patents
記憶装置Info
- Publication number
- JP2550705B2 JP2550705B2 JP1135029A JP13502989A JP2550705B2 JP 2550705 B2 JP2550705 B2 JP 2550705B2 JP 1135029 A JP1135029 A JP 1135029A JP 13502989 A JP13502989 A JP 13502989A JP 2550705 B2 JP2550705 B2 JP 2550705B2
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- JP
- Japan
- Prior art keywords
- memory matrix
- control circuit
- data
- address
- mode
- Prior art date
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Description
【発明の詳細な説明】 (産業上の利用分野) 本発明は、ブロック転送機能を有する記憶装置に関す
るものであり、特にクロックサイクルやメモリマトリク
ス回路の性能に応じて動作モードを柔軟に変更できる記
憶装置に関するものである。
るものであり、特にクロックサイクルやメモリマトリク
ス回路の性能に応じて動作モードを柔軟に変更できる記
憶装置に関するものである。
(従来の技術) 従来、ブロック転送機能を有する記憶装置では、メモ
リマトリクス回路の構成単位であるブロック転送可能な
ダイナミックRAMの性能(書込み/読出しデータをクロ
ック周期で連続的に転送できるか否か)によって、同一
のメモリマトリクス回路にブロック転送を実行させた
り、M個のメモリマトリクス回路にインターリーブ動作
でクロック周期のデータ転送を実行させたりしている。
リマトリクス回路の構成単位であるブロック転送可能な
ダイナミックRAMの性能(書込み/読出しデータをクロ
ック周期で連続的に転送できるか否か)によって、同一
のメモリマトリクス回路にブロック転送を実行させた
り、M個のメモリマトリクス回路にインターリーブ動作
でクロック周期のデータ転送を実行させたりしている。
(発明が解決しようとする課題) 上記従来のブロック転送可能な記憶装置では、制御回
路がメモリマトリクス回路の高速性に関する性能とクロ
ックサイクルとの間の整合性を前提として構成されてい
る。このため、一方の変更に伴い両者の整合性が崩れる
と制御回路の設計変更が必要になり、時間と費用が嵩む
という欠点がある。
路がメモリマトリクス回路の高速性に関する性能とクロ
ックサイクルとの間の整合性を前提として構成されてい
る。このため、一方の変更に伴い両者の整合性が崩れる
と制御回路の設計変更が必要になり、時間と費用が嵩む
という欠点がある。
(課題を解決するための手段) 他装置からのブロック転送命令に従ってNバイト単位
(Nは整数)のデータの書込み又は読出し動作を連続的
にM回(Mは2以上の整数)反復する記憶装置におい
て、 互いに異なるアドレス線,タイミング信号線,ライト
データ線およびリードデータ線に接続されて独立に動作
する、それぞれがNバイト構成でページモード機能を有
するM個のメモリマトリクス回路と、 前記各々のメモリマトリクス回路に対してページモー
ド機能によりアクセスする第1の動作モード,前記M個
のメモリマトリクス回路に対してインタリーブによりア
クセスする第2の動作モードの何れか一方を指定するモ
ード指定信号を保持するモード指定レジスタと、 前記M個のメモリマトリクス回路と、前記アドレス
線,タイミング信号線,ライトデータ線及びリードデー
タ線によって接続され、前記ブロック転送命令及び前記
モード指定レジスタの内容に従い、第1の動作モードが
指定されているときはアクセス先となる1個のメモリマ
トリクス回路との間でNバイト単位のデータ転送をペー
ジモード機能を使用してM回反復する制御を行い、第2
の動作モードが指定されているときはM個のメモリマト
リクス回路のそれぞれとの間でNバイト単位のデータ転
送をメモリマトリクス回路を順次に変更しつつM回反復
する制御を行うアドレス制御回路,タイミング制御回
路,ライトデータ制御回路及びリードデータ制御回路と
を備えでいる。
(Nは整数)のデータの書込み又は読出し動作を連続的
にM回(Mは2以上の整数)反復する記憶装置におい
て、 互いに異なるアドレス線,タイミング信号線,ライト
データ線およびリードデータ線に接続されて独立に動作
する、それぞれがNバイト構成でページモード機能を有
するM個のメモリマトリクス回路と、 前記各々のメモリマトリクス回路に対してページモー
ド機能によりアクセスする第1の動作モード,前記M個
のメモリマトリクス回路に対してインタリーブによりア
クセスする第2の動作モードの何れか一方を指定するモ
ード指定信号を保持するモード指定レジスタと、 前記M個のメモリマトリクス回路と、前記アドレス
線,タイミング信号線,ライトデータ線及びリードデー
タ線によって接続され、前記ブロック転送命令及び前記
モード指定レジスタの内容に従い、第1の動作モードが
指定されているときはアクセス先となる1個のメモリマ
トリクス回路との間でNバイト単位のデータ転送をペー
ジモード機能を使用してM回反復する制御を行い、第2
の動作モードが指定されているときはM個のメモリマト
リクス回路のそれぞれとの間でNバイト単位のデータ転
送をメモリマトリクス回路を順次に変更しつつM回反復
する制御を行うアドレス制御回路,タイミング制御回
路,ライトデータ制御回路及びリードデータ制御回路と
を備えでいる。
すなわち、本発明の記憶装置によれば、設計変更に伴
ってメモリマトリクス回路の性能とクロックサイクルと
の間の整合性が崩れてもモード指定レジスタの内容を変
更するだけで柔軟に対応でき、制御回路の設計変更に伴
う時間と費用が不要になる。
ってメモリマトリクス回路の性能とクロックサイクルと
の間の整合性が崩れてもモード指定レジスタの内容を変
更するだけで柔軟に対応でき、制御回路の設計変更に伴
う時間と費用が不要になる。
以下、本発明の作用を実施例と共に詳細に説明する。
(実施例) 第1図は、本発明の一実施例の記憶装置の構成を示す
ブロック図であり、1はアドレス制御回路、2はライト
データ制御回路、3はタイミング制御回路、4はリード
データ制御回路、5,6はメモリマトリクス回路、7はモ
ード指定レジスタである。また、10,11,12はアドレス
線、20,21,22はライタデータ線、30,31はタイミング信
号線、40,41,42はリードデータ線である。
ブロック図であり、1はアドレス制御回路、2はライト
データ制御回路、3はタイミング制御回路、4はリード
データ制御回路、5,6はメモリマトリクス回路、7はモ
ード指定レジスタである。また、10,11,12はアドレス
線、20,21,22はライタデータ線、30,31はタイミング信
号線、40,41,42はリードデータ線である。
メモリマトリクス回路5と6は、いずれも4バイト構
成のダイナミックRAMから構成されると共に、ファース
ト・ページモードの動作機能を備えている。
成のダイナミックRAMから構成されると共に、ファース
ト・ページモードの動作機能を備えている。
この記憶装置は、4バイトデータの転送を連続して2
回反復するブロック転送命令を実行できるように構成さ
れている。更に、この記憶装置は、メモリマトリクス回
路5,6の性能とクロックサイクルとの間の整合性に応じ
て、上記ブロック転送を2種類の動作モードのもとで実
行できるように構成されている。すなわち、第1のモー
ドのもとでは、メモリマトリクス回路5と6のいずれか
一方だけに4バイトのデータがクロック周期で連続して
2回反復して書込まれ、あるいはそこから読出される。
第2のモードのもとでは、メモリマトリクス回路5と6
とがインターリーブされつつ4バイトのデータがクロッ
ク周期で連続して両方に書込まれ、あるいは両方から読
出される。
回反復するブロック転送命令を実行できるように構成さ
れている。更に、この記憶装置は、メモリマトリクス回
路5,6の性能とクロックサイクルとの間の整合性に応じ
て、上記ブロック転送を2種類の動作モードのもとで実
行できるように構成されている。すなわち、第1のモー
ドのもとでは、メモリマトリクス回路5と6のいずれか
一方だけに4バイトのデータがクロック周期で連続して
2回反復して書込まれ、あるいはそこから読出される。
第2のモードのもとでは、メモリマトリクス回路5と6
とがインターリーブされつつ4バイトのデータがクロッ
ク周期で連続して両方に書込まれ、あるいは両方から読
出される。
上記第1,第2の動作モードのいずれに従って動作する
かは、モード指定レジスタ7に設定されるモード選択信
号によって指定される。アドレス制御回路1、ライトデ
ータ制御回路2、タイミング制御回路3、リードデータ
制御回路4は、上記モード指定信号に従って動作する。
上記第1のモードはモード指定信号の論理“0"によって
指定され、第2の動作モードはモード指定信号の論理
“1"によって指定される。
かは、モード指定レジスタ7に設定されるモード選択信
号によって指定される。アドレス制御回路1、ライトデ
ータ制御回路2、タイミング制御回路3、リードデータ
制御回路4は、上記モード指定信号に従って動作する。
上記第1のモードはモード指定信号の論理“0"によって
指定され、第2の動作モードはモード指定信号の論理
“1"によって指定される。
まず、上記第1の動作モードのもとに、4バイトのデ
ータを連続して2回メモリマトリクス回路5に書込む場
合のブロック転送動作について、第2図のタイミングチ
ャートを参照しつつ説明する。
ータを連続して2回メモリマトリクス回路5に書込む場
合のブロック転送動作について、第2図のタイミングチ
ャートを参照しつつ説明する。
アドレス制御回路1は、システム制御装置などの他装
置からアドレス線10上に出力されたアドレスを受取る
と、クロックサイクルT0で該当のロウアドレスをアドレ
ス線11を介してメモリマトリクス回路5に送出する。こ
れと並行して、タイミング制御回路3は、RASタイミン
グをタイミング信号線30を介してメモリマトリクス回路
5に送出する。次のクロックサイクルT1で、アドレス制
御回路1はアドレス線11を介してメモリマトリクス回路
5にカラムアドレスを送出する。これと並行して、タイ
ミング制御回路3はタイミング信号線30上にCASタイミ
ングを送出する。この結果、メモリマトリクス回路5の
該当アドレスから信号線40上にデータD0が読出され、リ
ードデータ制御回路4とデータ線42を介して他装置に転
送される。
置からアドレス線10上に出力されたアドレスを受取る
と、クロックサイクルT0で該当のロウアドレスをアドレ
ス線11を介してメモリマトリクス回路5に送出する。こ
れと並行して、タイミング制御回路3は、RASタイミン
グをタイミング信号線30を介してメモリマトリクス回路
5に送出する。次のクロックサイクルT1で、アドレス制
御回路1はアドレス線11を介してメモリマトリクス回路
5にカラムアドレスを送出する。これと並行して、タイ
ミング制御回路3はタイミング信号線30上にCASタイミ
ングを送出する。この結果、メモリマトリクス回路5の
該当アドレスから信号線40上にデータD0が読出され、リ
ードデータ制御回路4とデータ線42を介して他装置に転
送される。
次のクロックサイクルT2で、アドレス制御回路1はア
ドレス線11上に次のカラムアドレスを送出し、タイミン
グ制御回路4はタイミング信号線30上に次のCASタイミ
ングを送出する。この結果、メモリマトリクス回路5の
該当アドレスからリードデータ線40上にデータD1が読出
され、リードデータ制御回路4とリードデータ線42とを
介して他装置に転送される。
ドレス線11上に次のカラムアドレスを送出し、タイミン
グ制御回路4はタイミング信号線30上に次のCASタイミ
ングを送出する。この結果、メモリマトリクス回路5の
該当アドレスからリードデータ線40上にデータD1が読出
され、リードデータ制御回路4とリードデータ線42とを
介して他装置に転送される。
次に、メモリマトリクス回路5と6をインターリーブ
させながらクロック周期で4バイトデータを連続的に2
回読出す第2の動作モードを、第3図のタイミングチャ
ートを参照して説明する。
させながらクロック周期で4バイトデータを連続的に2
回読出す第2の動作モードを、第3図のタイミングチャ
ートを参照して説明する。
この場合、クロックのサイクルタイムは第2図の場合
の半分の値に短縮されており、メモリマトリクス回路5,
6の動作速度に関する性能を越えているものとする。
の半分の値に短縮されており、メモリマトリクス回路5,
6の動作速度に関する性能を越えているものとする。
アドレス制御回路1は、他装置からのアドレスを受取
ると、クロックサイクルT0でメモリマトリクス回路5に
連なるアドレス線11にロウアドレスを送出し、次のクロ
ックサイクルT1でメモリマトリクス回路6に連なるアド
レス線12上にロウアドレスを送出する。また、タイミン
グ制御回路3は、アドレス線11に送出されるロウアドレ
スに対応したRASタイミングをメモリマトリクス回路5
に連なるタイミング信号線30上に送出し、アドレス線12
上に送出されたロウアドレスに対応したRASタイミング
をメモリマトリクス回路6に連なるタイミング信号線31
上に送出する。
ると、クロックサイクルT0でメモリマトリクス回路5に
連なるアドレス線11にロウアドレスを送出し、次のクロ
ックサイクルT1でメモリマトリクス回路6に連なるアド
レス線12上にロウアドレスを送出する。また、タイミン
グ制御回路3は、アドレス線11に送出されるロウアドレ
スに対応したRASタイミングをメモリマトリクス回路5
に連なるタイミング信号線30上に送出し、アドレス線12
上に送出されたロウアドレスに対応したRASタイミング
をメモリマトリクス回路6に連なるタイミング信号線31
上に送出する。
アドレス制御回路1は、クロックサイクルT2において
メモリマトリクス回路5に連なるアドレス線11上にカラ
ムアドレスを送出し、次のクロックサイクルT3において
メモリマトリクス回路6に連なるアドレス線12上に次の
カラムアドレスを送出する。タイミング制御回路3は、
アドレス線11に送出されたカラムアドレスに対応したCA
Sタイミングをメモリマトリクス回路5に連なるタイミ
ング信号線30上に送出し、アドレス線12に送出されたカ
ラムアドレスに対応したCASタイミングをメモリマトリ
クス回路6に連なるタイミング信号線31に送出する。
メモリマトリクス回路5に連なるアドレス線11上にカラ
ムアドレスを送出し、次のクロックサイクルT3において
メモリマトリクス回路6に連なるアドレス線12上に次の
カラムアドレスを送出する。タイミング制御回路3は、
アドレス線11に送出されたカラムアドレスに対応したCA
Sタイミングをメモリマトリクス回路5に連なるタイミ
ング信号線30上に送出し、アドレス線12に送出されたカ
ラムアドレスに対応したCASタイミングをメモリマトリ
クス回路6に連なるタイミング信号線31に送出する。
この結果、メモリマトリクス回路5の該当アドレスか
らリードデータ線40上にデータD0が読出され、次のクロ
ックサイクルでメモリマトリクス回路6の該当アドレス
からリードデータ線41にデータD1が読出される。これら
のリードデータは、リードデータ制御回路4とリードデ
ータ線42とを介して他装置に転送される。
らリードデータ線40上にデータD0が読出され、次のクロ
ックサイクルでメモリマトリクス回路6の該当アドレス
からリードデータ線41にデータD1が読出される。これら
のリードデータは、リードデータ制御回路4とリードデ
ータ線42とを介して他装置に転送される。
以上、ブロック転送命令に従うデータの書込み動作に
ついて説明したが、読出し動作についても同様である。
ついて説明したが、読出し動作についても同様である。
また、4バイトのデータ構成のメモリマトリクス回路
を2個設置する場合について本発明を例示した。しかし
ながら、一般には、Nバイトのデータ構成のメモリマト
リクス回路をM個備えた記憶装置に本発明を拡張できる
ことは明らかである。
を2個設置する場合について本発明を例示した。しかし
ながら、一般には、Nバイトのデータ構成のメモリマト
リクス回路をM個備えた記憶装置に本発明を拡張できる
ことは明らかである。
(発明の効果) 以上詳細に説明したように、本発明の記憶装置は、ブ
ロック転送命令の実行に際し1個のメモリマトリクス回
路との間でデータ転送を所定回数反復するか又は所定個
数のメモリマトリクス回路のそれぞれとの間でインター
リーブを行いつつ所定回数のデータ転送を反復するかの
動作モードを指定するモード指定信号を保持するモード
指定レジスタと、このモード指定レジスタの内容に従い
必要なメモリマトリクス回路を選択しつつ動作する制御
回路とを備える構成であるから、設計変更に伴ってメモ
リマトリクス回路の性能とクロックサイクルとの間の整
合性が崩れてもモード指定レジスタの内容を変更するだ
けで柔軟に対応できる。
ロック転送命令の実行に際し1個のメモリマトリクス回
路との間でデータ転送を所定回数反復するか又は所定個
数のメモリマトリクス回路のそれぞれとの間でインター
リーブを行いつつ所定回数のデータ転送を反復するかの
動作モードを指定するモード指定信号を保持するモード
指定レジスタと、このモード指定レジスタの内容に従い
必要なメモリマトリクス回路を選択しつつ動作する制御
回路とを備える構成であるから、設計変更に伴ってメモ
リマトリクス回路の性能とクロックサイクルとの間の整
合性が崩れてもモード指定レジスタの内容を変更するだ
けで柔軟に対応できる。
この結果、制御回路の設計変更に伴う時間と費用が不
要になる。
要になる。
第1図は本発明の一実施例の記憶装置の構成を示すブロ
ック図、第2図と第3図は第1図の記憶装置の動作を説
明するためのタイミングチャートである。 1……アドレス制御回路、2……ライトデータ制御回
路、3……タイミング制御回路、4……リードデータ制
御回路、5,6……メモリマトリクス回路、7……モード
指定レジスタ、10,11,12……アドレス線、20,21,22……
ライトデータ線、30,31……タイミング信号線、40,41,4
2……リードデータ線。
ック図、第2図と第3図は第1図の記憶装置の動作を説
明するためのタイミングチャートである。 1……アドレス制御回路、2……ライトデータ制御回
路、3……タイミング制御回路、4……リードデータ制
御回路、5,6……メモリマトリクス回路、7……モード
指定レジスタ、10,11,12……アドレス線、20,21,22……
ライトデータ線、30,31……タイミング信号線、40,41,4
2……リードデータ線。
Claims (1)
- 【請求項1】他装置からのブロック転送命令に従ってN
バイト単位(Nは整数)のデータの書込み又は読出し動
作を連続的にM回(Mは2以上の整数)反復する記憶装
置において、 互いに異なるアドレス線,タイミング信号線,ライトデ
ータ線およびリードデータ線に接続されて独立に動作す
る、それぞれがNバイト構成でページモード機能を有す
るM個のメモリマトリクス回路と、 前記各々のメモリマトリクス回路に対してページモード
機能によりアクセスする第1の動作モード,前記M個の
メモリマトリクス回路に対してインタリーブによりアク
セスする第2の動作モードの何れか一方を指定するモー
ド指定信号を保持するモード指定レジスタと、 前記M個のメモリマトリクス回路と、前記アドレス線,
タイミング信号線,ライトデータ線及びリードデータ線
によって接続され、前記ブロック転送命令及び前記モー
ド指定レジスタの内容に従い、第1の動作モードが指定
されているときはアクセス先となる1個のメモリマトリ
クス回路との間でNバイト単位のデータ転送をページモ
ード機能を使用してM回反復する制御を行い、第2の動
作モードが指定されているときはM個のメモリマトリク
ス回路のそれぞれとの間でNバイト単位のデータ転送を
メモリマトリクス回路を順次に変更しつつM回反復する
制御を行うアドレス制御回路,タイミング制御回路,ラ
イトデータ制御回路及びリードデータ制御回路とを備え
たことを特徴とする記憶装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1135029A JP2550705B2 (ja) | 1989-05-29 | 1989-05-29 | 記憶装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1135029A JP2550705B2 (ja) | 1989-05-29 | 1989-05-29 | 記憶装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH031394A JPH031394A (ja) | 1991-01-08 |
JP2550705B2 true JP2550705B2 (ja) | 1996-11-06 |
Family
ID=15142277
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1135029A Expired - Lifetime JP2550705B2 (ja) | 1989-05-29 | 1989-05-29 | 記憶装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2550705B2 (ja) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3169814B2 (ja) * | 1995-10-13 | 2001-05-28 | 日本電気株式会社 | 半導体記憶装置 |
JPH09265774A (ja) * | 1996-01-24 | 1997-10-07 | Hitachi Ltd | 積層メモリモジュール基板およびその基板へのアクセス方式 |
CN108571512B (zh) | 2017-03-08 | 2021-08-24 | 信泰光学(深圳)有限公司 | 旋转轴结构 |
Family Cites Families (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5268331A (en) * | 1975-12-05 | 1977-06-07 | Hitachi Ltd | Interleaving control system of shared memory |
JPS58196671A (ja) * | 1982-05-10 | 1983-11-16 | Hitachi Ltd | 半導体記憶素子 |
-
1989
- 1989-05-29 JP JP1135029A patent/JP2550705B2/ja not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JPH031394A (ja) | 1991-01-08 |
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