JPH11162169A - 半導体メモリ装置及びデータ伝送方式 - Google Patents

半導体メモリ装置及びデータ伝送方式

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JPH11162169A
JPH11162169A JP10160956A JP16095698A JPH11162169A JP H11162169 A JPH11162169 A JP H11162169A JP 10160956 A JP10160956 A JP 10160956A JP 16095698 A JP16095698 A JP 16095698A JP H11162169 A JPH11162169 A JP H11162169A
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▲黄▼文燦
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  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
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Abstract

(57)【要約】 【課題】各メモリブロックにおいてカラム選択ラインの
動作タイミングを一定化する他、カラムデコーダを削減
した同期式DRAMとデータ伝送方法を提供する。 【解決手段】本発明の同期式DRAMは、複数個のメモリバ
ンクにより共有されており、各メモリバンクのカラムを
選択するカラム選択ラインと、ローアドレスに応答して
出力されるメモリバンクのビットデータ対を感知増幅す
るセンスアンプと、カラム選択ラインと所定のバンク出
力制御信号の活性化に従ってセンスアンプの出力をデー
タ入/出力線に伝送するカラム選択スイッチ部とを具備
する。これにより、カラムアドレスバッファからカラム
デコーダまでの間の遅延時間を各メモリブロックにおい
て一定にし、半導体メモリ装置の動作を安定化させる。
また、カラム選択ラインを複数個のメモリバンクで共有
することによってチップの面積を最小化する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体メモリ装置
及びデータ伝送方法に係り、特に複数個のメモリバンク
を有する同期式DRAM及びデータ伝送方法に関する。
【０００２】
【従来の技術】同期式DRAMは、DRAMを使用するシステム
のクロックに同期して全ての入出力がなされるメモリ装
置であり、メモリセルアレイを具備した複数個のバンク
で構成され、各メモリーバンクは独立したロー制御回路
を具備している。同期式DRAMは、また、選択されている
ワードラインを非活性化させる前には他のワードライン
を選択出来ないような一般的なDRAMとは異なり、相異な
るメモリバンク内のワードラインを交互(interleave)に
選択することができる。したがって、与えられた時間内
にアクセスできるデータの数が一般的なDRAMより多いと
いう長所がある。例えば、二つのバンクを具備した同期
式DRAMに関する一般的な説明が、1994,1996年に発行さ
れたNEW DRAM TECHNOLOGIES(著者:Steven A.Przybylsk
i)219〜222頁に開示されている。
【０００３】図1は、従来の同期式DRAMに使われる信号
のタイミング図である。同図を参照して、一般的な同期
式DRAMのインタリーブ(interleave)動作を説明する。同
図には、出力されるビットの数量を決定するバースト(b
urst)長が4であり、ローアドレスストローブ(Row Addre
ss Strobe:以下/RASという)信号及びカラムアドレスス
トローブ(Column Address Strobe:以下/CASという)信号
の活性化とデータ出力(DQ)間の期間で定義されるRAS及
びCAS待ち時間が夫々4及び1である例が示されている。
【０００４】なお、各図において、文字列（例えば、RA
S)の上部に線を付した符号は、明細書において、当該文
字列（例えば、RAS）の頭部に“/”を付した文字列で示
される符号（例えば、/RAS)と同一の信号或いは信号線
を意味するものとする。
【０００５】図1に示すように、/RAS信号とバンクAの情
報を有するローアドレス(Ax)が同時に入力されてバンク
A内の１本のワードラインが選択され、その一定時間の
後に/CAS信号とバンクAに対する情報を有するカラムア
ドレス(Ax)が同時にに入力されて、バンクA内の選択さ
れたメモリセルのデータとその隣接したセルのデータ(D
A0〜DA3)がクロック(CLK)に同期して出力される。
【０００６】また、/CAS信号とバンクAに対する情報を
有するカラムアドレス(Ax)との入力に次いで、/RAS信号
とバンクBの情報を有するローアドレス(Ax)が同時に入
力されてバンクB内のワードライン１つが選択され、そ
の一定時間の後に/CAS信号とバンクBに対する情報を有
するカラムアドレス(Ax)が同時に入力されて、バンクB
内の選択されたメモリセルのデータと隣接したセルのデ
ータ(DB0〜DB3)がクロック(CLK)に同期して出力され
る。
【０００７】このように同期式DRAMは、バンクA内のデ
ータ(DA0〜DA3)をアクセスしている間にバンクBのロー
アドレスの選択が可能であるため、高速のデータアクセ
スが可能である。
【０００８】しかし、従来の同期式DRAMでは、メモリー
バンク別にローデコーダとカラムデコーダが具備してい
るため、一般的なDRAMに比べてレイアウト面積を大きい
という問題がある。
【０００９】
【発明が解決しようとする課題】本発明は、上記の背景
に鑑みてなされたものであり、その目的は次の点にあ
る。即ち、本発明は、複数個のメモリバンクを有する半
導体メモリ装置のレイアウト面積を縮小することを目的
とする。また、本発明は、当該半導体メモリ装置に好適
なデータ伝送方式を提供することを目的とする。
【００１０】
【課題を解決するための手段】本発明に係る半導体メモ
リ装置は、同一のデータ入出力線に自己の出力線が連結
される複数個のメモリバンクによって共有され、各メモ
リバンクのカラムを選択するカラム選択ラインと、ロー
アドレスに応答して出力される前記メモリバンクのビッ
トラインデータを感知増幅するセンスアンプと、前記カ
ラム選択ラインと所定のバンク出力制御信号の活性化に
よって前記センスアンプの出力を前記データ入/出力線
に伝送するカラム選択スイッチ部とを具備する。
【００１１】前記カラム選択スイッチ部は、例えば、前
記バンク出力制御信号の活性化に応答して前記センスア
ンプの出力信号を伝送させるバンク出力制御スイッチ
と、前記バンク出力制御スイッチにより伝送された信号
を前記カラム選択ラインの活性化に応答して前記データ
入/出力線に伝送させるカラム選択スイッチとを具備す
る。前記バンク出力制御信号は、例えば、選択されたメ
モリバンクから出力されるビットラインデータが十分に
増幅された後に活性化される。また、前記バンク出力制
御信号は、例えば、選択されたメモリバンクのワードラ
イン駆動信号を遅延させた信号である。
【００１２】また、本発明に係る同期式DRAMのデータ伝
送方法は、１本のカラム選択ラインを共有する複数個の
メモリバンク中の特定のメモリバンクのワードラインを
選択して駆動し、選択されたメモリバンクのビットライ
ン対から出力されるデータを増幅する。続いて、前記カ
ラム選択ラインの活性化と、特定のメモリバンクのワー
ドラインを駆動する信号を遅延させた信号により活性化
されるバンク出力制御信号の活性化に応答して、十分に
増幅された前記ビットラインデータを前記データ入/出
力線へ伝送する。
【００１３】このように、複数個のメモリバンクが、カ
ラムデコーダの他、これにより選択されたカラム選択ラ
インを共有する構成とすることにより、カラムアドレス
バッファからカラムデコーダまでの間の遅延時間を各メ
モリバンクにおいて一定化することができると共に、カ
ラムデコーダをメモリバンク毎に設ける場合よりもチッ
プ面積を縮小することができる。
【００１４】
【発明の実施の形態】以下、添付図面を参照しながら本
発明の好適な実施の形態を説明する。なお、各図面にお
いて、同一の参照符号は同一の構成要素を示す。
【００１５】図2は、本発明の好適な実施の形態に係る
同期式DRAMの概略的ブロック図であり、２つのメモリバ
ンクを具備する場合の一構成例を示している。
【００１６】本発明の好適な実施の形態に係る同期式DR
AMにおけるメモリセルアレイは、図2に示すように、デ
ータ伝送率を増加させるために複数のメモリバンク、例
えば第1及び第2メモリーバンク10及び20に分割される。
第1及び第2メモリバンク10及び20の各々には、各メモリ
バンク内にあるワードライン(WL1、WL2)を駆動するロー
デコーダ12、22が付随して配置されている。各ローデコ
ーダ12、22は、ローアドレスに応答して複数のワードラ
イン(WL1、WL2)の中のいずれか１つを活性化させる機能
を有する。
【００１７】この同期式DRAMは、また、各メモリバンク
のカラムを選択する複数本のカラム選択ラインと接続さ
れる１つのカラムデコーダ30を具備する。カラムデコー
ダ30は、第1及び第2メモリバンク10及び20によって共有
され、カラムアドレスに応答して１本のカラム選択ライ
ン(CSL1)を活性化させる機能を有する。カラムデコーダ
30により選択されるカラム選択ライン(CSL1）は、第1及
び第2メモリバンク10及び20によって共有される。すな
わち、本発明の好適な実施の形態に係る第1及び第2メモ
リバンク10及び20は、１つのカラムデコーダ30を有し、
これにより選択されたカラム選択ライン(CSL1)を共有す
るように配置される。
【００１８】例えば、図2に示すように、２対の入/出力
ライン対(I/O、/I/O 、以下I/Oライン対）が２つのメモ
リバンク10及び20の各々に用意された場合、１本のカラ
ム選択ライン(CSL1)には、バンク別に２個ずつ、合計で
４つのカラム選択スイッチ部50、60、70、80が連結され
る。
【００１９】この２対のI/Oライン対は、第1及び第2メ
モリバンク10及び20の各々に配置され、これらはセンス
アンプ40、41、42、43とカラム選択スイッチ部50、60、
70、80を介して、対応するビットライン対(BL1、/BL1、
BL2、/BL2)と連結される。
【００２０】センスアンプ40、41、42、43は、読出しモ
ードにおいては、ビットライン対で現れたデータを感知
しそれを増幅して出力し、書込モードにおいては、外部
から入力されるデータをメモリセルに貯蔵する役割をす
る。
【００２１】カラム選択スイッチ部50、60、70、80は、
センスアンプ40、41、42、43とI/Oライン対の間に配置
され、対応するセンスアンプから出力されるデータをI/
Oライン対に伝送する他、外部から入力されるデータを
対応するセンスアンプに伝達する。
【００２２】各メモリバンクにおいて同一のカラムアド
レスに対応するビットライン対と連結されたカラム選択
スイッチ部50、60、70、80は、前述のように、１本のカ
ラム選択ライン(CSL1)と接続される。ここで、ビットラ
イン対(BL1、/BL1、BL2、/BL2)に現れたビットデータ対
が十分に増幅される前にI/Oライン対の電圧によりビッ
トライン対が影響を受けることを防止するために、各カ
ラム選択スイッチ部50、60、70、80は、対応するメモリ
バンクのローアクティブ動作から一定時間が経過した後
に駆動されるように構成することが望ましい。
【００２３】このために、この実施の形態に係るカラム
選択スイッチ部50、60、70、80は、各々、カラム選択ス
イッチ52、62、72、82とバンク出力制御スイッチ54、6
4、74、84とを具備する。カラム選択スイッチ52、62、7
2、82は、そのゲートがカラム選択ライン(CSL1)と接続
され、/CAS信号により制御され、バンク出力制御スイッ
チ54、64、74、84は、別の信号であるバンク出力制御信
号(ΦYE1、ΦYE2)により制御される。
【００２４】バンク出力制御信号(ΦYE1、ΦYE2）は、
対応するメモリバンクのローアクティブ動作から一定時
間が経過した後に駆動される信号であり、望ましくは、
選択されたメモリバンク内のメモリセルがビットライン
と電荷を共有する動作と、センスアンプ40、41、42、43
がビットライン対の電圧差を増幅する動作後に活性化さ
れる信号である。例えば、該当バンクのワードラインを
駆動する信号を一定時間遅延させて生成した信号をバン
ク出力制御信号(ΦYE1、ΦYE2)として使用することがで
きる。
【００２５】カラム選択スイッチ52、62、72、82及びバ
ンク出力制御スイッチ54、64、74、84は、例えばMOSト
ランジスタで構成することができ、カラム選択スイッチ
及びバンク出力制御スイッチの双方がターンオンするこ
とにより、メモリセルへのデータの書込み及びメモリセ
ルからのデータの読出しが可能になる。すなわち、この
実施の形態に係るカラム選択スイッチ部50、60、70、80
は、カラム選択信号(ΦCSL1)が‘ハイ’に活性化されて
カラム選択スイッチ52、62、72、82がターンオンされて
も、バンク出力制御スイッチ54、64、74、84がターンオ
ンされないと、データの書込や読出し動作ができないよ
うに構成されている。
【００２６】カラム選択スイッチ52、62、72、82及びバ
ンク出力制御スイッチ54、64、74、84は、その配置位置
を入れ替えることができる。すなわち、バンク出力制御
スイッチ54、64、74、84は、カラム選択スイッチ52、6
2、72、82とI/Oライン対との間に配置された場合であっ
ても上記の機能を実現することができる。
【００２７】更に、図2に示すように、２対をなすデー
タライン対(DB、/DB）が同図において横方向に平行に配
置されており、各データラインは、対応するI/O又は/I/
Oラインと連結されている。
【００２８】この実施の形態に係る同期式DRAMは、メモ
リバンクを切り換えながら読出し及び書込みを行うイン
タリーブ動作が可能である。この動作を図2を参照して
説明する。
【００２９】第1メモリバンク10内の1本のワードライン
(WL1）が第1ローデコーダ12により選択されると、選択
されたワードラインと接続されたメモリセルのキャパシ
タとビットライン(BL1）の寄生キャパシタとの間で電荷
が共有される。この電荷共有により変化したビットライ
ン(BL1）の電圧と相補ビットライン(/BL）との電圧差
は、センスアンプ40及び41により増幅され、ビットライ
ンはハイ又はロー(相補ビットラインはロー又はハイ)状
態になる。
【００３０】一定時間が経過した後に、カラムデコーダ
30によって駆動されるカラム選択信号(ΦCSL1)によりカ
ラム選択ライン(CSL1）が選択されて、これにより第1メ
モリバンク10と第2メモリバンク20に接続されているカ
ラム選択スイッチ52、62、72、82がターンオンされる。
また、ビットライン対(BL1、/BL1）上のデータが十分に
増幅された後に、第1バンク出力制御信号(ΦYE1)により
バンク出力制御スイッチ54がターンオンされる。このよ
うにカラム選択スイッチ52、62とバンク出力制御スイッ
チ54、64が共にターンオンされることによって、ビット
ライン対(BL1、/BL1）上で増幅（ディベロープ）された
データがI/Oライン対に出力される。
【００３１】次いで、第2ローデコーダ22によって第2メ
モリバンク20内の1本のワードライン(WL2）が選択され
ると、選択されたメモリセルのデータは、上記と同一と
同様に、電荷共有及び増幅過程を経てビットライン対(B
L2、/BL2）上で増幅される。増幅されたデータは、カラ
ム選択スイッチ72、82とバンク出力制御スイッチ74、84
を介してI/Oライン対に伝送される。ここで、第1メモリ
バンク10のカラム選択動作が継続して進行中であるの
で、ビットライン対にデータが十分に増幅される前は、
バンク出力制御スイッチ74、84を遮断することにより、
I/Oライン対にチャージされた電圧によってビットライ
ン対のデータが破壊されないようにすることが望まし
い。
【００３２】図3は、図2に示す同期式DRAMを駆動する信
号群と、該信号群に従って出力される出力データを示す
タイミング図である。同図には、バースト(burst)長が4
であり、RAS及びCAS待ち時間が各々4及び1である例が示
されている。
【００３３】まず、メモリシステムクロック(CLK)に同
期して入力された/RAS信号と第1メモリバンク情報を有
するローアドレス(Ax)とに応答し、第1メモリバンク10
内の1本のワードライン(WL1)が‘ハイ'に活性化され
る。これにより、選択されたワードライン(WL1)に連結
されたセルの電荷が該当ビットライン対(BL1、/BL1)に
分配される。例えば、図3に示すように、メモリセルに
‘ロー'データが貯蔵されていると仮定すると、ビット
ライン(BL1）の寄生キャパシタとメモリセルのキャパシ
タとが電荷を共有するようになり、ビットラインの電圧
は初期状態より一定水準だけ低下する。この時、センス
アンプ40、41は、セルのデータが分配されたビットライ
ン(BL1)と相補ビットライン(/BL1）の電圧差を感知して
増幅する。
【００３４】次いで、一定時間が経過した後に、/CAS信
号と第1メモリバンク情報を有するカラムアドレス(Ax)
が同時に入力され、これに伴ってカラム選択信号(ΦCSL
1)が‘ハイ'に活性化される。
【００３５】データがビットライン対(BL1、/BL1)に十
分に増幅された後に、第1バンク出力制御信号(ΦYE1)が
‘ハイ'に活性化されると、第1メモリバンク内の選択さ
れたメモリセルのデータと該メモリセルに隣接したセル
のデータ(D11〜D14)がクロック(CLK)に同期して出力さ
れる。
【００３６】/CAS信号と第1メモリバンク情報を有する
カラムアドレス(Ax)のの入力に次いで、/RAS信号と第2
メモリバンク情報を有するローアドレス(Ax)に応答して
第2メモリバンク20内の1本のワードライン(WL2)が選択
されて‘ハイ'に活性化され、上記と同一な過程を経
て、選択されたワードライン(WL2)と連結されたメモリ
セルの電荷がビットライン対(BL2、/BL2)上で感知され
て増幅される。
【００３７】一定時間の経過の後に、/CAS信号と第2メ
モリバンク情報を有するカラムアドレス(Ax)が同時に入
力されて、これに伴ってカラム選択信号(ΦCSL1)が‘ハ
イ'に活性化される。ビットライン対のデータが十分に
増幅された後に、第2バンク出力制御信号(ΦYE2)が‘ハ
イ’に活性化されると、第2メモリバンク20内の選択さ
れたメモリセルのデータと該メモリセルに隣接したセル
のデータ(D21〜D24)がクロック(CLK)に同期して出力さ
れる。
【００３８】ここで、メモリセルに貯蔵されたデータが
ビットライン対に十分に増幅された後にバンク出力制御
信号(ΦYE1、ΦYE2）を活性化すべき理由を図4及び図5
を参照して詳細に説明する。
【００３９】図4は、図2に示す同期式DRAMからバンク出
力制御スイッチを取り除いた同期式DRAMの概略的なブロ
ック図であり、図5は、図4に示す同期式DRAMを駆動する
信号群と該信号群に従って出力される出力データのタイ
ミング図である。なお、図4及び図5において、図2及び
図3と同一の参照符号は同一物を示す。
【００４０】図4及び図5に示すように、第1メモリバン
ク10のカラム選択の後に、第2メモリバンク20のローア
クティブ動作が始まると、第2メモリバンク20内の選択
されたメモリセルキャパシタとビットライン(BL2、/BL
2)の規制キャパシタとの間の電荷が共有される。そし
て、第1メモリバンク10のカラム選択が進行している
間、すなわち第1メモリバンク10内のメモリセルに貯蔵
されたデータを出力できるようにカラム選択信号(CSL1
(1)、CSL2(1)、CSL3(1)、CSL4(1)）が‘ハイ'に活性化
されるている間に、第2メモリバンク20の1本のワードラ
イン(WL2)が選択される。
【００４１】この時、例えば従来と同様に、カラム選択
スイッチ部50、60、70、80がカラム選択信号(ΦCSL1)に
よってのみターンオンされる場合、又は、この実施の形
態と異なり第2メモリバンク20内の選択されたセルのデ
ータがビットライン対(BL2、/BL2)上に十分に増幅され
ない状態で第2メモリバンク20におけるカラム選択が行
われた場合、I/Oライン対に比べて相対的にキャパシタ
ンス成分が少ないビットライン対(BL2、）が影響を受け
るようになる。すなわち、上記の場合、ビットライン対
(BL2、/BL2)でデータが十分に増幅される前(図5のA参
照)に、他のカラム選択ライン(CSL3、CSL4)を活性化さ
せるためのカラム選択スイッチ(不図示)がターンオンさ
れ、これにより誤動作が発生することがある。
【００４２】このような理由で発生する誤動作は、上記
の実施の形態のように、選択されたビットライン対のデ
ータが十分に増幅された後にバンク出力制御信号(ΦYE
1、ΦYE2）を活性化させることにより防止することがで
きる。
【００４３】すなわち、図2と図3に示すように、センス
アンプ40、41、42、43が動作してビットライン対の電圧
レベルが十分に増幅された後に、該当するバンクのバン
ク出力制御スイッチ54、64、74、84がターンオンさせる
ことにより、ビットライン対のデータがI/Oライン対に
チャージされた電圧により影響を受けることを防止する
ことができる。
【００４４】以上のように、本実施の形態によれば、カ
ラムデコードやカラム選択ラインを複数個のメモリバン
クで共有するため、例えば、カラムアドレスバッファか
らカラムデコーダまでの間の遅延時間を各メモリバンク
で等しくし半導体メモリ装置の動作を安定化することが
できる他、カラムデコーダをメモリバンク毎に設ける場
合よりもチップ面積を縮小することができる。
【００４５】
【発明の効果】本発明によれば、同期式DRAMのレイアウ
ト面積を縮小することができる。
【００４６】
【図面の簡単な説明】
【図１】従来の同期式DRAMにおける各種信号のタイミン
グ図である。
【図２】本発明の好適な実施の形態に係る同期式DRAMの
概略的なブロック図である。
【図３】図2に示す同期式DRAMを駆動する信号と該信号
に従って出力される出力データを示すタイミング図であ
る。
【図４】図2に示す同期式DRAMからバンク出力制御スイ
ッチを取り除いた同期式DRAMの概略的なブロック図であ
る。
【図５】図4に示す同期式DRAMを駆動する信号と該信号
に従って出力される出力データを示すタイミング図であ
る。
【符号の説明】
10,20 第1及び第2メモリバンク CSL1 カラム選択ライン 12,22 ローデコーダ WL1,WL2 ワードライン 30 カラムデコーダ

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】 同一のデータ入出力線に自己の出力線が
    連結される複数個のメモリバンクを有する半導体メモリ
    装置において、 前記複数個のメモリバンクによって共有され、各メモリ
    バンクのカラムを選択するカラム選択ラインと、 ローアドレスに応答して出力される前記メモリバンクの
    ビットラインデータを感知増幅するセンスアンプと、 前記カラム選択ラインとバンク出力制御信号の活性化に
    よって前記センスアンプの出力を前記データ入/出力線
    に伝送するカラム選択スイッチ部と、 を具備することを特徴とする半導体メモリ装置。
  2. 【請求項２】 前記カラム選択スイッチ部は、 前記バンク出力制御信号の活性化に応答して前記センス
    アンプの出力信号を伝送するバンク出力制御スイッチ
    と、 前記カラム選択ラインの活性化に応答して前記バンク出
    力制御スイッチにより伝送された信号を前記データ入/
    出力線に伝送するカラム選択スイッチと、 を具備することを特徴とする請求項１に記載の半導体メ
    モリ装置。
  3. 【請求項３】 前記バンク出力制御信号は、選択された
    メモリバンクから出力されるビットラインデータが十分
    に増幅された後に活性化されることを特徴とする請求項
    １又は請求項２に記載の半導体メモリ装置。
  4. 【請求項４】 前記バンク出力制御信号は、選択された
    メモリバンクのワードライン駆動信号を遅延させた信号
    であることを特徴とする請求項１に記載の半導体メモリ
    装置。
  5. 【請求項５】 前記カラム選択スイッチ部は、 前記カラム選択ラインの活性化に応答して前記センスア
    ンプの出力信号を伝送するカラム選択スイッチと、 前記バンク出力制御信号の活性化に応答して前記カラム
    選択スイッチにより伝送された信号を前記データ入/出
    力線に伝送するバンク出力制御スイッチと、 を具備することを特徴とする請求項１に記載の半導体メ
    モリ装置。
  6. 【請求項６】 前記バンク出力制御信号は、選択された
    メモリバンクから出力されるビットデータ対が十分に増
    幅された後に活性化されることを特徴とする請求項５に
    記載の半導体メモリ装置。
  7. 【請求項７】 前記バンク出力制御信号は、選択された
    メモリバンクのワードライン駆動信号を遅延させた信号
    であることを特徴とする請求項５に記載の半導体メモリ
    装置。
  8. 【請求項８】 1本のカラム選択ラインを共有し、同一
    のデータ入/出力線に出力線が連結される複数個のメモ
    リバンクを有する半導体メモリ装置のデータ伝送方法に
    おいて、 (a)特定のメモリバンクのワードラインを選択して、選
    択されたメモリバンクのビットライン対から出力される
    ビットラインデータを増幅する段階と、 (b) 前記カラム選択ラインの活性化と所定のバンク出力
    制御信号の活性化によって、十分に増幅された前記ビッ
    トラインデータを前記データ入/出力線に伝送する段階
    と、 を含むことを特徴とする半導体メモリ装置のデータ伝送
    方法。
  9. 【請求項９】 前記バンク出力制御信号は、前記特定の
    メモリバンクのワードラインを駆動する信号を遅延させ
    た信号により活性化されることを特徴とする請求項８に
    記載の半導体メモリ装置のデータ伝送方法。
  10. 【請求項１０】 1本のカラム選択ラインを共有し、同
    一のデータ入/出力線に出力線が連結される複数個のメ
    モリバンクを有する半導体メモリ装置のデータ伝送方法
    において、 (a) 第1メモリバンクのメモリセルの第1ビットラインデ
    ータを増幅し、前記カラム選択ラインの活性化と第1バ
    ンク出力制御信号の活性化とに応答して、増幅された前
    記第1ビットラインデータを前記データ入/出力線に伝送
    する段階と、 (b) 第2メモリバンクのメモリセルの第2ビットラインデ
    ータを増幅して、増幅された前記第2ビットラインデー
    タを前記カラム選択ラインの活性化と第2バンク出力制
    御信号の活性化とに応答して、前記データ入/出力線に
    伝送する段階と、 を具備し、前記(a)段階の実行により、選択されたカラ
    ム選択ラインが活性化されて入/出力線に伝送されたデ
    ータによって前記第2ビットラインデータが破壊されな
    いように、前記第2ビットラインデータが十分に増幅さ
    れた後に前記第2バンク出力制御信号を活性化させるこ
    とを特徴とする半導体メモリ装置のデータ伝送方法。
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