JPS58196671A - 半導体記憶素子 - Google Patents
半導体記憶素子Info
- Publication number
- JPS58196671A JPS58196671A JP57076712A JP7671282A JPS58196671A JP S58196671 A JPS58196671 A JP S58196671A JP 57076712 A JP57076712 A JP 57076712A JP 7671282 A JP7671282 A JP 7671282A JP S58196671 A JPS58196671 A JP S58196671A
- Authority
- JP
- Japan
- Prior art keywords
- latch
- mode
- address
- timing
- speed operation
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management
Landscapes
- Static Random-Access Memory (AREA)
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体記憶素子に関し、特に高速動作モードを
有する半導体記憶素子に関する。
有する半導体記憶素子に関する。
従来技術
連続したアドレスから情報を連続的して高速に読み出し
、または書き込みするために１ページモードと呼ばれる
高速動作モードを持つ半導体記憶素子が従来からある。
、または書き込みするために１ページモードと呼ばれる
高速動作モードを持つ半導体記憶素子が従来からある。
また最近、ルビット（ルー４− ８１ １ｔｃ．） の
連続したアドレスを高速に読み書き可能な、ニブルモー
ドと呼ばれる高速動作モードを持つ半導体記憶素子が開
発された。このニブルモードはページモードより優れた
点があるので、今後、多くの半導 一体記憶素子で標準
的に採用されることが予想される。
連続したアドレスを高速に読み書き可能な、ニブルモー
ドと呼ばれる高速動作モードを持つ半導体記憶素子が開
発された。このニブルモードはページモードより優れた
点があるので、今後、多くの半導 一体記憶素子で標準
的に採用されることが予想される。
ここで間醜となるのは、ページモードをサポートする半
導体記憶素子を用いた装置類が多数存在するので、ニブ
ルモードの半導体記憶素子だけに一本化することが許さ
れないことである。しかし、ページモードをサポートす
る半導体記憶素子と、ニブルモードをサポートする半導
体記憶素子とを、それぞれ別々のメモリチップとして実
現したのでは、生産性の向上を妨げる要因となる。
導体記憶素子を用いた装置類が多数存在するので、ニブ
ルモードの半導体記憶素子だけに一本化することが許さ
れないことである。しかし、ページモードをサポートす
る半導体記憶素子と、ニブルモードをサポートする半導
体記憶素子とを、それぞれ別々のメモリチップとして実
現したのでは、生産性の向上を妨げる要因となる。
発明の目的
本発明は前記のような問題点に鑑み、ページモード．ニ
ブルモードなどの複数種類の高速動作モードをサポート
する半導体記憶素子を提供することｔ目的とする。
ブルモードなどの複数種類の高速動作モードをサポート
する半導体記憶素子を提供することｔ目的とする。
しかして本発明による半導体記憶素子は、モード制御用
ラッチと、複数種類の高速動作モードのうち該モード制
御用ラッチの設定状！に対応する１つの高速動作モード
を選択する回路とを備え、該モード制御用ラッチの設定
によってサポートする高速動作モードの種類を切り換え
るよう構成したことを特徴とするものである。
ラッチと、複数種類の高速動作モードのうち該モード制
御用ラッチの設定状！に対応する１つの高速動作モード
を選択する回路とを備え、該モード制御用ラッチの設定
によってサポートする高速動作モードの種類を切り換え
るよう構成したことを特徴とするものである。
発明の実施例
第１図は、本発明による６４ＫＢのＲＡＭ（ランダム・
アクセス・メモリ）のブロック図である。
アクセス・メモリ）のブロック図である。
同図において、ｌｌはメモリセルを１２８行×１２８列
のマトリクスに配列したメモリブロックであり、これは
４ブロツクある。各メモリブロック１は１２８”１固の
センスアンプ２を持つ。８はデータラッチであり、各メ
モリブロックｌに対しＩ Ｉｌｌずつ設けられている。
のマトリクスに配列したメモリブロックであり、これは
４ブロツクある。各メモリブロック１は１２８”１固の
センスアンプ２を持つ。８はデータラッチであり、各メ
モリブロックｌに対しＩ Ｉｌｌずつ設けられている。
番α、４ｂはセレクタ、５α、５Ａｔ−１アドレスラツ
チ、７α、７ｂはアドレスデコーダである。８はタイミ
ング発生器であり、６はモード制御用ラッチである。タ
イミング発生器８は、モード制御用ラッチ６の設定状態
に応じて、高速動作モード全ページモード、またはニブ
ルモードに切り換えるモード１択回路としても働く。
チ、７α、７ｂはアドレスデコーダである。８はタイミ
ング発生器であり、６はモード制御用ラッチである。タ
イミング発生器８は、モード制御用ラッチ６の設定状態
に応じて、高速動作モード全ページモード、またはニブ
ルモードに切り換えるモード１択回路としても働く。
メモリブロックｌの配憶情報の続出しについて説明する
。
。
タイミング発生回路８で制御される初めのタイミンクで
アドレス人力Ａｏ−Ａｙ（８ビツト）の内容がアドレス
チッチ５αに取り込まれ、アドレスデコーダ７αはメモ
リブロックｌの１２８行中のアドレス人力Ａ。−Ａ、で
指定された１行のワード線を駆動する。そのワード線上
の（１２８Ｘ ４ ）ビットのデータがデータ線を介し
てセンスアンプ２に読み出される。その次のタイミング
で入力されるアドレス人力ＡＯ〜Ａｔ Ｋ： したがっ
て、各セレクタ４αは対応する各センスアンプ２（１２
８個）中の１つの出力を選択し、対応のデータラッチ８
にセットする。
１もし、モード制御用ラッチ６がニブル
モードに設定されていると、第２図のタイミング図に示
すように動作する。すなわち、アドレス入力へ〇から第
１．第２タイミングＴ１．Ｔ１１でアドレスラッチ５ｂ
ｌｌＣ取り込んだ２ビツトの情報により、アドレスデコ
ーダ７ｂはセレクタ４ｂを制御して４ビツトのデータラ
ッチ８中の１ビツトのデータを選択し、読み出す。さら
に、ＣＡＳ入力のオン、オフにしたがって、アドレスラ
ッチ５ｂはタイミング発生回路８によりカウントアツプ
せしめられ、これによってデータラッチ８の残りの８ビ
ツトがセレクタ４ｂを介して順に読み出される（第８゜
第４．第５タイミングＴ３．Ｔ４．Ｔｌ５）。
アドレス人力Ａｏ−Ａｙ（８ビツト）の内容がアドレス
チッチ５αに取り込まれ、アドレスデコーダ７αはメモ
リブロックｌの１２８行中のアドレス人力Ａ。−Ａ、で
指定された１行のワード線を駆動する。そのワード線上
の（１２８Ｘ ４ ）ビットのデータがデータ線を介し
てセンスアンプ２に読み出される。その次のタイミング
で入力されるアドレス人力ＡＯ〜Ａｔ Ｋ： したがっ
て、各セレクタ４αは対応する各センスアンプ２（１２
８個）中の１つの出力を選択し、対応のデータラッチ８
にセットする。
１もし、モード制御用ラッチ６がニブル
モードに設定されていると、第２図のタイミング図に示
すように動作する。すなわち、アドレス入力へ〇から第
１．第２タイミングＴ１．Ｔ１１でアドレスラッチ５ｂ
ｌｌＣ取り込んだ２ビツトの情報により、アドレスデコ
ーダ７ｂはセレクタ４ｂを制御して４ビツトのデータラ
ッチ８中の１ビツトのデータを選択し、読み出す。さら
に、ＣＡＳ入力のオン、オフにしたがって、アドレスラ
ッチ５ｂはタイミング発生回路８によりカウントアツプ
せしめられ、これによってデータラッチ８の残りの８ビ
ツトがセレクタ４ｂを介して順に読み出される（第８゜
第４．第５タイミングＴ３．Ｔ４．Ｔｌ５）。
一方、モード制御用ラッチ６にページモードが設定され
ると、第８図のタイミング図に示すようなページモード
で動作する。すなわち、アドレス入力Ａ８から第１．第
２のタイミングＴ１． Ｔ＊で取込んだアドレス２ビツ
トの情報でランチ８の中の１ビツトを選択し、蝦初の１
ビツトを読み出す。ここまでは、ニブルモードと同じ動
作であるが、第８のタイミングＴ３以後のＣＡ８人力の
オン、オフによるアドレスラッチ５ｂのカウントアツプ
は行なわない。そして、ＣＡＳ入力の立下りでアドレス
人力Ａｏ＝Ａｖより次のアドレス情報を取込み、列側の
アドレスデコーダ７Ｃを切り替えることによりセンスア
ンプ２の出力の再選択を行う。再選択されたセンスアン
プ２の出力はデータラッチ８に取込み、先にアドレス入
力んから第１．第２のタイミングで取り込んだアドレス
で指定される１ビツトを出力として取り出す。
ると、第８図のタイミング図に示すようなページモード
で動作する。すなわち、アドレス入力Ａ８から第１．第
２のタイミングＴ１． Ｔ＊で取込んだアドレス２ビツ
トの情報でランチ８の中の１ビツトを選択し、蝦初の１
ビツトを読み出す。ここまでは、ニブルモードと同じ動
作であるが、第８のタイミングＴ３以後のＣＡ８人力の
オン、オフによるアドレスラッチ５ｂのカウントアツプ
は行なわない。そして、ＣＡＳ入力の立下りでアドレス
人力Ａｏ＝Ａｖより次のアドレス情報を取込み、列側の
アドレスデコーダ７Ｃを切り替えることによりセンスア
ンプ２の出力の再選択を行う。再選択されたセンスアン
プ２の出力はデータラッチ８に取込み、先にアドレス入
力んから第１．第２のタイミングで取り込んだアドレス
で指定される１ビツトを出力として取り出す。
この様に本実施例においては、ニブルモードとページモ
ードを切り替えるために１ビツトのモード制御用ラッチ
６を設け、それにニブルモードを設定した場合、第８の
タイミングＴｓ以後でＣＡＳ入力の立下りで、アドレス
人力Ａｏ−Ａ、の取込みおよびデータラッチ８への再取
込みを禁止するとともにアドレスラッチ５ｈのカウント
アツプを可能とし、ＣＡ８人力のオン、オフによりデー
タラッチ８の出力を切り替える様にする。一方、モード
制御用ラッチ６にページモードを設定した場合、（この
モード制御用ラッチ６を反転させた場合）このラッチ６
の出力により、第８のタイミングＴＩＳ以後、アドレス
ラッチ５ｂのカウントアツプを禁止し、ＣＡ８入力の立
下りでアドレス人力ＡＯ−ＡＹ再取込みとデータラッチ
８への再取込みを可能にする。
ードを切り替えるために１ビツトのモード制御用ラッチ
６を設け、それにニブルモードを設定した場合、第８の
タイミングＴｓ以後でＣＡＳ入力の立下りで、アドレス
人力Ａｏ−Ａ、の取込みおよびデータラッチ８への再取
込みを禁止するとともにアドレスラッチ５ｈのカウント
アツプを可能とし、ＣＡ８人力のオン、オフによりデー
タラッチ８の出力を切り替える様にする。一方、モード
制御用ラッチ６にページモードを設定した場合、（この
モード制御用ラッチ６を反転させた場合）このラッチ６
の出力により、第８のタイミングＴＩＳ以後、アドレス
ラッチ５ｂのカウントアツプを禁止し、ＣＡ８入力の立
下りでアドレス人力ＡＯ−ＡＹ再取込みとデータラッチ
８への再取込みを可能にする。
このモード制御用ラッチ６の設定方法は種々可能である
。その第１の例は、このラッチ６（フリップフロップ）
を書込み可能なＲＯＭとし、ウェハの段階で、電気的に
又はレーザ等を使って書込む。第２の例としては、第４
図のタイミング図に示す様にＲＡＳオンリーリフレッシ
ュサイクル時、ＷＥ倍信号又はリフレッシュに関係ない
アドレス（Ａｓ）、又はデータ入力信号等をデータとし
て、このラッチ６に取込む方法がある。さらに装置の電
源オン時等に特殊のタイミングで初期設定を行う等の方
法がある。
。その第１の例は、このラッチ６（フリップフロップ）
を書込み可能なＲＯＭとし、ウェハの段階で、電気的に
又はレーザ等を使って書込む。第２の例としては、第４
図のタイミング図に示す様にＲＡＳオンリーリフレッシ
ュサイクル時、ＷＥ倍信号又はリフレッシュに関係ない
アドレス（Ａｓ）、又はデータ入力信号等をデータとし
て、このラッチ６に取込む方法がある。さらに装置の電
源オン時等に特殊のタイミングで初期設定を行う等の方
法がある。
なお、高速動作モードとして、ニブルモードとページモ
ードを例にして説明したが、これら以外の高速動作モー
ドについても同様に考えればよい。
ードを例にして説明したが、これら以外の高速動作モー
ドについても同様に考えればよい。
また、８棟類以上の高速動作モードを切り換えてサポー
トする半導体記憶素子も容易に実現可能で発明の効果 本発明によれば、ページモード、ニブルモードなどの２
種類以上の異なる高速動作モードを共通のメモリチップ
で実現できるので、半導体記憶素子の生産性を向上でき
る。
トする半導体記憶素子も容易に実現可能で発明の効果 本発明によれば、ページモード、ニブルモードなどの２
種類以上の異なる高速動作モードを共通のメモリチップ
で実現できるので、半導体記憶素子の生産性を向上でき
る。
第１図は本発明の一実施例を示すブロック図、第２図は
ニブルモード時のタイミングを示す図、第８図はページ
モード時のタイミングを示す図、第４図はリフレッシュ
サイクル時ＫＷＥ信号の情報をモード制御用ラッチに設
定する際のタイミングを示す図である。 ■・・・メモリブロック、２・・・センスアンプ、８・
・・データラッチ、４ａ、４に−・−セレクタ、５ａ、
５Ａ・・・アドレスラッチ、６・・・モード制御用ラッ
チ、７α、’７６、’ｌｃ・・・アドレスデコーダ、８
・・・タイミング発生回路。
□１代理人 弁理士 薄
１） 利 幸 ′：第１図 第２図 第３図 ＷＥ −□−”□
ニブルモード時のタイミングを示す図、第８図はページ
モード時のタイミングを示す図、第４図はリフレッシュ
サイクル時ＫＷＥ信号の情報をモード制御用ラッチに設
定する際のタイミングを示す図である。 ■・・・メモリブロック、２・・・センスアンプ、８・
・・データラッチ、４ａ、４に−・−セレクタ、５ａ、
５Ａ・・・アドレスラッチ、６・・・モード制御用ラッ
チ、７α、’７６、’ｌｃ・・・アドレスデコーダ、８
・・・タイミング発生回路。
□１代理人 弁理士 薄
１） 利 幸 ′：第１図 第２図 第３図 ＷＥ −□−”□
Claims (1)
- （１）モード制御用ラッチと、複数種類の高速動作モー
ドのうち該モード制御用ラッチの設定状態に対応する１
つの高速動作モードを選択する回路とを備え、該モード
制御用ラッチの設定によってサポートする高速動作モー
ドの種類を切り換えるよう構成したことを特徴とする半
導体記憶素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57076712A JPS58196671A (ja) | 1982-05-10 | 1982-05-10 | 半導体記憶素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57076712A JPS58196671A (ja) | 1982-05-10 | 1982-05-10 | 半導体記憶素子 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58196671A true JPS58196671A (ja) | 1983-11-16 |
Family
ID=13613150
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57076712A Pending JPS58196671A (ja) | 1982-05-10 | 1982-05-10 | 半導体記憶素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58196671A (ja) |
Cited By (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61113188A (ja) * | 1984-07-26 | 1986-05-31 | テキサス インスツルメンツ インコ−ポレイテツド | 改良されたアドレス・カウンタを有する半導体メモリ装置 |
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-
1982
- 1982-05-10 JP JP57076712A patent/JPS58196671A/ja active Pending
Cited By (32)
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