JP2742719B2 - 半導体記憶装置 - Google Patents
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- JP2742719B2 JP2742719B2 JP2036666A JP3666690A JP2742719B2 JP 2742719 B2 JP2742719 B2 JP 2742719B2 JP 2036666 A JP2036666 A JP 2036666A JP 3666690 A JP3666690 A JP 3666690A JP 2742719 B2 JP2742719 B2 JP 2742719B2
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- G11C—STATIC STORES
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- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
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- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
- G11C11/4091—Sense or sense/refresh amplifiers, or associated sense circuitry, e.g. for coupled bit-line precharging, equalising or isolating
-
- G—PHYSICS
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】 ［産業上の利用分野］ この発明はダイナミック型半導体記憶装置に関し、特
に、１つのセンスアンプが２つの異なるメモリブロック
の列に共有されるシェアードセンスアンプ構成の半導体
記憶装置に関する。より特定的には、シェアードセンス
アンプを対応の列に接続するための制御信号発生回路に
関する。
に、１つのセンスアンプが２つの異なるメモリブロック
の列に共有されるシェアードセンスアンプ構成の半導体
記憶装置に関する。より特定的には、シェアードセンス
アンプを対応の列に接続するための制御信号発生回路に
関する。
［従来の技術］ ダイナミック型半導体記憶装置（DRAM）においては、
情報はキャパシタに電荷の形態で格納される。データ読
出時においては、キャパシタに蓄積された信号電荷がビ
ット線（データ線）上に転送される。このビット線上に
転送された信号電荷の有無に応じてビット線上に微小な
電位変化が生じ、この電位変化を差動型のセンスアンプ
を用いて検知し増幅した後、情報を読出している。
情報はキャパシタに電荷の形態で格納される。データ読
出時においては、キャパシタに蓄積された信号電荷がビ
ット線（データ線）上に転送される。このビット線上に
転送された信号電荷の有無に応じてビット線上に微小な
電位変化が生じ、この電位変化を差動型のセンスアンプ
を用いて検知し増幅した後、情報を読出している。
半導体記憶装置が高密度化されるに伴って、メモリセ
ルサイズも小さくなり、メモリキャパシタの蓄積容量が
減少する傾向は避けられない。このメモリサイズ低減に
伴う蓄積容量の減少に対抗して、十分なセンスアンプへ
の入力電位差（信号電圧）を確保するために種々の改良
がなされてきている。
ルサイズも小さくなり、メモリキャパシタの蓄積容量が
減少する傾向は避けられない。このメモリサイズ低減に
伴う蓄積容量の減少に対抗して、十分なセンスアンプへ
の入力電位差（信号電圧）を確保するために種々の改良
がなされてきている。
このような従来の対策の１つに。エス・エス・イート
ン（S.S.Eaton）等により発明され、インモス・コーポ
レーション（Inmos Corporation）に譲渡された、「折
返しビット線−シュアードセンスアンプ」と題された、
1982年９月21日発行の米国特許第4,351,034号がある。
この米国特許においてはシェアードセンスアンプ構成が
採用されており、メモリセルアレイが２つのブロックに
分割され、この２つのブロックの間にセンスアンプが配
置されて２つのブロックに共有される。センス動作時に
おいては１つのブロックの列のみがセンスアンプに接続
され、センス動作後続いて他方の列もセンスアンプに接
続される。
ン（S.S.Eaton）等により発明され、インモス・コーポ
レーション（Inmos Corporation）に譲渡された、「折
返しビット線−シュアードセンスアンプ」と題された、
1982年９月21日発行の米国特許第4,351,034号がある。
この米国特許においてはシェアードセンスアンプ構成が
採用されており、メモリセルアレイが２つのブロックに
分割され、この２つのブロックの間にセンスアンプが配
置されて２つのブロックに共有される。センス動作時に
おいては１つのブロックの列のみがセンスアンプに接続
され、センス動作後続いて他方の列もセンスアンプに接
続される。
この構成の場合、１本のビット線に接続されるメモリ
セルの数を半減することができるので、メモリセルによ
るビット線の浮遊容量も半減することになり、同じ量の
信号電荷がビット線に転送されたとしても、ビット線に
生じる電位変化は非分割セルアレイの場合の約２倍に改
善することができる。なぜならば、ビット線上の電位変
化は、メモリセル容量Csとビット線容量Cbとの比Cs/Cb
に比例するからである。
セルの数を半減することができるので、メモリセルによ
るビット線の浮遊容量も半減することになり、同じ量の
信号電荷がビット線に転送されたとしても、ビット線に
生じる電位変化は非分割セルアレイの場合の約２倍に改
善することができる。なぜならば、ビット線上の電位変
化は、メモリセル容量Csとビット線容量Cbとの比Cs/Cb
に比例するからである。
上述のシェアードセンスアンプ構成をさらに積極的に
押し進めたものとして、特開昭57−100689号公報に開示
されている多分割ビット線構造がある。この多分割ビッ
ト線構造においては、メモリセルアレイが４つ以上のブ
ロックに分割され、センスアンプの個数も増加されてお
り、１本のビット線につながるメモリセルの数を減少さ
せることを意図している。この場合、１つのセンスアン
プは異なるメモリセルブロックに属する２組のビット線
対に共有される。動作時においては、選択メモリセルを
含むセルブロックがセンスアンプに接続されセンス動作
が行なわれ、一方、選択されるメモリセルを含まないメ
モリセルアレイに接続されるセンスアンプは活性化され
ずに待機状態を保持するように構成されている。この構
成に従えば、メモリセルからの読出信号電圧の改善のみ
ならず、センスアンプは選択的に活性化されるためビッ
ト線のセンス時における充放電にかかわる消費電力の低
減にも有効であるため４メガビットおよび16メガビット
の大容量DRAMにおいて広く採用されようとしている。
押し進めたものとして、特開昭57−100689号公報に開示
されている多分割ビット線構造がある。この多分割ビッ
ト線構造においては、メモリセルアレイが４つ以上のブ
ロックに分割され、センスアンプの個数も増加されてお
り、１本のビット線につながるメモリセルの数を減少さ
せることを意図している。この場合、１つのセンスアン
プは異なるメモリセルブロックに属する２組のビット線
対に共有される。動作時においては、選択メモリセルを
含むセルブロックがセンスアンプに接続されセンス動作
が行なわれ、一方、選択されるメモリセルを含まないメ
モリセルアレイに接続されるセンスアンプは活性化され
ずに待機状態を保持するように構成されている。この構
成に従えば、メモリセルからの読出信号電圧の改善のみ
ならず、センスアンプは選択的に活性化されるためビッ
ト線のセンス時における充放電にかかわる消費電力の低
減にも有効であるため４メガビットおよび16メガビット
の大容量DRAMにおいて広く採用されようとしている。
第６図は多分割ビット線方式を採用した改良された従
来のDRAMのチップの構造を示すで図である。この第６図
においては、256KW（キロワード）×１ビットの構成が
一例として示される。第６図を参照して半導体チップ10
0は、時分割態様で与えられる行アドレスRA0〜RA8と列
アドレスCA0〜CA8とを受けるアドレス入力端子52と、時
分割で与えられる行アドレスを装置内部に取込むタイミ
ングを与える行アドレスストローブ信号▲▼を受
ける入力端子51と、列アドレスを装置内部に取込むタイ
ミングを与える列アドレスストローブ信号▲▼を
受ける入力端子53と、記憶装置の読出／書込動作を規定
するリード／ライト制御信号R/Wを受ける入力端子54
と、入力データDINを受けるデータ入力端子55と、出力
データDOUTを供給するデータ出力端子56を含む。半導体
チップ100には、図示されていないが、さらに、基準電
圧となる電源電圧Vccを供給する端子および接地電位Vss
を供給する端子が設けられている。
来のDRAMのチップの構造を示すで図である。この第６図
においては、256KW（キロワード）×１ビットの構成が
一例として示される。第６図を参照して半導体チップ10
0は、時分割態様で与えられる行アドレスRA0〜RA8と列
アドレスCA0〜CA8とを受けるアドレス入力端子52と、時
分割で与えられる行アドレスを装置内部に取込むタイミ
ングを与える行アドレスストローブ信号▲▼を受
ける入力端子51と、列アドレスを装置内部に取込むタイ
ミングを与える列アドレスストローブ信号▲▼を
受ける入力端子53と、記憶装置の読出／書込動作を規定
するリード／ライト制御信号R/Wを受ける入力端子54
と、入力データDINを受けるデータ入力端子55と、出力
データDOUTを供給するデータ出力端子56を含む。半導体
チップ100には、図示されていないが、さらに、基準電
圧となる電源電圧Vccを供給する端子および接地電位Vss
を供給する端子が設けられている。
第６図において、半導体記憶装置は、複数行単位で４
つのメモリブロック1a,1b,1cおよび1dに分割されたメモ
リセルアレイと、２つのブロックに共有されるセンスア
ンプ帯2aおよび2bを含む。センスアンブ帯2aは、メモリ
セルブロック1aおよび1bに共有され、センスアンプ帯2b
はメモリセルブロック1cおよび1dに共有される。センス
アンプ帯2aおよび2bは、後に詳述するが、関連のブロッ
クの各列（ビット線対）に対応して設けられ、制御信号
SFU,SU,▲▼およびSFL,SL,▲▼にそれぞれ応答
して対応の列上の信号電位を差動的に増幅するセンスア
ンプを含む。
つのメモリブロック1a,1b,1cおよび1dに分割されたメモ
リセルアレイと、２つのブロックに共有されるセンスア
ンプ帯2aおよび2bを含む。センスアンブ帯2aは、メモリ
セルブロック1aおよび1bに共有され、センスアンプ帯2b
はメモリセルブロック1cおよび1dに共有される。センス
アンプ帯2aおよび2bは、後に詳述するが、関連のブロッ
クの各列（ビット線対）に対応して設けられ、制御信号
SFU,SU,▲▼およびSFL,SL,▲▼にそれぞれ応答
して対応の列上の信号電位を差動的に増幅するセンスア
ンプを含む。
外部アドレス信号に応答してメモリセルアレイの１行
（１本のワード線）を選択するために、行デコーダ３、
ワードドライバ４、行アドレスバッファ５、行プリデコ
ーダ14、Φｘ発生回路７およびΦｘサブデコーダ12が設
けられる。行アドレスバッファ５は、アドレス入力端子
52に与えられた９ビットアドレス信号A0〜A8を受け、RA
Sバッファ６からの内部制御信号に応答して相補な内部
行アドレス信号RA0,▲▼〜RA8,▲▼を発生
する。
（１本のワード線）を選択するために、行デコーダ３、
ワードドライバ４、行アドレスバッファ５、行プリデコ
ーダ14、Φｘ発生回路７およびΦｘサブデコーダ12が設
けられる。行アドレスバッファ５は、アドレス入力端子
52に与えられた９ビットアドレス信号A0〜A8を受け、RA
Sバッファ６からの内部制御信号に応答して相補な内部
行アドレス信号RA0,▲▼〜RA8,▲▼を発生
する。
行プリデコーダ13は、行アドレスバッファ回路６から
の内部行アドレス信号RA2,▲▼〜RA7,▲▼
をデコードし合計12個のプリデコード信号X1〜X4（総称
的にXiとして示す）、X5〜X8（総称的にXjとして示す）
およびX9〜X12（総称的にXkとして示す）を発生する。
このプリデコード信号X1〜X12とメモリセルブロックと
の対応関係は任意であるが、以下の説明においては、説
明を簡略化するために、プリデコード信号Xi（X1〜X4）
がそれぞれメモリセルブロックを指定する信号として用
いられるものとする。
の内部行アドレス信号RA2,▲▼〜RA7,▲▼
をデコードし合計12個のプリデコード信号X1〜X4（総称
的にXiとして示す）、X5〜X8（総称的にXjとして示す）
およびX9〜X12（総称的にXkとして示す）を発生する。
このプリデコード信号X1〜X12とメモリセルブロックと
の対応関係は任意であるが、以下の説明においては、説
明を簡略化するために、プリデコード信号Xi（X1〜X4）
がそれぞれメモリセルブロックを指定する信号として用
いられるものとする。
第７図は、外部アドレス信号A2およびA3から内部行ア
ドレス信号RA2,RA3および▲▼，▲▼を発
生するアドレスバッファおよびプリデコード信号Xiを発
生する行プリデコーダ13の構成を模式的に示す。第７図
において、行アドレスバッファ５は、外部アドレス信号
A2に応答して互いに相補な内部行アドレス信号RA2,▲
▼を発生するバッファ回路5aと、外部アドレス信号
A3に応答して互いに相補な内部行アドレス信号RA3,▲
▼を発生するバッファ回路5bを含む。
ドレス信号RA2,RA3および▲▼，▲▼を発
生するアドレスバッファおよびプリデコード信号Xiを発
生する行プリデコーダ13の構成を模式的に示す。第７図
において、行アドレスバッファ５は、外部アドレス信号
A2に応答して互いに相補な内部行アドレス信号RA2,▲
▼を発生するバッファ回路5aと、外部アドレス信号
A3に応答して互いに相補な内部行アドレス信号RA3,▲
▼を発生するバッファ回路5bを含む。
行プリデコーダ13は、内部行アドレス信号RA2およびR
A3に応答してプリデコード信号X1を発生するデコーダ回
路13aと、内部行アドレス信号▲▼およびRA3に応
答してプリデコード信号X2を発生するデコーダ回路13b
と、内部行アドレス信号RA2および▲▼に応答し
てプリデコード信号X3を発生するデコーダ回路13cと、
内部行アドレス信号▲▼および▲▼に応答
してプリデコード信号X4を発生するデコーダ回路13dを
含む。プリデコーダ回路13a〜13dの各々は同一の回路構
成を有しており、このプリデコード信号X1〜X4がブロッ
ク指示信号として用いられる場合、このプリデコード信
号X1〜X4のうちのいずれか一方のみがたとえば“H"レベ
ルの選択状態となる。このプリデコーダ回路13a〜13dの
各々はANDゲートまたはNANDゲートにより構成される。
他のプリデコード信号XjおよびXkを発生する回路も同様
の構成を有している。
A3に応答してプリデコード信号X1を発生するデコーダ回
路13aと、内部行アドレス信号▲▼およびRA3に応
答してプリデコード信号X2を発生するデコーダ回路13b
と、内部行アドレス信号RA2および▲▼に応答し
てプリデコード信号X3を発生するデコーダ回路13cと、
内部行アドレス信号▲▼および▲▼に応答
してプリデコード信号X4を発生するデコーダ回路13dを
含む。プリデコーダ回路13a〜13dの各々は同一の回路構
成を有しており、このプリデコード信号X1〜X4がブロッ
ク指示信号として用いられる場合、このプリデコード信
号X1〜X4のうちのいずれか一方のみがたとえば“H"レベ
ルの選択状態となる。このプリデコーダ回路13a〜13dの
各々はANDゲートまたはNANDゲートにより構成される。
他のプリデコード信号XjおよびXkを発生する回路も同様
の構成を有している。
第６図へ戻って、Φｘ発生回路７は、RASバッファ６
からの内部クロック信号に応答してワード線を駆動する
ための信号Φｘを発生し、ΦＸサブデコーダ12へ与え
る。Φｘサブデコーダ12は、行アドレスバッファ５から
の内部行アドレス信号RA0,▲▼,RA1および▲
▼ならびにワード線駆動信号ΦＸに応答してワード線
サブデコード信号Φx1〜Φx4を発生してワードドライバ
４へ与える。このワード線サブデコード信号Φx1〜Φx4
のうちのいずれか１つのみが“H"に立上がる。
からの内部クロック信号に応答してワード線を駆動する
ための信号Φｘを発生し、ΦＸサブデコーダ12へ与え
る。Φｘサブデコーダ12は、行アドレスバッファ５から
の内部行アドレス信号RA0,▲▼,RA1および▲
▼ならびにワード線駆動信号ΦＸに応答してワード線
サブデコード信号Φx1〜Φx4を発生してワードドライバ
４へ与える。このワード線サブデコード信号Φx1〜Φx4
のうちのいずれか１つのみが“H"に立上がる。
第８図はΦｘサブデコーダの構成を模式的に示す図で
ある。第８図において、Φｘサブデコーダ12は、サブデ
コード回路12a〜12dを含む。サブデコード回路12aは、
内部行アドレス信号▲▼および▲▼に応答
して選択的にワード線駆動マスク信号Φｘを通過させて
ワード線サブデコード信号Φx1を発生する。サブデコー
ド回路12bは、内部行アドレス信号RA0および▲▼
に応答して選択的にワード線駆動マスク信号Φｘを通過
させてワード線サブデコード信号Φx2を発生する。サブ
デコード回路12cは、内部行アドレス信号▲▼お
よびRA1に応答して選択的にワード線駆動マスク信号Φ
ｘを通過させてワード線サブデコード信号Φx3を発生す
る。サブデコード回路12Dは、内部行アドレス信号RA0お
よびRA1に応答して選択的にワード線駆動マスタ信号Φ
ｘを通過させてワード線サブデコード信号Φx4を発生す
る。
ある。第８図において、Φｘサブデコーダ12は、サブデ
コード回路12a〜12dを含む。サブデコード回路12aは、
内部行アドレス信号▲▼および▲▼に応答
して選択的にワード線駆動マスク信号Φｘを通過させて
ワード線サブデコード信号Φx1を発生する。サブデコー
ド回路12bは、内部行アドレス信号RA0および▲▼
に応答して選択的にワード線駆動マスク信号Φｘを通過
させてワード線サブデコード信号Φx2を発生する。サブ
デコード回路12cは、内部行アドレス信号▲▼お
よびRA1に応答して選択的にワード線駆動マスク信号Φ
ｘを通過させてワード線サブデコード信号Φx3を発生す
る。サブデコード回路12Dは、内部行アドレス信号RA0お
よびRA1に応答して選択的にワード線駆動マスタ信号Φ
ｘを通過させてワード線サブデコード信号Φx4を発生す
る。
第６図へ再び戻って、行デコーダ３は、行プリデコー
ダ13からのプリデコード信号Xi,XjおよびXkをさらにデ
コードし４本のワード線を選択するデコード信号を発生
する。ワードドライバ４は、行デコーダ３からのデコー
ド信号とΦｘサブデコーダ12からのワード線サブデコー
ド信号Φx1〜Φx4とに応答して、１本のワード線上にワ
ード線駆動信号を伝達する。第９図に行デコーダ３およ
びワードドライバ４の具体的構成の一例を示す。
ダ13からのプリデコード信号Xi,XjおよびXkをさらにデ
コードし４本のワード線を選択するデコード信号を発生
する。ワードドライバ４は、行デコーダ３からのデコー
ド信号とΦｘサブデコーダ12からのワード線サブデコー
ド信号Φx1〜Φx4とに応答して、１本のワード線上にワ
ード線駆動信号を伝達する。第９図に行デコーダ３およ
びワードドライバ４の具体的構成の一例を示す。
第９図においては、単位行デコードとそれに関連する
ワードドライバとが代表的に示される。第９図を参照し
て単位行デコーダ30は、３ビットのプリデコード信号X
i,XjおよびXkを受ける３入力NAND回路と、NAND回路出力
を反転するインバータとを含む。
ワードドライバとが代表的に示される。第９図を参照し
て単位行デコーダ30は、３ビットのプリデコード信号X
i,XjおよびXkを受ける３入力NAND回路と、NAND回路出力
を反転するインバータとを含む。
NAND回路は、プリデコード信号Xiをそのゲートに受け
るｐチャネル絶縁ゲート型電界効果トランジスタ（以
下、pMISトランジスタと称す）PT1およびｎチャネル絶
縁ゲート型電界効果トランジスタ（以下、nMISトランジ
スタと称す）NT1と、プリデコード信号Xjをそのゲート
に受けるnMISトランジスタNT2と、プリデコード信号Xk
をそのゲートに受けるnMISトランジスタNT3と、インバ
ータ出力をそのゲートに受けるpMISトランジスタT2を含
む。pMISトランジスタPT1およびPT2は電源電圧Vccとノ
ードN1との間に互いに並列に設けられる。nMISトランジ
スタNT1,NT2およびNT3はノードN1と接地電位Vssとの間
に直列に接続される。
るｐチャネル絶縁ゲート型電界効果トランジスタ（以
下、pMISトランジスタと称す）PT1およびｎチャネル絶
縁ゲート型電界効果トランジスタ（以下、nMISトランジ
スタと称す）NT1と、プリデコード信号Xjをそのゲート
に受けるnMISトランジスタNT2と、プリデコード信号Xk
をそのゲートに受けるnMISトランジスタNT3と、インバ
ータ出力をそのゲートに受けるpMISトランジスタT2を含
む。pMISトランジスタPT1およびPT2は電源電圧Vccとノ
ードN1との間に互いに並列に設けられる。nMISトランジ
スタNT1,NT2およびNT3はノードN1と接地電位Vssとの間
に直列に接続される。
インバータは、NAND回路出力をそのゲートに受けるpM
ISトランジスタPT3およびnMISトランジスタNT4を含む。
pMISトランジスタPT3およびnMISトランジスタNT4は電源
電位Vccと接地電位Vssとの間に相補的に接続される。こ
の単位行デコーダ30からはNAND回路出力（ノードN1電
位）およびインバータ出力（ノードn2出力）が出力され
て４つのワードドライバ回路へ伝達される。
ISトランジスタPT3およびnMISトランジスタNT4を含む。
pMISトランジスタPT3およびnMISトランジスタNT4は電源
電位Vccと接地電位Vssとの間に相補的に接続される。こ
の単位行デコーダ30からはNAND回路出力（ノードN1電
位）およびインバータ出力（ノードn2出力）が出力され
て４つのワードドライバ回路へ伝達される。
１つの単位行デコーダ30に対して４つのワードドライ
バ回路4a,4b,4cおよび4dが設けられる。ワードドライバ
回路4aは、単位行デコーダ30のノードN2電位を伝達する
nMISトランジスタNT5と、nMISトランジスタNT5の伝達電
位をそのゲートに受け、選択的にワード線サブデコード
信号Φx1をワード線WL1上へ伝達するnMISトランジスタN
T6と、単位行デコーダ30のノードN1電位をそのゲートに
受け、ワード線WL1を接地電位に選択的に接続するnMIS
トランジスタNT7を含む。
バ回路4a,4b,4cおよび4dが設けられる。ワードドライバ
回路4aは、単位行デコーダ30のノードN2電位を伝達する
nMISトランジスタNT5と、nMISトランジスタNT5の伝達電
位をそのゲートに受け、選択的にワード線サブデコード
信号Φx1をワード線WL1上へ伝達するnMISトランジスタN
T6と、単位行デコーダ30のノードN1電位をそのゲートに
受け、ワード線WL1を接地電位に選択的に接続するnMIS
トランジスタNT7を含む。
ワードドライバ回路4b,4cおよび4dもそれぞれワード
ドライバ回路4aと同一の回路構成を有しているが、伝達
されるワード線サブデコード信号が異なっている。すな
わち、ワードドライバ回路4bは、単位行デコーダ30出力
に応答してワード線サブデコード信号Φx2を選択的にワ
ード線WL2上へ伝達する。ワードドライバ回路4cは単位
行デコーダ30出力に応答して選択的にワード線サブデコ
ード信号Φx3をワード線WL3上へ伝達する。ワードドラ
イバ回路4dは単位行デコード30出力に応答してワード線
サブデコード信号Φx4を選択的にワード線WL4上へ伝達
する。
ドライバ回路4aと同一の回路構成を有しているが、伝達
されるワード線サブデコード信号が異なっている。すな
わち、ワードドライバ回路4bは、単位行デコーダ30出力
に応答してワード線サブデコード信号Φx2を選択的にワ
ード線WL2上へ伝達する。ワードドライバ回路4cは単位
行デコーダ30出力に応答して選択的にワード線サブデコ
ード信号Φx3をワード線WL3上へ伝達する。ワードドラ
イバ回路4dは単位行デコード30出力に応答してワード線
サブデコード信号Φx4を選択的にワード線WL4上へ伝達
する。
単位行デコーダ30においては、プリデコード信号Xi,X
jおよびXkがすべて“H"レベルにある場合にのみノードN
1電位は“L"、応じてノードN2電位が“H"となる。この
ノードN2電位が“H"の場合、ワードドライバ回路4a,4b,
4cおよび4dにおいては、nMISトランジスタNT6がnMISト
ランジスタNT5を介してそのゲートに“H"の信号を受け
導通状態となる。これによりワード線WL1〜WL4上にはそ
れぞれワード線サブデコード信号Φx1〜Φx4が伝達され
る。ワード線サブデコード信号Φx1〜Φx4のうちいずれ
か１つのみが“H"レベルに立上がる。したがって、ワー
ド線WL1〜WL4のうちのいずれか１本のみが“H"に駆動さ
れる。
jおよびXkがすべて“H"レベルにある場合にのみノードN
1電位は“L"、応じてノードN2電位が“H"となる。この
ノードN2電位が“H"の場合、ワードドライバ回路4a,4b,
4cおよび4dにおいては、nMISトランジスタNT6がnMISト
ランジスタNT5を介してそのゲートに“H"の信号を受け
導通状態となる。これによりワード線WL1〜WL4上にはそ
れぞれワード線サブデコード信号Φx1〜Φx4が伝達され
る。ワード線サブデコード信号Φx1〜Φx4のうちいずれ
か１つのみが“H"レベルに立上がる。したがって、ワー
ド線WL1〜WL4のうちのいずれか１本のみが“H"に駆動さ
れる。
プリデコード信号Xi,XjおよびXkのうち１つでも“L"
レベルにあれば、ノードN1電位“H"レベル（pMISトラン
ジスタPT2により充電される）となり、ノードN2の電位
は“L"となり、この単位行デコーダ30は非選択状態とな
る。
レベルにあれば、ノードN1電位“H"レベル（pMISトラン
ジスタPT2により充電される）となり、ノードN2の電位
は“L"となり、この単位行デコーダ30は非選択状態とな
る。
再び第６図へ戻って、半導体記憶装置はさらに、メモ
リセルアレイから４列を選択するために、アドレス入力
端子52からのアドレス信号を受け、外部列アドレス信号
CA0〜CA8および▲▼〜▲▼を発生する行ア
ドレスバッファ14と、列アドレスバッファ14からの内部
列アドレス信号CA0〜CA7および▲▼〜▲▼
をデコードし、16ビットのプリデコード信号Y1〜Y4（以
下、Yiとして総称する）、Y5〜Y8（以下、総称的にYjと
して示す）、Y9〜Y12（以下、Ykとして総称的に示す）
およびY13〜Y16（以下、総称的にYlとして示す）を発生
する列プリデコーダ15と、この列プリデコード信号Yi,Y
j,YkおよびYLに応答して４本の列を選択する列選択信号
CSを発生する列デコーダ16とを備える。列アドレスバッ
ファ14は、CASバッファ19から列アドレストローブ信号
▲▼に応答して発生される内部制御信号に応答し
て、アドレス入力端子52へ与えられたアドレスを取込み
内部列アドレス信号を発生する。
リセルアレイから４列を選択するために、アドレス入力
端子52からのアドレス信号を受け、外部列アドレス信号
CA0〜CA8および▲▼〜▲▼を発生する行ア
ドレスバッファ14と、列アドレスバッファ14からの内部
列アドレス信号CA0〜CA7および▲▼〜▲▼
をデコードし、16ビットのプリデコード信号Y1〜Y4（以
下、Yiとして総称する）、Y5〜Y8（以下、総称的にYjと
して示す）、Y9〜Y12（以下、Ykとして総称的に示す）
およびY13〜Y16（以下、総称的にYlとして示す）を発生
する列プリデコーダ15と、この列プリデコード信号Yi,Y
j,YkおよびYLに応答して４本の列を選択する列選択信号
CSを発生する列デコーダ16とを備える。列アドレスバッ
ファ14は、CASバッファ19から列アドレストローブ信号
▲▼に応答して発生される内部制御信号に応答し
て、アドレス入力端子52へ与えられたアドレスを取込み
内部列アドレス信号を発生する。
列プリデコーダ15は、第７図に示す行プリデコーダ13
と同様の構成を有している。
と同様の構成を有している。
列デコーダ16の具体的構成の一例を第10図に示す。
第10図を参照して列デコーダ16は、電源電位Vccとノ
ードN10との間に互いに並列に接続されるpMISトランジ
スタPT10,PT11,PT12およびPT13と、ノードN10と接地電
位Vssとの間に直列に接続されるnMISトランジスタNT10,
NT11,NT12およびNT13と、ノードN10電位を反転してノー
ドN11へ伝達するインバータとを含む。このインバータ
はpMISトランジスタPT14とnMISトランジスタNT14とを含
む。
ードN10との間に互いに並列に接続されるpMISトランジ
スタPT10,PT11,PT12およびPT13と、ノードN10と接地電
位Vssとの間に直列に接続されるnMISトランジスタNT10,
NT11,NT12およびNT13と、ノードN10電位を反転してノー
ドN11へ伝達するインバータとを含む。このインバータ
はpMISトランジスタPT14とnMISトランジスタNT14とを含
む。
pMISトランジスタ10およびnMISトランジスタNT10はそ
のゲートに列プリデコード信号Yiを受ける。pMISトラン
ジスタPT11およびnMISトランジスタNT11はそのゲートに
列プリデコード信号Yjを受ける。pMISトランジスタPT12
およびnMISトランジスタNT12はそのゲートに列プリデコ
ード信号Ykを受ける。pMISトランジスタPT10およびnMIS
トランジスタNT13はそのゲートに列プリデコード信号Yl
を受ける。ノードN11から列選択信号CSが発生される。
この第10図に示す列デコーダの構成においては、列プリ
デコード信号Yi,Yj,YkおよびYlがすべて“H"レベルのと
き、ノードN10の電位が“L"となり、応じて“H"の列選
択信号CSが発生される。
のゲートに列プリデコード信号Yiを受ける。pMISトラン
ジスタPT11およびnMISトランジスタNT11はそのゲートに
列プリデコード信号Yjを受ける。pMISトランジスタPT12
およびnMISトランジスタNT12はそのゲートに列プリデコ
ード信号Ykを受ける。pMISトランジスタPT10およびnMIS
トランジスタNT13はそのゲートに列プリデコード信号Yl
を受ける。ノードN11から列選択信号CSが発生される。
この第10図に示す列デコーダの構成においては、列プリ
デコード信号Yi,Yj,YkおよびYlがすべて“H"レベルのと
き、ノードN10の電位が“L"となり、応じて“H"の列選
択信号CSが発生される。
再び第６図へ戻って、列デコーダ16により選択された
４列のうち１列を選択するためにI/Oデコーダ17が設け
られる。I/Oデコーダ17は、行アドレスバッファ17から
の内部行アドレス信号RA8,▲▼と、列アドレスバ
ッファ14からの内部列アドレス信号CA8および▲
▼をデコードし、I/Oバス40上の４対のバスから１対の
バスを選択する。
４列のうち１列を選択するためにI/Oデコーダ17が設け
られる。I/Oデコーダ17は、行アドレスバッファ17から
の内部行アドレス信号RA8,▲▼と、列アドレスバ
ッファ14からの内部列アドレス信号CA8および▲
▼をデコードし、I/Oバス40上の４対のバスから１対の
バスを選択する。
I/Oデコーダ17により選択された１対のバス対と外部
装置との間でのデータの授受を行なうために、リード／
ライト制御回路18、リード／ライトバッファ20、入力バ
ッファ21および出力バッファ22が設けられる。リード／
ライトバッファ20は、入力端子54を介して与えられるリ
ード／ライト制御信号R/WとCASバッファ19から与えられ
る内部制御信号（内部CAS信号）とに応答してデータの
書込／読出を規定するタイミング信号を発生してリード
／ライト制御回路18へ与える。リード／ライト制御回路
18は、このリード／ライトバッファ20からの制御信号に
応答してI/Oデコーダ17により選択された１対のバス対
を入力バッファ21または出力バッファ22へ接続する。
装置との間でのデータの授受を行なうために、リード／
ライト制御回路18、リード／ライトバッファ20、入力バ
ッファ21および出力バッファ22が設けられる。リード／
ライトバッファ20は、入力端子54を介して与えられるリ
ード／ライト制御信号R/WとCASバッファ19から与えられ
る内部制御信号（内部CAS信号）とに応答してデータの
書込／読出を規定するタイミング信号を発生してリード
／ライト制御回路18へ与える。リード／ライト制御回路
18は、このリード／ライトバッファ20からの制御信号に
応答してI/Oデコーダ17により選択された１対のバス対
を入力バッファ21または出力バッファ22へ接続する。
入力バッファ21は入力端子55を介して与えられた入力
データDINを受け対応の内部データ（通常相補データ
対）を発生する。出力バッファ22は、リード／ライト制
御回路18から伝達された内部データを受け対応の出力デ
ータDOUTに変換して出力端子56へ与える。
データDINを受け対応の内部データ（通常相補データ
対）を発生する。出力バッファ22は、リード／ライト制
御回路18から伝達された内部データを受け対応の出力デ
ータDOUTに変換して出力端子56へ与える。
センスアンプ帯2aおよび2bを選択的にメモリセルブロ
ックへ接続しかつそこに含まれるセンスアンプを動作す
るために、シェアードセンス制御信号発生回路８および
センスアンプ制御回路23が設けられる。シェアードセン
ス制御信号発生回路８は、行プリデコーダ13からの行プ
リデコード信号Xiに応答して、センスアンプ帯2aおよび
2bとメモリセルブロック1a〜1dとの選択的接続制御信号
（シェアードセンス制御信号）SA,SB,SCおよびSDを発生
する。シェアードセンス制御信号SAは、センスアンプ帯
2aとメモリセルブロック1aとの接続を制御する。シェア
ードセンス制御信号SBは、センスアンプ帯2aとメモリセ
ルブロック1bとの接続を制御する。シェアードセンス制
御信号SCはセンスアンプ帯2bとメモリセルブロック1cと
の接続を制御する。シェアードセンス制御信号SDは、セ
ンスアンプ帯2bとメモリセルブロック1dとの接続を制御
する。
ックへ接続しかつそこに含まれるセンスアンプを動作す
るために、シェアードセンス制御信号発生回路８および
センスアンプ制御回路23が設けられる。シェアードセン
ス制御信号発生回路８は、行プリデコーダ13からの行プ
リデコード信号Xiに応答して、センスアンプ帯2aおよび
2bとメモリセルブロック1a〜1dとの選択的接続制御信号
（シェアードセンス制御信号）SA,SB,SCおよびSDを発生
する。シェアードセンス制御信号SAは、センスアンプ帯
2aとメモリセルブロック1aとの接続を制御する。シェア
ードセンス制御信号SBは、センスアンプ帯2aとメモリセ
ルブロック1bとの接続を制御する。シェアードセンス制
御信号SCはセンスアンプ帯2bとメモリセルブロック1cと
の接続を制御する。シェアードセンス制御信号SDは、セ
ンスアンプ帯2bとメモリセルブロック1dとの接続を制御
する。
センスアンプの選択的活性化を行なう制御信号を発生
するセンスアンプ制御回路23は、Φｘ発生回路７からの
ワード線駆動マスタ信号Φｘと行プリデコーダ13からの
プリデコード信号Xiに応答してセンスアンプ帯2aおよび
2bのいずれかのセンスアンプを活性化する信号SFU,SFL
を発生するSF信号発生回路９と、SF信号発生回路９から
の制御信号に応答して第１のセンスアンプ活性化信号S
U,SLを発生する第１のセンスアンプ活性化信号発生回路
10と、第１のセンスアンプ活性化信号発生回路10からの
活性化信号に応答して第２のセンスアンプ活性化信号▲
▼，▲▼を発生する第２のセンスアンプ活性化
信号発生回路11を含む。制御信号SFUはセンスアンプ帯2
aに含まれるセンスアンプへ与えられる。制御信号SFLは
センスアンプ帯2bに含まれるセンスアンプへ伝達され
る。第１のセンスアンプ活性化信号SU,SLは、後に詳述
するが、ｎチャネルMISトランジスタからなるセンスア
ンプを活性化する。第２のセンスアンプ活性化信号▲
▼，▲▼はｐチャネルMISトランジスタからなる
センスアンプを活性化する。
するセンスアンプ制御回路23は、Φｘ発生回路７からの
ワード線駆動マスタ信号Φｘと行プリデコーダ13からの
プリデコード信号Xiに応答してセンスアンプ帯2aおよび
2bのいずれかのセンスアンプを活性化する信号SFU,SFL
を発生するSF信号発生回路９と、SF信号発生回路９から
の制御信号に応答して第１のセンスアンプ活性化信号S
U,SLを発生する第１のセンスアンプ活性化信号発生回路
10と、第１のセンスアンプ活性化信号発生回路10からの
活性化信号に応答して第２のセンスアンプ活性化信号▲
▼，▲▼を発生する第２のセンスアンプ活性化
信号発生回路11を含む。制御信号SFUはセンスアンプ帯2
aに含まれるセンスアンプへ与えられる。制御信号SFLは
センスアンプ帯2bに含まれるセンスアンプへ伝達され
る。第１のセンスアンプ活性化信号SU,SLは、後に詳述
するが、ｎチャネルMISトランジスタからなるセンスア
ンプを活性化する。第２のセンスアンプ活性化信号▲
▼，▲▼はｐチャネルMISトランジスタからなる
センスアンプを活性化する。
第11図に、SF信号発生回路９の具体的構成の一例を示
す。第11図を参照してSF信号発生回路11は、制御信号SF
Uを発生する回路と制御信号SFLを発生する回路と２つの
回路部分を有している。この回路部分は同一の構成を有
しているため、第11図においては１つにまとめて示され
る。第11図を参照して、SF信号発生回路９は、ワード線
駆動マスタ信号Φｘを所定時間遅延させる遅延回路60
と、行プリデコード信号X1およびX2を受けるORゲート61
と、遅延回路60出力とORゲート61出力とを受けるANDゲ
ート62を含む。ANDゲート62から制御信号SFUが発生され
る。ORゲート61が行プリデコード信号X3およびX4を受け
る場合、ANDゲート62からは制御信号SFLが発生される。
す。第11図を参照してSF信号発生回路11は、制御信号SF
Uを発生する回路と制御信号SFLを発生する回路と２つの
回路部分を有している。この回路部分は同一の構成を有
しているため、第11図においては１つにまとめて示され
る。第11図を参照して、SF信号発生回路９は、ワード線
駆動マスタ信号Φｘを所定時間遅延させる遅延回路60
と、行プリデコード信号X1およびX2を受けるORゲート61
と、遅延回路60出力とORゲート61出力とを受けるANDゲ
ート62を含む。ANDゲート62から制御信号SFUが発生され
る。ORゲート61が行プリデコード信号X3およびX4を受け
る場合、ANDゲート62からは制御信号SFLが発生される。
第11図に示すように、選択メモリセルを含むブロック
がブロック1aまたは1bの場合にはセンスアンプ帯2aに含
まれるセンスアンプが活性化される。また選択メモリセ
ルがブロック1cまたは1dに含まれる場合、センスアンプ
帯2bに含まれるセンスアンプが活性化される。
がブロック1aまたは1bの場合にはセンスアンプ帯2aに含
まれるセンスアンプが活性化される。また選択メモリセ
ルがブロック1cまたは1dに含まれる場合、センスアンプ
帯2bに含まれるセンスアンプが活性化される。
第12図に、第１のセンスアンプ活性化信号SU（SL）に
応答して第２のセンスアンプ活性化信号▲▼（▲
▼）を発生する回路構成の具体的一例を示す。第12図
を参照して、第２のセンスアンプ活性化信号発生回路11
は、第１のセンスアンプ活性化信号を所定時間遅延させ
る遅延段と、この遅延段からの遅延活性化信号Sdelayと
制御信号RASとに応答して第２の活性化信号▲▼
（▲▼）を発生する回路部分とを含む。遅延段はpM
ISトランジスタPT20〜PT22とnMISトランジスタNT20〜NT
22それぞれから構成されるCMOSインバータが偶数段接続
されて構成される。
応答して第２のセンスアンプ活性化信号▲▼（▲
▼）を発生する回路構成の具体的一例を示す。第12図
を参照して、第２のセンスアンプ活性化信号発生回路11
は、第１のセンスアンプ活性化信号を所定時間遅延させ
る遅延段と、この遅延段からの遅延活性化信号Sdelayと
制御信号RASとに応答して第２の活性化信号▲▼
（▲▼）を発生する回路部分とを含む。遅延段はpM
ISトランジスタPT20〜PT22とnMISトランジスタNT20〜NT
22それぞれから構成されるCMOSインバータが偶数段接続
されて構成される。
第２の活性化信号を発生する回路部分は、遅延活性化
信号Sdelayをそのゲートに受けるpMISトランジスタPT23
およびnMISトランジスタNT23と、pMISトランジスタPT23
と並列に接続され、制御信号RASをゲートに受けるpMIS
トランジスタPT24と、pMISトランジスタPT24とnMISトラ
ンジスタNT23との間に直列に接続され、そのゲートに制
御信号RASを受けるnMISトランジスタNT24を含む。遅延
活性化信号Sdelayは活性化信号SU（SL）を所定時間遅延
させた信号である。制御信号RASが“H"のとき、半導体
記憶装置は差動状態にあり、このときpMISトランジスタ
PT24はオフ状態、nMISトランジスタNT24はオン状態にあ
る。したがって、ノードN35からは、遅延活性化信号Sde
layを反転した信号▲▼（▲▼）が発生され
る。
信号Sdelayをそのゲートに受けるpMISトランジスタPT23
およびnMISトランジスタNT23と、pMISトランジスタPT23
と並列に接続され、制御信号RASをゲートに受けるpMIS
トランジスタPT24と、pMISトランジスタPT24とnMISトラ
ンジスタNT23との間に直列に接続され、そのゲートに制
御信号RASを受けるnMISトランジスタNT24を含む。遅延
活性化信号Sdelayは活性化信号SU（SL）を所定時間遅延
させた信号である。制御信号RASが“H"のとき、半導体
記憶装置は差動状態にあり、このときpMISトランジスタ
PT24はオフ状態、nMISトランジスタNT24はオン状態にあ
る。したがって、ノードN35からは、遅延活性化信号Sde
layを反転した信号▲▼（▲▼）が発生され
る。
制御信号RASが“L"にあり半導体記憶装置が待機状態
にある場合には、pMISトランジスタPT24がオン状態にあ
り、nMISトランジスタNT24はオフ状態にある。したがっ
て、ノードN34の信号電位にかかわらず、制御信号▲
▼（▲▼）は“H"レベルとなる。ここで第12図に
おいては、同一の回路構成を用いて活性化信号SUおよび
SLから信号▲▼および▲▼がそれぞれ発生され
るため、センスアンプ活性化信号SLに対しては括弧を付
して示している。
にある場合には、pMISトランジスタPT24がオン状態にあ
り、nMISトランジスタNT24はオフ状態にある。したがっ
て、ノードN34の信号電位にかかわらず、制御信号▲
▼（▲▼）は“H"レベルとなる。ここで第12図に
おいては、同一の回路構成を用いて活性化信号SUおよび
SLから信号▲▼および▲▼がそれぞれ発生され
るため、センスアンプ活性化信号SLに対しては括弧を付
して示している。
なおSF信号発生回路９からの活性化信号SFU（SFL）に
応答して第１の活性化信号SU,SLを発生する第１の活性
化信号発生回路10の構成は示していないが、単に制御信
号SFL,SFUをバッファ処理する回路構成であればよい。
応答して第１の活性化信号SU,SLを発生する第１の活性
化信号発生回路10の構成は示していないが、単に制御信
号SFL,SFUをバッファ処理する回路構成であればよい。
第13図にメモリセルブロック1aおよび1bそれぞれにお
ける２組のビット線対とそれに関連するセンスアンプ帯
2aの構成を詳細に示す。ビット線は折返しビット線対構
造を有しており、ビット線BL,▲▼が対をなして配
設される。１本のワード線WLと１対のビット線対との交
点にメモリセルMCが配置される。メモリセルMCは情報を
電荷の形態で記憶するメモリキャパシタＣと、ワード線
WL上の信号電位に応答してメモリキャパシタＣをビット
線BL（または▲▼）へ接続するメモリトランジスタ
MTを備える。
ける２組のビット線対とそれに関連するセンスアンプ帯
2aの構成を詳細に示す。ビット線は折返しビット線対構
造を有しており、ビット線BL,▲▼が対をなして配
設される。１本のワード線WLと１対のビット線対との交
点にメモリセルMCが配置される。メモリセルMCは情報を
電荷の形態で記憶するメモリキャパシタＣと、ワード線
WL上の信号電位に応答してメモリキャパシタＣをビット
線BL（または▲▼）へ接続するメモリトランジスタ
MTを備える。
ビット線対上の信号電位を差動的に検知し増幅するた
めに、そのゲートとドレインが交差接続されたpMISトラ
ンジスタPT40およびPT41からなるｐチャネルセンスアン
プPSAと、そのゲートとドレインが交差接続されたnMIS
トランジスタNT40およびNT41からなるｎチャネルセンス
アンプNSAが各ビット線対に設けられる。ｐチャネルセ
ンスアンプPSAを活性化するために、第２のセンスアン
プ活性化信号▲▼に応答して導通状態となり、pMIS
トランジスタPT40およびPT41のソースへ電源電位Vccを
伝達するpMISトランジスタPT45が設けられる。ｎチャネ
ルセンスアンプNSAを活性化するために制御信号SFUに応
答して導通状態となり、nMISトランジスタNT40およびNT
41のソースに接地電位Vssレベルの電位を伝達するnMIS
トランジスタNT45と、センスアンプ活性化信号SUに応答
して導通状態となり、同様にnMISトランジスタNT40およ
びNT41のソースに接地電位Vssレベルの電位を伝達するn
MISトランジスタNT46が設けられる。
めに、そのゲートとドレインが交差接続されたpMISトラ
ンジスタPT40およびPT41からなるｐチャネルセンスアン
プPSAと、そのゲートとドレインが交差接続されたnMIS
トランジスタNT40およびNT41からなるｎチャネルセンス
アンプNSAが各ビット線対に設けられる。ｐチャネルセ
ンスアンプPSAを活性化するために、第２のセンスアン
プ活性化信号▲▼に応答して導通状態となり、pMIS
トランジスタPT40およびPT41のソースへ電源電位Vccを
伝達するpMISトランジスタPT45が設けられる。ｎチャネ
ルセンスアンプNSAを活性化するために制御信号SFUに応
答して導通状態となり、nMISトランジスタNT40およびNT
41のソースに接地電位Vssレベルの電位を伝達するnMIS
トランジスタNT45と、センスアンプ活性化信号SUに応答
して導通状態となり、同様にnMISトランジスタNT40およ
びNT41のソースに接地電位Vssレベルの電位を伝達するn
MISトランジスタNT46が設けられる。
半導体記憶装置のスタンバイ時（信号▲▼が
“H"のとき）、各ビット線対を所定電位VBLにプリチャ
ージしかつイコライズするためのプリチャージ／イコラ
イズ回路EQが設けられる。プリチャージ／イコライズ回
路EQは、イコライズ指示信号BLEQに応答して導通状態と
なりビット線BLおよび▲▼を電気的に短絡するｎチ
ャネルMISトランジスタT20と、イコライズ指示信号BLEQ
に応答して導通状態となり所定電位VBLをビット線BLお
よび▲▼それぞれに伝達するｎチャネルMISトラン
ジスタT21およびT22を備える。
“H"のとき）、各ビット線対を所定電位VBLにプリチャ
ージしかつイコライズするためのプリチャージ／イコラ
イズ回路EQが設けられる。プリチャージ／イコライズ回
路EQは、イコライズ指示信号BLEQに応答して導通状態と
なりビット線BLおよび▲▼を電気的に短絡するｎチ
ャネルMISトランジスタT20と、イコライズ指示信号BLEQ
に応答して導通状態となり所定電位VBLをビット線BLお
よび▲▼それぞれに伝達するｎチャネルMISトラン
ジスタT21およびT22を備える。
ビット線対を選択的にセンスアンプに接続するため
に、ビット線選択スイッチBSAおよびBSBが各ビット線対
に対して設けられる。選択スイッチBSAは選択制御信号S
Aに応答して選択的にメモリセルブロック1aのビット線
対BL,▲▼をセンスアンプ帯2aに接続する。ビット
線選択スイッチBSBは接続制御信号SBに応答して選択的
にメモリセルブロック1bのビット線対BL,▲▼をセ
ンスアンプ帯2aに接続する。選択スイッチBSAは、選択
制御信号SAに応答してオン状態となる転送ゲートT10お
よびT11を備える。選択スイッチBSBは制御信号SBに応答
して導通状態となる転送ゲートT15およびT16を含む。
に、ビット線選択スイッチBSAおよびBSBが各ビット線対
に対して設けられる。選択スイッチBSAは選択制御信号S
Aに応答して選択的にメモリセルブロック1aのビット線
対BL,▲▼をセンスアンプ帯2aに接続する。ビット
線選択スイッチBSBは接続制御信号SBに応答して選択的
にメモリセルブロック1bのビット線対BL,▲▼をセ
ンスアンプ帯2aに接続する。選択スイッチBSAは、選択
制御信号SAに応答してオン状態となる転送ゲートT10お
よびT11を備える。選択スイッチBSBは制御信号SBに応答
して導通状態となる転送ゲートT15およびT16を含む。
列デコーダ16からの列選択信号CSに応答して４組のビ
ット線対をI/Oバス40へ接続するためにIOスイッチIOSW
が各ビット線に設けられる。列選択信号CSに応答して４
組のビット線対がI/Oバス40の４組のバス対へ接続され
るが、第13図においては同時に選択される２組のビット
線対のみが代表的に示される。IOスイッチIOSWは列選択
信号CSに応答して導通状態となる転送ゲートT30およびT
31を含む。この組をなすIOスイッチIOSWは、組をなす４
対のビット線対をそれぞれ異なるI/Oバス対へ接続す
る。なお、ビット線対BL,▲▼をスタンバイ時に所
定電位にプリチャージしかつイコライズする電位VBLは
通常電源電位Vccまたはその1/2の電位レベルに設定され
る。次にこの動作について第14図に示す動作波形図を参
照して説明する。ここで第14図においては、第14図
（ｆ）に従来のDRAMにおける接続制御信号SA〜SDのレベ
ルが示され、第14図（ｇ）に従来の改良されたDRAMの接
続制御信号SA〜SDの信号レベルが示される。以下の動作
説明においては第14図（ｇ）に示す従来の改良されたDR
AMの動作について説明する。
ット線対をI/Oバス40へ接続するためにIOスイッチIOSW
が各ビット線に設けられる。列選択信号CSに応答して４
組のビット線対がI/Oバス40の４組のバス対へ接続され
るが、第13図においては同時に選択される２組のビット
線対のみが代表的に示される。IOスイッチIOSWは列選択
信号CSに応答して導通状態となる転送ゲートT30およびT
31を含む。この組をなすIOスイッチIOSWは、組をなす４
対のビット線対をそれぞれ異なるI/Oバス対へ接続す
る。なお、ビット線対BL,▲▼をスタンバイ時に所
定電位にプリチャージしかつイコライズする電位VBLは
通常電源電位Vccまたはその1/2の電位レベルに設定され
る。次にこの動作について第14図に示す動作波形図を参
照して説明する。ここで第14図においては、第14図
（ｆ）に従来のDRAMにおける接続制御信号SA〜SDのレベ
ルが示され、第14図（ｇ）に従来の改良されたDRAMの接
続制御信号SA〜SDの信号レベルが示される。以下の動作
説明においては第14図（ｇ）に示す従来の改良されたDR
AMの動作について説明する。
制御信号▲▼が“H"の場合半導体記憶装置は待
機状態にあり、ビット線対BL,▲▼はプリチャージ
／イコライズ回路EQにより所定電位VBLに保持されてい
る。また接続制御信号SA〜SDは電源電圧Vccより昇圧さ
れたVcc＋αの電位レベルにある。これにより各ビット
線選択スイッチBSA,BSBはオン状態にあり、メモリセル
ブロック1aおよびメモリセルブロック1bの各ビット線対
はセンスアンプPSAおよびNSAに接続されており、同様に
メモリセルブロック1cおよび1dもセンスアンプ帯2bに含
まれるセンスアンプに接続されている。
機状態にあり、ビット線対BL,▲▼はプリチャージ
／イコライズ回路EQにより所定電位VBLに保持されてい
る。また接続制御信号SA〜SDは電源電圧Vccより昇圧さ
れたVcc＋αの電位レベルにある。これにより各ビット
線選択スイッチBSA,BSBはオン状態にあり、メモリセル
ブロック1aおよびメモリセルブロック1bの各ビット線対
はセンスアンプPSAおよびNSAに接続されており、同様に
メモリセルブロック1cおよび1dもセンスアンプ帯2bに含
まれるセンスアンプに接続されている。
制御信号▲▼が“L"に立下がると半導体記憶装
置が作動状態に入る。この制御信号▲▼の“L"へ
の立下がりに応答して行アドレスバッファ５が活性化さ
れて、アドレス入力端子52へ与えられた９ビットのアド
レスA0〜A8を受けて内部行アドレス信号RA0,▲▼
〜RA8,▲▼を発生する。行プリデコーダ13は、こ
の行アドレスバッファ５からの所定の内部アドレス信号
RA2,▲▼〜RA7,▲▼をプリデコードし、プ
リデコード信号Xi,Xj,Xkを発生する。今、プリデコード
信号Xiにおいて、プリデコード信号X1が“H"にあり、残
りのプリデコード信号X2,X3およびX4は“L"レベルにあ
り、メモリセルブロック1aが選択された場合を考える。
行デコーダ３は、このプリデコーダ13からのプリデコー
ド信号Xi,XjおよびXkをデコードする。このうち３ビッ
トのプリデコード信号Xi,XjおよびXkがすべて“H"であ
る単位行デコードが選択される。
置が作動状態に入る。この制御信号▲▼の“L"へ
の立下がりに応答して行アドレスバッファ５が活性化さ
れて、アドレス入力端子52へ与えられた９ビットのアド
レスA0〜A8を受けて内部行アドレス信号RA0,▲▼
〜RA8,▲▼を発生する。行プリデコーダ13は、こ
の行アドレスバッファ５からの所定の内部アドレス信号
RA2,▲▼〜RA7,▲▼をプリデコードし、プ
リデコード信号Xi,Xj,Xkを発生する。今、プリデコード
信号Xiにおいて、プリデコード信号X1が“H"にあり、残
りのプリデコード信号X2,X3およびX4は“L"レベルにあ
り、メモリセルブロック1aが選択された場合を考える。
行デコーダ３は、このプリデコーダ13からのプリデコー
ド信号Xi,XjおよびXkをデコードする。このうち３ビッ
トのプリデコード信号Xi,XjおよびXkがすべて“H"であ
る単位行デコードが選択される。
一方において、この制御信号▲▼の“L"への移
行に応答してΦｘ発生回路７はワード線駆動マスタ信号
Φｘを発生し、センスアンプ制御回路23およびΦｘサブ
デコーダ12へ与える。Φｘサブデコーダ12は、行アドレ
スバッファ５からの内部アドレス信号RA0,▲▼,R
A1,▲▼によりワード線駆動マスタ信号Φｘをサ
ブデコードし、ワード線サブデコード信号Φx1〜Φx4の
うちのいずれか１つのみを“H"に立上げてワードドライ
バ４へ伝達する。ワードドライバ４は、行デコーダ３か
らのデコード信号とΦｘサブデコーダ12からのワード線
サブデコード信号とに応答して１本のワード線を選択し
その電位を“H"レベルに立上げる。この場合、メモリセ
ルブロック1aに含まれるワード線が選択される。このワ
ード線WLが選択されその電位が立上がるとメモリセルMC
においてメモリトランジスタMTが導通状態となり、各ビ
ット線対には関連のメモリキャパシタＣが格納する信号
電位が伝達され、ビット線対に電位差が生じる。
行に応答してΦｘ発生回路７はワード線駆動マスタ信号
Φｘを発生し、センスアンプ制御回路23およびΦｘサブ
デコーダ12へ与える。Φｘサブデコーダ12は、行アドレ
スバッファ５からの内部アドレス信号RA0,▲▼,R
A1,▲▼によりワード線駆動マスタ信号Φｘをサ
ブデコードし、ワード線サブデコード信号Φx1〜Φx4の
うちのいずれか１つのみを“H"に立上げてワードドライ
バ４へ伝達する。ワードドライバ４は、行デコーダ３か
らのデコード信号とΦｘサブデコーダ12からのワード線
サブデコード信号とに応答して１本のワード線を選択し
その電位を“H"レベルに立上げる。この場合、メモリセ
ルブロック1aに含まれるワード線が選択される。このワ
ード線WLが選択されその電位が立上がるとメモリセルMC
においてメモリトランジスタMTが導通状態となり、各ビ
ット線対には関連のメモリキャパシタＣが格納する信号
電位が伝達され、ビット線対に電位差が生じる。
また一方においてシェアードセンス制御信号発生回路
８は、その行プリデコーダ13からのプリデコード信号Xi
と“L"の信号▲▼（RASバッファ６からは“H"の
信号RASが発生されてシェアードセンス制御信号発生回
路８へ与えられている）接続制御信号SBを“L"レベルに
立下げてセンスアンプ帯2aとメモリセルブロック1bとを
切り離す。このときまだ接続制御信号SA,SCおよびSDは
昇圧されたVcc＋αの電位レベルにある。
８は、その行プリデコーダ13からのプリデコード信号Xi
と“L"の信号▲▼（RASバッファ６からは“H"の
信号RASが発生されてシェアードセンス制御信号発生回
路８へ与えられている）接続制御信号SBを“L"レベルに
立下げてセンスアンプ帯2aとメモリセルブロック1bとを
切り離す。このときまだ接続制御信号SA,SCおよびSDは
昇圧されたVcc＋αの電位レベルにある。
続いてセンスアンプ制御回路23に含まれるSF信号発生
回路９は、Φｘ発生回路７からのワード線駆動マスタ信
号Φｘと行プリデコーダ13からのプリデコード信号Xiと
に応答してセンスアンプ帯2aおよびセンスアンプ帯2bの
いずれかを活性化する信号を発生する。この第14図に示
す動作波形図においては、制御信号SFUが“H"レベルと
なり、制御信号SFLは“L"を維持する。これに応答して
センスアンプ帯2aのｎチャネルセンスアンプNSAが活性
化されて低電位側のビット線電位が放電され始める。続
いてこの制御信号SFUに応答して第１のセンスアンプ活
性化信号SUが発生され、続いて所定遅延時間を経た後第
２のセンスアンプ活性化信号▲▼が発生される。こ
れにより、センスアンプ帯2aにおけるｎチャネルセンス
アンプNSAおよびｐチャネルセンスアンプPSAがともに活
性化され、低電位側のビット線電位の接地電位Vssレベ
ルへの放電および高電位側ビット線の電源電位Vccレベ
ルへの充電を行なう。
回路９は、Φｘ発生回路７からのワード線駆動マスタ信
号Φｘと行プリデコーダ13からのプリデコード信号Xiと
に応答してセンスアンプ帯2aおよびセンスアンプ帯2bの
いずれかを活性化する信号を発生する。この第14図に示
す動作波形図においては、制御信号SFUが“H"レベルと
なり、制御信号SFLは“L"を維持する。これに応答して
センスアンプ帯2aのｎチャネルセンスアンプNSAが活性
化されて低電位側のビット線電位が放電され始める。続
いてこの制御信号SFUに応答して第１のセンスアンプ活
性化信号SUが発生され、続いて所定遅延時間を経た後第
２のセンスアンプ活性化信号▲▼が発生される。こ
れにより、センスアンプ帯2aにおけるｎチャネルセンス
アンプNSAおよびｐチャネルセンスアンプPSAがともに活
性化され、低電位側のビット線電位の接地電位Vssレベ
ルへの放電および高電位側ビット線の電源電位Vccレベ
ルへの充電を行なう。
このときシェアードセンス制御信号発生回路８から
は、この制御信号SFUの発生に応答して接続制御信号SA
を電源電位Vccレベルにまで低下させ、かつビット線対
上の電位が電源電位Vccレベルおよび接地電位Vssレベル
に確定した後再びこの接続制御信号SAを電源電圧より高
い電圧Vcc＋αのレベルに昇圧する。
は、この制御信号SFUの発生に応答して接続制御信号SA
を電源電位Vccレベルにまで低下させ、かつビット線対
上の電位が電源電位Vccレベルおよび接地電位Vssレベル
に確定した後再びこの接続制御信号SAを電源電圧より高
い電圧Vcc＋αのレベルに昇圧する。
一方、非選択セルブロック1cおよび1dはセンスアンプ
帯2bに接続されているが、センスアンプ活性化信号SFL,
SLおよび▲▼は待機状態と同様の状態を保持してお
り、センスアンプ帯2bに含まれるセンスアンプは不活性
状態のままにある。
帯2bに接続されているが、センスアンプ活性化信号SFL,
SLおよび▲▼は待機状態と同様の状態を保持してお
り、センスアンプ帯2bに含まれるセンスアンプは不活性
状態のままにある。
センス動作と並行して、制御信号▲▼が“L"へ
立下がり、CASバッファ19からは、列選択系の動作を活
性化する内部制御信号が発生される。これに応答して列
アドレスバッファ14からは内部列アドレス信号CA0,▲
▼〜CA8,▲▼が発生される。列プリデコーダ
15はこの列アドレスバッファ14からの内部列アドレス信
号をプリデコードし列プリデコード信号Yi,Yj,Ykおよび
Ylを発生して列デコーダ16へ与える。列デコーダ16で
は、プリデコード信号Yi,Yj,YkおよびYlがすべて“H"に
ある単位列デコーダが選択され、“H"の列選択信号CSを
発生する。これに応答して４ビットすなわち４組のビッ
ト数対が選択され、IOスイッチIOSWが導通状態となり、
選択された４ビットのビット線対がI/Oバス40へ接続さ
れる。このI/Oバス40の４対のバス対のうち、I/Oデコー
ダ17により１対が選択され、リード／ライト制御回路18
へ接続される。リード／ライトバッファ20からの制御信
号が読出モードを示している場合には、I/Oデコーダ17
により選択されたI/Oバス上のデータが出力バッファ22
へ伝達された後出力データDOUTとして出力端子56へ与え
られる。
立下がり、CASバッファ19からは、列選択系の動作を活
性化する内部制御信号が発生される。これに応答して列
アドレスバッファ14からは内部列アドレス信号CA0,▲
▼〜CA8,▲▼が発生される。列プリデコーダ
15はこの列アドレスバッファ14からの内部列アドレス信
号をプリデコードし列プリデコード信号Yi,Yj,Ykおよび
Ylを発生して列デコーダ16へ与える。列デコーダ16で
は、プリデコード信号Yi,Yj,YkおよびYlがすべて“H"に
ある単位列デコーダが選択され、“H"の列選択信号CSを
発生する。これに応答して４ビットすなわち４組のビッ
ト数対が選択され、IOスイッチIOSWが導通状態となり、
選択された４ビットのビット線対がI/Oバス40へ接続さ
れる。このI/Oバス40の４対のバス対のうち、I/Oデコー
ダ17により１対が選択され、リード／ライト制御回路18
へ接続される。リード／ライトバッファ20からの制御信
号が読出モードを示している場合には、I/Oデコーダ17
により選択されたI/Oバス上のデータが出力バッファ22
へ伝達された後出力データDOUTとして出力端子56へ与え
られる。
半導体記憶装置の書込動作モード時においては、入力
バッファ21を介して書込データが選択されたI/Oバス上
へ伝達され、上述と同様の動作を経て選択されたメモリ
セルへ書込まれる。
バッファ21を介して書込データが選択されたI/Oバス上
へ伝達され、上述と同様の動作を経て選択されたメモリ
セルへ書込まれる。
［発明が解決しようとする課題］ 上述の第14図に示す動作波形図はたとえば特開昭60−
694に開示されている。この先行技術によれば、半導体
記憶装置のスタンバイ時において選択スイッチBS（スイ
ッチBSA,BSB,…を総称的に示す）をオン状態とするの
は、各ビット線対のプリチャージ電位を等化するととも
にセンスアンプの入力ノードをもつこのプリチャージ電
位に保持するためである。
694に開示されている。この先行技術によれば、半導体
記憶装置のスタンバイ時において選択スイッチBS（スイ
ッチBSA,BSB,…を総称的に示す）をオン状態とするの
は、各ビット線対のプリチャージ電位を等化するととも
にセンスアンプの入力ノードをもつこのプリチャージ電
位に保持するためである。
上述の構成によれば、アドレス信号（ブロック選択指
示信号）に応答してセンスアンプを不動作状態とすると
により、センス動作時における充放電電流を低減するこ
とができ、消費電力の低減を図ることができる。
示信号）に応答してセンスアンプを不動作状態とすると
により、センス動作時における充放電電流を低減するこ
とができ、消費電力の低減を図ることができる。
また、この先行技術において非動作センスアンプ（第
14図に示す動作波形図に従えばセンスアンプ帯2b）に接
続されるブロックをこのセンスアンプに接続状態とする
のは以下の理由によるとしている。すなわち、このシェ
アードセンス制御信号SA〜SDを伝達する信号線には配線
容量が存在し、またスイッチBSを構成するMISトランジ
スタのゲート容量も存在している。したがって、この信
号SA〜SDを“L"に設定することは、この信号配線に伴う
寄生容量およびスイッチBSのゲート容量を充電している
電荷を無駄に放電することになり、記憶装置の消費電力
の増加をもたらすからである。また、同様に動作しない
センスアンプに接続されるメモリブロック（上述の例に
おいてはブロック1cおよび1d）をセンスアンプと切り離
すために制御信号SC,SDを“L"とすれば、接地電位Vssレ
ベルの信号線が増加し、これは結合容量によるノイズを
増加させることになり、半導体記憶装置を誤動作させる
危険性があるからである。
14図に示す動作波形図に従えばセンスアンプ帯2b）に接
続されるブロックをこのセンスアンプに接続状態とする
のは以下の理由によるとしている。すなわち、このシェ
アードセンス制御信号SA〜SDを伝達する信号線には配線
容量が存在し、またスイッチBSを構成するMISトランジ
スタのゲート容量も存在している。したがって、この信
号SA〜SDを“L"に設定することは、この信号配線に伴う
寄生容量およびスイッチBSのゲート容量を充電している
電荷を無駄に放電することになり、記憶装置の消費電力
の増加をもたらすからである。また、同様に動作しない
センスアンプに接続されるメモリブロック（上述の例に
おいてはブロック1cおよび1d）をセンスアンプと切り離
すために制御信号SC,SDを“L"とすれば、接地電位Vssレ
ベルの信号線が増加し、これは結合容量によるノイズを
増加させることになり、半導体記憶装置を誤動作させる
危険性があるからである。
またこの制御信号SA〜SDを電源電圧Vcc以上の昇圧レ
ベルVcc＋αレベルまで昇圧しているのは、電源電圧Vcc
の変動時に半導体記憶装置を動作させた場合、ある条件
下ではビット線電位がこの制御信号SA〜SDの電位より高
くなる場合が生じることがあり、導通状態を維持すべき
スイッチBSが非導通状態となり、センスアンプの入力ノ
ードにメモリセルの読出信号が伝達されなくなるおそれ
が生じるからである。ここで、この先行技術においては
ビット線のプリチャージ電位は電源電圧Vccレベル（正
確にはVcc−Vthレベル）に設定されている。ここで、Vt
hはプリチャージ／イコライズ回路に含まれるトランス
ファゲートのしきい値電圧である。このような電源電圧
変動の場合、記憶装置は誤動作をすることになり、この
危険性を避けるために制御信号SA〜SDは電源電圧Vccよ
りも昇圧されたレベルVcc＋αに設定される。
ベルVcc＋αレベルまで昇圧しているのは、電源電圧Vcc
の変動時に半導体記憶装置を動作させた場合、ある条件
下ではビット線電位がこの制御信号SA〜SDの電位より高
くなる場合が生じることがあり、導通状態を維持すべき
スイッチBSが非導通状態となり、センスアンプの入力ノ
ードにメモリセルの読出信号が伝達されなくなるおそれ
が生じるからである。ここで、この先行技術においては
ビット線のプリチャージ電位は電源電圧Vccレベル（正
確にはVcc−Vthレベル）に設定されている。ここで、Vt
hはプリチャージ／イコライズ回路に含まれるトランス
ファゲートのしきい値電圧である。このような電源電圧
変動の場合、記憶装置は誤動作をすることになり、この
危険性を避けるために制御信号SA〜SDは電源電圧Vccよ
りも昇圧されたレベルVcc＋αに設定される。
さらに、第14図（ｇ）に示すようにセンスアンプの動
作時に、動作するセンスアンプ帯（第６図および第14図
に示す例ではセンスアンプ帯2a）とメモリセルブロック
（1a）を接続するビット線接続スイッチBSAの制御信号S
Aが電源電圧レベルに一旦降下させられるのは、このス
イッチBSAのオン抵抗を一時的に高くし、ビット線とセ
ンスアンプ間の接続抵抗を高くしてセンスアンプの高感
度化を図るためである。
作時に、動作するセンスアンプ帯（第６図および第14図
に示す例ではセンスアンプ帯2a）とメモリセルブロック
（1a）を接続するビット線接続スイッチBSAの制御信号S
Aが電源電圧レベルに一旦降下させられるのは、このス
イッチBSAのオン抵抗を一時的に高くし、ビット線とセ
ンスアンプ間の接続抵抗を高くしてセンスアンプの高感
度化を図るためである。
しかしながら上述の制御信号の構成の場合、以下の問
題が発生する。すなわち、第14図（ｆ）に示すように制
御信号が電源電圧Vccに設定されている場合、メモリセ
ルの読出電圧はセンスアンプにより電源電圧Vccレベル
にまで昇圧されるが、この電源電圧Vccレベルはスイッ
チBSの絶縁ゲート型電界効果トランジスタを介してビッ
ト線対へ伝達されるため、ビット線上の電圧はこのスイ
ッチBSに含まれるトランジスタのしきい値電圧分だけ低
くなる。したがって、選択されたメモリセルへの再書込
み時には電源電圧Vccより低いVcc−Vthレベルの電圧が
書込まれることになり、“H"レベルの信号電荷量が低減
し、“H"レベルの信号読出時において十分な電位差をビ
ット線間に生じさせることができなくなるという問題が
発生する。
題が発生する。すなわち、第14図（ｆ）に示すように制
御信号が電源電圧Vccに設定されている場合、メモリセ
ルの読出電圧はセンスアンプにより電源電圧Vccレベル
にまで昇圧されるが、この電源電圧Vccレベルはスイッ
チBSの絶縁ゲート型電界効果トランジスタを介してビッ
ト線対へ伝達されるため、ビット線上の電圧はこのスイ
ッチBSに含まれるトランジスタのしきい値電圧分だけ低
くなる。したがって、選択されたメモリセルへの再書込
み時には電源電圧Vccより低いVcc−Vthレベルの電圧が
書込まれることになり、“H"レベルの信号電荷量が低減
し、“H"レベルの信号読出時において十分な電位差をビ
ット線間に生じさせることができなくなるという問題が
発生する。
第14図（ｇ）に示すように制御信号SA〜SDを電源電圧
Vcc以上のレベルに昇圧した場合、このような信号電圧
の損失は生じないものの、スタンバイ時等においてはこ
の昇圧されたレベルを長時間（この保持時間は記憶装置
のリフレッシュ規格によって異なり、たとえば１メガビ
ットDRAMの場合は８ミリ秒、４メガDRAMの場合は16ミリ
秒）保持する必要が生じる。このような場合、この制御
信号SA〜SDを昇圧レベルに保持する回路は設けられてい
るものの、この制御信号SA〜SDを伝達する信号線におけ
るリーク電流がこのレベル保持回路の保持能力を上回
り、この制御信号SA〜SDの電位レベルが低下し、この昇
圧されたレベルが与えるべき性能を得ることができず、
半導体記憶装置の特性の劣化または歩留りの悪化を生じ
させるという問題が発生する。
Vcc以上のレベルに昇圧した場合、このような信号電圧
の損失は生じないものの、スタンバイ時等においてはこ
の昇圧されたレベルを長時間（この保持時間は記憶装置
のリフレッシュ規格によって異なり、たとえば１メガビ
ットDRAMの場合は８ミリ秒、４メガDRAMの場合は16ミリ
秒）保持する必要が生じる。このような場合、この制御
信号SA〜SDを昇圧レベルに保持する回路は設けられてい
るものの、この制御信号SA〜SDを伝達する信号線におけ
るリーク電流がこのレベル保持回路の保持能力を上回
り、この制御信号SA〜SDの電位レベルが低下し、この昇
圧されたレベルが与えるべき性能を得ることができず、
半導体記憶装置の特性の劣化または歩留りの悪化を生じ
させるという問題が発生する。
それゆえ、この発明の目的は上述のような問題点を解
消する改良されたダイナミック型半導体記憶装置におけ
るシュアードセンス制御信号発生回路を提供することで
ある。
消する改良されたダイナミック型半導体記憶装置におけ
るシュアードセンス制御信号発生回路を提供することで
ある。
この発明の他の目的は、誤動作および特性劣化を生じ
させることのないダイナミック型半導体記憶装置におけ
るシェアードセンス制御信号発生回路を提供することで
ある。
させることのないダイナミック型半導体記憶装置におけ
るシェアードセンス制御信号発生回路を提供することで
ある。
この発明のさらに他の目的は、メモリセルにおける
“H"レベルの蓄積信号電荷量を改善することのできるダ
イナミック型半導体記憶装置におけるシェアードセンス
制御信号発生回路を提供することである。
“H"レベルの蓄積信号電荷量を改善することのできるダ
イナミック型半導体記憶装置におけるシェアードセンス
制御信号発生回路を提供することである。
この発明のさらに他の目的は、シェアードセンス制御
信号を長時間電源電圧と異なる電圧に保持する必要のな
いダイナミック型半導体記憶装置におけるシェアードセ
ンス制御信号発生回路を提供することである。
信号を長時間電源電圧と異なる電圧に保持する必要のな
いダイナミック型半導体記憶装置におけるシェアードセ
ンス制御信号発生回路を提供することである。
この発明のさらに他の目的は、製品歩留りを改善する
ことのできるダイナミック型半導体記憶装置におけるシ
ェアードセンス制御信号発生回路を提供することであ
る。
ことのできるダイナミック型半導体記憶装置におけるシ
ェアードセンス制御信号発生回路を提供することであ
る。
［課題を解決するための手段］ この発明に係るシェアードセンス制御信号発生回路
は、活性化されるべきセンスアンプとこのセンスアンプ
に接続されるメモリブロックとを接続するビット線／セ
ンスアンプ接続素子に与えられる制御信号レベルを、セ
ンスアンプが活性化されている期間のみ電源電圧と異な
る第１のレベルに設定し、それ以外には電源電圧レベル
に設定するようにしたものである。
は、活性化されるべきセンスアンプとこのセンスアンプ
に接続されるメモリブロックとを接続するビット線／セ
ンスアンプ接続素子に与えられる制御信号レベルを、セ
ンスアンプが活性化されている期間のみ電源電圧と異な
る第１のレベルに設定し、それ以外には電源電圧レベル
に設定するようにしたものである。
請求項１に係る半導体記憶装置は、各々が行および列
のマトリクス状に配列される複数のメモリブロックを含
む。これら複数のメモリブロックは少なくとも第１ない
し第４のメモリブロックを含む。
のマトリクス状に配列される複数のメモリブロックを含
む。これら複数のメモリブロックは少なくとも第１ない
し第４のメモリブロックを含む。
請求項１に係る半導体記憶装置は、さらに、第１およ
び第２のメモリブロックにより共有される第１のセンス
アンプバンドを備える。この第１のセンスアンプバンド
は、各々が第１および第２のメモリブロックの対応の列
により共有され、対応の列上の信号電位を検知し増幅す
る複数のセンスアンプを含む。
び第２のメモリブロックにより共有される第１のセンス
アンプバンドを備える。この第１のセンスアンプバンド
は、各々が第１および第２のメモリブロックの対応の列
により共有され、対応の列上の信号電位を検知し増幅す
る複数のセンスアンプを含む。
この請求項１に係る半導体記憶装置はさらに、第１の
メモリブロックの各列と対応のセンスアンプとの間に設
けられる複数のスイッチング要素を含み、この第１のメ
モリブロックと第１のセンスアンプバンドとを接続する
ための第１の接続手段と、第２のメモリブロックの各列
と対応のセンスアンプとの間に設けられるスイッチング
要素を含み、第２のメモリブロックと第１のセンスアン
プバントとを接続するための第２の接続手段と、第３の
メモリブロックと第４のメモリブロックとにより共有さ
れる第２のセンスアンプバンドを含む。この第２のセン
スアンプバンドは第３のメモリブロックの列と第４のメ
モリブロックの列とにより共有される複数のセンスアン
プを含む。
メモリブロックの各列と対応のセンスアンプとの間に設
けられる複数のスイッチング要素を含み、この第１のメ
モリブロックと第１のセンスアンプバンドとを接続する
ための第１の接続手段と、第２のメモリブロックの各列
と対応のセンスアンプとの間に設けられるスイッチング
要素を含み、第２のメモリブロックと第１のセンスアン
プバントとを接続するための第２の接続手段と、第３の
メモリブロックと第４のメモリブロックとにより共有さ
れる第２のセンスアンプバンドを含む。この第２のセン
スアンプバンドは第３のメモリブロックの列と第４のメ
モリブロックの列とにより共有される複数のセンスアン
プを含む。
この請求項１に係る半導体記憶装置はさらに、第３の
メモリブロックの各列を対応のセンスアンプに接続する
ための複数のスイッチング要素を含み、第３のメモリブ
ロックと第２のセンスアンプバンドとを接続するための
第３の接続手段と、第４のメモリブロックの各列と対応
のセンスアンプとを接続するための複数のスイッチング
要素を含み、第４のメモリブロックと第２のセンスアン
プバンドとを接続するための第４の接続手段と、外部か
ら与えられる動作サイクル規定信号とブロック指定信号
とに応答して、このブロック指定信号が指定するメモリ
ブロックに対応して設けられるセンスアンプバンドに含
まれるセンスアンプのみを活性化するセンスアンプ活性
化信号を発生するための手段と、動作サイクル規定信号
の不活性状態に応答して第１ないし第４の接続手段に対
し基準電圧レベルの接続指示信号を与えるための第１の
信号発生手段と、動作サイクル規定信号の活性状態とブ
ロック指定信号とに応答してこのブロック指定信号が指
定するメモリブロックと対をなすメモリブロックが関連
のセンスアンプバンドから切離されるように接続手段に
対し分離指示信号を与えるための第２の信号発生手段
と、動作サイクル規定信号とブロック指定信号とセンス
アンプ活性化信号とに応答して基準電圧と異なる第１の
電位レベルの信号をメモリブロック指定信号が指定する
メモリブロックに対応する接続手段へ与える手段を含
む。この第１の電位は基準電圧よりもスイッチング要素
をより深いオン状態へ移行させる。
メモリブロックの各列を対応のセンスアンプに接続する
ための複数のスイッチング要素を含み、第３のメモリブ
ロックと第２のセンスアンプバンドとを接続するための
第３の接続手段と、第４のメモリブロックの各列と対応
のセンスアンプとを接続するための複数のスイッチング
要素を含み、第４のメモリブロックと第２のセンスアン
プバンドとを接続するための第４の接続手段と、外部か
ら与えられる動作サイクル規定信号とブロック指定信号
とに応答して、このブロック指定信号が指定するメモリ
ブロックに対応して設けられるセンスアンプバンドに含
まれるセンスアンプのみを活性化するセンスアンプ活性
化信号を発生するための手段と、動作サイクル規定信号
の不活性状態に応答して第１ないし第４の接続手段に対
し基準電圧レベルの接続指示信号を与えるための第１の
信号発生手段と、動作サイクル規定信号の活性状態とブ
ロック指定信号とに応答してこのブロック指定信号が指
定するメモリブロックと対をなすメモリブロックが関連
のセンスアンプバンドから切離されるように接続手段に
対し分離指示信号を与えるための第２の信号発生手段
と、動作サイクル規定信号とブロック指定信号とセンス
アンプ活性化信号とに応答して基準電圧と異なる第１の
電位レベルの信号をメモリブロック指定信号が指定する
メモリブロックに対応する接続手段へ与える手段を含
む。この第１の電位は基準電圧よりもスイッチング要素
をより深いオン状態へ移行させる。
請求項１に係る半導体記憶装置はさらに、動作サイク
ル規定信号の活性状態とブロック指定信号とに応答して
ブロック指定信号が指定するメモリブロックおよびこれ
と対をなすメモリブロック以外のメモリブロックに対応
する接続手段に対し基準電圧レベルの信号を与える第４
の信号発生手段を含む。
ル規定信号の活性状態とブロック指定信号とに応答して
ブロック指定信号が指定するメモリブロックおよびこれ
と対をなすメモリブロック以外のメモリブロックに対応
する接続手段に対し基準電圧レベルの信号を与える第４
の信号発生手段を含む。
請求項２に係る半導体記憶装置は、各々が行および列
のマトリクス状に配列された複数のメモリブロックを有
し、かつ少なくとも第１ないし第４のメモリブロックを
含む複数のメモリブロックと、第１および第２のメモリ
ブロックに共有され、かつ第１のメモリブロックの列と
第２のメモリブロックの列により各々が共有され、対応
の列上の信号電位を検知し増幅するための複数のセンス
アンプを含む第１のセンスアンプバンドと、第１のメモ
リブロックの各列と対応のセンスアンプとの間に設けら
れる複数のスイッチング要素を含み、第１のメモリブロ
ックと第１のセンスアンプバンドとを接続するための第
１の接続手段と、第２のメモリブロックの各列と対応の
センスアンプとの間に設けられるスイッチング要素を含
み、第２のメモリブロックと第１のセンスアンプバンド
とを接続するための第２の接続手段と、第３のメモリブ
ロックと第４のメモリブロックとにり共有され、第３の
メモリブロックの各列と第４のメモリブロックの各列と
により各々が共有される複数のセンスアンプを含む第２
のセンスアンプバンドと、第３のメモリブロックの各列
と対応のセンスアンプとを接続するための複数のスイッ
チング要素を含み、第３のメモリブロックと第２のセン
スアンプバンドとを接続するための第３の接続手段と、
第４のメモリブロックの各列と対応のセンスアンプとを
接続するための複数のスイッチング要素を含み、第４の
メモリブロックと第２のセンスアンプバンドとを接続す
るための第４の接続手段と、外部から与えられる動作サ
イクル規定信号とブロック指定信号とに応答して、この
ブロック指定信号が指定するメモリブロックに対応する
センスアンプバンドのみを活性化するセンスアンプ活性
化信号を発生するための手段と、第１の接続手段の動作
を制御するための第１の制御回路とを含む。この第１の
制御回路は、動作サイクル規定信号の不活性状態に応答
して基準電圧レベルの第１の制御信号を第１の接続手段
へ与える第１の回路手段と、動作サイクル規定信号の活
性状態とブロック指定信号とに応答して第１の分離指示
信号を発生するための第２の回路手段と、第２の分離指
示信号に応答して第１の制御信号を第１の接続手段がオ
フ状態となる第１の電圧レベルへシフトさせるための第
３の回路手段と、ブロック指定信号とセンスアンプ活性
化信号と動作サイクル規定信号とに応答して第１のシフ
ト指示信号を発生するための第４の回路手段と、第１の
接続手段のスイッチング要素が基準電圧が与えられたと
きよりもより深いオン状態へ入る第２の電位レベルへと
第１の制御信号をシフトさせるための第５の回路手段を
含む。
のマトリクス状に配列された複数のメモリブロックを有
し、かつ少なくとも第１ないし第４のメモリブロックを
含む複数のメモリブロックと、第１および第２のメモリ
ブロックに共有され、かつ第１のメモリブロックの列と
第２のメモリブロックの列により各々が共有され、対応
の列上の信号電位を検知し増幅するための複数のセンス
アンプを含む第１のセンスアンプバンドと、第１のメモ
リブロックの各列と対応のセンスアンプとの間に設けら
れる複数のスイッチング要素を含み、第１のメモリブロ
ックと第１のセンスアンプバンドとを接続するための第
１の接続手段と、第２のメモリブロックの各列と対応の
センスアンプとの間に設けられるスイッチング要素を含
み、第２のメモリブロックと第１のセンスアンプバンド
とを接続するための第２の接続手段と、第３のメモリブ
ロックと第４のメモリブロックとにり共有され、第３の
メモリブロックの各列と第４のメモリブロックの各列と
により各々が共有される複数のセンスアンプを含む第２
のセンスアンプバンドと、第３のメモリブロックの各列
と対応のセンスアンプとを接続するための複数のスイッ
チング要素を含み、第３のメモリブロックと第２のセン
スアンプバンドとを接続するための第３の接続手段と、
第４のメモリブロックの各列と対応のセンスアンプとを
接続するための複数のスイッチング要素を含み、第４の
メモリブロックと第２のセンスアンプバンドとを接続す
るための第４の接続手段と、外部から与えられる動作サ
イクル規定信号とブロック指定信号とに応答して、この
ブロック指定信号が指定するメモリブロックに対応する
センスアンプバンドのみを活性化するセンスアンプ活性
化信号を発生するための手段と、第１の接続手段の動作
を制御するための第１の制御回路とを含む。この第１の
制御回路は、動作サイクル規定信号の不活性状態に応答
して基準電圧レベルの第１の制御信号を第１の接続手段
へ与える第１の回路手段と、動作サイクル規定信号の活
性状態とブロック指定信号とに応答して第１の分離指示
信号を発生するための第２の回路手段と、第２の分離指
示信号に応答して第１の制御信号を第１の接続手段がオ
フ状態となる第１の電圧レベルへシフトさせるための第
３の回路手段と、ブロック指定信号とセンスアンプ活性
化信号と動作サイクル規定信号とに応答して第１のシフ
ト指示信号を発生するための第４の回路手段と、第１の
接続手段のスイッチング要素が基準電圧が与えられたと
きよりもより深いオン状態へ入る第２の電位レベルへと
第１の制御信号をシフトさせるための第５の回路手段を
含む。
請求項２に係る半導体記憶装置はさらに、第２の接続
手段の動作を制御するための第２の制御回路手段を含
む。この第２の制御回路は、動作サイクル規定信号の不
活性状態に応答して基準電圧レベルの第２の制御信号を
第２の接続手段へ与えるための回路手段と、動作サイク
ル規定信号の活性状態とブロック指定信号とに応答して
第２の分離指示信号を発生するための回路手段と、第１
の分離指示信号に応答して第２の接続手段がオフ状態と
なる第１の電位レベルへ第２の制御信号のレベルをシフ
トさせるための回路手段と、ブロック指定信号とセンス
アンプ活性化信号と動作サイクル規定信号とに応答して
第２のシフト指示信号を発生するための回路手段と、第
１のシフト指示信号に応答して第１の接続手段のスイッ
チング要素が基準電圧が与えられたときよりもより深い
オン状態となる第２の電位レベルへと第２の制御信号を
シフトさせるための回路手段とを含む。
手段の動作を制御するための第２の制御回路手段を含
む。この第２の制御回路は、動作サイクル規定信号の不
活性状態に応答して基準電圧レベルの第２の制御信号を
第２の接続手段へ与えるための回路手段と、動作サイク
ル規定信号の活性状態とブロック指定信号とに応答して
第２の分離指示信号を発生するための回路手段と、第１
の分離指示信号に応答して第２の接続手段がオフ状態と
なる第１の電位レベルへ第２の制御信号のレベルをシフ
トさせるための回路手段と、ブロック指定信号とセンス
アンプ活性化信号と動作サイクル規定信号とに応答して
第２のシフト指示信号を発生するための回路手段と、第
１のシフト指示信号に応答して第１の接続手段のスイッ
チング要素が基準電圧が与えられたときよりもより深い
オン状態となる第２の電位レベルへと第２の制御信号を
シフトさせるための回路手段とを含む。
請求項２に係る半導体記憶装置はさらに、第３の接続
手段の動作を制御するための第３の制御回路を含む。こ
の第３の制御回路は、不活性状態の動作サイクル規定信
号に応答して第３の接続手段へ基準電圧レベルの第３の
制御信号を与えるための回路手段と、活性状態の動作サ
イクル規定信号とブロック指定信号とに応答して第３の
分離指示信号を発生するための回路手段と、第４の分離
指示信号に応答して第３の接続手段がオフ状態となる第
１の電位レベルへと第３の制御信号の電位レベルをシフ
トさせるための回路手段と、ブロック指定信号とセンス
アンプ活性化信号と動作サイクル規定信号とに応答して
第３のシフト指示信号を発生するための回路手段と、第
４のシフト指示信号に応答して第３の接続手段のスイッ
チング要素が前記基準電圧が与えられたときよりもより
深いオン状態へ移行する第２の電位レベルへ第３の制御
信号のレベルをシフトさせるための回路手段とを含む。
手段の動作を制御するための第３の制御回路を含む。こ
の第３の制御回路は、不活性状態の動作サイクル規定信
号に応答して第３の接続手段へ基準電圧レベルの第３の
制御信号を与えるための回路手段と、活性状態の動作サ
イクル規定信号とブロック指定信号とに応答して第３の
分離指示信号を発生するための回路手段と、第４の分離
指示信号に応答して第３の接続手段がオフ状態となる第
１の電位レベルへと第３の制御信号の電位レベルをシフ
トさせるための回路手段と、ブロック指定信号とセンス
アンプ活性化信号と動作サイクル規定信号とに応答して
第３のシフト指示信号を発生するための回路手段と、第
４のシフト指示信号に応答して第３の接続手段のスイッ
チング要素が前記基準電圧が与えられたときよりもより
深いオン状態へ移行する第２の電位レベルへ第３の制御
信号のレベルをシフトさせるための回路手段とを含む。
この請求項２に係る半導体装置は、さらに、第４の接
続手段の動作を制御するための第４の制御回路を含む。
この第４の制御回路は、不活性状態の動作サイクル規定
信号に応答して基準電圧レベルの第４の制御信号を第４
の接続手段へ与えるための回路手段と、活性状態の動作
サイクル規定信号とブロック指定信号とに応答して第４
の分離指示信号を発生するための回路手段と、第３の分
離指示信号に応答して第４の接続手段がオフ状態となる
第１の電位レベルへと第４の制御信号の電位レベルをシ
フトさせるための回路手段と、ブロック指定信号とセン
スアンプ活性化信号と動作サイクル規定信号とに応答し
て第４のシフト指示信号を発生するための回路手段と、
第３のシフト指示信号に応答して第１の接続手段のスイ
ッチング要素が基準電圧が与えられたときよりもより深
いオン状態となる第２の電位レベルへと第４の制御信号
のレベルをシフトさせるための回路手段を含む。
続手段の動作を制御するための第４の制御回路を含む。
この第４の制御回路は、不活性状態の動作サイクル規定
信号に応答して基準電圧レベルの第４の制御信号を第４
の接続手段へ与えるための回路手段と、活性状態の動作
サイクル規定信号とブロック指定信号とに応答して第４
の分離指示信号を発生するための回路手段と、第３の分
離指示信号に応答して第４の接続手段がオフ状態となる
第１の電位レベルへと第４の制御信号の電位レベルをシ
フトさせるための回路手段と、ブロック指定信号とセン
スアンプ活性化信号と動作サイクル規定信号とに応答し
て第４のシフト指示信号を発生するための回路手段と、
第３のシフト指示信号に応答して第１の接続手段のスイ
ッチング要素が基準電圧が与えられたときよりもより深
いオン状態となる第２の電位レベルへと第４の制御信号
のレベルをシフトさせるための回路手段を含む。
請求項３に係る半導体記憶装置は、各々が行および列
のマトリクス状に配列され、かつ少なくとも第１ないし
第４のメモリブロックを含む複数のメモリブロックと、
第１および第２のメモリブロックに共有され、各々が第
１のメモリブロックの列と第２のメモリブロックの列の
各々により共有されて対応の列上の信号電位を検知し増
幅するための複数のセンスアンプを含む第１のセンスア
ンプバンドと、第１のメモリブロックの各列と対応のセ
ンスアンプとの間に設けられる複数のスイッチング要素
を含み、第１のメモリブロックと第１のセンスアンプバ
ンドとを接続するための第１の接続手段と、第２のメモ
リブロックの各列と対応のセンスアンプとの間に設けら
れる複数のスイッチング要素を含み、第２のメモリブロ
ックと第１のセンスアンプバンドとを接続するための第
２の接続手段と、第３のメモリブロックと第４のメモリ
ブロックとに共有され、各々が第３のメモリブロックの
列と第４のメモリブロックの列により共有される複数の
センスアンプを含む第２のセンスアンプバンドと、第３
のメモリブロックの各列と対応のセンスアンプを接続す
るための複数のスイッチング要素を含み、第３のメモリ
ブロックと第２のセンスアンプバンドとを接続するため
の第３の接続手段と、第４のメモリブロックの各列と対
応のセンスアンプとを接続するための複数のスイッチン
グ要素を含み、第４のメモリブロックと第２のセンスア
ンプバンドとを接続するための第４の接続手段と、動作
サイクル規定信号とメモリブロック指定信号とに応答し
て、メモリブロック指定信号が指定するメモリブロック
に対応するセンスアンプバンドのみを活性化するセンス
アンプ活性化信号を発生するための手段と、第１ないし
第４の接続手段の動作をそれぞれ制御するための第１な
いし第４の制御回路とを含む。
のマトリクス状に配列され、かつ少なくとも第１ないし
第４のメモリブロックを含む複数のメモリブロックと、
第１および第２のメモリブロックに共有され、各々が第
１のメモリブロックの列と第２のメモリブロックの列の
各々により共有されて対応の列上の信号電位を検知し増
幅するための複数のセンスアンプを含む第１のセンスア
ンプバンドと、第１のメモリブロックの各列と対応のセ
ンスアンプとの間に設けられる複数のスイッチング要素
を含み、第１のメモリブロックと第１のセンスアンプバ
ンドとを接続するための第１の接続手段と、第２のメモ
リブロックの各列と対応のセンスアンプとの間に設けら
れる複数のスイッチング要素を含み、第２のメモリブロ
ックと第１のセンスアンプバンドとを接続するための第
２の接続手段と、第３のメモリブロックと第４のメモリ
ブロックとに共有され、各々が第３のメモリブロックの
列と第４のメモリブロックの列により共有される複数の
センスアンプを含む第２のセンスアンプバンドと、第３
のメモリブロックの各列と対応のセンスアンプを接続す
るための複数のスイッチング要素を含み、第３のメモリ
ブロックと第２のセンスアンプバンドとを接続するため
の第３の接続手段と、第４のメモリブロックの各列と対
応のセンスアンプとを接続するための複数のスイッチン
グ要素を含み、第４のメモリブロックと第２のセンスア
ンプバンドとを接続するための第４の接続手段と、動作
サイクル規定信号とメモリブロック指定信号とに応答し
て、メモリブロック指定信号が指定するメモリブロック
に対応するセンスアンプバンドのみを活性化するセンス
アンプ活性化信号を発生するための手段と、第１ないし
第４の接続手段の動作をそれぞれ制御するための第１な
いし第４の制御回路とを含む。
第１の制御回路は、動作サイクル規定信号に応答して
基準電圧レベルの第１の制御信号を第１の接続手段へ与
える第１の回路手段と、活性状態の動作サイクル規定信
号と第２のメモリブロック指定信号とに応答して第１の
分離指示信号を発生するための第２の回路手段と、この
第１の分離指示信号に応答して、第１の制御信号の電位
レベルを第１の接続手段となる第１の電位レベルへとシ
フトさせるための第３の回路手段と、第２のメモリブロ
ック指定信号とセンスアンプ活性化信号とに応答して第
１のシフト指示信号を発生するための第４の回路手段
と、第２のシフト指示信号に応答して第１の接続手段の
電位レベルを第２の電位レベルへとシフトさせてこの第
１の接続手段のスイッチング要素を基準電圧が与えられ
たときよりもより深いオン状態へと移行させる第５の回
路手段を含む。
基準電圧レベルの第１の制御信号を第１の接続手段へ与
える第１の回路手段と、活性状態の動作サイクル規定信
号と第２のメモリブロック指定信号とに応答して第１の
分離指示信号を発生するための第２の回路手段と、この
第１の分離指示信号に応答して、第１の制御信号の電位
レベルを第１の接続手段となる第１の電位レベルへとシ
フトさせるための第３の回路手段と、第２のメモリブロ
ック指定信号とセンスアンプ活性化信号とに応答して第
１のシフト指示信号を発生するための第４の回路手段
と、第２のシフト指示信号に応答して第１の接続手段の
電位レベルを第２の電位レベルへとシフトさせてこの第
１の接続手段のスイッチング要素を基準電圧が与えられ
たときよりもより深いオン状態へと移行させる第５の回
路手段を含む。
第２の制御回路手段は、動作サイクル規定信号に応答
して基準電圧レベルの第２の制御信号を第２の接続手段
へ与えるための回路手段と、第１のメモリブロック指定
信号に応答して第２の分離指示信号を発生するための回
路手段と、第２の分離指示信号に応答して第２の制御信
号の電位レベルを第１の電位レベルへとシフトさせて第
２の接続手段をオフ状態とするための回路手段と、第１
のメモリブロック指定信号とセンスアンプ活性化信号と
に応答して第２のシフト指示信号を発生するための回路
手段と、第１のシフト指示信号に応答して第２の制御信
号の電位レベルを第２の電位レベルシフトさせて第１の
接続手段のスイッチング要素を基準電圧が与えられたと
きよりもより深いオン状態へと移行させるための回路手
段とを含む。
して基準電圧レベルの第２の制御信号を第２の接続手段
へ与えるための回路手段と、第１のメモリブロック指定
信号に応答して第２の分離指示信号を発生するための回
路手段と、第２の分離指示信号に応答して第２の制御信
号の電位レベルを第１の電位レベルへとシフトさせて第
２の接続手段をオフ状態とするための回路手段と、第１
のメモリブロック指定信号とセンスアンプ活性化信号と
に応答して第２のシフト指示信号を発生するための回路
手段と、第１のシフト指示信号に応答して第２の制御信
号の電位レベルを第２の電位レベルシフトさせて第１の
接続手段のスイッチング要素を基準電圧が与えられたと
きよりもより深いオン状態へと移行させるための回路手
段とを含む。
第３の制御回路は、動作サイクル規定信号に応答して
基準電圧レベルの第３の制御信号を第３の接続手段へ与
えるための回路手段と、第４のメモリブロック指定信号
に応答して第３の分離指示信号を発生するための回路手
段と、この第３の分離指示信号に応答して第３の制御信
号の電位レベルを第１の電位レベルへシフトさせて第３
の接続手段をオフ状態とするための回路手段と、第４の
メモリブロック指定信号とセンスアンプ活性化信号とに
応答して第３のシフト指示信号を発生するための回路手
段と、第４のシフト指示信号に応答して第３の制御信号
の電位レベルを第２の電位レベルへとシフトさせて第３
の接続手段のスイッチング要素を基準電圧が与えられた
ときよりもより深いオン状態へと移行させるための回路
手段とを含む。
基準電圧レベルの第３の制御信号を第３の接続手段へ与
えるための回路手段と、第４のメモリブロック指定信号
に応答して第３の分離指示信号を発生するための回路手
段と、この第３の分離指示信号に応答して第３の制御信
号の電位レベルを第１の電位レベルへシフトさせて第３
の接続手段をオフ状態とするための回路手段と、第４の
メモリブロック指定信号とセンスアンプ活性化信号とに
応答して第３のシフト指示信号を発生するための回路手
段と、第４のシフト指示信号に応答して第３の制御信号
の電位レベルを第２の電位レベルへとシフトさせて第３
の接続手段のスイッチング要素を基準電圧が与えられた
ときよりもより深いオン状態へと移行させるための回路
手段とを含む。
第４の制御回路は、動作サイクル規定信号に応答して
基準電圧レベルの第４の制御信号を第４の接続手段へ与
えるための回路手段と、第３のメモリブロック指定信号
に応答して、第４の分離指示信号を発生するための回路
手段と、第４の分離指示信号に応答して、第４の制御信
号の電位レベルを第１の電位レベルへとシフトさせて第
４の接続手段をオフ状態とするための回路手段と、第３
のメモリブロック指定信号とセンスアンプ活性化信号と
に応答して第４のシフト指示信号を発生するための回路
手段と、第３のシフト指示信号に応答して第４の制御信
号の電位レベルを第２の電位レベルへとシフトさせて第
１の接続手段のスイッチング要素を基準電圧が与えられ
たときよりもより深いオン状態へと移行させるための回
路手段とを含む。
基準電圧レベルの第４の制御信号を第４の接続手段へ与
えるための回路手段と、第３のメモリブロック指定信号
に応答して、第４の分離指示信号を発生するための回路
手段と、第４の分離指示信号に応答して、第４の制御信
号の電位レベルを第１の電位レベルへとシフトさせて第
４の接続手段をオフ状態とするための回路手段と、第３
のメモリブロック指定信号とセンスアンプ活性化信号と
に応答して第４のシフト指示信号を発生するための回路
手段と、第３のシフト指示信号に応答して第４の制御信
号の電位レベルを第２の電位レベルへとシフトさせて第
１の接続手段のスイッチング要素を基準電圧が与えられ
たときよりもより深いオン状態へと移行させるための回
路手段とを含む。
［作用］ 請求項１ないし３の発明に従えば、シェアードセンス
制御信号は、センスアンプの活性期間においてのみ第１
のレベルに設定され活性化されたセンスアンプとビット
線とがより深いオン状態の接続手段を介して接続され
る。したがって、センスアンプにより検知・増幅された
基準電圧レベルの信号が何ら信号損失を受けることなく
ビット線へ伝達されることになり、メモリセルへの“H"
レベルの書込電圧における損失を除去し、“H"レベルの
格納信号電荷量を改善することができる。
制御信号は、センスアンプの活性期間においてのみ第１
のレベルに設定され活性化されたセンスアンプとビット
線とがより深いオン状態の接続手段を介して接続され
る。したがって、センスアンプにより検知・増幅された
基準電圧レベルの信号が何ら信号損失を受けることなく
ビット線へ伝達されることになり、メモリセルへの“H"
レベルの書込電圧における損失を除去し、“H"レベルの
格納信号電荷量を改善することができる。
さらに、基準電圧と異なる第１の電圧レベルに設定さ
れるのはセンスアンプの活性化期間のみであるため、こ
の基準電圧と異なる第１のレベルに保持する時間はごく
短時間に設定することができ、このシェアードセンス制
御信号を長時間第１のレベルに保持する必要がなく、こ
の制御信号電位レベルのリーク電流等に起因する変化を
防止することができ、安定な動作が保証される。
れるのはセンスアンプの活性化期間のみであるため、こ
の基準電圧と異なる第１のレベルに保持する時間はごく
短時間に設定することができ、このシェアードセンス制
御信号を長時間第１のレベルに保持する必要がなく、こ
の制御信号電位レベルのリーク電流等に起因する変化を
防止することができ、安定な動作が保証される。
［発明の実施例］ 第１図はこの発明の一実施例であるシェアードセンス
制御信号発生回路の構成を概略的に示すブロック図であ
る。この第１図に示すシェアードセンス制御信号発生回
路８′は、第６図に示すシェアードセンス制御信号発生
回路８に対応する。
制御信号発生回路の構成を概略的に示すブロック図であ
る。この第１図に示すシェアードセンス制御信号発生回
路８′は、第６図に示すシェアードセンス制御信号発生
回路８に対応する。
第１図を参照して、シェアードセンス制御信号発生回
路８′は、シェアードセンス制御信号SAを発生するため
のSA発生回路81と、シェアードセンス制御信号SBを発生
するためのSB発生回路82と、シェアードセンス制御信号
SCを発生するためのSC発生回路83と、シェアードセンス
制御信号SDを発生するためのSD発生回路84を含む。
路８′は、シェアードセンス制御信号SAを発生するため
のSA発生回路81と、シェアードセンス制御信号SBを発生
するためのSB発生回路82と、シェアードセンス制御信号
SCを発生するためのSC発生回路83と、シェアードセンス
制御信号SDを発生するためのSD発生回路84を含む。
SA発生回路81は、行アドレスストローブ信号RAS,▲
▼、内部行アドレス信号X2、センスアンプ活性化信
号SU,▲▼および昇圧指示信号SPAに応答して、シェ
アードセンス制御信号SAを発生してセンスアンプ帯2a
（第６図参照）へ与えるとともに昇圧指示信号SPBをSB
発生回路82へ与える。
▼、内部行アドレス信号X2、センスアンプ活性化信
号SU,▲▼および昇圧指示信号SPAに応答して、シェ
アードセンス制御信号SAを発生してセンスアンプ帯2a
（第６図参照）へ与えるとともに昇圧指示信号SPBをSB
発生回路82へ与える。
SB発生回路82は、行アドレスストローブ信号RAS,▲
▼と、センスアンプ活性化信号SU,▲▼と、内
部行アドレス信号X1とに応答して、シェアードセンス制
御信号SBを発生してセンスアンプ帯2a（第６図参照）へ
与えるとともに昇圧指示信号SPAを発生してSA発生回路8
1へ与える。
▼と、センスアンプ活性化信号SU,▲▼と、内
部行アドレス信号X1とに応答して、シェアードセンス制
御信号SBを発生してセンスアンプ帯2a（第６図参照）へ
与えるとともに昇圧指示信号SPAを発生してSA発生回路8
1へ与える。
SC発生回路83は、行アドレスストローブ信号RAS,▲
▼と、内部行アドレス信号X4と、センスアンプ活性
化信号SL,▲▼と昇圧指示信号SPCとに応答してシェ
アードセンス制御信号SCを発生してセンスアンプ帯2bへ
与えるとともに昇圧指示信号SPDを発生してSD発生回路8
4へ与える。
▼と、内部行アドレス信号X4と、センスアンプ活性
化信号SL,▲▼と昇圧指示信号SPCとに応答してシェ
アードセンス制御信号SCを発生してセンスアンプ帯2bへ
与えるとともに昇圧指示信号SPDを発生してSD発生回路8
4へ与える。
SD発生回路84は、行アドレスストローブ信号RAS,▲
▼と、内部行アドレス信号X3と、昇圧指示信号SPD
とに応答してシェアードセンス制御信号SDを発生してセ
ンスアンプ帯2b（第６図参照）へ与えるとともに昇圧指
示信号SPCを発生してSC発生回路83へ与える。
▼と、内部行アドレス信号X3と、昇圧指示信号SPD
とに応答してシェアードセンス制御信号SDを発生してセ
ンスアンプ帯2b（第６図参照）へ与えるとともに昇圧指
示信号SPCを発生してSC発生回路83へ与える。
行アドレスストローブ信号RAS,▲▼は、第６図
に示すRASバッファ６から発生される信号であり、行選
択系の動作を制御する信号であるとともに、この半導体
記憶装置装置のメモリサイクルをも規定する。すなわ
ち、信号▲▼が“L"の場合半導体記憶装置は作動
状態にありメモリ動作（データ書込／読出）が行なわ
れ、“H"の場合半導体記憶装置は待機状態にある。
に示すRASバッファ６から発生される信号であり、行選
択系の動作を制御する信号であるとともに、この半導体
記憶装置装置のメモリサイクルをも規定する。すなわ
ち、信号▲▼が“L"の場合半導体記憶装置は作動
状態にありメモリ動作（データ書込／読出）が行なわ
れ、“H"の場合半導体記憶装置は待機状態にある。
また、内部行アドレス信号X1〜X4は第６図に示すメモ
リセルブロック1a〜1dをそれぞれ指定する。次に動作に
ついて簡単に説明する。信号▲▼が“H"のとき半
導体記憶装置は待機状態（スタンバイ状態）にある。こ
のとき、シェアードセンス制御信号SA〜SDはすべて待機
状態の基準電圧（以下、電源電圧Vccレベルと称す）に
ある。したがって、ピット線接続スイッチBSはすべてオ
ン状態にあり、センスアンプ帯2aはメモリブロック1aお
よび1bに接続され、また、センスアンプ帯2bはメモリブ
ロック1cおよび1dに接続される。
リセルブロック1a〜1dをそれぞれ指定する。次に動作に
ついて簡単に説明する。信号▲▼が“H"のとき半
導体記憶装置は待機状態（スタンバイ状態）にある。こ
のとき、シェアードセンス制御信号SA〜SDはすべて待機
状態の基準電圧（以下、電源電圧Vccレベルと称す）に
ある。したがって、ピット線接続スイッチBSはすべてオ
ン状態にあり、センスアンプ帯2aはメモリブロック1aお
よび1bに接続され、また、センスアンプ帯2bはメモリブ
ロック1cおよび1dに接続される。
信号▲▼が“L"に立下がると記憶装置は作動状
態に入る。この信号▲▼の“L"への立下がりに応
答して外部アドレス信号A0〜A8が行アドレス信号として
取込まれ、内部行アドレスプリデコード信号Xi,Xjおよ
びXkが発生される。このうちプリデコード信号Xiがシェ
アードセンス制御信号発生回路８′へ与えられる。今、
プリデコード信号X1が“H"であり、プリデコード信号X2
〜X4が“L"にあるとする。このときSB発生回路82はプリ
デコード信号（ブロック指示信号）X1とセンスアンプ活
性化信号に応答して、昇圧指示信号SPAを“H"に立上げ
てSA発生回路81へ与える。SA発生回路81は、この昇圧指
示信号SPAに応答して、電源電圧Vccよりさらに昇圧され
たVcc＋αレベルの昇圧制御信号SAを発生する。またSB
発生回路82は、“L"レベルの制御信号SBを発生する。こ
れによりセンスアンプ帯2aは指定されたメモリセルブロ
ック1aにのみ接続され、メモリセルブロック1bからは切
り離される。
態に入る。この信号▲▼の“L"への立下がりに応
答して外部アドレス信号A0〜A8が行アドレス信号として
取込まれ、内部行アドレスプリデコード信号Xi,Xjおよ
びXkが発生される。このうちプリデコード信号Xiがシェ
アードセンス制御信号発生回路８′へ与えられる。今、
プリデコード信号X1が“H"であり、プリデコード信号X2
〜X4が“L"にあるとする。このときSB発生回路82はプリ
デコード信号（ブロック指示信号）X1とセンスアンプ活
性化信号に応答して、昇圧指示信号SPAを“H"に立上げ
てSA発生回路81へ与える。SA発生回路81は、この昇圧指
示信号SPAに応答して、電源電圧Vccよりさらに昇圧され
たVcc＋αレベルの昇圧制御信号SAを発生する。またSB
発生回路82は、“L"レベルの制御信号SBを発生する。こ
れによりセンスアンプ帯2aは指定されたメモリセルブロ
ック1aにのみ接続され、メモリセルブロック1bからは切
り離される。
一方、SC発生回路83およびSD発生回路84においてはセ
ンスアンプ制御信号SL,▲▼は発生されていないた
め、待機状態と同様の電源電圧Vccレベルの制御信号SC
およびSDがそれぞれ発生される。
ンスアンプ制御信号SL,▲▼は発生されていないた
め、待機状態と同様の電源電圧Vccレベルの制御信号SC
およびSDがそれぞれ発生される。
上述の構成により、選択メモリセルを含むメモリブロ
ックとセンスアンプとを接続するためのシェアードセン
ス制御信号のみが、センスアンプ駆動期間中電源電圧Vc
cより高いVcc＋αのレベルに昇圧され、一方、この選択
メモリセルを含むメモリブロックと対をなす他方のメモ
リブロックはセンスアンプと切り離される。また、不活
性状態のセンスアンプに関連するシェアードセンス制御
信号は、待機時の電源電圧Vccレベルに保持される。し
たがって、低消費電力を保持したままデータ書込／再書
込時における信号損失がなく、電源電圧レベルの信号電
荷をメモリセルに格納することが可能となり、十分な記
憶信号電荷量によりビット線センス時において十分な読
出電圧をビット線上に与えることが可能となる。
ックとセンスアンプとを接続するためのシェアードセン
ス制御信号のみが、センスアンプ駆動期間中電源電圧Vc
cより高いVcc＋αのレベルに昇圧され、一方、この選択
メモリセルを含むメモリブロックと対をなす他方のメモ
リブロックはセンスアンプと切り離される。また、不活
性状態のセンスアンプに関連するシェアードセンス制御
信号は、待機時の電源電圧Vccレベルに保持される。し
たがって、低消費電力を保持したままデータ書込／再書
込時における信号損失がなく、電源電圧レベルの信号電
荷をメモリセルに格納することが可能となり、十分な記
憶信号電荷量によりビット線センス時において十分な読
出電圧をビット線上に与えることが可能となる。
さらに、シェアードセンス制御信号SA〜SDは、待機状
態中は電源電圧Vccレベルに保持されて昇圧される時間
はセンスアンプ駆動期間中のみの短期間であり、たとえ
制御信号線にリーク電流が生じたとしても電位低下はご
くわずかであり十分実使用に耐えるレベルに保持するこ
とができるので、制御信号線におけるリーク電流に対す
る十分なマージンを得ることができ、信頼性の高い半導
体記憶装置を得ることができる。
態中は電源電圧Vccレベルに保持されて昇圧される時間
はセンスアンプ駆動期間中のみの短期間であり、たとえ
制御信号線にリーク電流が生じたとしても電位低下はご
くわずかであり十分実使用に耐えるレベルに保持するこ
とができるので、制御信号線におけるリーク電流に対す
る十分なマージンを得ることができ、信頼性の高い半導
体記憶装置を得ることができる。
次に、第2A図ないし第2D図を参照してシャアードセン
ス制御信号発生回路８′の具体的構成について説明す
る。ここで第2A図はSA発生回路81の構成を示す図であ
り、第2B図はSB発生回路の具体的構成を示す図であり、
第2C図はSC発生回路の具体的構成を示す図であり、第2D
図はSD発生回路の具体的構成を示す図である。このSA発
生回路81、SB発生回路82、SC発生回路83およびSD発生回
路84はすべて同一の回路構成を有しており、単にそこに
与えられる昇圧指示信号とプリデコード信号が異なって
いるだけであるため、以下の説明においては、SA発生回
路81についてのみ具体的に説明する。
ス制御信号発生回路８′の具体的構成について説明す
る。ここで第2A図はSA発生回路81の構成を示す図であ
り、第2B図はSB発生回路の具体的構成を示す図であり、
第2C図はSC発生回路の具体的構成を示す図であり、第2D
図はSD発生回路の具体的構成を示す図である。このSA発
生回路81、SB発生回路82、SC発生回路83およびSD発生回
路84はすべて同一の回路構成を有しており、単にそこに
与えられる昇圧指示信号とプリデコード信号が異なって
いるだけであるため、以下の説明においては、SA発生回
路81についてのみ具体的に説明する。
第2A図を参照して、SA発生回路81は、記憶装置の待機
時（信号▲▼が“H"）に、シェアードセンス制御
信号SAを電源電圧Vccレベルに保持するための回路ブロ
ック810と、記憶装置が動作状態（信号▲▼が
“L"）にあるときに、制御信号SAのレベルを接地電圧Vs
sレベルまたは電源電圧Vccレベルに設定するための回路
ブロック811と、昇圧指示信号SPBと切り離し指示信号ST
Aとを発生するための回路ブロック812と、制御信号SAを
昇圧するための回路ブロック813とを含む。
時（信号▲▼が“H"）に、シェアードセンス制御
信号SAを電源電圧Vccレベルに保持するための回路ブロ
ック810と、記憶装置が動作状態（信号▲▼が
“L"）にあるときに、制御信号SAのレベルを接地電圧Vs
sレベルまたは電源電圧Vccレベルに設定するための回路
ブロック811と、昇圧指示信号SPBと切り離し指示信号ST
Aとを発生するための回路ブロック812と、制御信号SAを
昇圧するための回路ブロック813とを含む。
回路ブロック810は、nMISトランジスタQ1〜Q9とブー
トストラップ容量C10とを含む。nMISトランジスタQ1は
その一方導通端子が電源電圧Vccに接続され、その他方
導通端子がノードN50に接続され、そのゲートに信号RAS
が与えられる。トランジスタQ2はその一方導通端子がノ
ードN50に接続され、その他方導通端子が接地電位Vssに
接続され、そのゲートがノードN53に接続される。トラ
ンジスタQ3はその一方導通端子が電源電圧Vccに接続さ
れ、そのゲートがノードN52に接続され、その他方導通
端子がノードN51に接続される。トランジスタQ4は、そ
の一方導通端子がノードN51に接続され、その他方導通
端子が接地電位Vssに接続され、そのゲートがノードN50
に接続される。トランジスタQ5はその一方導通端子が電
源電圧Vccに接続され、その他方導通端子がノードN52に
接続され、そのゲートに制御信号▲▼が与えられ
る。トランジスタQ6はその一方導通端子がノードN52に
接続され、その他方導通端子が接地電位Vssに接続さ
れ、そのゲートに制御信号RASが与えられる。トランジ
スタQ7は、その一方導通端子が電源電圧Vccに接続さ
れ、そのゲートがノードN52に接続され、その他方導通
端子がノードN53に接続される。トランジスタQ8はその
一方導通端子がノードN53に接続され、その他方導通端
子が接地電位Vssに接続され、そのゲートに制御信号RAS
が与えられる。トランジスタQ9はその一方導通端子が電
源電圧Vccに接続され、その他方導通端子がノードN54に
接続され、そのゲートがノードN52に接続される。ブー
トストラップ容量C10はその一方電極がノードN52に接続
され、その他方電極がノードN51に接続される。
トストラップ容量C10とを含む。nMISトランジスタQ1は
その一方導通端子が電源電圧Vccに接続され、その他方
導通端子がノードN50に接続され、そのゲートに信号RAS
が与えられる。トランジスタQ2はその一方導通端子がノ
ードN50に接続され、その他方導通端子が接地電位Vssに
接続され、そのゲートがノードN53に接続される。トラ
ンジスタQ3はその一方導通端子が電源電圧Vccに接続さ
れ、そのゲートがノードN52に接続され、その他方導通
端子がノードN51に接続される。トランジスタQ4は、そ
の一方導通端子がノードN51に接続され、その他方導通
端子が接地電位Vssに接続され、そのゲートがノードN50
に接続される。トランジスタQ5はその一方導通端子が電
源電圧Vccに接続され、その他方導通端子がノードN52に
接続され、そのゲートに制御信号▲▼が与えられ
る。トランジスタQ6はその一方導通端子がノードN52に
接続され、その他方導通端子が接地電位Vssに接続さ
れ、そのゲートに制御信号RASが与えられる。トランジ
スタQ7は、その一方導通端子が電源電圧Vccに接続さ
れ、そのゲートがノードN52に接続され、その他方導通
端子がノードN53に接続される。トランジスタQ8はその
一方導通端子がノードN53に接続され、その他方導通端
子が接地電位Vssに接続され、そのゲートに制御信号RAS
が与えられる。トランジスタQ9はその一方導通端子が電
源電圧Vccに接続され、その他方導通端子がノードN54に
接続され、そのゲートがノードN52に接続される。ブー
トストラップ容量C10はその一方電極がノードN52に接続
され、その他方電極がノードN51に接続される。
回路ブロック811は、nMISトランジスタQ10〜Q14と、
ブートストラップ容量C11とを含む。トランジスタQ10は
その一方導通端子が電源電圧Vccに接続され、その他方
導通端子がノードN54に接続され、そのゲートがノードN
55に接続される。トランジスタQ11は、その一方導通端
子がノードN54に接続され、その他方導通端子が接地電
位Vssに接続され、そのゲートに切り離し指示信号STAが
与えられる。トランジスタQ12は、その一方導通端子が
電源電圧Vccに接続され、その他方導通端子がノードN55
に接続され、そのゲートに制御信号▲▼が与えら
れる。トランジスタQ13はその一方導通端子がノードN55
に接続され、その他方導通端子が接地電位Vssに接続さ
れ、そのゲートに切り離し指示信号STAが与えられる。
トランジスタQ14は、その一方導通端子がノードN55に接
続され、その他方導通端子が接地電位Vssに接続され、
そのゲートにセンスアンプ活性化信号SUが与えられる。
ブーストラップ容量C11はその一方電極がノードN55に接
続され、その他方電極に制御信号RASが与えられる。
ブートストラップ容量C11とを含む。トランジスタQ10は
その一方導通端子が電源電圧Vccに接続され、その他方
導通端子がノードN54に接続され、そのゲートがノードN
55に接続される。トランジスタQ11は、その一方導通端
子がノードN54に接続され、その他方導通端子が接地電
位Vssに接続され、そのゲートに切り離し指示信号STAが
与えられる。トランジスタQ12は、その一方導通端子が
電源電圧Vccに接続され、その他方導通端子がノードN55
に接続され、そのゲートに制御信号▲▼が与えら
れる。トランジスタQ13はその一方導通端子がノードN55
に接続され、その他方導通端子が接地電位Vssに接続さ
れ、そのゲートに切り離し指示信号STAが与えられる。
トランジスタQ14は、その一方導通端子がノードN55に接
続され、その他方導通端子が接地電位Vssに接続され、
そのゲートにセンスアンプ活性化信号SUが与えられる。
ブーストラップ容量C11はその一方電極がノードN55に接
続され、その他方電極に制御信号RASが与えられる。
回路ブロック813は、nMISトランジスタQ15〜Q21と、
ブートストラップ容量C20〜C22を含む。トランジスタQ1
5はその一方導通端子が信号線SA（以下の説明において
は信号線とその上に伝達される信号とを同一の参照番号
で示す）に接続され、その他方導通端子がトランジスタ
Q16の一方導通端子に接続され、そのゲートがノードN58
に接続される。トランジスタQ16はそのゲートが電源電
圧Vccに結合され、その他方導通端子がノードN56に接続
される。トランジスタQ17はその一方導通端子が信号線S
Aに接続され、そのゲートがノードN56に接続され、その
他方導通端子がノードN57に接続される。トランジスタQ
18はその一方導通端子およびゲートが電極電圧Vccに接
続され、その他方導通端子がノードN57に接続される。
トランジスタQ19は、その一方導通端子が電源電圧Vccに
接続され、その他方導通端子がノードN57に接続され、
そのゲートがノードN58に接続される。トランジスタQ20
はその一方導通端子が電源電圧Vccに接続され、その他
方導通端子がノードN58に接続され、そのゲートに制御
信号▲▼が与えられる。トランジスタQ21は、そ
の一方導通端子がノードN58に接続され、その他方導通
端子が接地電位Vssに接続され、そのゲートにセンスア
ンプ活性化信号SUが与えられる。
ブートストラップ容量C20〜C22を含む。トランジスタQ1
5はその一方導通端子が信号線SA（以下の説明において
は信号線とその上に伝達される信号とを同一の参照番号
で示す）に接続され、その他方導通端子がトランジスタ
Q16の一方導通端子に接続され、そのゲートがノードN58
に接続される。トランジスタQ16はそのゲートが電源電
圧Vccに結合され、その他方導通端子がノードN56に接続
される。トランジスタQ17はその一方導通端子が信号線S
Aに接続され、そのゲートがノードN56に接続され、その
他方導通端子がノードN57に接続される。トランジスタQ
18はその一方導通端子およびゲートが電極電圧Vccに接
続され、その他方導通端子がノードN57に接続される。
トランジスタQ19は、その一方導通端子が電源電圧Vccに
接続され、その他方導通端子がノードN57に接続され、
そのゲートがノードN58に接続される。トランジスタQ20
はその一方導通端子が電源電圧Vccに接続され、その他
方導通端子がノードN58に接続され、そのゲートに制御
信号▲▼が与えられる。トランジスタQ21は、そ
の一方導通端子がノードN58に接続され、その他方導通
端子が接地電位Vssに接続され、そのゲートにセンスア
ンプ活性化信号SUが与えられる。
ブートストラップ容量C20はその一方電極がノードN56
に接続され、その他方電極に昇圧指示信号SPAが与えら
れる。ブートストラップ容量C21はその一方電極がノー
ドN57に接続され、その他方電極に昇圧指示信号SPAが与
えられる。ブートストラップ容量C22は、その一方電極
がノードN58に接続され、その他方電極に制御信号RASが
与えられる。
に接続され、その他方電極に昇圧指示信号SPAが与えら
れる。ブートストラップ容量C21はその一方電極がノー
ドN57に接続され、その他方電極に昇圧指示信号SPAが与
えられる。ブートストラップ容量C22は、その一方電極
がノードN58に接続され、その他方電極に制御信号RASが
与えられる。
回路ブロック812は、nMISトランジスタQ22〜Q26と、p
MISトランジスタQ30〜Q34を含む。pMISトランジスタQ30
とnMISトランジスタQ22は電源電圧Vccと接地電位Vssと
の間に相補接続されてインバータを構成する。トランジ
スタQ22およびQ30のゲートにはプリデコード信号X2が与
えられる。トランジスタQ23およびQ31は電源電圧Vccと
接地電位Vssとの間に相補接続されてインバータを構成
する。このトランジスタQ23およびQ31のゲートには初段
のインバータ（トランジスタQ22およびQ30）からの出力
信号が与えられる。
MISトランジスタQ30〜Q34を含む。pMISトランジスタQ30
とnMISトランジスタQ22は電源電圧Vccと接地電位Vssと
の間に相補接続されてインバータを構成する。トランジ
スタQ22およびQ30のゲートにはプリデコード信号X2が与
えられる。トランジスタQ23およびQ31は電源電圧Vccと
接地電位Vssとの間に相補接続されてインバータを構成
する。このトランジスタQ23およびQ31のゲートには初段
のインバータ（トランジスタQ22およびQ30）からの出力
信号が与えられる。
トランジスタQ24およびQ32は電源電圧Vccと接地電位V
ssとの間に相補接続されてインバータを構成する。トラ
ンジスタQ23およびQ31からなる２段目のインバータから
切り離し指示信号STAが発生されるとともに、３段目の
インバータ（トランジスタQ24およびQ32から構成され
る）の入力部へこの切り離し指示信号STAが与えられ
る。
ssとの間に相補接続されてインバータを構成する。トラ
ンジスタQ23およびQ31からなる２段目のインバータから
切り離し指示信号STAが発生されるとともに、３段目の
インバータ（トランジスタQ24およびQ32から構成され
る）の入力部へこの切り離し指示信号STAが与えられ
る。
トランジスタQ33はその一方導通端子が電源電圧Vccに
接続され、その他方導通端子がトランジスタQ34の一方
導通端子に接続されるとともにそのゲートへ３段目のイ
ンバータ出力が伝達される。トランジスタQ34はそのゲ
ートへセンスアンプ活性化信号▲▼が与えられ、そ
の他方導通端子がノードN59に接続される。トランジス
タQ25はその一方導通端子がノードN59に接続され、その
他方導通端子が接地電位Vssに接続され、そのゲートへ
３段目のインバータ（トランジスタQ24およびQ32から構
成される）の出力信号が与えられる。トランジスタQ26
はその一方導通端子がノードN59に接続され、その他方
導通端子が接地電位Vssに接続され、そのゲートにセン
スアンプ活性化信号▲▼が与えられる。ノードN59
からSB発生回路82への昇圧指示信号SPBが発生される。
次に動作についてその動作波形図である第３図を参照し
て説明する。
接続され、その他方導通端子がトランジスタQ34の一方
導通端子に接続されるとともにそのゲートへ３段目のイ
ンバータ出力が伝達される。トランジスタQ34はそのゲ
ートへセンスアンプ活性化信号▲▼が与えられ、そ
の他方導通端子がノードN59に接続される。トランジス
タQ25はその一方導通端子がノードN59に接続され、その
他方導通端子が接地電位Vssに接続され、そのゲートへ
３段目のインバータ（トランジスタQ24およびQ32から構
成される）の出力信号が与えられる。トランジスタQ26
はその一方導通端子がノードN59に接続され、その他方
導通端子が接地電位Vssに接続され、そのゲートにセン
スアンプ活性化信号▲▼が与えられる。ノードN59
からSB発生回路82への昇圧指示信号SPBが発生される。
次に動作についてその動作波形図である第３図を参照し
て説明する。
今、制御信号▲▼が“H"レベルにあり半導体記
憶装置が待機状態にある場合を考える。このとき、制御
信号RASは“L"レベルにあり、かつｎチャネルセンスア
ンプ活性化信号SUは“L"レベルにあり、ｐチャネルセン
スアンプ活性化信号▲▼は“H"レベルにある。さら
にプリデコード信号X2も“L"レベルにある。この場合、
切り離し指示信号STAは“L"レベルにある。また、トラ
ンジスタQ25およびQ26がオン状態、トランジスタQ33お
よびQ34はオフ状態にあるため、ノードN59から導出され
る昇圧指示信号SPBは“L"レベルにある。これはSB発生
回路においても同様であるため昇圧指示信号SPAも“L"
レベルにある。
憶装置が待機状態にある場合を考える。このとき、制御
信号RASは“L"レベルにあり、かつｎチャネルセンスア
ンプ活性化信号SUは“L"レベルにあり、ｐチャネルセン
スアンプ活性化信号▲▼は“H"レベルにある。さら
にプリデコード信号X2も“L"レベルにある。この場合、
切り離し指示信号STAは“L"レベルにある。また、トラ
ンジスタQ25およびQ26がオン状態、トランジスタQ33お
よびQ34はオフ状態にあるため、ノードN59から導出され
る昇圧指示信号SPBは“L"レベルにある。これはSB発生
回路においても同様であるため昇圧指示信号SPAも“L"
レベルにある。
回路ブロック810においては、制御信号▲▼が
“H"へ立上がると、トランジスタQ5がオン状態となり、
トランジスタQ1,Q6およびQ8がオフ状態となる。これに
より、それまで“L"に放電されていた容量C10の一方電
極がトランジスタQ5を介して電源電圧Vccレベルへ充電
され始める。この容量C10の充電に伴ってノードN52の電
位が上昇し、トランジスタQ7のしきい値電圧を越える
と、ノードN53がトランジスタQ7を介して充電され始め
る。このノードN53の電位はトランジスタQ2のゲートへ
与えられている。
“H"へ立上がると、トランジスタQ5がオン状態となり、
トランジスタQ1,Q6およびQ8がオフ状態となる。これに
より、それまで“L"に放電されていた容量C10の一方電
極がトランジスタQ5を介して電源電圧Vccレベルへ充電
され始める。この容量C10の充電に伴ってノードN52の電
位が上昇し、トランジスタQ7のしきい値電圧を越える
と、ノードN53がトランジスタQ7を介して充電され始め
る。このノードN53の電位はトランジスタQ2のゲートへ
与えられている。
ノードN50の電位は、トランジスタQ2がオン状態とな
るまでは、それまでトランジスタQ1を介して充電されて
いたため“H"レベルにある。このノードN50の電位が
“H"にある間トランジスタQ4はオン状態であり、ノード
N51の電位を“L"レベルに保持している。この間トラン
ジスタQ5を介して容量C10は充電され続け、最終的にVcc
−Vthレベルにまで充電される。ここでVccは電源電圧で
あり、Vthはトランジスタの閾値電圧である。この容量C
10（ノードN52）のVcc−Vthレベルへの充電が完了する
と、ノードN53電位も同様に“H"レベルへ立上がり、ト
ランジスタQ2は完全にオン状態となり、ノードN50電位
が接地電位Vssレベルの“L"レベルへ下降する。これに
より、トランジスタQ4がオフ状態へ移行し、ノードN51
はトランジスタQ3を介して充電され、このノード51の充
電電位は容量C10を介してノードN52へ伝達される。これ
により、ノードN52の電位は電源電圧Vccよりも昇圧され
たVcc＋αのレベルにもで上昇する。
るまでは、それまでトランジスタQ1を介して充電されて
いたため“H"レベルにある。このノードN50の電位が
“H"にある間トランジスタQ4はオン状態であり、ノード
N51の電位を“L"レベルに保持している。この間トラン
ジスタQ5を介して容量C10は充電され続け、最終的にVcc
−Vthレベルにまで充電される。ここでVccは電源電圧で
あり、Vthはトランジスタの閾値電圧である。この容量C
10（ノードN52）のVcc−Vthレベルへの充電が完了する
と、ノードN53電位も同様に“H"レベルへ立上がり、ト
ランジスタQ2は完全にオン状態となり、ノードN50電位
が接地電位Vssレベルの“L"レベルへ下降する。これに
より、トランジスタQ4がオフ状態へ移行し、ノードN51
はトランジスタQ3を介して充電され、このノード51の充
電電位は容量C10を介してノードN52へ伝達される。これ
により、ノードN52の電位は電源電圧Vccよりも昇圧され
たVcc＋αのレベルにもで上昇する。
ここで、トランジスタQ3とトランジスタQ4のコンダク
タンスは１対３程度の比に設定されており、トランジス
タQ3およびQ4がともにオン状態にあっても、トランジス
タQ4の放電能力の方が大きく、ノードN51は“L"レベル
に保持される。この容量C10のVcc−Vthレベルへの充電
完了後にトランジスタQ4が完全にオフ状態へ移行するタ
イミングは、トランジスタQ2,Q8等のサイズを適当な値
に調整することにより実現される。このノードN52の昇
圧された電圧レベルVcc＋αはトランジスタQ9のゲート
へ与えられている。これによりトランジスタQ9は電源電
圧Vccレベルの電圧をノードN54へ伝達することが可能と
なり、信号線SAは電源電圧Vccレベルに設定される。
タンスは１対３程度の比に設定されており、トランジス
タQ3およびQ4がともにオン状態にあっても、トランジス
タQ4の放電能力の方が大きく、ノードN51は“L"レベル
に保持される。この容量C10のVcc−Vthレベルへの充電
完了後にトランジスタQ4が完全にオフ状態へ移行するタ
イミングは、トランジスタQ2,Q8等のサイズを適当な値
に調整することにより実現される。このノードN52の昇
圧された電圧レベルVcc＋αはトランジスタQ9のゲート
へ与えられている。これによりトランジスタQ9は電源電
圧Vccレベルの電圧をノードN54へ伝達することが可能と
なり、信号線SAは電源電圧Vccレベルに設定される。
次に、制御信号▲▼が“L"レベルに下降し、半
導体記憶装置が作動状態に入ったときの動作について説
明する。この制御信号▲▼の“L"レベルへの立下
がりに応答して、アドレス信号が装置内部へ取込まれ、
続いて、プリデコードされプリデコード信号Xiが発生さ
れる。今、プリデコード信号X1が“H"であり、残りのプ
リデコード信号X2,X3およびX4が“L"の場合を考える。
導体記憶装置が作動状態に入ったときの動作について説
明する。この制御信号▲▼の“L"レベルへの立下
がりに応答して、アドレス信号が装置内部へ取込まれ、
続いて、プリデコードされプリデコード信号Xiが発生さ
れる。今、プリデコード信号X1が“H"であり、残りのプ
リデコード信号X2,X3およびX4が“L"の場合を考える。
回路810においては、トランジスタQ1,Q6およびQ8は
“H"の制御信号RASに応答してオン状態となる。これに
より、ノードN50は“H"レベルに、ノードN52およびN53
は“L"レベルとなる。これにより、トランジスタQ9はオ
フ状態となるとともに、容量C10はその蓄積電荷をすべ
て放電される。
“H"の制御信号RASに応答してオン状態となる。これに
より、ノードN50は“H"レベルに、ノードN52およびN53
は“L"レベルとなる。これにより、トランジスタQ9はオ
フ状態となるとともに、容量C10はその蓄積電荷をすべ
て放電される。
一方、回路ブロック811においては、制御信号▲
▼の“L"レベルへの立下がりに応答してトランジスタ
Q12がオフ状態となるとともに、ノードN55が制御信号RA
Sの“H"レベルへの立上がりに応答してその容量C11のブ
ートストラップ機能により電源電圧Vccよりも高いVcc＋
αレベルへ昇圧される。これにより、ノードN54へは依
然として電源電圧Vccが伝達され続け、制御信号SAは電
源電圧Vccレベルを保持している。ここで、トランジス
タQ9は制御信号RASの“H"への立上がりに応答してすぐ
にオフ状態に移行するのではなく、容量C10の放電機能
に従って徐々にオフ状態へ移行する。
▼の“L"レベルへの立下がりに応答してトランジスタ
Q12がオフ状態となるとともに、ノードN55が制御信号RA
Sの“H"レベルへの立上がりに応答してその容量C11のブ
ートストラップ機能により電源電圧Vccよりも高いVcc＋
αレベルへ昇圧される。これにより、ノードN54へは依
然として電源電圧Vccが伝達され続け、制御信号SAは電
源電圧Vccレベルを保持している。ここで、トランジス
タQ9は制御信号RASの“H"への立上がりに応答してすぐ
にオフ状態に移行するのではなく、容量C10の放電機能
に従って徐々にオフ状態へ移行する。
プリデコード信号が行プリデコーダから発生される
と、回路ブロック812においては“L"のプリデコード信
号X2が与えられているため、切り離し指示信号STAは
“L"にある。一方、SB発生回路82においては、プリデコ
ード信号X1が与えられているため、“H"の切り離し信号
STBが発生される。したがって、SB発生回路82において
は、トランジスタQ11がオン状態となり、ノードN54の電
位を放電するため、シェアードセンス制御信号SBは“L"
レベルへ立下がる。残りのSC発生回路およびSD発生回路
においては、このSA発生回路81と同様に依然として電源
電圧Vccレベルのシェアードセンス制御信号SCおよびSD
が発生され続ける。
と、回路ブロック812においては“L"のプリデコード信
号X2が与えられているため、切り離し指示信号STAは
“L"にある。一方、SB発生回路82においては、プリデコ
ード信号X1が与えられているため、“H"の切り離し信号
STBが発生される。したがって、SB発生回路82において
は、トランジスタQ11がオン状態となり、ノードN54の電
位を放電するため、シェアードセンス制御信号SBは“L"
レベルへ立下がる。残りのSC発生回路およびSD発生回路
においては、このSA発生回路81と同様に依然として電源
電圧Vccレベルのシェアードセンス制御信号SCおよびSD
が発生され続ける。
この行プリデコード信号Xiが与えられると、またセン
スアンプ帯の選択が行なわれ、メモリブロック1aに関連
するセンスアンプ帯2aを活性化するために、センスアン
プ活性化信号SFUが“H"レベルへ立上がり、一方センス
アンプ活性化信号SELは“L"レベルのままである。これ
により、ワード線選択によりビット線上に読出されてい
る微小電位差に従って、低電位側のビット線の放電が行
なわれる。続いて、このセンスアンプ活性化信号SFU,SF
Lに応答して第1,第２のセンスアンプ活性化信号SU,▲
▼およびSL,▲▼が発生される。センスアンプ活
性化信号SUが“H"へ立上がり、第２のセンスアンプ活性
化信号▲▼は“L"へ立下がる。センスアンプ活性化
信号SL,▲▼は待機状態と同様の状態を保持してい
る。
スアンプ帯の選択が行なわれ、メモリブロック1aに関連
するセンスアンプ帯2aを活性化するために、センスアン
プ活性化信号SFUが“H"レベルへ立上がり、一方センス
アンプ活性化信号SELは“L"レベルのままである。これ
により、ワード線選択によりビット線上に読出されてい
る微小電位差に従って、低電位側のビット線の放電が行
なわれる。続いて、このセンスアンプ活性化信号SFU,SF
Lに応答して第1,第２のセンスアンプ活性化信号SU,▲
▼およびSL,▲▼が発生される。センスアンプ活
性化信号SUが“H"へ立上がり、第２のセンスアンプ活性
化信号▲▼は“L"へ立下がる。センスアンプ活性化
信号SL,▲▼は待機状態と同様の状態を保持してい
る。
このセンスアンプ活性化信号▲▼が“L"に立下が
るとSB発生回路82においては、トランジスタQ34がオン
状態、トランジスタQ26がオフ状態となるため、その切
り離し指示信号STBが“H"にあるため、ノードN59電位が
“H"に立上がり、“H"の昇圧指示信号SPAをSA発生回路8
1の回路ブロック813へ伝達する。
るとSB発生回路82においては、トランジスタQ34がオン
状態、トランジスタQ26がオフ状態となるため、その切
り離し指示信号STBが“H"にあるため、ノードN59電位が
“H"に立上がり、“H"の昇圧指示信号SPAをSA発生回路8
1の回路ブロック813へ伝達する。
SA発生回路81の回路ブロック813においては、この昇
圧指示信号SPAに応答して容量C20およびC21のブートス
トラップ作用によりノードN56およびN57の電位が電源電
圧Vccレベルから昇圧されたレベルVcc＋αにまで上昇す
る。
圧指示信号SPAに応答して容量C20およびC21のブートス
トラップ作用によりノードN56およびN57の電位が電源電
圧Vccレベルから昇圧されたレベルVcc＋αにまで上昇す
る。
ここで、ノードN57はトランジスタQ18を介して、通
常、電源電圧VccからこのトランジスタQ18のしきい値電
圧Vthだけ低い電圧に充電されている。また、制御信号R
ASが半導体記憶装置の作動状態への移行に応答して“H"
へ立上がるため、容量C22のブートストラップ作用によ
りノードN58電位は電源電圧Vccよりも高い電位レベルに
昇圧されている。これにより、ノードN57はトランジス
タQ19を介して電源電圧Vccレベルに充電されている。一
方、このノードN58の電位は、トランジスタQ15のゲート
へ伝達されているため、信号線SA上の電源電圧レベルは
トランジスタQ15を介してトランジスタQ16の一方導通端
子へ伝達されて、さらにノードN56へ伝達されている。
したがって、通常、ノードN56電位レベルも電源電圧Vcc
にほぼ近いレベルに保持されている。
常、電源電圧VccからこのトランジスタQ18のしきい値電
圧Vthだけ低い電圧に充電されている。また、制御信号R
ASが半導体記憶装置の作動状態への移行に応答して“H"
へ立上がるため、容量C22のブートストラップ作用によ
りノードN58電位は電源電圧Vccよりも高い電位レベルに
昇圧されている。これにより、ノードN57はトランジス
タQ19を介して電源電圧Vccレベルに充電されている。一
方、このノードN58の電位は、トランジスタQ15のゲート
へ伝達されているため、信号線SA上の電源電圧レベルは
トランジスタQ15を介してトランジスタQ16の一方導通端
子へ伝達されて、さらにノードN56へ伝達されている。
したがって、通常、ノードN56電位レベルも電源電圧Vcc
にほぼ近いレベルに保持されている。
センスアンプ活性化信号SUが発生され“H"レベルに立
上がると、トランジスタQ21がオン状態となり、ノードN
58の電位レベルは“L"レベルになる。これにより、トラ
ンジスタQ19およびQ15がオフ状態となり、ノードN56は
フローティング状態となり、ノードN57は、ダイオード
接続されたトランジスタQ18を介して電源電圧Vccに接続
される。このセンスアンプ活性化信号SU,▲▼が発
生されると、続いて昇圧指示信号SPAが発生されるた
め、容量C20およびC21を介してそのブートストラップ作
用によりノードN56およびN57電位がその電源電圧Vccよ
りも高い電圧レベルVcc＋βのレベルに昇圧される。こ
のノードN57の昇圧された電圧レベルはトランジスタQ17
を介して信号線SAへ伝達され、これによりシェアードセ
ンス制御信号SAは電源電圧Vccよりも高い電圧Vcc＋αの
レベルに昇圧される。このノードN57の昇圧された電圧
レベルは、トランジスタQ18がダイオード接続されてい
るため電源電圧Vccに悪影響を及ぼすことなく保持され
る。
上がると、トランジスタQ21がオン状態となり、ノードN
58の電位レベルは“L"レベルになる。これにより、トラ
ンジスタQ19およびQ15がオフ状態となり、ノードN56は
フローティング状態となり、ノードN57は、ダイオード
接続されたトランジスタQ18を介して電源電圧Vccに接続
される。このセンスアンプ活性化信号SU,▲▼が発
生されると、続いて昇圧指示信号SPAが発生されるた
め、容量C20およびC21を介してそのブートストラップ作
用によりノードN56およびN57電位がその電源電圧Vccよ
りも高い電圧レベルVcc＋βのレベルに昇圧される。こ
のノードN57の昇圧された電圧レベルはトランジスタQ17
を介して信号線SAへ伝達され、これによりシェアードセ
ンス制御信号SAは電源電圧Vccよりも高い電圧Vcc＋αの
レベルに昇圧される。このノードN57の昇圧された電圧
レベルは、トランジスタQ18がダイオード接続されてい
るため電源電圧Vccに悪影響を及ぼすことなく保持され
る。
SC発生回路およびSD発生回路においては、第2Cおよび
第2D図に見られるように、センスアンプ活性化信号SL,
▲▼は待機状態を保持しており、かつ昇圧指示信号
SCおよびSDが発生されず、かつ切り離し指示信号STCお
よびSTDも待機状態と同様“L"レベルにある。したがっ
て、そのシェアードセンサ制御信号SCおよびSDは電源電
圧Vccレベルの待機状態を保持している。
第2D図に見られるように、センスアンプ活性化信号SL,
▲▼は待機状態を保持しており、かつ昇圧指示信号
SCおよびSDが発生されず、かつ切り離し指示信号STCお
よびSTDも待機状態と同様“L"レベルにある。したがっ
て、そのシェアードセンサ制御信号SCおよびSDは電源電
圧Vccレベルの待機状態を保持している。
センス動作が完了してビット線対上の電位が電源電圧
Vccおよび接地電圧Vssレベルに確定し、その後データの
再書込みまたは書込みが行なわれ、メモリサイクルが完
了すると、制御信号▲▼が“H"へ立上がる。これ
に応答して、センスアンプ活性化信号SU,▲▼,SLお
よび▲▼は待機状態と同様の状態に復帰する。回路
ブロック813においては、トランジスタQ20がオン状態と
なり、ノードN18が電源電圧Vccレベルに設定され、応じ
てノードN57はトランジスタQ19を介して電源電圧Vccレ
ベルに設定される。また同様にして回路ブロック810の
機能により、制御信号線SAはトランジスタQ9を介して電
源電圧Vccを供給され、電源電圧Vccレベルに保持され
る。この制御信号線SA上の電源電圧レベルはトランジス
タQ15およびQ16を介してノードN56へ伝達され、ノードN
57の電位レベルも電源電圧Vccレベルとなる。これによ
り、シェアードセンス制御信号SA〜SDはすべて待機状態
へ復帰する。
Vccおよび接地電圧Vssレベルに確定し、その後データの
再書込みまたは書込みが行なわれ、メモリサイクルが完
了すると、制御信号▲▼が“H"へ立上がる。これ
に応答して、センスアンプ活性化信号SU,▲▼,SLお
よび▲▼は待機状態と同様の状態に復帰する。回路
ブロック813においては、トランジスタQ20がオン状態と
なり、ノードN18が電源電圧Vccレベルに設定され、応じ
てノードN57はトランジスタQ19を介して電源電圧Vccレ
ベルに設定される。また同様にして回路ブロック810の
機能により、制御信号線SAはトランジスタQ9を介して電
源電圧Vccを供給され、電源電圧Vccレベルに保持され
る。この制御信号線SA上の電源電圧レベルはトランジス
タQ15およびQ16を介してノードN56へ伝達され、ノードN
57の電位レベルも電源電圧Vccレベルとなる。これによ
り、シェアードセンス制御信号SA〜SDはすべて待機状態
へ復帰する。
第４図はデータ読出サイクルにおける動作を詳細に示
す信号波形図である。第４図においては、選択されたメ
モリセルブロックを特定化しない一般的な動作波形図が
示される。以下、第４図を参照してデータ読出動作につ
いて説明する。
す信号波形図である。第４図においては、選択されたメ
モリセルブロックを特定化しない一般的な動作波形図が
示される。以下、第４図を参照してデータ読出動作につ
いて説明する。
半導体記憶装置が待機状態にあるときには制御信号▲
▼および▲▼はともに“H"レベルにある。
この制御信号▲▼が“H"にある待機状態10は、プ
リチャージ／イコライズ信号BLEQは“H"にあり、これに
より各ビット線は所定電位VBLにプリチャージされてい
る。
▼および▲▼はともに“H"レベルにある。
この制御信号▲▼が“H"にある待機状態10は、プ
リチャージ／イコライズ信号BLEQは“H"にあり、これに
より各ビット線は所定電位VBLにプリチャージされてい
る。
次に制御信号▲▼が“L"に立下がると半導体記
憶装置は作動状態に入り１つのメモリサイクルが始ま
る。この制御信号▲▼の“L"への移行に応答して
イコライズ信号BLEQが“L"へ立下がり、各ビット線対は
電気的にフローティング状態となる。
憶装置は作動状態に入り１つのメモリサイクルが始ま
る。この制御信号▲▼の“L"への移行に応答して
イコライズ信号BLEQが“L"へ立下がり、各ビット線対は
電気的にフローティング状態となる。
また、一方において、外部から与えられたアドレス信
号An（A0〜A8）は行アドレスRAとして装置内部へ取込ま
れ、内部行アドレス信号RAnが発生される。この内部行
アドレスが発生されると、プリデコード回路によりプリ
デコードされ、プリデコード信号Xi,XjおよびXkが発生
される。
号An（A0〜A8）は行アドレスRAとして装置内部へ取込ま
れ、内部行アドレス信号RAnが発生される。この内部行
アドレスが発生されると、プリデコード回路によりプリ
デコードされ、プリデコード信号Xi,XjおよびXkが発生
される。
さらに、この制御信号▲▼が“L"へ立下がると
ワード線駆動マーク信号Φｘが所定の遅延時間経た後に
発生され“H"へ立上がる。Φｘサブデコーダ12は内部行
アドレス信号とワード線駆動マスタ信号Φｘとに応答し
てワード線サブデコード信号Φx1〜Φx4を発生する。こ
のワード線サブデコード信号Φx1〜Φx4のうちのいずれ
か一つのみが“H"レベルへ立上がる。
ワード線駆動マーク信号Φｘが所定の遅延時間経た後に
発生され“H"へ立上がる。Φｘサブデコーダ12は内部行
アドレス信号とワード線駆動マスタ信号Φｘとに応答し
てワード線サブデコード信号Φx1〜Φx4を発生する。こ
のワード線サブデコード信号Φx1〜Φx4のうちのいずれ
か一つのみが“H"レベルへ立上がる。
一方、選択ワード線電位が立上がる前に、プリデコー
ド信号Xiに応答して、切り離し指示信号STA〜STDが発生
される。メモリブロック1aが選択される場合、切り離し
指示信号STBが“H"に立上がるとともに、切り離し指示
信号STA,STCおよびSTDは“L"レベルに保持される。これ
により、シェアードセンス制御信号SBが“L"レベルへ立
下がり、メモリブロック1bがセンスアンプから切り離さ
れる。このときまだ残りのシェアードセンス制御信号S
A,SC,SDは電源電圧Vccレベルを保持している。
ド信号Xiに応答して、切り離し指示信号STA〜STDが発生
される。メモリブロック1aが選択される場合、切り離し
指示信号STBが“H"に立上がるとともに、切り離し指示
信号STA,STCおよびSTDは“L"レベルに保持される。これ
により、シェアードセンス制御信号SBが“L"レベルへ立
下がり、メモリブロック1bがセンスアンプから切り離さ
れる。このときまだ残りのシェアードセンス制御信号S
A,SC,SDは電源電圧Vccレベルを保持している。
続いて、ワード線サブデコード信号Φx1〜Φx4と内部
プリデコード信号Xi,XjおよびXkとの組合わせにより１
本のワード線が選択され、選択されたワード線電位が電
源電圧Vccよりも高いレベル（Vcc＋α）に立上がる。こ
れにより、選択ワード線WLに接続されるメモリセルの格
納する信号電荷がビット線上に伝達され、各ビット線対
BL,▲▼に信号電位変化が生じる。
プリデコード信号Xi,XjおよびXkとの組合わせにより１
本のワード線が選択され、選択されたワード線電位が電
源電圧Vccよりも高いレベル（Vcc＋α）に立上がる。こ
れにより、選択ワード線WLに接続されるメモリセルの格
納する信号電荷がビット線上に伝達され、各ビット線対
BL,▲▼に信号電位変化が生じる。
このビット線対上に信号電位差が生じると、続いて、
センスアンプ活性化信号SFUおよびSUが順次プリデコー
ド信号Xiおよびワード線駆動マスタ信号Φｘに応答して
発生される。これにより、低電位側のビット線電位が接
地電位Vssレベルにまで放電される。続いて、センスア
ンプ活性化信号SUを所定時間遅延させた遅延活性化信号
Sdelayが発生され、これに応答してセンスアンプ活性化
信号▲▼が発生される。この第２のセンスアンプ活
性化信号▲▼に応答して高電位側のビット線電位が
電源電圧Vccレベルにまで充電される。このときセンス
アンプ活性化信号SFL,SLおよび▲▼は待機状態と同
様の状態を保持している。
センスアンプ活性化信号SFUおよびSUが順次プリデコー
ド信号Xiおよびワード線駆動マスタ信号Φｘに応答して
発生される。これにより、低電位側のビット線電位が接
地電位Vssレベルにまで放電される。続いて、センスア
ンプ活性化信号SUを所定時間遅延させた遅延活性化信号
Sdelayが発生され、これに応答してセンスアンプ活性化
信号▲▼が発生される。この第２のセンスアンプ活
性化信号▲▼に応答して高電位側のビット線電位が
電源電圧Vccレベルにまで充電される。このときセンス
アンプ活性化信号SFL,SLおよび▲▼は待機状態と同
様の状態を保持している。
この第２のセンスアンプ活性化信号が発生されると、
応じて昇圧指示信号SPA〜SPDのうちメモリブロック1aに
関連する昇圧指示信号SPAが発生される。これによりシ
ェアードセンス制御信号SAのレベルが電源電圧より昇圧
されたVcc＋αのレベルにまで昇圧される。この昇圧さ
れた制御信号SAにより、ビット線をフル電源電圧Vccレ
ベルにまで充電することができる。
応じて昇圧指示信号SPA〜SPDのうちメモリブロック1aに
関連する昇圧指示信号SPAが発生される。これによりシ
ェアードセンス制御信号SAのレベルが電源電圧より昇圧
されたVcc＋αのレベルにまで昇圧される。この昇圧さ
れた制御信号SAにより、ビット線をフル電源電圧Vccレ
ベルにまで充電することができる。
続いて制御信号▲▼が“L"へ立下がり内部列信
号CAnが発生され、列プリデコード信号Yi,Yj,YkおよびY
lが発生される。このプリデコード信号により列デコー
ダから列選択信号CSが発生され、選択された４ビットの
データがI/Oバスへ伝達される。続いてI/Oデコーダによ
りこの４ビットのうちの１ビットが選択され出力バッフ
ァを介して出力データDOUTとして出力される。
号CAnが発生され、列プリデコード信号Yi,Yj,YkおよびY
lが発生される。このプリデコード信号により列デコー
ダから列選択信号CSが発生され、選択された４ビットの
データがI/Oバスへ伝達される。続いてI/Oデコーダによ
りこの４ビットのうちの１ビットが選択され出力バッフ
ァを介して出力データDOUTとして出力される。
この読出動作中において、ワード線電位は昇圧された
Vcc＋αのレベルにあり、かつビット線電位は電源電圧V
ccレベルに保持されている。これにより、選択されたメ
モリセル（選択ワード線に接続されるすべてのメモリセ
ル）に対し、電源電圧Vccレベルの電圧が、このビット
線とセンスアンプとを接続するスイッチング素子のしき
い値電圧による信号損失を受けることなくメモリセルへ
再書込みされる。これにより十分な信号電荷をメモリセ
ルに格納することが可能となる。
Vcc＋αのレベルにあり、かつビット線電位は電源電圧V
ccレベルに保持されている。これにより、選択されたメ
モリセル（選択ワード線に接続されるすべてのメモリセ
ル）に対し、電源電圧Vccレベルの電圧が、このビット
線とセンスアンプとを接続するスイッチング素子のしき
い値電圧による信号損失を受けることなくメモリセルへ
再書込みされる。これにより十分な信号電荷をメモリセ
ルに格納することが可能となる。
この再書込みが終了した後、制御信号▲▼が
“H"へ、続いて制御信号▲▼が“H"へ立上がり、
１つのメモリセルサイクルが完了し、半導体記憶装置は
再び待機状態に復帰する。
“H"へ、続いて制御信号▲▼が“H"へ立上がり、
１つのメモリセルサイクルが完了し、半導体記憶装置は
再び待機状態に復帰する。
なお、上記実施例においては、センスアンプは分割さ
れたメモリセルアレイの中央部に配置され、２つのセル
ブロックによりセンスアンプが享有される構成が説明さ
れている。しかしながら、本発明の構成は、1989年10月
発行のアイ・イー・イー・イー，ジャーナル・オブ・ソ
リッド−ステート・サーキッツの第24巻，第５号の第11
84頁ないし1190頁にアリモト等によって示されている交
互配置型シェーアードセンスアンプにも適用することは
可能である。
れたメモリセルアレイの中央部に配置され、２つのセル
ブロックによりセンスアンプが享有される構成が説明さ
れている。しかしながら、本発明の構成は、1989年10月
発行のアイ・イー・イー・イー，ジャーナル・オブ・ソ
リッド−ステート・サーキッツの第24巻，第５号の第11
84頁ないし1190頁にアリモト等によって示されている交
互配置型シェーアードセンスアンプにも適用することは
可能である。
第５図は本発明のシェアードセンス制御信号を交互配
置型シェアードセンスアンプの記憶装置に適用した場合
のメモリセルアレイの構成を概略的に示す図である。第
５図において、メモリセルアレイはセルブロック1e,1f,
1gおよび1hの４つのブロックに分割される。各ブロック
1e〜1hに対しては２つのセンスアンプ帯が設けられる。
すなわち、ブロック1eに対してはセンスアンプ帯2cおよ
び2dが設けられ、ブロック1fに対してはセンスアンプ帯
2dおよび2eが設けられ、ブロック1gに対してはセンスア
ンプ帯2cおよび2fが設けられ、セルブロック1hに対して
はセンスアンプ帯2fおよび2gが設けられる。
置型シェアードセンスアンプの記憶装置に適用した場合
のメモリセルアレイの構成を概略的に示す図である。第
５図において、メモリセルアレイはセルブロック1e,1f,
1gおよび1hの４つのブロックに分割される。各ブロック
1e〜1hに対しては２つのセンスアンプ帯が設けられる。
すなわち、ブロック1eに対してはセンスアンプ帯2cおよ
び2dが設けられ、ブロック1fに対してはセンスアンプ帯
2dおよび2eが設けられ、ブロック1gに対してはセンスア
ンプ帯2cおよび2fが設けられ、セルブロック1hに対して
はセンスアンプ帯2fおよび2gが設けられる。
センスアンプ帯2cはセルブロック1eの奇数列の信号電
位を検知し増幅する。センスアンプ帯2dはセルブロック
1eおよび1fの偶数列の列上の信号を検知し増幅する。セ
ンスアンプ帯2eはセルブロック1fおよび1gの奇数列の列
上の信号電位を検知し増幅する。センスアンプ帯2fはブ
ロック1gおよび1hの偶数列の列上の信号電位を検知し増
幅する。センスアンプ帯2gはセルブロック1hの奇数列の
列上の信号電位を検知し増幅する。
位を検知し増幅する。センスアンプ帯2dはセルブロック
1eおよび1fの偶数列の列上の信号を検知し増幅する。セ
ンスアンプ帯2eはセルブロック1fおよび1gの奇数列の列
上の信号電位を検知し増幅する。センスアンプ帯2fはブ
ロック1gおよび1hの偶数列の列上の信号電位を検知し増
幅する。センスアンプ帯2gはセルブロック1hの奇数列の
列上の信号電位を検知し増幅する。
すなわち第５図に示す交互配置型シェアードセンスア
ンプ構成は、偶数列の信号電位を検知するセンスアンプ
帯と偶数列上の信号電位を検知し増幅するセンスアンプ
帯がメモリアレイにおいて交互に配置される。
ンプ構成は、偶数列の信号電位を検知するセンスアンプ
帯と偶数列上の信号電位を検知し増幅するセンスアンプ
帯がメモリアレイにおいて交互に配置される。
各センスアンプ帯2c〜2gとセルブロック1e〜1hの間に
は、センスアンプと各列とを選択的に接続するためのピ
ット線選択スイッチBSが配置される。各選択スイッチBS
には、それぞれシェアードセンス制御信号SE〜SLが与え
られる。
は、センスアンプと各列とを選択的に接続するためのピ
ット線選択スイッチBSが配置される。各選択スイッチBS
には、それぞれシェアードセンス制御信号SE〜SLが与え
られる。
第５図に示す交互配置型シェアードセンスアンプ構成
の記憶装置においては、ブロック指示信号（行アドレス
信号の一部）に応答して選択されたブロック両側に設け
られたセンスアンプのみが活性化され、ビット線対の信
号電位差の検知増幅が行なわれる。すなわち、たとえば
セルブロック1fが選択された場合、センスアンプ帯2dは
セルブロック1eから切り離されるとともにセルブロック
1fに接続され、センスアンプ帯1eはセルブロック1gから
切り離されるとともにセルブロック1fに接続される。
の記憶装置においては、ブロック指示信号（行アドレス
信号の一部）に応答して選択されたブロック両側に設け
られたセンスアンプのみが活性化され、ビット線対の信
号電位差の検知増幅が行なわれる。すなわち、たとえば
セルブロック1fが選択された場合、センスアンプ帯2dは
セルブロック1eから切り離されるとともにセルブロック
1fに接続され、センスアンプ帯1eはセルブロック1gから
切り離されるとともにセルブロック1fに接続される。
したがって、第５図に示す構成においては本発明の構
成によれば、ブロック1fに属するメモリセルが選択され
た場合、シェアードセンス制御信号SFおよびSIがセルブ
ロック1eおよび1gをセンスアンプ帯2dおよび2eからそれ
ぞれ切り離すために、接地電位Vssレベルの“L"に移行
する。シェーアードセンス制御信号SE,SJ,SKおよびSLは
待機状態の電源電圧Vccレベルを保持する。そして、選
択されたメモリブロック1fにかかわるシェアードセンス
制御信号SGおよびSHがセンスアンプ帯2dおよび2eに含ま
れるセンスアンプが活性化されている期間中電源電圧Vc
Cよりも高いVcc＋αのレベルに昇圧される。このとき、
メモリセルブロック1e,1gおよび1hおよびセンスアンプ
帯2c,2fおよび2gに含まれるセンスアンプは待機状態を
保持する。
成によれば、ブロック1fに属するメモリセルが選択され
た場合、シェアードセンス制御信号SFおよびSIがセルブ
ロック1eおよび1gをセンスアンプ帯2dおよび2eからそれ
ぞれ切り離すために、接地電位Vssレベルの“L"に移行
する。シェーアードセンス制御信号SE,SJ,SKおよびSLは
待機状態の電源電圧Vccレベルを保持する。そして、選
択されたメモリブロック1fにかかわるシェアードセンス
制御信号SGおよびSHがセンスアンプ帯2dおよび2eに含ま
れるセンスアンプが活性化されている期間中電源電圧Vc
Cよりも高いVcc＋αのレベルに昇圧される。このとき、
メモリセルブロック1e,1gおよび1hおよびセンスアンプ
帯2c,2fおよび2gに含まれるセンスアンプは待機状態を
保持する。
したがって、第５図に示す構成においても活性化され
るセンスアンプと選択メモリセルを含むセルブロックと
を接続するためのシェアードセンス制御信号を電源電圧
よりも高いVcc＋αのレベルに昇圧すれば、信号損失も
生じさせることなく十分な信号電荷をメモリセルに書込
みまたは再書込みすることができる。
るセンスアンプと選択メモリセルを含むセルブロックと
を接続するためのシェアードセンス制御信号を電源電圧
よりも高いVcc＋αのレベルに昇圧すれば、信号損失も
生じさせることなく十分な信号電荷をメモリセルに書込
みまたは再書込みすることができる。
なお、上記実施例においてはビット線とセンスアンプ
とを接続するためのスイッチング素子がnMISトランジス
タにより構成されている場合が一例として示されたが、
このシェアードセンス制御信号の極性を変化させればこ
の接続スイッチをpMISトランジスタを用いて構成するこ
とも可能である。
とを接続するためのスイッチング素子がnMISトランジス
タにより構成されている場合が一例として示されたが、
このシェアードセンス制御信号の極性を変化させればこ
の接続スイッチをpMISトランジスタを用いて構成するこ
とも可能である。
［発明の効果］ 以上のように、請求項１ないし３の発明に従えば、シ
ェアードセンスアンプ構成の半導体記憶装置において記
憶装置の待機状態においてはシェアードセンス制御信号
を基準電圧レベルに保持し、一方、動作状態において
は、選択されたメモリセルブロックに関するシェアード
センス制御信号のみをセンスアンプ駆動期間中基準電圧
と異なる第１のレベル設定圧しその接続スイッチを深い
オン状態となるように構成している。これにより、メモ
リセルの書込みおよび再書込みにおいて信号の損失を伴
うことなく十分な電荷量をメモリセルへ書込むことが可
能となり、またこの第１のレベルに保持されるのはセン
スアンプ期間中でありごく短時間であるため、この制御
信号線におけるリーク電流が生じたとしてもごくわずか
であり、記憶装置のこのシェアードセンス制御信号線に
おけるリーク電流に対しても十分なマージンを保持する
ことが可能となり、信頼性の高い安定な動作を行なうこ
とができ、かつさらに歩留りの優れた半導体記憶装置を
得ることができる。
ェアードセンスアンプ構成の半導体記憶装置において記
憶装置の待機状態においてはシェアードセンス制御信号
を基準電圧レベルに保持し、一方、動作状態において
は、選択されたメモリセルブロックに関するシェアード
センス制御信号のみをセンスアンプ駆動期間中基準電圧
と異なる第１のレベル設定圧しその接続スイッチを深い
オン状態となるように構成している。これにより、メモ
リセルの書込みおよび再書込みにおいて信号の損失を伴
うことなく十分な電荷量をメモリセルへ書込むことが可
能となり、またこの第１のレベルに保持されるのはセン
スアンプ期間中でありごく短時間であるため、この制御
信号線におけるリーク電流が生じたとしてもごくわずか
であり、記憶装置のこのシェアードセンス制御信号線に
おけるリーク電流に対しても十分なマージンを保持する
ことが可能となり、信頼性の高い安定な動作を行なうこ
とができ、かつさらに歩留りの優れた半導体記憶装置を
得ることができる。
第１図はこの発明に従うシェアードセンス制御信号発生
回路の構成を示すブロック図である。第2A図ないし第2D
図は第１図に示すシェアードセンス制御信号発生回路の
具体的構成の一例を示す図である。第３図は第2A図ない
し第2D図に示すシェアードセンス制御信号発生回路の動
作を示す信号波形図である。第４図はこの発明のシェア
ードセンス制御信号を用いたダイナミック型半導体記憶
装置の読出動作サイクル時の動作を示す信号波形図であ
る。第５図はこの発明の他の実施例である交互配置型シ
ェアードセンスアンプ方式の半導体記憶装置のメモリセ
ルアレイの概略的構成を示す図である。第６図は従来
の、多分割ビット線およびシェアードセンスアンプ構成
を有する256KW×１ビット構成のダイナミック型半導体
記憶装置の全体の構成を示すブロック図である。第７図
は従来の行アドレスバッファおよび行プリデコーダの概
略的構成を示す図である。第８図は第６図に示すΦｘサ
ブデコーダの概略構成を示す図である。第９図は第６図
に示す行デコーダおよびワードドライバの構成を具体的
に示す図である。第10図は第６図に示す列デコーダの構
成を模式的に示す図である。第11図は第６図に示すSF信
号発生回路の具体的構成を示す図である。第12図は第６
図に示すセンスアンプ活性化信号発生回路の具体的構成
を示す図である。第13図は第６図に示す半導体記憶装置
の要部の構成を具体的に示す図である。第14図は従来の
半導体記憶装置におけるシェアードセンス制御信号を示
す信号波形図である。 図において、1a,1b,1c,1d,1e,1f,1g,1hはメモリセルブ
ロック、2a,2b,2c,2d,2e,2fおよび2gはセンスアンプ
帯、３は行デコーダ、４はワードドライバ、５は行アド
レスバッファ、７はワード線駆動マスタ信号発生回路、
8,8′はシェアードセンス制御信号発生回路、9,10,11は
センスアンプ活性化信号発生回路、12はΦｘサブデコー
ダ、13は行プリデコーダ、14は列アドレスバッファ、15
は列プリデコーダ、16は列デコーダ、23はセンスアンプ
制御回路、81はSA発生回路、82はSB発生回路、83はSC発
生回路、84はSD発生回路、810はシェアードセンス制御
信号を電源電圧レベルに保持するための回路ブロック、
811はシェアードセンス制御信号を電源電圧レベルまた
は接地電位レベルに設定するための回路、812は切り離
し指示信号発生回路ブロック、813はシェアードセンス
制御信号を昇圧するための回路ブロックである。 なお、図中、同一符号は同一または相当部分を示す。
回路の構成を示すブロック図である。第2A図ないし第2D
図は第１図に示すシェアードセンス制御信号発生回路の
具体的構成の一例を示す図である。第３図は第2A図ない
し第2D図に示すシェアードセンス制御信号発生回路の動
作を示す信号波形図である。第４図はこの発明のシェア
ードセンス制御信号を用いたダイナミック型半導体記憶
装置の読出動作サイクル時の動作を示す信号波形図であ
る。第５図はこの発明の他の実施例である交互配置型シ
ェアードセンスアンプ方式の半導体記憶装置のメモリセ
ルアレイの概略的構成を示す図である。第６図は従来
の、多分割ビット線およびシェアードセンスアンプ構成
を有する256KW×１ビット構成のダイナミック型半導体
記憶装置の全体の構成を示すブロック図である。第７図
は従来の行アドレスバッファおよび行プリデコーダの概
略的構成を示す図である。第８図は第６図に示すΦｘサ
ブデコーダの概略構成を示す図である。第９図は第６図
に示す行デコーダおよびワードドライバの構成を具体的
に示す図である。第10図は第６図に示す列デコーダの構
成を模式的に示す図である。第11図は第６図に示すSF信
号発生回路の具体的構成を示す図である。第12図は第６
図に示すセンスアンプ活性化信号発生回路の具体的構成
を示す図である。第13図は第６図に示す半導体記憶装置
の要部の構成を具体的に示す図である。第14図は従来の
半導体記憶装置におけるシェアードセンス制御信号を示
す信号波形図である。 図において、1a,1b,1c,1d,1e,1f,1g,1hはメモリセルブ
ロック、2a,2b,2c,2d,2e,2fおよび2gはセンスアンプ
帯、３は行デコーダ、４はワードドライバ、５は行アド
レスバッファ、７はワード線駆動マスタ信号発生回路、
8,8′はシェアードセンス制御信号発生回路、9,10,11は
センスアンプ活性化信号発生回路、12はΦｘサブデコー
ダ、13は行プリデコーダ、14は列アドレスバッファ、15
は列プリデコーダ、16は列デコーダ、23はセンスアンプ
制御回路、81はSA発生回路、82はSB発生回路、83はSC発
生回路、84はSD発生回路、810はシェアードセンス制御
信号を電源電圧レベルに保持するための回路ブロック、
811はシェアードセンス制御信号を電源電圧レベルまた
は接地電位レベルに設定するための回路、812は切り離
し指示信号発生回路ブロック、813はシェアードセンス
制御信号を昇圧するための回路ブロックである。 なお、図中、同一符号は同一または相当部分を示す。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 大石 司 兵庫県伊丹市瑞原４丁目１番地 三菱電 機株式会社エル・エス・アイ研究所内 (72)発明者 築出 正樹 兵庫県伊丹市瑞原４丁目１番地 三菱電 機株式会社エル・エス・アイ研究所内 (56)参考文献 特開 昭64−73596（ＪＰ，Ａ)
Claims (3)
- 【請求項１】各々が行および列のマトリクス状に配列さ
れた複数のメモリセルを有し、かつ少なくとも第１ない
し第４のメモリブロックを含む複数のメモリブロック
と、 前記第１のメモリブロックと前記第２のメモリブロック
とにより共有されかつ各々が前記第１および第２のメモ
リブロックの対応の列により共有され、各々が対応の列
上の信号電位を検知し増幅するための複数のセンスアン
プを含む第１のセンスアンプバンドと、 前記第１のメモリブロックの各列と対応のセンスアンプ
との間に設けられる複数のスイッチング要素を含み、前
記第１のメモリブロックと前記第１のセンスアンプバン
ドとを接続するための第１の接続手段と、 前記第２のメモリブロックの各列と対応のセンスアンプ
との間に設けられる複数のスイッチング要素を含み、前
記第２のメモリブロックと前記第１のセンスアンプバン
ドとを接続するための第２の接続手段と、 前記第３のメモリブロックと前記第４のメモリブロック
とにより共有され、かつ各々が前記第３のメモリブロッ
クの列と前記第４のメモリブロックの列とにより共有さ
れ、対応の列上の信号電位を検知し増幅するための複数
のセンスアンプを含む第２のセンスアンプバンドと、 前記第３のメモリブロックの各列と対応のセンスアンプ
とを接続するための複数のスイッチング要素を含み、前
記第３のメモリブロックと前記第２のセンスアンプバン
ドとを接続するための第３の接続手段と、 前記第４のメモリブロックの各列と対応のセンスアンプ
とを接続するための複数のスイッチング要素を含み、前
記第４のメモリブロックと前記第２のセンスアンプバン
ドとを接続するための第４の接続手段と、 外部からの動作サイクル規定信号とブロック指定信号と
に応答して、前記ブロック指定信号が指定するメモリブ
ロックに対応して設けられるセンスアンプバンドに含ま
れるセンスアンプのみを活性化するセンスアンプ活性化
信号を発生するための手段と、 前記動作サイクル規定信号の不活性状態に応答して前記
第１ないし第４の接続手段に対し基準電圧レベルの接続
指示信号を与えるための第１の信号発生手段と、 前記動作サイクル規定信号の活性状態と前記ブロック指
定信号とに応答して、前記ブロック指定信号が指定する
メモリブロックと対をなすメモリブロックが関連のセン
スアンプバンドから切離されるように対応の接続手段に
該対応の接続手段がオフ状態とされる電圧レベルの分離
指示信号を与えるための第２の信号発生手段と、 前記動作サイクル規定信号と前記ブロック指定信号と前
記センスアンプ活性化信号とに応答して、前記基準電圧
レベルと異なる第１の電位レベルの信号を前記ブロック
指定信号が指定するメモリブロックに対応する接続手段
へ与え、該接続手段に含まれるスイッチング要素を前記
基準電圧が与えられたときよりもより深いオン状態へと
移行させるための第３の信号発生手段と、 前記動作サイクル規定信号の活性状態と前記ブロック指
定信号とに応答して前記基準電圧レベルの信号を前記ブ
ロック指定信号が指定するメモリブロックと対をなすメ
モリブロックと異なるメモリブロックに対応する接続手
段に与える第４の信号発生手段とを含む、半導体記憶装
置。 - 【請求項２】各々が行および列のマトリクス状に配列さ
れ、かつ少なくとも第１ないし第４のメモリブロックを
含む複数のメモリブロックと、 前記第１および第２のメモリブロックに共有され、各々
が前記第１のメモリブロックの列と前記第２のメモリブ
ロックの列に共有されかつ対応の列上の信号電位を検知
し増幅するための複数のセンスアンプを含む第１のセン
スアンプバンドと、 前記第１のメモリブロックの各列と対応のセンスアンプ
との間に設けられる複数のスイッチング要素を含み、前
記第１のメモリブロックと前記第１のセンスアンプバン
ドとを接続するための第１の接続手段と、 前記第２のメモリブロックの各列と対応のセンスアンプ
との間に設けられる複数のスイッチング要素を含み、前
記第２のメモリブロックと前記第１のセンスアンプバン
ドとを接続するための第２の接続手段と、 前記第３のメモリブロックの各列と前記第４のメモリブ
ロックの各列とにより各々が共有される複数のセンスア
ンプを含み、前記第３のメモリブロックと前記第４のメ
モリブロックとにより共有される第２のセンスアンプバ
ンドと、 前記第３のメモリブロックの各列と対応のセンスアンプ
との間に設けられる複数のスイッチング要素を含み、前
記第３のメモリブロックと前記第２のセンスアンプバン
ドとを接続するための第３の接続手段と、 前記第４のメモリブロックの各列と対応のセンスアンプ
との間に設けられる複数のスイッチング要素を含み、前
記第４のメモリブロックと前記第２のセンスアンプバン
ドとを接続するための第４の接続手段と、 動作サイクル規定信号とブロック指定信号とに応答し
て、前記ブロック指定信号が指定するメモリブロックに
対応するセンスアンプバンドに含まれるセンスアンプの
みを活性化するセンスアンプ活性化信号を発生するため
の手段と、 前記第１の接続手段の動作を制御するための第１の制御
回路とを含み、 前記第１の制御回路は、 （ａ） 前記動作サイクル規定信号の不活性状態に応答
して基準電圧レベルの第１の制御信号を前記第１の接続
手段へ与える第１の回路手段と、 （ｂ） 前記動作サイクル規定信号の活性状態と前記ブ
ロック指定信号とに応答して、第１の分離指示信号を発
生するための第２の回路手段と、 （ｃ） 第２の分離指示信号に応答して、前記第１の制
御信号の電位レベルを第１の電位レベルへとシフトさせ
て前記第１の接続手段をオフ状態へと移行させるための
第３の回路手段と、 （ｄ） 前記動作サイクル規定信号と前記ブロック指定
信号と前記センスアンプ活性化信号とに応答して第１の
シフト指示信号を発生するための第４の回路手段と、 （ｅ） 第２のシフト指示信号に応答して前記第１の接
続手段の前記スイッチング要素を前記基準電圧が与えら
れたときよりもより深いオン状態へと移行させる第２の
電位レベルへと前記第１の制御信号をシフトさせるため
の第５の回路手段とを含み、 前記第２の接続手段の動作を制御するための第２の制御
回路をさらに備え、 前記第２の制御回路は、 （ａ） 前記動作サイクル規定信号の不活性状態に応答
して前記基準電圧レベルの第２の制御信号を発生して前
記第２の接続手段へ与えるための回路手段と、 （ｂ） 前記動作サイクル規定信号の活性状態と前記ブ
ロック指定信号とに応答して前記第２の分離指示信号を
発生するための回路手段と、 （ｃ） 前記第１の分離指示信号に応答して、前記第２
の制御信号の電位レベルを前記第１の電位レベルへとシ
フトさせて前記第２の接続手段をオフ状態とするための
回路手段と、 （ｄ） 前記動作サイクル規定信号と前記ブロック指定
信号と前記センスアンプ活性化信号とに応答して前記第
２のシフト指示信号を発生するための回路手段と、 （ｅ） 前記第１のシフト指示信号に応答して前記第２
の制御信号の電位レベルを前記第２の電位レベルへシフ
トさせて前記第１の接続手段の前記スイッチング要素を
前記基準電圧が与えられたときよりもより深いオン状態
へと移行させるための回路手段とを含み、 前記第３の接続手段の動作を制御するための第３の制御
回路をさらに備え、 前記第３の制御回路は、 （ａ） 前記動作サイクル規定信号の不活性状態に応答
して前記基準電圧レベルの第３の制御信号を前記第３の
接続手段へ与えるための回路手段と、 （ｂ） 前記動作サイクル規定信号の活性状態と前記ブ
ロック指定信号とに応答して第３の分離指示信号を発生
するための回路手段と、 （ｃ） 第４の分離指示信号に応答して前記第３の制御
信号の電位レベルを前記第１の電位レベルへシフトさせ
て前記第３の接続手段をオフ状態とするための回路手段
と、 （ｄ） 前記動作サイクル規定信号と前記ブロック指定
信号と前記センスアンプ活性化信号とに応答して第３の
シフト指示信号を発生するための回路手段と、 （ｅ） 第４のシフト指示信号に応答して前記第３の制
御信号の電位レベルを前記第２の電位レベルへとシフト
させて前記第３の接続手段の前記スイッチング要素を前
記基準電圧が与えられたときよりもより深いオン状態へ
と移行させるための回路手段とを備え、 前記第４の接続手段の動作を制御するための第４の制御
回路をさらに備え、 前記第４の制御回路は、 （ａ） 前記動作サイクル規定信号の不活性状態に応答
して前記基準電圧レベルの第４の制御信号を前記第４の
接続手段へ与えるための回路手段と、 （ｂ） 前記動作サイクル規定信号の活性状態と前記ブ
ロック指定信号とに応答して前記第４の分離指示信号を
発生するための回路手段と、 （ｃ） 前記第３の分離指示信号に応答して、前記第４
の制御信号の電位レベルを前記第１の電位レベルへとシ
フトさせて前記第４の接続手段をオフ状態とするための
回路手段と、 （ｄ） 前記動作サイクル規定信号と前記ブロック指定
信号と前記センスアンプ活性化信号とに応答して前記第
４のシフト指示信号を発生するための回路手段と、 （ｅ） 前記第３のシフト指示信号に応答して、前記第
４の制御信号の電位レベルを前記第２の電位レベルへと
シフトさせて前記第１の接続手段の前記スイッチング要
素を前記基準電圧が与えられたときよりもより深いオン
状態へと移行させるための回路手段とを備える、半導体
記憶装置。 - 【請求項３】各々が行および列のマトリクス状に配列さ
れる複数のメモリセルを有しかつ少なくとも第１ないし
第４のメモリブロックを含む複数のメモリブロックと、 前記第１および第２のメモリブロックにより共有され、
かつ前記第１のメモリブロックの列と前記第２のメモリ
ブロックの列とにより各々が共有されかつ対応の列上の
信号電位を検知し増幅するための複数のセンスアンプを
含む第１のセンスアンプバンドと、 前記第１のメモリブロックの各列と対応のセンスアンプ
との間に設けられる複数のスイッチング要素を含み、前
記第１のメモリブロックと前記第１のセンスアンプバン
ドとを接続するための第１の接続手段と、 前記第２のメモリブロックの各列と対応のセンスアンプ
との間に設けられる複数のスイッチング要素を含み、前
記第２のメモリブロックと前記第１のセンスアンプバン
ドとを接続するための第２の接続手段と、 前記第３のメモリブロックの各列と前記第４のメモリブ
ロックの各列とにより各々が共有される複数のセンスア
ンプを含む第２のセンスアンプバンドと、 前記第３のメモリブロックの各列と対応のセンスアンプ
との間に設けられる複数のスイッチング要素を含み、前
記第３のメモリブロックと前記第２のセンスアンプバン
ドとを接続するための第３の接続手段と、 前記第４のメモリブロックの各列と対応のセンスアンプ
との間に設けられる複数のスイッチング要素を含み、前
記第４のメモリブロックと前記第２のセンスアンプバン
ドとを接続するための第４の接続手段と、 動作サイクル規定信号とメモリブロック指定信号とに応
答して、前記メモリブロック指定信号が指定するメモリ
ブロックに対応するセンスアンプバンドに含まれるセン
スアンプのみを活性化するセンスアンプ活性化信号を発
生するための手段と、 前記第１の接続手段の動作を制御するための第１の制御
回路とを含み、 前記第１の制御回路は、 （ａ） 前記動作サイクル規定信号の不活性状態に応答
して基準電圧レベルの第１の制御信号を前記第１の接続
手段へ与えるための第１の回路手段と、 （ｂ） 前記動作サイクル規定信号の活性状態と第２の
メモリブロック指定信号とに応答して、第１の分離指示
信号を発生するための第２の回路手段と、 （ｃ） 前記第１の分離指示信号に応答して前記第１の
制御信号の電位レベルを第１の電位レベルへとシフトさ
せて前記第１の接続手段をオフ状態とするための第３の
回路手段と、 （ｄ） 第２のメモリブロック指定信号と前記センスア
ンプ活性化信号とに応答して第１のシフト指示信号を発
生するための第４の回路手段と、 （ｅ） 第２のシフト指示信号に応答して、前記第１の
制御信号を第２の電位レベルとシフトさせて前記第１の
接続手段の前記スイッチング要素を前記基準電圧が与え
られたときよりもより深いオン状態へと移行させるため
の第５の回路手段とを含み、 前記第２の接続手段の動作を制御するための第２の制御
回路をさらに備え、 前記第２の制御回路は、 （ａ） 前記動作サイクル規定信号の不活性状態に応答
して、前記基準電圧レベルの第２の制御信号を前記第２
の接続手段へ与えるための回路手段と、 （ｂ） 第１のメモリブロック指定信号に応答して第２
の分離指示信号を発生するための回路手段と、 （ｃ） 前記第２の分離指示信号に応答して、前記第２
の制御信号の電位レベルを前記第１の電位レベルへとシ
フトさせて前記第２の接続手段をオフ状態とするための
回路手段と、 （ｄ） 前記第１のメモリブロック指定信号と前記セン
スアンプ活性化信号とに応答して前記第２のシフト指示
信号を発生するための回路手段と、 （ｅ） 前記第１のシフト指示信号に応答して前記第２
の制御信号の電位レベルを前記第２の電位レベルシフト
させて前記第１の接続手段の前記スイッチング要素を前
記基準電圧が与えられたときよりもより深いオン状態へ
と移行させるための回路手段を含み、 前記第３の接続手段の動作を制御するための第３の制御
回路をさらに備え、 前記第３の制御回路は、 （ａ） 前記動作サイクル規定信号の不活性状態に応答
して、前記基準電圧レベルの第３の制御信号を発生して
前記第３の接続手段へ与えるための回路手段と、 （ｂ） 第４のメモリブロック指定信号に応答して第３
の分離指示信号を発生するための回路手段と、 （ｃ） 前記第３の分離指示信号に応答して前記第３の
制御信号の電位レベルを前記第１の電位レベルへとシフ
トさせて前記第３の接続手段をオフ状態とするための回
路手段と、 （ｄ） 前記第４のメモリブロック指定信号とセンスア
ンプ活性化信号とに応答して第３のシフト指示信号を発
生するための回路手段と、 （ｅ） 第４のシフト指示信号に応答して前記第３の制
御信号の電位レベルを前記第２の電位レベルへとシフト
させて前記第３の接続手段の前記スイッチング要素を前
記基準電圧が与えられたときよりもより深いオン状態へ
と移行させるための回路手段とを備え、 前記第４の接続手段の動作を制御するための第４の制御
回路をさらに備え、 前記第４の制御回路は、 （ａ） 前記動作サイクル規定信号の不活性状態に応答
して前記基準電圧レベルの第４の制御信号を発生して前
記第４の接続手段へ与えるための回路手段と、 （ｂ） 第３のメモリブロック指定信号に応答して、第
４の分離指示信号を発生するための回路手段と、 （ｃ） 前記第４の分離指示信号に応答して前記第４の
制御信号の電位レベルを前記第１の電位レベルへとシフ
トさせて前記第４の接続手段をオフ状態とするための回
路手段と、 （ｄ） 前記第３のメモリブロック指定信号と前記セン
スアンプ活性化信号とに応答して前記第４のシフト指示
信号を発生するための回路手段と、 （ｅ） 前記第３のシフト指示信号に応答して前記第４
の制御信号の電位レベルを前記第２の電位レベルへとシ
フトさせて前記第１の接続手段のスイッチング要素を前
記基準電圧が与えられたときよりもより深いオン状態へ
と移行させるための回路手段とを備える、半導体記憶装
置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2036666A JP2742719B2 (ja) | 1990-02-16 | 1990-02-16 | 半導体記憶装置 |
| US07/616,264 US5267214A (en) | 1990-02-16 | 1990-11-20 | Shared-sense amplifier control signal generating circuit in dynamic type semiconductor memory device and operating method therefor |
| KR1019910000616A KR940003403B1 (ko) | 1990-02-16 | 1991-01-16 | 다이내믹형 반도체 기억장치에서의 쉐아드 센스앰프 제어신호발생회로 및 동작방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2036666A JP2742719B2 (ja) | 1990-02-16 | 1990-02-16 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
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