JP3152204B2 - スルーレート出力回路 - Google Patents
スルーレート出力回路Info
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
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- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00346—Modifications for eliminating interference or parasitic voltages or currents
- H03K19/00361—Modifications for eliminating interference or parasitic voltages or currents in field effect transistor circuits
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/16—Modifications for eliminating interference voltages or currents
- H03K17/161—Modifications for eliminating interference voltages or currents in field-effect transistor switches
- H03K17/162—Modifications for eliminating interference voltages or currents in field-effect transistor switches without feedback from the output circuit to the control circuit
- H03K17/163—Soft switching
- H03K17/164—Soft switching using parallel switching arrangements
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Description
【０００１】
【発明の属する技術分野】本発明は、スルーレート出力
回路に関し、特にＭＯＳトランジスタによる集積回路の
スルーレート出力回路に関する。
回路に関し、特にＭＯＳトランジスタによる集積回路の
スルーレート出力回路に関する。
【０００２】
【従来の技術】集積回路の利用分野によっては、スルー
レート（ＳＬＥＷ ＲＡＴＥ）機能、すなわち、入力パ
ルス信号のレベルが変化するときに、出力トランジスタ
が一気にオン状態になったり、オフ状態になったりする
ことを回避して、出力波形が低速に変化するようにした
機能が求められる場合がある。このスルーレート機能に
より、ＭＯＳＩＣの電源線や接地線にノイズが発生する
ことを防止したり、出力波形のオーバーシュートやアン
ダーシュートが発生することを防止したり、またはイン
ダクタンス負荷のフライバック電圧を低下させたりする
ことができる。
レート（ＳＬＥＷ ＲＡＴＥ）機能、すなわち、入力パ
ルス信号のレベルが変化するときに、出力トランジスタ
が一気にオン状態になったり、オフ状態になったりする
ことを回避して、出力波形が低速に変化するようにした
機能が求められる場合がある。このスルーレート機能に
より、ＭＯＳＩＣの電源線や接地線にノイズが発生する
ことを防止したり、出力波形のオーバーシュートやアン
ダーシュートが発生することを防止したり、またはイン
ダクタンス負荷のフライバック電圧を低下させたりする
ことができる。
【０００３】従来のこの種のスルーレート出力回路の一
例を図１０に示す。本例は、Ｖdd電源線とソース電極と
の間に負荷ＲL を接続し、ドレイン電極が接地されたＮ
チャネルの出力トランジスタのＱ0 のゲート電極を２つ
の定電流ＩrH，ＩrLにより制御するオープン・ドレイン
型のスルーレート出力回路である。いま、入力パルス信
号Ｖinがロウレベルからハイレベルに変化すると、イン
バータＩ１，Ｉ２で反転され、Ｐチャネルトランジスタ
Ｑ1 とＮチャネルトランジスタＱ2 のゲートはともにロ
ウレベルになる。このため、ＰチャネルトランジスタＱ
1 はオン状態、ＮチャネルトランジスタＱ2 はオフ状態
となって、定電流源ＣＳ1 からの定電流ＩrHにより出力
トランジスタＱ0 の入力容量を充電し、徐々にハイレベ
ルになるので、出力トランジスタＱ0 はオン状態とな
る。また、入力パルス信号Ｖinがハイレベルからロウレ
ベルに移行すると、ＰチャネルトランジスタＱ1 はオフ
状態、ＮチャネルトランジスタＱ2 はオン状態となって
定電流源ＣＳ2 からの定電流ＩrLにより出力トランジス
タＱ0 の入力容量を放電し、徐々にロウレベルになるの
で、出力トランジスタＱ0 はオフ状態になる。したがっ
て、入力パルス信号Ｖ inに対する出力トランジスタＱ0
のゲート電極の電位（ゲート電圧）Ｖgateと出力トラン
ジスタＱ0 のソース電極の電位（出力電圧）Ｖout は図
１１に示すようになる。
例を図１０に示す。本例は、Ｖdd電源線とソース電極と
の間に負荷ＲL を接続し、ドレイン電極が接地されたＮ
チャネルの出力トランジスタのＱ0 のゲート電極を２つ
の定電流ＩrH，ＩrLにより制御するオープン・ドレイン
型のスルーレート出力回路である。いま、入力パルス信
号Ｖinがロウレベルからハイレベルに変化すると、イン
バータＩ１，Ｉ２で反転され、Ｐチャネルトランジスタ
Ｑ1 とＮチャネルトランジスタＱ2 のゲートはともにロ
ウレベルになる。このため、ＰチャネルトランジスタＱ
1 はオン状態、ＮチャネルトランジスタＱ2 はオフ状態
となって、定電流源ＣＳ1 からの定電流ＩrHにより出力
トランジスタＱ0 の入力容量を充電し、徐々にハイレベ
ルになるので、出力トランジスタＱ0 はオン状態とな
る。また、入力パルス信号Ｖinがハイレベルからロウレ
ベルに移行すると、ＰチャネルトランジスタＱ1 はオフ
状態、ＮチャネルトランジスタＱ2 はオン状態となって
定電流源ＣＳ2 からの定電流ＩrLにより出力トランジス
タＱ0 の入力容量を放電し、徐々にロウレベルになるの
で、出力トランジスタＱ0 はオフ状態になる。したがっ
て、入力パルス信号Ｖ inに対する出力トランジスタＱ0
のゲート電極の電位（ゲート電圧）Ｖgateと出力トラン
ジスタＱ0 のソース電極の電位（出力電圧）Ｖout は図
１１に示すようになる。
【０００４】この場合、出力トランジスタＱ0 の入力容
量と定電流ＩrHの値の設定いかんによって、ゲート電圧
Ｖgateの立上り時間、ひいては出力電圧Ｖout の立下り
時間（以下、ターンオン時間という）が変化し、また定
電流ＩrLの値の設定いかんによって、ゲート電圧Ｖgate
の立下り時間、ひいては出力電圧Ｖout の立上り時間
（以下、ターンオフ時間という）が変化する。これは、
定電流値ＩrH，ＩrLによって出力トランジスタＱ0 の入
力容量への充放電時間が変化するからである。すなわ
ち、本例では、定電流ＩrH，ＩrLの値を制御することに
より、前述のスルーレート機能を実現するものである。
量と定電流ＩrHの値の設定いかんによって、ゲート電圧
Ｖgateの立上り時間、ひいては出力電圧Ｖout の立下り
時間（以下、ターンオン時間という）が変化し、また定
電流ＩrLの値の設定いかんによって、ゲート電圧Ｖgate
の立下り時間、ひいては出力電圧Ｖout の立上り時間
（以下、ターンオフ時間という）が変化する。これは、
定電流値ＩrH，ＩrLによって出力トランジスタＱ0 の入
力容量への充放電時間が変化するからである。すなわ
ち、本例では、定電流ＩrH，ＩrLの値を制御することに
より、前述のスルーレート機能を実現するものである。
【０００５】
【発明が解決しようとする課題】しかしながら、上述し
た従来のスルーレート出力回路では、出力電圧の波形を
制御するのに、ターンオン時とターンオフ時それぞれに
唯一つの定電流の値を使用しているため、出力電圧波形
の立下り時間を大きくしようとするとターンオン時の遅
延時間も大きくなり、また出力電圧波形の立上り時間を
大きくしようとするとターンオフ時の遅延時間も大きく
なってしまうという問題点がある。これは、定電流
ＩrH，ＩrLの値によって出力トランジスタＱ0 の充電時
間や放電時間に時間がかかればかかる程、出力トランジ
スタＱ0 のゲート電圧Ｖgateが出力トランジスタＱ0 の
ターンオン閾値電圧やターンオフ閾値電圧に到達するの
にも時間がかかるからである。
た従来のスルーレート出力回路では、出力電圧の波形を
制御するのに、ターンオン時とターンオフ時それぞれに
唯一つの定電流の値を使用しているため、出力電圧波形
の立下り時間を大きくしようとするとターンオン時の遅
延時間も大きくなり、また出力電圧波形の立上り時間を
大きくしようとするとターンオフ時の遅延時間も大きく
なってしまうという問題点がある。これは、定電流
ＩrH，ＩrLの値によって出力トランジスタＱ0 の充電時
間や放電時間に時間がかかればかかる程、出力トランジ
スタＱ0 のゲート電圧Ｖgateが出力トランジスタＱ0 の
ターンオン閾値電圧やターンオフ閾値電圧に到達するの
にも時間がかかるからである。
【０００６】なお、ターンオン時の遅延時間とは、図１
０に示すように、入力パルス信号Ｖ inがロウレベルから
ハイレベルに切り替わった時点から出力電圧Ｖout が９
０％の値にまで立下るのに要する時間ｔＰＤr をいい、
またターンオフ時の遅延時間とは、図１０に示すよう
に、入力パルス信号Ｖinがハイレベルからロウレベルに
切り替わった時点から出力電圧Ｖout が１０％の値にま
で立上るのに要する時間ｔＰＤf をいう。
０に示すように、入力パルス信号Ｖ inがロウレベルから
ハイレベルに切り替わった時点から出力電圧Ｖout が９
０％の値にまで立下るのに要する時間ｔＰＤr をいい、
またターンオフ時の遅延時間とは、図１０に示すよう
に、入力パルス信号Ｖinがハイレベルからロウレベルに
切り替わった時点から出力電圧Ｖout が１０％の値にま
で立上るのに要する時間ｔＰＤf をいう。
【０００７】また、スルーレートＳＲとは、立ち上が
り、または立ち下がりの波形の傾きをいい、ＳＲ＝｛Ｖ
out （９０％）−Ｖout （１０％）｝／｛Ｔ（９０％）
−Ｔ（１０％）｝で表される。ここで、Ｖout （１０
％）、Ｖout （９０％）は、出力電圧がハイレベルに対
して１０％、９０％のときの電圧をいい、Ｔ（１０
％）、Ｔ（９０％）は、Ｖout （１０％）、Ｖout （９
０％）の出力電圧になる時刻をいう。また、遅延時間や
スルーレートについては、出力電流を基に定義すること
も同様にできる。
り、または立ち下がりの波形の傾きをいい、ＳＲ＝｛Ｖ
out （９０％）−Ｖout （１０％）｝／｛Ｔ（９０％）
−Ｔ（１０％）｝で表される。ここで、Ｖout （１０
％）、Ｖout （９０％）は、出力電圧がハイレベルに対
して１０％、９０％のときの電圧をいい、Ｔ（１０
％）、Ｔ（９０％）は、Ｖout （１０％）、Ｖout （９
０％）の出力電圧になる時刻をいう。また、遅延時間や
スルーレートについては、出力電流を基に定義すること
も同様にできる。
【０００８】本発明の目的は、出力トランジスタの入力
容量を充放電する定電流の値を切り替え制御することに
より、スルーレート機能を維持しつつ、出力波形の遅延
時間を短縮したスルーレート出力回路を提供することに
ある。
容量を充放電する定電流の値を切り替え制御することに
より、スルーレート機能を維持しつつ、出力波形の遅延
時間を短縮したスルーレート出力回路を提供することに
ある。
【０００９】本発明の他の目的は、定電流の値を切り替
える時に発生するノイズが出力波形に影響を及ぼさない
良質な出力波形を得ることができるスルーレート出力回
路を提供することにある。
える時に発生するノイズが出力波形に影響を及ぼさない
良質な出力波形を得ることができるスルーレート出力回
路を提供することにある。
【００１０】
【００１１】
【００１２】
【課題を解決するための手段】 本発明の好ましい実施の
形態としてのスルーレート出力回路は、ＭＯＳトランジ
スタによる集積回路のスルーレート出力回路において、
入力パルス信号のレベルが遷移した時点からの所定期間
は、負荷を接続する出力トランジスタに対する駆動能力
を高め、前記所定期間は、前記出力トランジスタを駆動
するために第１駆動源と第２駆動源を使用し、その外の
期間は第１駆動源のみを使用し、前記第１駆動源は、前
記入力パルス信号の発生源と、該入力パルス信号の入力
端子と前記出力トランジスタのゲートとの間に挿入され
た抵抗とで構成され、前記第２駆動源は、前記入力パル
ス信号から生成された前記所定期間と同じパルス幅のパ
ルスによって活性化されるＭＯＳトランジスタと、該Ｍ
ＯＳトランジスタのドレインと前記出力トランジスタの
ゲートとの間に挿入された抵抗とで構成されたことを特
徴とする。
形態としてのスルーレート出力回路は、ＭＯＳトランジ
スタによる集積回路のスルーレート出力回路において、
入力パルス信号のレベルが遷移した時点からの所定期間
は、負荷を接続する出力トランジスタに対する駆動能力
を高め、前記所定期間は、前記出力トランジスタを駆動
するために第１駆動源と第２駆動源を使用し、その外の
期間は第１駆動源のみを使用し、前記第１駆動源は、前
記入力パルス信号の発生源と、該入力パルス信号の入力
端子と前記出力トランジスタのゲートとの間に挿入され
た抵抗とで構成され、前記第２駆動源は、前記入力パル
ス信号から生成された前記所定期間と同じパルス幅のパ
ルスによって活性化されるＭＯＳトランジスタと、該Ｍ
ＯＳトランジスタのドレインと前記出力トランジスタの
ゲートとの間に挿入された抵抗とで構成されたことを特
徴とする。
【００１３】本発明の好ましい実施の形態としてのスル
ーレート出力回路は、前記パルスは、前記入力パルス信
号を前記所定期間だけ遅延させる遅延回路と、該遅延回
路の出力と前記入力パルス信号との演算を行う回路また
は論理和演算を行う回路とで生成することを特徴とす
る。
ーレート出力回路は、前記パルスは、前記入力パルス信
号を前記所定期間だけ遅延させる遅延回路と、該遅延回
路の出力と前記入力パルス信号との演算を行う回路また
は論理和演算を行う回路とで生成することを特徴とす
る。
【００１４】本発明の好ましい実施の形態としてのスル
ーレート出力回路は、ＭＯＳトランジスタによる集積回
路のスルーレート出力回路において、 入力パルス信号の
レベルが遷移した時点からの所定期間は、負荷を接続す
る出力トランジスタに対する駆動能力を高め、 前記所定
期間は、前記出力トランジスタを駆動するために第１駆
動源と第２駆動源を使用し、その外の期間は第１駆動源
のみを使用し、前記第１駆動源および第２駆動源が定電
流源であり、かつ第２駆動源からの電流を制御する第２
ＭＯＳトランジスタと、第１駆動源からの電流および第
２駆動源からの電流を制御する前記第２ＭＯＳトランジ
スタと同極性の第１ＭＯＳトランジスタとを設けたこと
を特徴とする。
ーレート出力回路は、ＭＯＳトランジスタによる集積回
路のスルーレート出力回路において、 入力パルス信号の
レベルが遷移した時点からの所定期間は、負荷を接続す
る出力トランジスタに対する駆動能力を高め、 前記所定
期間は、前記出力トランジスタを駆動するために第１駆
動源と第２駆動源を使用し、その外の期間は第１駆動源
のみを使用し、前記第１駆動源および第２駆動源が定電
流源であり、かつ第２駆動源からの電流を制御する第２
ＭＯＳトランジスタと、第１駆動源からの電流および第
２駆動源からの電流を制御する前記第２ＭＯＳトランジ
スタと同極性の第１ＭＯＳトランジスタとを設けたこと
を特徴とする。
【００１５】本発明の好ましい実施の形態としてのスル
ーレート出力回路は、前記第２ＭＯＳトランジスタの制
御は、前記出力トランジスタのゲート電圧を検出し、リ
ファレンス電圧との比較によって行うことを特徴とす
る。
ーレート出力回路は、前記第２ＭＯＳトランジスタの制
御は、前記出力トランジスタのゲート電圧を検出し、リ
ファレンス電圧との比較によって行うことを特徴とす
る。
【００１６】本発明の好ましい実施の形態としてのスル
ーレート出力回路は、前記第２ＭＯＳトランジスタの制
御は、前記出力トランジスタのドレイン電流に比例する
小電流を検出し、該小電流に比例する電圧とリファレン
ス電圧との比較、または該小電流とリファレンス電流と
の比較によって行うことを特徴とする。
ーレート出力回路は、前記第２ＭＯＳトランジスタの制
御は、前記出力トランジスタのドレイン電流に比例する
小電流を検出し、該小電流に比例する電圧とリファレン
ス電圧との比較、または該小電流とリファレンス電流と
の比較によって行うことを特徴とする。
【００１７】本発明の好ましい実施の形態としてのスル
ーレート出力回路は、前記リファレンス電圧は、前記出
力トランジスタのターンオン時に対しては、該出力トラ
ンジスタのドレイン電流の振幅の１〜１０パーセントの
ドレイン電流を流すゲート電圧値、また前記出力トラン
ジスタのターンオフ時に対しては、該出力トランジスタ
のドレイン電流の振幅の９０〜９９パーセントのドレイ
ン電流を流すゲート電圧値に設定することを特徴とす
る。
ーレート出力回路は、前記リファレンス電圧は、前記出
力トランジスタのターンオン時に対しては、該出力トラ
ンジスタのドレイン電流の振幅の１〜１０パーセントの
ドレイン電流を流すゲート電圧値、また前記出力トラン
ジスタのターンオフ時に対しては、該出力トランジスタ
のドレイン電流の振幅の９０〜９９パーセントのドレイ
ン電流を流すゲート電圧値に設定することを特徴とす
る。
【００１８】本発明の好ましい実施の形態としてのスル
ーレート出力回路は、前記第２ＭＯＳトランジスタの制
御は、前記出力トランジスタのターンオン時に対して
は、該出力トランジスタのドレイン電流の振幅の１〜１
０パーセントの電流値の検出、また前記出力トランジス
タのターンオフ時に対しては、該出力トランジスタのド
レイン電流の振幅の９０〜９９パーセントの電流値の検
出により行うことを特徴とする。
ーレート出力回路は、前記第２ＭＯＳトランジスタの制
御は、前記出力トランジスタのターンオン時に対して
は、該出力トランジスタのドレイン電流の振幅の１〜１
０パーセントの電流値の検出、また前記出力トランジス
タのターンオフ時に対しては、該出力トランジスタのド
レイン電流の振幅の９０〜９９パーセントの電流値の検
出により行うことを特徴とする。
【００１９】
【発明の実施の形態】次に、本発明の実施の形態につい
て説明する。
て説明する。
【００２０】本発明のスルーレート出力回路は、ＭＯＳ
トランジスタによる集積回路のスルーレート出力回路に
おいて、入力パルス信号のレベルが遷移した時点からの
所定期間は、負荷を接続する出力トランジスタに対する
駆動能力を高めたことを特徴とする。
トランジスタによる集積回路のスルーレート出力回路に
おいて、入力パルス信号のレベルが遷移した時点からの
所定期間は、負荷を接続する出力トランジスタに対する
駆動能力を高めたことを特徴とする。
【００２１】以下、本発明の実施例について図面を参照
して説明する。
して説明する。
【００２２】図１は本発明の第１の実施例を示す回路図
である。本実施例は、入力パルス信号Ｖinを出力トラン
ジスタＱ0 によって増幅・反転して負荷ＲL に供給する
オープン・ドレイン型のスルーレート出力回路であり、
入力パルス信号Ｖinの変化を検出して、一定期間は２つ
の抵抗で出力トランジスタＱ0 を駆動する。出力トラン
ジスタＱ0 は、ＮチャネルＭＯＳであり、そのゲートは
抵抗Ｒ0 を介して入力パルス信号Ｖinにより駆動される
が、一定期間は抵抗Ｒ1 を介してＰチャネルトランジス
タＱ1 、または抵抗Ｒ2 を介してＮチャネルトランジス
タＱ2 によっても駆動される。出力トランジスタＱ0 の
ドレインとＶdd電源線との間に負荷ＲLが接続され、ソ
ースは接地される。
である。本実施例は、入力パルス信号Ｖinを出力トラン
ジスタＱ0 によって増幅・反転して負荷ＲL に供給する
オープン・ドレイン型のスルーレート出力回路であり、
入力パルス信号Ｖinの変化を検出して、一定期間は２つ
の抵抗で出力トランジスタＱ0 を駆動する。出力トラン
ジスタＱ0 は、ＮチャネルＭＯＳであり、そのゲートは
抵抗Ｒ0 を介して入力パルス信号Ｖinにより駆動される
が、一定期間は抵抗Ｒ1 を介してＰチャネルトランジス
タＱ1 、または抵抗Ｒ2 を介してＮチャネルトランジス
タＱ2 によっても駆動される。出力トランジスタＱ0 の
ドレインとＶdd電源線との間に負荷ＲLが接続され、ソ
ースは接地される。
【００２３】遅延回路Ｄ1 は、出力トランジスタＱ0 の
ターンオン時において、入力パルス信号Ｖinを一定期間
だけ遅延させて、ナンドゲートＧ1 における入力パルス
信号Ｖinとの否定論理積演算の一方の入力となり、ナン
ドゲートＧ1 の出力はＰチャネルトランジスタＱ1 のゲ
ートに供給される。また、遅延回路Ｄ2 は、出力トラン
ジスタＱ0 のターンオフ時において、入力パルス信号Ｖ
inを一定期間だけ遅延させて、ノアゲートＧ2 における
入力パルス信号Ｖinとの否定論理和演算の一方の入力と
なり、ノアゲートＧ2 の出力はＮチャネルトランジスタ
Ｑ2 のゲートに供給される。
ターンオン時において、入力パルス信号Ｖinを一定期間
だけ遅延させて、ナンドゲートＧ1 における入力パルス
信号Ｖinとの否定論理積演算の一方の入力となり、ナン
ドゲートＧ1 の出力はＰチャネルトランジスタＱ1 のゲ
ートに供給される。また、遅延回路Ｄ2 は、出力トラン
ジスタＱ0 のターンオフ時において、入力パルス信号Ｖ
inを一定期間だけ遅延させて、ノアゲートＧ2 における
入力パルス信号Ｖinとの否定論理和演算の一方の入力と
なり、ノアゲートＧ2 の出力はＮチャネルトランジスタ
Ｑ2 のゲートに供給される。
【００２４】次に、図２に示すタイミングチャートを参
照して本実施例の動作を説明する。先ず、入力パルス信
号Ｖinがロウレベルである間は、ＮチャネルＭＯＳであ
る出力トランジスタＱ0 はオフ状態であり、出力電圧Ｖ
out はＶdd電源線の電圧となる。このとき、Ｐチャネル
トランジスタＱ1 およびＮチャネルトランジスタＱ
2は、以下に説明する理由によりオフ状態である。
照して本実施例の動作を説明する。先ず、入力パルス信
号Ｖinがロウレベルである間は、ＮチャネルＭＯＳであ
る出力トランジスタＱ0 はオフ状態であり、出力電圧Ｖ
out はＶdd電源線の電圧となる。このとき、Ｐチャネル
トランジスタＱ1 およびＮチャネルトランジスタＱ
2は、以下に説明する理由によりオフ状態である。
【００２５】この状態で入力パルス信号Ｖinがロウレベ
ルからハイレベルに遷移すると、遅延回路Ｄ1 とナンド
ゲートＧ1 とによりＰチャネルトランジスタＱ1 のゲー
ト電圧Ｖa は、図２に示すように、入力パルス信号Ｖin
の遷移時点から一定の期間Ｔ 1 だけロウレベルとなる。
この期間Ｔ1 は遅延回路Ｄ1 の遅延時間に相当する。こ
れにより、ソースがＶcc電源線に接続されたＰチャネル
トランジスタＱ1 はその期間Ｔ1 だけオン状態となり、
抵抗Ｒ1 を介して出力トランジスタＱ0 のゲートを駆動
する。この結果、出力トランジスタＱ0 は、期間Ｔ1 だ
けは抵抗Ｒ0 を介した入力パルス信号Ｖinと、抵抗Ｒ1
を介したＰチャネルトランジスタＱ1 のドレイン電圧と
により駆動され、ゲート電圧Ｖgateの立上りの勾配は大
きくなり、出力トランジスタＱ0 の入力容量の充電も急
速に行われる。このため、出力電圧Ｖout の立下り時の
遅延時間を短縮できる。
ルからハイレベルに遷移すると、遅延回路Ｄ1 とナンド
ゲートＧ1 とによりＰチャネルトランジスタＱ1 のゲー
ト電圧Ｖa は、図２に示すように、入力パルス信号Ｖin
の遷移時点から一定の期間Ｔ 1 だけロウレベルとなる。
この期間Ｔ1 は遅延回路Ｄ1 の遅延時間に相当する。こ
れにより、ソースがＶcc電源線に接続されたＰチャネル
トランジスタＱ1 はその期間Ｔ1 だけオン状態となり、
抵抗Ｒ1 を介して出力トランジスタＱ0 のゲートを駆動
する。この結果、出力トランジスタＱ0 は、期間Ｔ1 だ
けは抵抗Ｒ0 を介した入力パルス信号Ｖinと、抵抗Ｒ1
を介したＰチャネルトランジスタＱ1 のドレイン電圧と
により駆動され、ゲート電圧Ｖgateの立上りの勾配は大
きくなり、出力トランジスタＱ0 の入力容量の充電も急
速に行われる。このため、出力電圧Ｖout の立下り時の
遅延時間を短縮できる。
【００２６】しかし、期間Ｔ1 を経過すると、Ｐチャネ
ルトランジスタＱ1 のゲート電圧Ｖ a はハイレベルにな
るため、ＰチャネルトランジスタＱ1 はオフ状態とな
り、出力トランジスタＱ0 は、抵抗Ｒ0 を介した入力パ
ルス信号Ｖinのみによって駆動される。このため、出力
トランジスタＱ0 のゲート電圧Ｖgateの立上り、したが
って出力電圧Ｖout の立下りの勾配は緩やかなものにな
る。これにより、スルーレート機能を発揮できるのであ
る。
ルトランジスタＱ1 のゲート電圧Ｖ a はハイレベルにな
るため、ＰチャネルトランジスタＱ1 はオフ状態とな
り、出力トランジスタＱ0 は、抵抗Ｒ0 を介した入力パ
ルス信号Ｖinのみによって駆動される。このため、出力
トランジスタＱ0 のゲート電圧Ｖgateの立上り、したが
って出力電圧Ｖout の立下りの勾配は緩やかなものにな
る。これにより、スルーレート機能を発揮できるのであ
る。
【００２７】入力パルス信号Ｖinがハイレベルからロウ
レベルに遷移するときには、遅延回路Ｄ2 とノアゲート
Ｇ2 とにより、ＮチャネルトランジスタＱ2 のゲート電
圧Ｖ b は、図２に示すように、入力パルス信号Ｖinの遷
移時点から一定の期間Ｔ2 だけ、ハイレベルとなる。こ
の期間Ｔ2 は遅延回路Ｄ2 の遅延時間に相当する。これ
により、ＮチャネルトランジスタＱ2 はその期間Ｔ2 だ
けオン状態となり、抵抗Ｒ2 を介して出力トランジスタ
Ｑ0 のゲートを駆動する。この結果、出力トランジスタ
Ｑ0 は、期間Ｔ2 だけは、抵抗Ｒ0 を介した入力パルス
信号Ｖinと、抵抗Ｒ2 を介したＮチャネルトランジスタ
Ｑ2 のドレイン電圧とにより駆動され、ゲート電圧Ｖ
gateの立下りの勾配は大きくなり、出力トランジスタＱ
0 の入力容量の放電も急速に行われる。このため、出力
電圧Ｖout の立上り時の遅延時間を短縮できる。
レベルに遷移するときには、遅延回路Ｄ2 とノアゲート
Ｇ2 とにより、ＮチャネルトランジスタＱ2 のゲート電
圧Ｖ b は、図２に示すように、入力パルス信号Ｖinの遷
移時点から一定の期間Ｔ2 だけ、ハイレベルとなる。こ
の期間Ｔ2 は遅延回路Ｄ2 の遅延時間に相当する。これ
により、ＮチャネルトランジスタＱ2 はその期間Ｔ2 だ
けオン状態となり、抵抗Ｒ2 を介して出力トランジスタ
Ｑ0 のゲートを駆動する。この結果、出力トランジスタ
Ｑ0 は、期間Ｔ2 だけは、抵抗Ｒ0 を介した入力パルス
信号Ｖinと、抵抗Ｒ2 を介したＮチャネルトランジスタ
Ｑ2 のドレイン電圧とにより駆動され、ゲート電圧Ｖ
gateの立下りの勾配は大きくなり、出力トランジスタＱ
0 の入力容量の放電も急速に行われる。このため、出力
電圧Ｖout の立上り時の遅延時間を短縮できる。
【００２８】しかし、期間Ｔ2 を経過すると、Ｎチャネ
ルトランジスタＱ2 のゲート電圧Ｖ b はロウレベルにな
るため、ＮチャネルトランジスタＱ2 はオフ状態とな
り、出力トランジスタＱ0 は、抵抗Ｒ0 を介した入力パ
ルス信号Ｖinのみによって駆動される。このため、出力
トランジスタＱ0 のゲート電圧Ｖgateの立下り、したが
って出力電圧Ｖout の立上りの勾配は緩やかなものとな
る。これにより、スルーレート機能を発揮できる。
ルトランジスタＱ2 のゲート電圧Ｖ b はロウレベルにな
るため、ＮチャネルトランジスタＱ2 はオフ状態とな
り、出力トランジスタＱ0 は、抵抗Ｒ0 を介した入力パ
ルス信号Ｖinのみによって駆動される。このため、出力
トランジスタＱ0 のゲート電圧Ｖgateの立下り、したが
って出力電圧Ｖout の立上りの勾配は緩やかなものとな
る。これにより、スルーレート機能を発揮できる。
【００２９】本実施例とは異なり、出力トランジスタＱ
0 のゲートに寄生する入力容量を低インピーダンスの駆
動手段で駆動して、遅延時間をさらに短くすることも考
えられる。しかしながら、出力トランジスタＱ0 のゲー
トに急峻な変化を与えると、ノイズが発生しやすくな
る。また、駆動手段の駆動能力や電圧が少しばらつく
と、駆動手段を切り換える時に出力トランジスタＱ0 の
出力電圧が大きく変動することにより、出力波形が不連
続に変化することがある。
0 のゲートに寄生する入力容量を低インピーダンスの駆
動手段で駆動して、遅延時間をさらに短くすることも考
えられる。しかしながら、出力トランジスタＱ0 のゲー
トに急峻な変化を与えると、ノイズが発生しやすくな
る。また、駆動手段の駆動能力や電圧が少しばらつく
と、駆動手段を切り換える時に出力トランジスタＱ0 の
出力電圧が大きく変動することにより、出力波形が不連
続に変化することがある。
【００３０】これに対して、本実施の形態では、高イン
ピーダンスの駆動手段Ｒ0 〜Ｒ2 で出力トランジスタＱ
0 の入力容量を充放電するようにしたので、駆動手段を
切り換える時に発生するノイズを抑えることができ、し
かも出力波形の不連続性を低減することができる。
ピーダンスの駆動手段Ｒ0 〜Ｒ2 で出力トランジスタＱ
0 の入力容量を充放電するようにしたので、駆動手段を
切り換える時に発生するノイズを抑えることができ、し
かも出力波形の不連続性を低減することができる。
【００３１】図３は本発明の第２の実施例を示す回路図
である。本実施例は、出力トランジスタＱ0 を定電流に
より駆動するオープン・ドレイン型のスルーレート出力
回路であり、一定の期間経過後の出力トランジスタの駆
動の切替えは、出力トランジスタＱ0 のゲート電圧Ｖ
gateをモニタすることにより行う点に特徴がある。
である。本実施例は、出力トランジスタＱ0 を定電流に
より駆動するオープン・ドレイン型のスルーレート出力
回路であり、一定の期間経過後の出力トランジスタの駆
動の切替えは、出力トランジスタＱ0 のゲート電圧Ｖ
gateをモニタすることにより行う点に特徴がある。
【００３２】すなわち、比較器ＣＰ1 は、ゲート電圧Ｖ
gateとリファレンス電圧Ｖr1とを比較し、図４に示すよ
うに、Ｖgate＜Ｖr1では高閾値信号Ｖshをロウレベルに
してＰチャネルトランジスタＱ11をオン状態、Ｖgate＞
Ｖr1では高閾値信号ＶshをハイレベルにしてＰチャネル
トランジスタＱ11をオフ状態にする。また、比較器ＣＰ
2 は、ゲート電圧Ｖgateとリファレンス電圧Ｖr2とを比
較し、図４に示すように、Ｖgate＜Ｖr2では低閾値信号
ＶslをロウレベルにしてＮチャネルトランジスタＱ21を
オフ状態、Ｖgate＞Ｖr2では低閾値信号Ｖslをハイレベ
ルにしてＮチャネルトランジスタＱ21をオン状態にす
る。なお、図３の接続状態から明らかなように、Ｐチャ
ネルトランジスタＱ11がオン状態であってもＰチャネル
トランジスタＱ10がオフ状態なら、出力トランジスタＱ
0 は定電流源ＣＳ11からの電流によって駆動されること
はなく、同様に、ＮチャネルトランジスタＱ21がオン状
態であってもＮチャネルトランジスタＱ20がオフ状態な
ら、出力トランジスタＱ0 は定電流源ＣＳ21からの電流
によって駆動されることはない。
gateとリファレンス電圧Ｖr1とを比較し、図４に示すよ
うに、Ｖgate＜Ｖr1では高閾値信号Ｖshをロウレベルに
してＰチャネルトランジスタＱ11をオン状態、Ｖgate＞
Ｖr1では高閾値信号ＶshをハイレベルにしてＰチャネル
トランジスタＱ11をオフ状態にする。また、比較器ＣＰ
2 は、ゲート電圧Ｖgateとリファレンス電圧Ｖr2とを比
較し、図４に示すように、Ｖgate＜Ｖr2では低閾値信号
ＶslをロウレベルにしてＮチャネルトランジスタＱ21を
オフ状態、Ｖgate＞Ｖr2では低閾値信号Ｖslをハイレベ
ルにしてＮチャネルトランジスタＱ21をオン状態にす
る。なお、図３の接続状態から明らかなように、Ｐチャ
ネルトランジスタＱ11がオン状態であってもＰチャネル
トランジスタＱ10がオフ状態なら、出力トランジスタＱ
0 は定電流源ＣＳ11からの電流によって駆動されること
はなく、同様に、ＮチャネルトランジスタＱ21がオン状
態であってもＮチャネルトランジスタＱ20がオフ状態な
ら、出力トランジスタＱ0 は定電流源ＣＳ21からの電流
によって駆動されることはない。
【００３３】いま、入力パルス信号Ｖinがロウレベルか
らハイレベルに遷移すると、ＰチャネルトランジスタＱ
10はオン状態になり、ＰチャネルトランジスタＱ11は上
述のように既にオン状態になっていることから、出力ト
ランジスタＱ0 の入力容量は定電流源ＣＳ10からの電流
と定電流源ＣＳ11からの定電流とによって急速に充電さ
れる。これにより、ゲート電圧Ｖgateが上昇してきてＶ
gate＞Ｖr1となると、比較器ＣＰ1 は高閾値信号Ｖshを
ハイレベルとし、ＰチャネルトランジスタＱ11はオフ状
態となるため、ＰチャネルトランジスタＱ10のみによっ
て出力トランジスタＱ0 を駆動する。
らハイレベルに遷移すると、ＰチャネルトランジスタＱ
10はオン状態になり、ＰチャネルトランジスタＱ11は上
述のように既にオン状態になっていることから、出力ト
ランジスタＱ0 の入力容量は定電流源ＣＳ10からの電流
と定電流源ＣＳ11からの定電流とによって急速に充電さ
れる。これにより、ゲート電圧Ｖgateが上昇してきてＶ
gate＞Ｖr1となると、比較器ＣＰ1 は高閾値信号Ｖshを
ハイレベルとし、ＰチャネルトランジスタＱ11はオフ状
態となるため、ＰチャネルトランジスタＱ10のみによっ
て出力トランジスタＱ0 を駆動する。
【００３４】また、入力パルス信号Ｖinがハイレベルか
らロウレベルに遷移すると、ＮチャネルトランジスタＱ
20はオン状態になり、ＮチャネルトランジスタＱ21は前
述のように既にオン状態になっているから、出力トラン
ジスタＱ0 の入力容量は定電流源ＣＳ20からの電流と定
電流源ＣＳ21からの電流とによって急速に放電される。
これにより、ゲート電圧Ｖgateが下降してきて、Ｖgate
≦Ｖr2となると、比較器ＣＰ2 は低閾値信号Ｖslをロウ
レベルとし、ＮチャネルトランジスタＱ21はオフ状態と
なるため、ＮチャネルトランジスタＱ20のみによって出
力トランジスタＱ0 を駆動する。
らロウレベルに遷移すると、ＮチャネルトランジスタＱ
20はオン状態になり、ＮチャネルトランジスタＱ21は前
述のように既にオン状態になっているから、出力トラン
ジスタＱ0 の入力容量は定電流源ＣＳ20からの電流と定
電流源ＣＳ21からの電流とによって急速に放電される。
これにより、ゲート電圧Ｖgateが下降してきて、Ｖgate
≦Ｖr2となると、比較器ＣＰ2 は低閾値信号Ｖslをロウ
レベルとし、ＮチャネルトランジスタＱ21はオフ状態と
なるため、ＮチャネルトランジスタＱ20のみによって出
力トランジスタＱ0 を駆動する。
【００３５】以上のようにして、本実施例においても、
第１の実施例と同様に遅延時間を短縮し、かつ立下り時
間と立上り時間を緩やかにした出力電圧Ｖout を得るこ
とができる。なお、遅延時間とは、ターンオン時には、
入力パルス信号Ｖinがロウレベルからハイレベルになっ
た時点から、出力電圧Ｖout がハイレベルの９０％にま
で下降した時点までの時間ｔＰＤr 、ターンオン時に
は、入力パルス信号がハイレベルからロウレベルになっ
た時点から、出力電圧Ｖout がロウレベルからハイレベ
ルの１０％にまで上昇した時点までの時間ｔＰＤf をい
う。
第１の実施例と同様に遅延時間を短縮し、かつ立下り時
間と立上り時間を緩やかにした出力電圧Ｖout を得るこ
とができる。なお、遅延時間とは、ターンオン時には、
入力パルス信号Ｖinがロウレベルからハイレベルになっ
た時点から、出力電圧Ｖout がハイレベルの９０％にま
で下降した時点までの時間ｔＰＤr 、ターンオン時に
は、入力パルス信号がハイレベルからロウレベルになっ
た時点から、出力電圧Ｖout がロウレベルからハイレベ
ルの１０％にまで上昇した時点までの時間ｔＰＤf をい
う。
【００３６】ここで、リファレンス電圧Ｖr1，Ｖr2と出
力トランジスタＱ0 のドレイン電流ＩD との関係を図５
に示す。図５の横軸は出力トランジスタＱ0 のゲート・
ソース間電圧ＶGS、縦軸はドレイン電流ＩD であり、出
力トランジスタＱ0 がオンしたとき負荷ＲL に流れる電
流Ｉout をＩm （１００％）とするとき、リファレンス
電圧Ｖr1はＩm ×ｘ、…として与えられる。ここで、ｘ
を小さくすると遅延時間が長くなり、ｘを大きくすると
ＰチャネルトランジスタＱ11がオン／オフしたときの出
力トランジスタＱ0 の出力電流の変化が大きくなる。従
って、遅延時間を短くするとともに、Ｐチャネルトラン
ジスタＱ11がオン／オフしても、出力トランジスタＱ0
の出力電流の変化を１０％以内に抑えるためには、ｘを
１〜１０％、望ましくは１〜５％にすればよい。
力トランジスタＱ0 のドレイン電流ＩD との関係を図５
に示す。図５の横軸は出力トランジスタＱ0 のゲート・
ソース間電圧ＶGS、縦軸はドレイン電流ＩD であり、出
力トランジスタＱ0 がオンしたとき負荷ＲL に流れる電
流Ｉout をＩm （１００％）とするとき、リファレンス
電圧Ｖr1はＩm ×ｘ、…として与えられる。ここで、ｘ
を小さくすると遅延時間が長くなり、ｘを大きくすると
ＰチャネルトランジスタＱ11がオン／オフしたときの出
力トランジスタＱ0 の出力電流の変化が大きくなる。従
って、遅延時間を短くするとともに、Ｐチャネルトラン
ジスタＱ11がオン／オフしても、出力トランジスタＱ0
の出力電流の変化を１０％以内に抑えるためには、ｘを
１〜１０％、望ましくは１〜５％にすればよい。
【００３７】また、図６に、出力トランジスタＱ0 のゲ
ート電圧ＶGSを変化させたときのドレイン電圧ＶDSとド
レイン電流ＩD の関係を示すとともに、出力トランジス
タＱ 0 のドレインに負荷ＲL を接続したときの負荷曲線
を示す。同図から、ゲート電圧ＶGSが決まれば、負荷曲
線上の点が決まり、そのときのドレイン電圧ＶDSとドレ
イン電流ＩD が求まる。また、ゲート電圧ＶGSが例えば
２．５Ｖ以上になっても、出力電流はほとんど変化しな
いことが分かる。電源電圧ＶCCが５Ｖであるとすると、
ゲート電圧Ｖgateが５Ｖから２．５Ｖまで変化しても、
出力電流Ｉoutはほとんど変化しないので、遅延時間が
長くなる。また、ゲート電圧ＶGSが２．５Ｖ以下でＮチ
ャネルトランジスタＱ21をオン／オフさせると、出力ト
ランジスタＱ0 の出力電流の変化が大きくなる。言い換
えると、ｙを大きくすると遅延時間が長くなり、ｙを小
さくするとＮチャネルトランジスタＱ21がオン／オフし
たときの出力トランジスタＱ0 の出力電流の変化が大き
くなる。従って、遅延時間を短くするとともに、Ｎチャ
ネルトランジスタＱ21がオン／オフしても、出力トラン
ジスタＱ0 の出力電流の変化を１０％以内に抑えるため
には、ｙを９０〜９９％、望ましくは９５％〜９９％に
すればよい。
ート電圧ＶGSを変化させたときのドレイン電圧ＶDSとド
レイン電流ＩD の関係を示すとともに、出力トランジス
タＱ 0 のドレインに負荷ＲL を接続したときの負荷曲線
を示す。同図から、ゲート電圧ＶGSが決まれば、負荷曲
線上の点が決まり、そのときのドレイン電圧ＶDSとドレ
イン電流ＩD が求まる。また、ゲート電圧ＶGSが例えば
２．５Ｖ以上になっても、出力電流はほとんど変化しな
いことが分かる。電源電圧ＶCCが５Ｖであるとすると、
ゲート電圧Ｖgateが５Ｖから２．５Ｖまで変化しても、
出力電流Ｉoutはほとんど変化しないので、遅延時間が
長くなる。また、ゲート電圧ＶGSが２．５Ｖ以下でＮチ
ャネルトランジスタＱ21をオン／オフさせると、出力ト
ランジスタＱ0 の出力電流の変化が大きくなる。言い換
えると、ｙを大きくすると遅延時間が長くなり、ｙを小
さくするとＮチャネルトランジスタＱ21がオン／オフし
たときの出力トランジスタＱ0 の出力電流の変化が大き
くなる。従って、遅延時間を短くするとともに、Ｎチャ
ネルトランジスタＱ21がオン／オフしても、出力トラン
ジスタＱ0 の出力電流の変化を１０％以内に抑えるため
には、ｙを９０〜９９％、望ましくは９５％〜９９％に
すればよい。
【００３８】また、リファレンス電圧Ｖr1，Ｖr2は、例
えば、基準電圧発生回路から与えるようにすれば、切替
えのための電圧を正確に設定することができる。
えば、基準電圧発生回路から与えるようにすれば、切替
えのための電圧を正確に設定することができる。
【００３９】本実施例では、出力トランジスタＱ0 のゲ
ート電圧Ｖgateによって、ＰチャネルトランジスタＱ11
およびＮチャネルトランジスタＱ21が切り替わる点を制
御するようにしたので、第１の実施例に比べ、遅延時間
のバラツキを低減できる。
ート電圧Ｖgateによって、ＰチャネルトランジスタＱ11
およびＮチャネルトランジスタＱ21が切り替わる点を制
御するようにしたので、第１の実施例に比べ、遅延時間
のバラツキを低減できる。
【００４０】図７は本発明の第３の実施例を示す回路図
である。本実施例は、出力トランジスタＱ0 の駆動電流
を切替えるのに、負荷ＲL を流れる出力電流に比例した
電流を検出して使用し、また図３に示した定電流源ＣＳ
10，ＣＳ11，ＣＳ20，ＣＳ21の具体例として、ＭＯＳト
ランジスタを使用した場合を示し、また比較器ＣＰ1，
ＣＰ2 におけるリファレンス電圧Ｖr1，Ｖr2にＭＯＳト
ランジスタの閾値電圧を利用したものである。
である。本実施例は、出力トランジスタＱ0 の駆動電流
を切替えるのに、負荷ＲL を流れる出力電流に比例した
電流を検出して使用し、また図３に示した定電流源ＣＳ
10，ＣＳ11，ＣＳ20，ＣＳ21の具体例として、ＭＯＳト
ランジスタを使用した場合を示し、また比較器ＣＰ1，
ＣＰ2 におけるリファレンス電圧Ｖr1，Ｖr2にＭＯＳト
ランジスタの閾値電圧を利用したものである。
【００４１】すなわち、抵抗Ｒ4 およびＮチャネルトラ
ンジスタＱ26を出力電源線と接地との間に、負荷ＲL と
出力トランジスタＱ0 に並列となるように接続する。Ｎ
チャネルトランジスタＱ26はゲートとソースが出力トラ
ンジスタＱ0 と共通接続され同時に駆動される。また、
出力トランジスタＱ0 とＮチャネルトランジスタＱ26と
は、トランジスタ構造（不図示）が相似形状で、チャネ
ル幅Ｗが出力トランジスタＱ0 ：Ｎチャネルトランジス
タＱ26＝Ａ：１とする。したがって、抵抗Ｒ4には出力
電流に比例した小電流Ｉout ／Ａが流れるので、抵抗Ｒ
4 とＮチャネルトランジスタＱ26のドレインとの接続点
の電圧ＶSOは、ＶSO＝ＶCC−Ｉout ／Ａ×Ｒ4 で表さ
れ、これを比較器ＣＰ1 とＣＰ2 の負極端子に接続すれ
ば、ゲート電圧Ｖgateを比較器ＣＰ1 ，ＣＰ2 の正極端
子に接続した図３の例と同等となる。
ンジスタＱ26を出力電源線と接地との間に、負荷ＲL と
出力トランジスタＱ0 に並列となるように接続する。Ｎ
チャネルトランジスタＱ26はゲートとソースが出力トラ
ンジスタＱ0 と共通接続され同時に駆動される。また、
出力トランジスタＱ0 とＮチャネルトランジスタＱ26と
は、トランジスタ構造（不図示）が相似形状で、チャネ
ル幅Ｗが出力トランジスタＱ0 ：Ｎチャネルトランジス
タＱ26＝Ａ：１とする。したがって、抵抗Ｒ4には出力
電流に比例した小電流Ｉout ／Ａが流れるので、抵抗Ｒ
4 とＮチャネルトランジスタＱ26のドレインとの接続点
の電圧ＶSOは、ＶSO＝ＶCC−Ｉout ／Ａ×Ｒ4 で表さ
れ、これを比較器ＣＰ1 とＣＰ2 の負極端子に接続すれ
ば、ゲート電圧Ｖgateを比較器ＣＰ1 ，ＣＰ2 の正極端
子に接続した図３の例と同等となる。
【００４２】また、ＰチャネルトランジスタＱ12，Ｑ13
とＱ14およびＮチャネルトランジスタＱ22，Ｑ23とＱ24
はそれぞれカレントミラーによる定電流回路を構成す
る。いま、ＰチャネルトランジスタＱ14，Ｎチャネルト
ランジスタＱ24，Ｑ25の各ゲート・ドレイン間電圧をＶ
TP，ＶTNとすると抵抗Ｒ3 を流れる基準電流Ｉconst ＝
（ＶCC−ＶTP−２・ＶTN）／Ｒ3 となる。そして、Ｐチ
ャネルトランジスタＱ12，Ｑ13がオン状態のときは、そ
れぞれがこの電流Ｉconst に比例した電流を流すことに
なる。また、同様に、ＮチャネルトランジスタＱ22，Ｑ
23がオン状態のときには、それぞれがこの電流Ｉconst
に比例した電流を流すことになる。ここで、各トランジ
スタＱ12，Ｑ13とＱ14との、およびＱ22，Ｑ23とＱ24と
のトランジスタの面積比を変更することで、各トランジ
スタＱ12，Ｑ13、およびＱ22，Ｑ23に流れる電流を変え
ることができる。
とＱ14およびＮチャネルトランジスタＱ22，Ｑ23とＱ24
はそれぞれカレントミラーによる定電流回路を構成す
る。いま、ＰチャネルトランジスタＱ14，Ｎチャネルト
ランジスタＱ24，Ｑ25の各ゲート・ドレイン間電圧をＶ
TP，ＶTNとすると抵抗Ｒ3 を流れる基準電流Ｉconst ＝
（ＶCC−ＶTP−２・ＶTN）／Ｒ3 となる。そして、Ｐチ
ャネルトランジスタＱ12，Ｑ13がオン状態のときは、そ
れぞれがこの電流Ｉconst に比例した電流を流すことに
なる。また、同様に、ＮチャネルトランジスタＱ22，Ｑ
23がオン状態のときには、それぞれがこの電流Ｉconst
に比例した電流を流すことになる。ここで、各トランジ
スタＱ12，Ｑ13とＱ14との、およびＱ22，Ｑ23とＱ24と
のトランジスタの面積比を変更することで、各トランジ
スタＱ12，Ｑ13、およびＱ22，Ｑ23に流れる電流を変え
ることができる。
【００４３】また、ＰチャネルトランジスタＱ14，抵抗
Ｒ3 ，ＮチャネルトランジスタＱ25，Ｑ24はＶcc電源線
の電圧Ｖccを分圧し、比較器ＣＰ1 と比較器ＣＰ2 の各
正極端子にリファレンス電圧を供給できるように構成さ
れる。すなわち、比較器ＣＰ 1 のリファレンス電圧は、
ＮチャネルトランジスタＱ25のゲート電圧、比較器ＣＰ
2 のリファレンス電圧はＮチャネルトランジスタＱ24の
ゲート電圧となっている。
Ｒ3 ，ＮチャネルトランジスタＱ25，Ｑ24はＶcc電源線
の電圧Ｖccを分圧し、比較器ＣＰ1 と比較器ＣＰ2 の各
正極端子にリファレンス電圧を供給できるように構成さ
れる。すなわち、比較器ＣＰ 1 のリファレンス電圧は、
ＮチャネルトランジスタＱ25のゲート電圧、比較器ＣＰ
2 のリファレンス電圧はＮチャネルトランジスタＱ24の
ゲート電圧となっている。
【００４４】さらに、比較器ＣＰ1 ，ＣＰ2 におけるリ
ファレンス電圧との比較に供される電圧は、出力トラン
ジスタＱ0 と近接してレイアウトされるＮチャネルトラ
ンジスタＱ26のゲート電圧の逆相電圧であることから、
出力トランジスタＱ0 の閾値電圧がばらついても、Ｎチ
ャネルトランジスタＱ26の閾値電圧もそれに追随してシ
フトするため、駆動電流の切替えポイントを補正し、安
定な動作を保証することができる。
ファレンス電圧との比較に供される電圧は、出力トラン
ジスタＱ0 と近接してレイアウトされるＮチャネルトラ
ンジスタＱ26のゲート電圧の逆相電圧であることから、
出力トランジスタＱ0 の閾値電圧がばらついても、Ｎチ
ャネルトランジスタＱ26の閾値電圧もそれに追随してシ
フトするため、駆動電流の切替えポイントを補正し、安
定な動作を保証することができる。
【００４５】本実施例では、リファレンス電圧Ｖr1，Ｖ
r2とカレントミラーの基準電流Ｉco nst を同じトランジ
スタＱ14，Ｑ24，Ｑ25で出力するようにしたが、別々に
構成してもよい。また、リファレンス電圧Ｖr1，Ｖr2を
バンドギャップ型の基準電圧発生回路で、基準電流Ｉ
const をバンドギャップ型の基準電流発生回路で発生す
るようにしてもよい。
r2とカレントミラーの基準電流Ｉco nst を同じトランジ
スタＱ14，Ｑ24，Ｑ25で出力するようにしたが、別々に
構成してもよい。また、リファレンス電圧Ｖr1，Ｖr2を
バンドギャップ型の基準電圧発生回路で、基準電流Ｉ
const をバンドギャップ型の基準電流発生回路で発生す
るようにしてもよい。
【００４６】このように、本実施例では、出力トランジ
スタＱ0 の出力電流Ｉout に比例した電流を検出し、こ
の電流によって、ＰチャネルトランジスタＱ11およびＮ
チャネルトランジスタＱ21が切り替わる点を制御するよ
うにしたので、第２の実施例に比べ、出力トランジスタ
Ｑ0 のしきい値のバラツキによる遅延時間のバラツキを
低減できる。
スタＱ0 の出力電流Ｉout に比例した電流を検出し、こ
の電流によって、ＰチャネルトランジスタＱ11およびＮ
チャネルトランジスタＱ21が切り替わる点を制御するよ
うにしたので、第２の実施例に比べ、出力トランジスタ
Ｑ0 のしきい値のバラツキによる遅延時間のバラツキを
低減できる。
【００４７】図８は本発明の第４の実施例を示す回路図
である。本実施例は、出力トランジスタＱ0 の駆動電流
の２度の切替えのために、２つの定電流源ＣＳ3 ，ＣＳ
4 と、その制御用の２つのＮチャネルトランジスタＱ
3 ，Ｑ4 と、定電流源ＣＳ3 ，ＣＳ4 の出力を定電流源
ＣＳ11，ＣＳ12に接続する２つのインバータＩ3 ，Ｉ4
とを設けている。ここで、ＮチャネルトランジスタＱ
3 ，Ｑ4 は、第３の実施例と同様、出力トランジスタＱ
0 とトランジスタ構造（不図示）が相似形状で、チャネ
ル幅Ｗが出力トランジスタＱ0 ：Ｎチャネルトランジス
タＱ3 ：Ｑ4 ＝Ａ：１とする。また、各トランジスタの
ゲートとソースとは共通接続され、出力電流に比例した
電流Ａ×Ｉout がトランジスタＱ3 ，Ｑ4 に流れる。
である。本実施例は、出力トランジスタＱ0 の駆動電流
の２度の切替えのために、２つの定電流源ＣＳ3 ，ＣＳ
4 と、その制御用の２つのＮチャネルトランジスタＱ
3 ，Ｑ4 と、定電流源ＣＳ3 ，ＣＳ4 の出力を定電流源
ＣＳ11，ＣＳ12に接続する２つのインバータＩ3 ，Ｉ4
とを設けている。ここで、ＮチャネルトランジスタＱ
3 ，Ｑ4 は、第３の実施例と同様、出力トランジスタＱ
0 とトランジスタ構造（不図示）が相似形状で、チャネ
ル幅Ｗが出力トランジスタＱ0 ：Ｎチャネルトランジス
タＱ3 ：Ｑ4 ＝Ａ：１とする。また、各トランジスタの
ゲートとソースとは共通接続され、出力電流に比例した
電流Ａ×Ｉout がトランジスタＱ3 ，Ｑ4 に流れる。
【００４８】定電流源ＣＳ3 ，ＣＳ4 が流す定電流Ｉ
1 ，Ｉ2 は、出力トランジスタＱ0 がオンになったとき
の出力電流Ｉout の振幅をＩm ，Ｎチャネルトランジス
タＱ3，Ｑ4 のチャネル幅と出力トランジスタＱ0 のチ
ャネル幅との比率を１：Ａとするとき、次式を満足する
ように設定される。
1 ，Ｉ2 は、出力トランジスタＱ0 がオンになったとき
の出力電流Ｉout の振幅をＩm ，Ｎチャネルトランジス
タＱ3，Ｑ4 のチャネル幅と出力トランジスタＱ0 のチ
ャネル幅との比率を１：Ａとするとき、次式を満足する
ように設定される。
【００４９】ＡＩ1 ＝Ｉm ×ｘ ＡＩ2 ＝Ｉm ×ｙ ここで、第２の実施と同様に０．０１≦ｘ≦０．１０、
望ましくは０．０１≦ｘ≦０．０５、望ましくは０．９
５≦ｙ≦０．９５である。
望ましくは０．０１≦ｘ≦０．０５、望ましくは０．９
５≦ｙ≦０．９５である。
【００５０】入力パルス信号Ｖinがロウレベルの間は、
ＰチャネルトランジスタＱ10はオフ状態、Ｎチャネルト
ランジスタＱ20はオン状態であり、出力トランジスタＱ
0 のゲート電圧は低電圧である。したがって、Ｎチャネ
ルトランジスタＱ3 とＱ4 はオフ状態であるため、定電
流源ＣＳ3 とＣＳ4 の各出力は高電圧となり、Ｐチャネ
ルトランジスタＱ11はオン状態、Ｎチャネルトランジス
タＱ21はオフ状態となる。
ＰチャネルトランジスタＱ10はオフ状態、Ｎチャネルト
ランジスタＱ20はオン状態であり、出力トランジスタＱ
0 のゲート電圧は低電圧である。したがって、Ｎチャネ
ルトランジスタＱ3 とＱ4 はオフ状態であるため、定電
流源ＣＳ3 とＣＳ4 の各出力は高電圧となり、Ｐチャネ
ルトランジスタＱ11はオン状態、Ｎチャネルトランジス
タＱ21はオフ状態となる。
【００５１】この状態で、入力パルス信号Ｖinがロウレ
ベルからハイレベルに遷移すると、Ｐチャネルトランジ
スタＱ10はオン状態、ＮチャネルトランジスタＱ20はオ
フ状態となり、出力トランジスタＱ0 は定電流源ＣＳ10
からの定電流と定電流源ＣＳ 11からの定電流により駆動
される。この結果、出力トランジスタＱ0 の入力容量が
急速に充電され、ゲート電圧が上昇する。このため、Ｎ
チャネルトランジスタＱ3 とＱ4 はオン状態となり、定
電流源ＣＳ3 とＣＳ4 が電流を流し始める。Ｎチャネル
トランジスタＱ3 を流れる電流が定電流源ＣＳ3 の電流
Ｉ1 の値を超えると、インバータＩ3 の入力がロウレベ
ルになり、ＰチャネルトランジスタＱ11はオフ状態とな
り、この後は、出力トランジスタＱ0 は定電流源ＣＳ10
からの定電流によてのみ駆動される。ゲート電圧が、さ
らに上昇し、出力電流Ｉout が増大してＮチャネルトラ
ンジスタＱ4 を流れる電流が定電流源ＣＳ4 の電流Ｉ2
の値を超えると、インバータＩ4 の入力がロウレベルに
なり、ＮチャネルトランジスタＱ21がオン状態となる。
ベルからハイレベルに遷移すると、Ｐチャネルトランジ
スタＱ10はオン状態、ＮチャネルトランジスタＱ20はオ
フ状態となり、出力トランジスタＱ0 は定電流源ＣＳ10
からの定電流と定電流源ＣＳ 11からの定電流により駆動
される。この結果、出力トランジスタＱ0 の入力容量が
急速に充電され、ゲート電圧が上昇する。このため、Ｎ
チャネルトランジスタＱ3 とＱ4 はオン状態となり、定
電流源ＣＳ3 とＣＳ4 が電流を流し始める。Ｎチャネル
トランジスタＱ3 を流れる電流が定電流源ＣＳ3 の電流
Ｉ1 の値を超えると、インバータＩ3 の入力がロウレベ
ルになり、ＰチャネルトランジスタＱ11はオフ状態とな
り、この後は、出力トランジスタＱ0 は定電流源ＣＳ10
からの定電流によてのみ駆動される。ゲート電圧が、さ
らに上昇し、出力電流Ｉout が増大してＮチャネルトラ
ンジスタＱ4 を流れる電流が定電流源ＣＳ4 の電流Ｉ2
の値を超えると、インバータＩ4 の入力がロウレベルに
なり、ＮチャネルトランジスタＱ21がオン状態となる。
【００５２】この状態で、入力パルス信号Ｖinがハイレ
ベルからロウレベルに遷移すると、Ｐチャネルトランジ
スタＱ10はオフ状態、ＮチャネルトランジスタＱ20はオ
ン状態となり、出力トランジスタＱ0 は定電流源ＣＳ20
とＣＳ21とにより駆動され、その入力容量は急速に放電
する。出力電流Ｉout が減少し始め、定電流源ＣＳ4の
電流が前述のＩ2 の値になるとＮチャネルトランジスタ
Ｑ21はオフ状態となり、この後は、出力トランジスタＱ
0 は定電流源ＣＳ20からの電流によってのみ駆動され
る。
ベルからロウレベルに遷移すると、Ｐチャネルトランジ
スタＱ10はオフ状態、ＮチャネルトランジスタＱ20はオ
ン状態となり、出力トランジスタＱ0 は定電流源ＣＳ20
とＣＳ21とにより駆動され、その入力容量は急速に放電
する。出力電流Ｉout が減少し始め、定電流源ＣＳ4の
電流が前述のＩ2 の値になるとＮチャネルトランジスタ
Ｑ21はオフ状態となり、この後は、出力トランジスタＱ
0 は定電流源ＣＳ20からの電流によってのみ駆動され
る。
【００５３】本実施例は、第３の実施例と同様、出力ト
ランジスタＱ0 のしきい値が製造工程でばらついても、
ＰチャネルトランジスタＱ11およびＮチャネルトランジ
スタＱ21が切り替わる点のバラツキを低減でき、その結
果、遅延時間のバラツキを低減できる。例えば、Ｐチャ
ネルトランジスタＱ11の切り替わる点については、トラ
ンジスタＱ0 とＱ3 のチャネル幅の比と、定電流源ＣＳ
3 の電流値Ｉ1 で決まる。トランジスタＱ0 とＱ3 のチ
ャネル幅の比は、隣接して配置することで、製造工程で
のバラツキは低減できる。また、定電流源ＣＳ3 と定電
流源ＣＳ11を同じ電流源を有するカレントミラー回路で
構成することにより、同じ傾向でばらつくようにするこ
とができる。すなわち、定電流源ＣＳ3 が大きくなれ
ば、定電流源ＣＳ11も大きくなる方向にばらつく。い
ま、仮に定電流源ＣＳ3 の電流値Ｉ1が大きくなる方向
にばらついた場合、トランジスタＱ3 に多くの電流を流
すまで切り替わらないので、トランジスタＱ11が切り替
わる点は遅くなる。しかし、定電流源ＣＳ11も大きくな
る方向にばらつくので、出力トランジスタＱ0 の入力容
量を駆動する電流量も増え、急速に充電するようにな
る。この結果、定電流源ＣＳ3 と定電流源ＣＳ11の電流
がばらついても、遅延時間のバラツキは低減できる。
ランジスタＱ0 のしきい値が製造工程でばらついても、
ＰチャネルトランジスタＱ11およびＮチャネルトランジ
スタＱ21が切り替わる点のバラツキを低減でき、その結
果、遅延時間のバラツキを低減できる。例えば、Ｐチャ
ネルトランジスタＱ11の切り替わる点については、トラ
ンジスタＱ0 とＱ3 のチャネル幅の比と、定電流源ＣＳ
3 の電流値Ｉ1 で決まる。トランジスタＱ0 とＱ3 のチ
ャネル幅の比は、隣接して配置することで、製造工程で
のバラツキは低減できる。また、定電流源ＣＳ3 と定電
流源ＣＳ11を同じ電流源を有するカレントミラー回路で
構成することにより、同じ傾向でばらつくようにするこ
とができる。すなわち、定電流源ＣＳ3 が大きくなれ
ば、定電流源ＣＳ11も大きくなる方向にばらつく。い
ま、仮に定電流源ＣＳ3 の電流値Ｉ1が大きくなる方向
にばらついた場合、トランジスタＱ3 に多くの電流を流
すまで切り替わらないので、トランジスタＱ11が切り替
わる点は遅くなる。しかし、定電流源ＣＳ11も大きくな
る方向にばらつくので、出力トランジスタＱ0 の入力容
量を駆動する電流量も増え、急速に充電するようにな
る。この結果、定電流源ＣＳ3 と定電流源ＣＳ11の電流
がばらついても、遅延時間のバラツキは低減できる。
【００５４】図９は、本発明の第５の実施例を示す回路
図である。本実施例は、第１実施例〜第４実施例が出力
トランジスタＱ0 に１つのＮチャネルトランジスタを使
用したのに対し、ＰチャネルトランジスタＱ01とＮチャ
ネルトランジスタＱ02を使用したＣＭＯＳ構成とした点
が異なる。なお、両図における同じ機能の構成要素には
同一の参照番号を付したので、図８を図３と対比すれば
この相違は明らかである。
図である。本実施例は、第１実施例〜第４実施例が出力
トランジスタＱ0 に１つのＮチャネルトランジスタを使
用したのに対し、ＰチャネルトランジスタＱ01とＮチャ
ネルトランジスタＱ02を使用したＣＭＯＳ構成とした点
が異なる。なお、両図における同じ機能の構成要素には
同一の参照番号を付したので、図８を図３と対比すれば
この相違は明らかである。
【００５５】図９におけるＰチャネルトランジスタＱ5
は、ＮチャネルトランジスタＱ02がオン状態のときにＰ
チャネルトランジスタＱ01をオフ状態とし、またＮチャ
ネルトランジスタＱ6 は、ＰチャネルトランジスタＱ01
がオン状態のときにＮチャネルトランジスタＱ02をオフ
状態にする役割を担う。これにより、Ｐチャネルトラン
ジスタＱ01とＮチャネルトランジスタＱ02との両方が同
時にオン状態となって、電源線から接地線への貫通電流
が流れることを防止する。
は、ＮチャネルトランジスタＱ02がオン状態のときにＰ
チャネルトランジスタＱ01をオフ状態とし、またＮチャ
ネルトランジスタＱ6 は、ＰチャネルトランジスタＱ01
がオン状態のときにＮチャネルトランジスタＱ02をオフ
状態にする役割を担う。これにより、Ｐチャネルトラン
ジスタＱ01とＮチャネルトランジスタＱ02との両方が同
時にオン状態となって、電源線から接地線への貫通電流
が流れることを防止する。
【００５６】この結果、入力パルス信号Ｖinがロウレベ
ルからハイレベルに遷移するときには、Ｎチャネルトラ
ンジスタＱ02がオン状態、ＰチャネルトランジスタＱ01
がオフ状態となって出力電圧Ｖout が立下り、また入力
パルス信号Ｖinがハイレベルからロウレベルに遷移する
ときには、ＰチャネルトランジスタＱ01がオン状態、Ｎ
チャネルトランジスタＱ02がオフ状態となって出力電圧
Ｖout が立上る。
ルからハイレベルに遷移するときには、Ｎチャネルトラ
ンジスタＱ02がオン状態、ＰチャネルトランジスタＱ01
がオフ状態となって出力電圧Ｖout が立下り、また入力
パルス信号Ｖinがハイレベルからロウレベルに遷移する
ときには、ＰチャネルトランジスタＱ01がオン状態、Ｎ
チャネルトランジスタＱ02がオフ状態となって出力電圧
Ｖout が立上る。
【００５７】なお、第２〜第５の実施例では、Ｐチャネ
ルトランジスタＱ11およびＮチャネルトランジスタＱ21
の切り替え検出を同種の回路で行うようにしたが、これ
らの回路を適宜組み合わせて構成してもよい。例えば、
帰還回路として、ターンオン時は出力トランジスタＱ0
のゲート電圧Ｖgateで検出し、ターンオフ時は出力トラ
ンジスタＱ0 の電流Ｉout で検出するようにしてもよ
い。
ルトランジスタＱ11およびＮチャネルトランジスタＱ21
の切り替え検出を同種の回路で行うようにしたが、これ
らの回路を適宜組み合わせて構成してもよい。例えば、
帰還回路として、ターンオン時は出力トランジスタＱ0
のゲート電圧Ｖgateで検出し、ターンオフ時は出力トラ
ンジスタＱ0 の電流Ｉout で検出するようにしてもよ
い。
【００５８】
【発明の効果】本発明は、以上に説明したように、入力
パルス信号のレベルが遷移した時点からの短い一定期間
のみは、出力トランジスタに対する駆動能力を高めたた
め、ターンオン時またはターンオフ時の遅延時間を短縮
できるとともに、上記一定期間経過後は駆動能力を低く
するため、出力波形の立上り時間および立下り時間を緩
めたスルーレート機能をも発揮できるという効果があ
る。
パルス信号のレベルが遷移した時点からの短い一定期間
のみは、出力トランジスタに対する駆動能力を高めたた
め、ターンオン時またはターンオフ時の遅延時間を短縮
できるとともに、上記一定期間経過後は駆動能力を低く
するため、出力波形の立上り時間および立下り時間を緩
めたスルーレート機能をも発揮できるという効果があ
る。
【００５９】また、本発明では、上記駆動能力の切替え
を出力トランジスタのターンオン時前としたため、この
切替えに伴うノイズが出力波形に表れず良質な出力を得
ることができるという効果もある。
を出力トランジスタのターンオン時前としたため、この
切替えに伴うノイズが出力波形に表れず良質な出力を得
ることができるという効果もある。
【図１】本発明の第１の実施例の回路図
【図２】図１に示した実施例の波形図
【図３】本発明の第２実施例の回路図
【図４】図３に示した実施例の波形図
【図５】図３に示した実施例におけるリファレンス電圧
の概念を説明するための図
の概念を説明するための図
【図６】図３に示した実施例における出力トランジスタ
Ｑ0 の特性曲線図
Ｑ0 の特性曲線図
【図７】本発明の第３の実施例の回路図
【図８】本発明の第４の実施例の回路図
【図９】本発明の第５の実施例の回路図
【図１０】従来例の回路図
【図１１】図９に示した実施例の波形図
Ｑ0 出力トランジスタ Ｑ1 ，Ｑ5 ，Ｑ01，Ｑ10，Ｑ11，Ｑ12，Ｑ13，Ｑ14 Ｐ
チャネルトランジスタ Ｑ2 ，Ｑ3 ，Ｑ4 ，Ｑ6 ，Ｑ02，Ｑ20，Ｑ21，Ｑ22，Ｑ
23，Ｑ24，Ｑ25，Ｑ26Ｎチャネルトランジスタ Ｄ1 ，Ｄ2 遅延回路 Ｇ1 ナンドゲート Ｇ2 ノアゲート Ｒ0 ，Ｒ1 ，Ｒ2 ，Ｒ3 ，Ｒ4 抵抗 ＲL 負荷 ＣＰ1 ，ＣＰ2 比較器 ＣＳ1 ，ＣＳ2 ，ＣＳ3 ，ＣＳ4 ，ＣＳ10，ＣＳ11，Ｃ
Ｓ20，ＣＳ21 定電流源 Ｉ1 ，Ｉ2 ，Ｉ3 ，Ｉ4 インバータ
チャネルトランジスタ Ｑ2 ，Ｑ3 ，Ｑ4 ，Ｑ6 ，Ｑ02，Ｑ20，Ｑ21，Ｑ22，Ｑ
23，Ｑ24，Ｑ25，Ｑ26Ｎチャネルトランジスタ Ｄ1 ，Ｄ2 遅延回路 Ｇ1 ナンドゲート Ｇ2 ノアゲート Ｒ0 ，Ｒ1 ，Ｒ2 ，Ｒ3 ，Ｒ4 抵抗 ＲL 負荷 ＣＰ1 ，ＣＰ2 比較器 ＣＳ1 ，ＣＳ2 ，ＣＳ3 ，ＣＳ4 ，ＣＳ10，ＣＳ11，Ｃ
Ｓ20，ＣＳ21 定電流源 Ｉ1 ，Ｉ2 ，Ｉ3 ，Ｉ4 インバータ
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H03K 17/00 - 17/70
Claims (11)
- 【請求項１】ＭＯＳトランジスタによる集積回路のスル
ーレート出力回路において、 入力パルス信号のレベルが遷移した時点からの所定期間
は、負荷を接続する出力トランジスタに対する駆動能力
を高め、 前記所定期間は、前記出力トランジスタを駆動するため
に第１駆動源と第２駆動源を使用し、その外の期間は第
１駆動源のみを使用し、 前記第１駆動源は、前記入力パルス信号の発生源と、該
入力パルス信号の入力端子と前記出力トランジスタのゲ
ートとの間に挿入された抵抗とで構成され、前記第２駆
動源は、前記入力パルス信号から生成された前記所定期
間と同じパルス幅のパルスによって活性化されるＭＯＳ
トランジスタと、該ＭＯＳトランジスタのドレインと前
記出力トランジスタのゲートとの間に挿入された抵抗と
で構成されたことを特徴とするスルーレート出力回路。 - 【請求項２】前記出力トランジスタと、該出力トランジ
スタのターンオフ時に活性化される前記第２駆動源のＭ
ＯＳトランジスタはＮチャネルＭＯＳであり、前記出力
トランジスタのターンオン時に活性化される前記第２駆
動源のＭＯＳトランジスタはＰチャネルＭＯＳであるこ
とを特徴とする請求項１記載のスルーレート出力回路。 - 【請求項３】前記パルスは、前記入力パルス信号を前記
所定期間だけ遅延させる遅延回路と、該遅延回路の出力
と前記入力パルス信号との論理積演算を行う回路または
論理和演算を行う回路とで生成することを特徴とする請
求項１または請求項２記載のスルーレート出力回路。 - 【請求項４】ＭＯＳトランジスタによる集積回路のスル
ーレート出力回路において、 入力パルス信号のレベルが遷移した時点からの所定期間
は、負荷を接続する出力トランジスタに対する駆動能力
を高め、 前記所定期間は、前記出力トランジスタを駆動するため
に第１駆動源と第２駆 動源を使用し、その外の期間は第
１駆動源のみを使用し、 前記第１駆動源および第２駆動源が定電流源であり、か
つ第２駆動源からの電流を制御する第２ＭＯＳトランジ
スタと、第１駆動源からの電流および第２駆動源からの
電流を制御する前記第２ＭＯＳトランジスタと同極性の
第１ＭＯＳトランジスタとを設けたことを特徴とするス
ルーレート出力回路。 - 【請求項５】前記定電流源をカレントミラー回路で構成
したことを特徴とする請求項４記載のスルーレート出力
回路。 - 【請求項６】前記第２ＭＯＳトランジスタの制御は、前
記出力トランジスタのゲート電圧を検出し、リファレン
ス電圧との比較によって行うことを特徴とする請求項４
記載のスルーレート出力回路。 - 【請求項７】前記第２ＭＯＳトランジスタの制御は、前
記出力トランジスタのドレイン電流に比例する小電流を
検出し、該小電流に比例する電圧とリファレンス電圧と
の比較、または該小電流とリファレンス電流との比較に
よって行うことを特徴とする請求項４記載のスルーレー
ト出力回路。 - 【請求項８】前記リファレンス電圧は、前記出力トラン
ジスタのターンオン時に対しては、該出力トランジスタ
のドレイン電流の振幅の１〜１０パーセントのドレイン
電流を流すゲート電圧値、また前記出力トランジスタの
ターンオフ時に対しては、該出力トランジスタのドレイ
ン電流の振幅の９０〜９９パーセントのドレイン電流を
流すゲート電圧値に設定することを特徴とする請求項６
または請求項７記載のスルーレート出力回路。 - 【請求項９】前記第２ＭＯＳトランジスタの制御は、前
記出力トランジスタのターンオン時に対しては、該出力
トランジスタのドレイン電流の振幅の１〜１０パーセン
トの電流値の検出、また前記出力トランジスタのターン
オフ時に対しては、該出力トランジスタのドレイン電流
の振幅の９０〜９９パーセントの電流値の検出により行
うことを特徴とする請求項４記載のスルーレート出力回
路。 - 【請求項１０】前記出力トランジスタは、電源線とドレ
インとの間に負荷を接続し、ソースが接地線に接続され
ていることを特徴とする請求項１〜請求項９のいずれか
に記載のスルーレート出力回路。 - 【請求項１１】前記出力トランジスタは、ソースが電源
線に接続されたＰチャネルＭＯＳトランジスタと、ソー
スが接地線に接続されたＮチャネルＭＯＳトランジスタ
とから成り、両ＭＯＳトランジスタのドレイン同士が接
続され、該接続点に負荷を接続することを特徴とする請
求項１〜請求項９のいずれかに記載のスルーレート出力
回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15262498A JP3152204B2 (ja) | 1998-06-02 | 1998-06-02 | スルーレート出力回路 |
| EP99110671A EP0963044A3 (en) | 1998-06-02 | 1999-06-02 | Slew rate output circuit with capability of driving an output MOS field effect transistor |
| US09/323,950 US6222403B1 (en) | 1998-06-02 | 1999-06-02 | Slew rate output circuit with an improved driving capability of driving an output MOS field effect transistor |
| KR1019990020212A KR20000005839A (ko) | 1998-06-02 | 1999-06-02 | 출력ｍｏｓ전계효과트랜지스터를구동하는개선된구동능력을갖는슬루레이트출력회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15262498A JP3152204B2 (ja) | 1998-06-02 | 1998-06-02 | スルーレート出力回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11346147A JPH11346147A (ja) | 1999-12-14 |
| JP3152204B2 true JP3152204B2 (ja) | 2001-04-03 |
Family
ID=15544458
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15262498A Expired - Fee Related JP3152204B2 (ja) | 1998-06-02 | 1998-06-02 | スルーレート出力回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6222403B1 (ja) |
| EP (1) | EP0963044A3 (ja) |
| JP (1) | JP3152204B2 (ja) |
| KR (1) | KR20000005839A (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| CN101043201B (zh) * | 2006-03-22 | 2010-09-01 | 雅马哈株式会社 | 半导体集成电路 |
| US9459639B2 (en) | 2014-07-23 | 2016-10-04 | Kabushiki Kaisha Toshiba | Power supply circuit with control unit |
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