JPH02309810A - 半導体装置 - Google Patents
半導体装置Info
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- JPH02309810A JPH02309810A JP1132308A JP13230889A JPH02309810A JP H02309810 A JPH02309810 A JP H02309810A JP 1132308 A JP1132308 A JP 1132308A JP 13230889 A JP13230889 A JP 13230889A JP H02309810 A JPH02309810 A JP H02309810A
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Landscapes
- Electronic Switches (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置に関する。
本発明はＭＯＳ）ランジスタを有する半導体装置におい
て、外部負荷を駆動する出力ＭＯ３）ランジスタの制御
ゲートの容量を充電する電流駆動源が、出力ＭＯ３）ラ
ンジスタをＯＮまたはＯＦＦさせる二つの直流電圧を該
制御ゲートに供給する充電電流発生源と、該制御ゲート
電圧の変化時の一定時間のみ該制御ゲートを充電する充
電電流発生源とで構成される二つの電流駆動源からなる
ことにより、出力ＭＯＳトランジスタの変化開始時間を
遅くすることなしに、ＭＯＳ）ランジスタが実使用上必
要とされる、直流的特性と交流的特性を互いに独立して
設定し、更に容量性負荷駆動時の出力電流値の減少、及
び出力電流の変化をゆるやかにし、誤動作およびノイズ
の発生を防止するものである。
て、外部負荷を駆動する出力ＭＯ３）ランジスタの制御
ゲートの容量を充電する電流駆動源が、出力ＭＯ３）ラ
ンジスタをＯＮまたはＯＦＦさせる二つの直流電圧を該
制御ゲートに供給する充電電流発生源と、該制御ゲート
電圧の変化時の一定時間のみ該制御ゲートを充電する充
電電流発生源とで構成される二つの電流駆動源からなる
ことにより、出力ＭＯＳトランジスタの変化開始時間を
遅くすることなしに、ＭＯＳ）ランジスタが実使用上必
要とされる、直流的特性と交流的特性を互いに独立して
設定し、更に容量性負荷駆動時の出力電流値の減少、及
び出力電流の変化をゆるやかにし、誤動作およびノイズ
の発生を防止するものである。
従来のＰチャンネル型及びＮチャンネル型で構成される
いわゆる相補型ＭＯＳトランジスタにおいて、ＭＯ５出
力トランジスタに起因する誤動作及びノイズの発生防止
策としては、制御ゲート電圧が変化するときにＰチャン
ネルトランジスタとＮチャンネルトランジスタが同時に
導通ずることによって電源間に貫通電流が流れることを
防止する技術がある。これは上記のＭＯ３Ｉ−ランジス
タのおのおのの制御ゲートｍ圧の変化する時間を何らか
の方法で少しずらす等、半導体装置内での電流削減が主
であり、特に容量性外部負荷を考慮しての技術としては
不十分であった。
いわゆる相補型ＭＯＳトランジスタにおいて、ＭＯ５出
力トランジスタに起因する誤動作及びノイズの発生防止
策としては、制御ゲート電圧が変化するときにＰチャン
ネルトランジスタとＮチャンネルトランジスタが同時に
導通ずることによって電源間に貫通電流が流れることを
防止する技術がある。これは上記のＭＯ３Ｉ−ランジス
タのおのおのの制御ゲートｍ圧の変化する時間を何らか
の方法で少しずらす等、半導体装置内での電流削減が主
であり、特に容量性外部負荷を考慮しての技術としては
不十分であった。
一般的に外部負荷を駆動するＭＯＳトランジスタは、直
流的な駆動能力と交流的な駆動能力を考慮して設計され
る。直流的な駆動能力とは、負荷を駆動するために、直
流出力電流を流したときにＭＯＳ）ランジスタでの電圧
降下分として規定される。また交流的な駆動能力とは、
容量性の負荷を駆動するときに、ＭＯＳトランジスタ出
力端子の電圧の立ち上がり時間または立ち下がり時間に
より規定される。近年、半導体装置における微細化技術
の進歩に伴い高速化が進み、出力トランジスタの能力が
向上するにつれ、直流的な駆動能力と交流的な駆動能力
を、それぞれ実使用上必要な能力に対して、同時に適性
値とすることが困難になってきている。
流的な駆動能力と交流的な駆動能力を考慮して設計され
る。直流的な駆動能力とは、負荷を駆動するために、直
流出力電流を流したときにＭＯＳ）ランジスタでの電圧
降下分として規定される。また交流的な駆動能力とは、
容量性の負荷を駆動するときに、ＭＯＳトランジスタ出
力端子の電圧の立ち上がり時間または立ち下がり時間に
より規定される。近年、半導体装置における微細化技術
の進歩に伴い高速化が進み、出力トランジスタの能力が
向上するにつれ、直流的な駆動能力と交流的な駆動能力
を、それぞれ実使用上必要な能力に対して、同時に適性
値とすることが困難になってきている。
一例として、直流特性として純抵抗性負荷に直流電流を
１５ｍＡ流したときにＭＯＳトランジスタでの電圧降下
分が０．３Ｖ以下、交流特性として外部配線等の容量負
荷が１００ＦＦで、立ち上がり時間または立ち下がり時
間が２５ＮＳ以内のＭＯＳトランジスタを考える。
１５ｍＡ流したときにＭＯＳトランジスタでの電圧降下
分が０．３Ｖ以下、交流特性として外部配線等の容量負
荷が１００ＦＦで、立ち上がり時間または立ち下がり時
間が２５ＮＳ以内のＭＯＳトランジスタを考える。
ある固有のＭＯ５製造プロセスを想定し、実際例として
ＮチャンネルＭＯＳ）ランジスタのサイズを決定する場
合、直流特性を適性値となるように優先すると、交流特
性としては立ち下がり時間が９ＮＳとなり適性値２５Ｎ
Ｓの半分以下となってしまう。
ＮチャンネルＭＯＳ）ランジスタのサイズを決定する場
合、直流特性を適性値となるように優先すると、交流特
性としては立ち下がり時間が９ＮＳとなり適性値２５Ｎ
Ｓの半分以下となってしまう。
第７図に、従来例として上記の出力駆動回路を示す。２
は、１のＰチャンネルトランジスタの制御ゲートで高レ
ベルに固定されていて、１のＰチャンネルＭＯ５）ラン
ジスタは、ＯＦＦとなっている。４は、３のＮチャンネ
ルＭＯＳ）ランジスタの制御ゲートで、低レベルから高
レベルへ変化する。３のＮチャンネルＭＯＳトランジス
タがＯＦＦからＯＮに導通しはじめると最初は高レベル
に充電されていた５のコンデンサの電荷は放電し、出力
端子である６は、高レベルから低レベルに変化していく
。
は、１のＰチャンネルトランジスタの制御ゲートで高レ
ベルに固定されていて、１のＰチャンネルＭＯ５）ラン
ジスタは、ＯＦＦとなっている。４は、３のＮチャンネ
ルＭＯＳ）ランジスタの制御ゲートで、低レベルから高
レベルへ変化する。３のＮチャンネルＭＯＳトランジス
タがＯＦＦからＯＮに導通しはじめると最初は高レベル
に充電されていた５のコンデンサの電荷は放電し、出力
端子である６は、高レベルから低レベルに変化していく
。
第８図は従来例での上記の場合の３のＮチャンネルトラ
ンジスタの、４のゲートと６のドレインの電圧の変化を
しめす。縦軸が電圧、横軸が時間である。
ンジスタの、４のゲートと６のドレインの電圧の変化を
しめす。縦軸が電圧、横軸が時間である。
このように片方の特性にあわせて設計すると、他の特性
は過剰になることが多い。この過剰特性は近年半導体装
置の高速化が進む以前は特に問題となることはなかった
。しかし高速化が進むに連れ様々な問題が発生してきて
いる。代表的な問題点としては、電流の変化が激しすぎ
て電源にノイズがのり半導体装置システム全体として、
誤動作の発生また大量の電磁輻射ノイズの発生等である
。
は過剰になることが多い。この過剰特性は近年半導体装
置の高速化が進む以前は特に問題となることはなかった
。しかし高速化が進むに連れ様々な問題が発生してきて
いる。代表的な問題点としては、電流の変化が激しすぎ
て電源にノイズがのり半導体装置システム全体として、
誤動作の発生また大量の電磁輻射ノイズの発生等である
。
第９図に上記の従来例でのＭＯＳ）ランジスタに流れる
電流を示す。縦軸が電流、横軸は時間軸である。ピーク
電流は、約６５ＭＡに達し、また電流の変化率は最大的
３０ＭＡ／ＮＳである。
電流を示す。縦軸が電流、横軸は時間軸である。ピーク
電流は、約６５ＭＡに達し、また電流の変化率は最大的
３０ＭＡ／ＮＳである。
第１０図に複数の半導体装置を配置する基板でのシステ
ムモデルを示す。７は従来の半導体装置で、１０は出力
端子で、８は他の半導体装置で１１は入力端子であり１
０と１１が基板上で接続されている。基板上での配線容
量が５のコンデンサである。１２は電源であり７と８の
半導体装置の電源端子に接続されている。９は半導体装
置間の共通電位線に存在するインダクタンスである。実
際は５のコンデンサ、９のインダクタンスは分布定数的
に存在しており、また他の配線上にもコンデンサ、イン
ダクタンス成分は存在するが、ここでは単純化したモデ
ルで動作を考えてみる。ＭＯＳトランジスタの出力電流
はＭＯ３Ｉ−ランジスタから負荷コンデンサ５を経由し
て電源ラインに流れることになる。ここで例えば基板の
電源配線に２ＯＮＨのインダクタンス９があったとする
。このときインダクタンスによる逆起電力は電流の変化
率とインダクタンスの積であるから、計算してみると ２０Ｘ１０ ９Ｘ３０Ｘ１０ ３÷１０ ９−０゜６ボ
ルトとなる。
ムモデルを示す。７は従来の半導体装置で、１０は出力
端子で、８は他の半導体装置で１１は入力端子であり１
０と１１が基板上で接続されている。基板上での配線容
量が５のコンデンサである。１２は電源であり７と８の
半導体装置の電源端子に接続されている。９は半導体装
置間の共通電位線に存在するインダクタンスである。実
際は５のコンデンサ、９のインダクタンスは分布定数的
に存在しており、また他の配線上にもコンデンサ、イン
ダクタンス成分は存在するが、ここでは単純化したモデ
ルで動作を考えてみる。ＭＯＳトランジスタの出力電流
はＭＯ３Ｉ−ランジスタから負荷コンデンサ５を経由し
て電源ラインに流れることになる。ここで例えば基板の
電源配線に２ＯＮＨのインダクタンス９があったとする
。このときインダクタンスによる逆起電力は電流の変化
率とインダクタンスの積であるから、計算してみると ２０Ｘ１０ ９Ｘ３０Ｘ１０ ３÷１０ ９−０゜６ボ
ルトとなる。
同様の出力端子が複数同時変化すればこの逆起電力ノイ
ズは比例して大きくなる。この逆起電力ノイズは半導体
装置間での信号伝達において、本来共通電位点となるべ
きところに電位差を引き起こすため誤動作の原因となる
。実際にはコンデンサ、インダクタンス成分は、他の配
線にも存在しまた分布定数的に存在するため更に複雑な
動作になり共通電位線、信号線ともにいわゆるリンギン
グと呼ばれる振動する波形となってしまう。電流量およ
び電流の変化が激しくなると、電源間にいれる電源平滑
コンデンサでもノイズを除去することが不可能となって
しまう。また電磁輻射についても電流の変化が激しいほ
ど大きくなることが知られている。
ズは比例して大きくなる。この逆起電力ノイズは半導体
装置間での信号伝達において、本来共通電位点となるべ
きところに電位差を引き起こすため誤動作の原因となる
。実際にはコンデンサ、インダクタンス成分は、他の配
線にも存在しまた分布定数的に存在するため更に複雑な
動作になり共通電位線、信号線ともにいわゆるリンギン
グと呼ばれる振動する波形となってしまう。電流量およ
び電流の変化が激しくなると、電源間にいれる電源平滑
コンデンサでもノイズを除去することが不可能となって
しまう。また電磁輻射についても電流の変化が激しいほ
ど大きくなることが知られている。
従来の方法では、この問題点を避けるため出力ＭＯ３）
ランジスタの制御ゲートを駆動するトランジスタの電流
能力を下げることにより制御ゲート電圧の変化を遅くす
ることで出力ＭＯＳトランジスタが実使用に必要な直流
駆動能力を満足させると同時に、実使用に必要以上の交
流駆動能力により発生する問題点を解決する方法が考え
られる。
ランジスタの制御ゲートを駆動するトランジスタの電流
能力を下げることにより制御ゲート電圧の変化を遅くす
ることで出力ＭＯＳトランジスタが実使用に必要な直流
駆動能力を満足させると同時に、実使用に必要以上の交
流駆動能力により発生する問題点を解決する方法が考え
られる。
特にコンデンサ等の容量性の負荷を駆動する場合に、出
力電流のピーク値及び電流変化率を下げ配線基板を含む
半導体装置システムでの、ノイズ発生に起因する誤動作
及びｆＩ磁輻射ノイズを減少させることは可能である。
力電流のピーク値及び電流変化率を下げ配線基板を含む
半導体装置システムでの、ノイズ発生に起因する誤動作
及びｆＩ磁輻射ノイズを減少させることは可能である。
第８図の４２に制御ゲート４のゲートを緩やかに駆動し
た波形を示す。６２は４２の制御ゲートに対応する６の
出力ドレイン波形である。第９図の５２に制御ゲート信
号４２に対応する出力電流を示す。
た波形を示す。６２は４２の制御ゲートに対応する６の
出力ドレイン波形である。第９図の５２に制御ゲート信
号４２に対応する出力電流を示す。
このように出力ＭＯＳ）ランジスタの制御ゲートを駆動
するトランジスタの電流能力を下げることにより制御ゲ
ート電圧の変化を遅くすることで、ピーク電流６５ＭＡ
から３３ＭＡへ（４９）、また電流変化率も同様に３１
ＭＡ／ＮＳから５ＭＡ／ＮＳ （１６）に減少している
。
するトランジスタの電流能力を下げることにより制御ゲ
ート電圧の変化を遅くすることで、ピーク電流６５ＭＡ
から３３ＭＡへ（４９）、また電流変化率も同様に３１
ＭＡ／ＮＳから５ＭＡ／ＮＳ （１６）に減少している
。
ところがこの制御ゲート容量を駆動する電流源のインピ
ーダンスを単に高くする方法は、制御ゲート電圧がＯＦ
ＦのレベルからＭＯＳ）ランジスタのＯＮする電圧、い
わゆるスレシュホールド電圧まで変化するまでの時間を
も増加させてしまう。
ーダンスを単に高くする方法は、制御ゲート電圧がＯＦ
ＦのレベルからＭＯＳ）ランジスタのＯＮする電圧、い
わゆるスレシュホールド電圧まで変化するまでの時間を
も増加させてしまう。
この過度的な状態ではＭＯＳ）ランジスタはＯＮしてい
ないためノイズ発生源とはならないにもかかわらず、必
要以上に出力の変化を開始する時間を遅らしてしまう、
という問題点を発生してしまう。そこで本発明の目的と
するところは、出力ＭＯＳトランジスタがＯＮするまで
の時間を必要以上に長くすることなしに、出力ＭＯＳト
ランジスタがＯＮＬ、はじめてから発生しうるノイズ等
を減少させた半導体装置を提供することである。
ないためノイズ発生源とはならないにもかかわらず、必
要以上に出力の変化を開始する時間を遅らしてしまう、
という問題点を発生してしまう。そこで本発明の目的と
するところは、出力ＭＯＳトランジスタがＯＮするまで
の時間を必要以上に長くすることなしに、出力ＭＯＳト
ランジスタがＯＮＬ、はじめてから発生しうるノイズ等
を減少させた半導体装置を提供することである。
本発明の半導体装置は、外部負荷を駆動する出力ＭＯ５
）ランジスタの制御ゲートの容量を充電する電流駆動源
が、出力ＭＯＳトランジスタをＯＮまたはＯＦＦさせる
二つの直流電圧を該制御ゲートに供給する充電電流発生
源と、該制御ゲート電圧の変化時の一定時間のみ該制御
ゲートを充電する充ｔｓｔｉ流発生源とで構成される二
つの電流駆動源からなることを特徴とする。
）ランジスタの制御ゲートの容量を充電する電流駆動源
が、出力ＭＯＳトランジスタをＯＮまたはＯＦＦさせる
二つの直流電圧を該制御ゲートに供給する充電電流発生
源と、該制御ゲート電圧の変化時の一定時間のみ該制御
ゲートを充電する充ｔｓｔｉ流発生源とで構成される二
つの電流駆動源からなることを特徴とする。
本発明の上記の構成によれば、制御ゲートの容量が電流
駆動源で充電され、出力ＭＯ３）ランジスタの制御ゲー
トの電圧がＯＦＦのレベルから充分ＯＮのレベルに移行
する段階を二つに分け、最初の移行段階であるＭＯ５Ｉ
−ランジスタのＯＦＦのレベルからスレシュホールドの
レベル近く、あるいは若干スレシュホールドを越えても
出力ＭＯＳトランジスタの電流能力が低い制御ゲート電
圧レベルまでは、本発明の二つの電流駆動源により制御
ゲート電圧を速やかに遷移させ、出力ＭＯＳトランジス
タの変化開始時間を遅くさせない。また次の移行段階と
してＭＯＳ）ランジスタの電流能力が高くなる制御ゲー
ト電圧レベルでは、比較的高めにインピーダンスが設定
された本発明の片側の充電電流発生源のみて緩やかに制
御ゲートを変化させて、出力負荷容量に流れる出力電流
の絶対値の増加および急激な変化を防止する。
駆動源で充電され、出力ＭＯ３）ランジスタの制御ゲー
トの電圧がＯＦＦのレベルから充分ＯＮのレベルに移行
する段階を二つに分け、最初の移行段階であるＭＯ５Ｉ
−ランジスタのＯＦＦのレベルからスレシュホールドの
レベル近く、あるいは若干スレシュホールドを越えても
出力ＭＯＳトランジスタの電流能力が低い制御ゲート電
圧レベルまでは、本発明の二つの電流駆動源により制御
ゲート電圧を速やかに遷移させ、出力ＭＯＳトランジス
タの変化開始時間を遅くさせない。また次の移行段階と
してＭＯＳ）ランジスタの電流能力が高くなる制御ゲー
ト電圧レベルでは、比較的高めにインピーダンスが設定
された本発明の片側の充電電流発生源のみて緩やかに制
御ゲートを変化させて、出力負荷容量に流れる出力電流
の絶対値の増加および急激な変化を防止する。
ＰチャンネルトランジスタとＮチャンネルトランジスタ
で構成される出力において、Ｎチャンネルトランジスタ
の場合で説明する。Ｐチャンネルトランジスタの場合も
同様に実施できる。
で構成される出力において、Ｎチャンネルトランジスタ
の場合で説明する。Ｐチャンネルトランジスタの場合も
同様に実施できる。
第１図は本発明の実施例における構成図であり、３はＮ
チャンネルＭＯ８Ｉ−ランジスタであり、４が制御ゲー
ト、６がドレイン出力端子、１４がソース、５が外部負
荷容量である。１は、４の制御ゲートを駆動する二つの
直流電圧を供給する出力ＭＯＳトランジスタ制御充電電
流源ブロックであるが、ここでは１５１のＰチャンネル
ＭＯ３）ランジスタと１５２のＮチャンネルＭＯ３）ラ
ンジスタで構成されるインバータで示すが、他の素子構
成でもかまわない。１７は、３のＮチャンネルトランジ
スタのゲート容量、配線容量等、１の制御ゲート駆動充
電電流源ブロックから、６の制御ゲートまでの配線上に
存在するコンデンサである。
チャンネルＭＯ８Ｉ−ランジスタであり、４が制御ゲー
ト、６がドレイン出力端子、１４がソース、５が外部負
荷容量である。１は、４の制御ゲートを駆動する二つの
直流電圧を供給する出力ＭＯＳトランジスタ制御充電電
流源ブロックであるが、ここでは１５１のＰチャンネル
ＭＯ３）ランジスタと１５２のＮチャンネルＭＯ３）ラ
ンジスタで構成されるインバータで示すが、他の素子構
成でもかまわない。１７は、３のＮチャンネルトランジ
スタのゲート容量、配線容量等、１の制御ゲート駆動充
電電流源ブロックから、６の制御ゲートまでの配線上に
存在するコンデンサである。
１５の人力が高レベルから低レベルへ変化し１の出力に
よって６の制御ゲートが低レベルから高レベルに変化し
、３のＮチャンネルトランジスタが非導通から導通とな
り６の出力に接続されている５のコンデンサが放電され
高レベルから低レベルに変化する場合を考える。１のブ
ロックの出力インピーダンスが大きくまた１７のコンデ
ンサ値が大きいほど制御ゲート電圧は低レベルから高レ
ベルに変化しにくい。
よって６の制御ゲートが低レベルから高レベルに変化し
、３のＮチャンネルトランジスタが非導通から導通とな
り６の出力に接続されている５のコンデンサが放電され
高レベルから低レベルに変化する場合を考える。１のブ
ロックの出力インピーダンスが大きくまた１７のコンデ
ンサ値が大きいほど制御ゲート電圧は低レベルから高レ
ベルに変化しにくい。
このとき２の一定時間のみ充電する充電電流源の動作に
ついて説明する。１５３．１５４はＰチャンネルＭＯＳ
トランジスタであり１５５．１５６はＮチャンネルＭＯ
５）ランジスタであり１５７は遅延インバータである。
ついて説明する。１５３．１５４はＰチャンネルＭＯＳ
トランジスタであり１５５．１５６はＮチャンネルＭＯ
５）ランジスタであり１５７は遅延インバータである。
１５が高レベルから低レベルに変化するとき１６の遅延
インバータ出力は第２図に示すように１５の入力信号に
たいして遅れて低レベルから高レベルへ変化する。この
とき１５．１６が同時に低レベルになる期間のみ１５３
．１５４のＭＯＳトランジスタが同時にＯＮして４の制
御ゲートを高レベル方向へ引き上げる。このため第５図
の４３に示すように１．２の電流源により急速に高レベ
ルに引き上げられ、２の電流源からの電流がＯＦＦにな
ると１のみの駆動となり緩やかに高レベルへ変化してい
く。
インバータ出力は第２図に示すように１５の入力信号に
たいして遅れて低レベルから高レベルへ変化する。この
とき１５．１６が同時に低レベルになる期間のみ１５３
．１５４のＭＯＳトランジスタが同時にＯＮして４の制
御ゲートを高レベル方向へ引き上げる。このため第５図
の４３に示すように１．２の電流源により急速に高レベ
ルに引き上げられ、２の電流源からの電流がＯＦＦにな
ると１のみの駆動となり緩やかに高レベルへ変化してい
く。
６３は出力ＭＯ３）ランジスタのドレイン電圧波形であ
るが、４２の従来例でのドレイン波形に比較して早く高
レベルから低レベルへ変化しはじめている。第６図は本
発明での出力電流波形であるが、５２の従来例での出力
電流波形と比較して時間的に早く変化している。
るが、４２の従来例でのドレイン波形に比較して早く高
レベルから低レベルへ変化しはじめている。第６図は本
発明での出力電流波形であるが、５２の従来例での出力
電流波形と比較して時間的に早く変化している。
また、第１図の１５６．１５７のＮチャンネルＭＯＳト
ランジスタの構造はＮチャンネル出力ＭＯＳトランジス
タの動作で考えたときは実施例どうりの必要はないが、
Ｐチャンネル出力ＭＯＳトランジスタの場合を考えると
この方式で実現可能である。本発明は実施例としてＮチ
ャンネルＭＯＳトランジスタで説明したが出力ＭＯＳト
ランジスタのＰチャンネル側でも同様に実現可能である
。
ランジスタの構造はＮチャンネル出力ＭＯＳトランジス
タの動作で考えたときは実施例どうりの必要はないが、
Ｐチャンネル出力ＭＯＳトランジスタの場合を考えると
この方式で実現可能である。本発明は実施例としてＮチ
ャンネルＭＯＳトランジスタで説明したが出力ＭＯＳト
ランジスタのＰチャンネル側でも同様に実現可能である
。
第３図、第４図に本発明での２の、一定時間のみ充電す
る充電電流発生源ブロックの他の実施例図を示す。１５
４．１６１はＰチャンネルＭＯＳトランジスタ１５５．
１６０はＮチャンネルＭＯＳトランジスタ１５６．１６
４はインバータ、１５７．１６２はＮＯＲ回路、１５８
．１６３はＮＡＮＤ回路、１５９．１６５は遅延用イン
バータである。１５９．１６５の遅延分Ｐチャンネルま
たはＮチャンネルＭＯ３）ランジスタがＯＮＬ、て第１
図の実施例と同様の動作をする。
る充電電流発生源ブロックの他の実施例図を示す。１５
４．１６１はＰチャンネルＭＯＳトランジスタ１５５．
１６０はＮチャンネルＭＯＳトランジスタ１５６．１６
４はインバータ、１５７．１６２はＮＯＲ回路、１５８
．１６３はＮＡＮＤ回路、１５９．１６５は遅延用イン
バータである。１５９．１６５の遅延分Ｐチャンネルま
たはＮチャンネルＭＯ３）ランジスタがＯＮＬ、て第１
図の実施例と同様の動作をする。
以上述べたように発明によれば、外部負荷を駆動する出
力ＭＯＳトランジスタの制御ゲートの容量を充電する電
流駆動源が二つあるため、制御ゲートを二段階に駆動す
ることができる。
力ＭＯＳトランジスタの制御ゲートの容量を充電する電
流駆動源が二つあるため、制御ゲートを二段階に駆動す
ることができる。
制御ゲートの電圧レベルがＭＯＳ）ランジスタのＯＦＦ
のレベルからスレシュホールドのレベル近く、あるいは
若干スレシュホールドを越えても出力ＭＯＳトランジス
タの電流能力が低い制御ゲート電圧レベルまでは、本発
明の二つの電流駆動源により制御ゲート電圧を速やかに
遷移させ、出力ＭＯ３）ランジスタの変化開始時間を遅
くさせない。また次の移行段階としてＭＯＳトランジス
タの電流能力が高くなる制御ゲート電圧レベルでは、比
較的高めにインピーダンスが設定された本発明の片側の
充電電流発生源のみで緩やかに制御ゲートを変化させて
、出力負荷容量に流れる出力電流の絶対値の増加および
急激な変化を防ぐことができる。このためＭＯＳトラン
ジスタにおいて実使用に必要な直流駆動能力を満足させ
ると同時に、出力ＭＯＳ）ランジスタの変化開始時間を
遅くすることなしに実使用に必要以上の交流駆動能力を
持たさないことが可能であり、直流的な駆動能力と別に
交流駆動能力を調整することができる効果を有する。
のレベルからスレシュホールドのレベル近く、あるいは
若干スレシュホールドを越えても出力ＭＯＳトランジス
タの電流能力が低い制御ゲート電圧レベルまでは、本発
明の二つの電流駆動源により制御ゲート電圧を速やかに
遷移させ、出力ＭＯ３）ランジスタの変化開始時間を遅
くさせない。また次の移行段階としてＭＯＳトランジス
タの電流能力が高くなる制御ゲート電圧レベルでは、比
較的高めにインピーダンスが設定された本発明の片側の
充電電流発生源のみで緩やかに制御ゲートを変化させて
、出力負荷容量に流れる出力電流の絶対値の増加および
急激な変化を防ぐことができる。このためＭＯＳトラン
ジスタにおいて実使用に必要な直流駆動能力を満足させ
ると同時に、出力ＭＯＳ）ランジスタの変化開始時間を
遅くすることなしに実使用に必要以上の交流駆動能力を
持たさないことが可能であり、直流的な駆動能力と別に
交流駆動能力を調整することができる効果を有する。
また、本発明の方法は実使用に必要な交流駆動能力に調
整することにより、特にコンデンサ等の容量性の負荷を
駆動する場合の、出力端子が変化するときの出力電流の
ピーク値及び電流変化率を下げる効果を有し、配線基板
を含む半導体装置システムでの、ノイズ発生に起因する
誤動作及び電磁輻射ノイズを減少させる効果を有する。
整することにより、特にコンデンサ等の容量性の負荷を
駆動する場合の、出力端子が変化するときの出力電流の
ピーク値及び電流変化率を下げる効果を有し、配線基板
を含む半導体装置システムでの、ノイズ発生に起因する
誤動作及び電磁輻射ノイズを減少させる効果を有する。
第１図は本発明での実施例における構成図。
第２図は本発明での第１図の実施例での信号波形図。
第３図は本発明での２のブロックの他の実施例図。
第４図は本発明での２のブロックの他の実施例図。
第５図は本発明での実施例での出力ＭＯ８）ランジスタ
の入出力電圧特性図。 第６図は本発明での実施例出力電流波形図。 第７図は従来例での出力駆動回路図。 第８図は従来例での入出力電圧特性図。 第９図は従来例での出力電流波形図。 第１０図は複数の半導体装置を配置する基板モデル図。 以上 出願人 セイコーエプソン株式会社 代理人 弁理士 鈴 木 喜三部（他１名）１ｔ３−
ＮＡ？ＪｂＥ謁 １６１ｔ、イン？−り 包伐采今１１゛の出ｈ／ｌＯ？）’ｔニジス９つら％ 第６図
の入出力電圧特性図。 第６図は本発明での実施例出力電流波形図。 第７図は従来例での出力駆動回路図。 第８図は従来例での入出力電圧特性図。 第９図は従来例での出力電流波形図。 第１０図は複数の半導体装置を配置する基板モデル図。 以上 出願人 セイコーエプソン株式会社 代理人 弁理士 鈴 木 喜三部（他１名）１ｔ３−
ＮＡ？ＪｂＥ謁 １６１ｔ、イン？−り 包伐采今１１゛の出ｈ／ｌＯ？）’ｔニジス９つら％ 第６図
Claims (1)
- ＭＯＳトランジスタを有する半導体装置において、外部
負荷を駆動する出力ＭＯＳトランジスタの制御ゲートの
容量を充電する電流駆動源が、出力ＭＯＳトランジスタ
をＯＮまたはＯＦＦさせる二つの直流電圧を該制御ゲー
トに供給する充電電流発生源と、該制御ゲート電圧の変
化時の一定時間のみ該制御ゲートを充電する充電電流発
生源とで構成される二つの電流駆動源からなることを特
徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1132308A JPH02309810A (ja) | 1989-05-25 | 1989-05-25 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1132308A JPH02309810A (ja) | 1989-05-25 | 1989-05-25 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02309810A true JPH02309810A (ja) | 1990-12-25 |
Family
ID=15078274
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1132308A Pending JPH02309810A (ja) | 1989-05-25 | 1989-05-25 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02309810A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5371415A (en) * | 1993-06-21 | 1994-12-06 | Motorola, Inc. | Two stage gate drive circuit for a FET |
| EP0663726A2 (de) * | 1994-01-14 | 1995-07-19 | Philips Patentverwaltung GmbH | Ausgangstreiberschaltung |
| JPH0818432A (ja) * | 1994-06-28 | 1996-01-19 | Nec Corp | 駆動回路 |
| EP0809249A1 (en) * | 1996-05-24 | 1997-11-26 | Mitsubishi Denki Kabushiki Kaisha | Input circuit for semiconductor memory device |
| EP0963044A2 (en) * | 1998-06-02 | 1999-12-08 | Nec Corporation | Slew rate output circuit with capability of driving an output MOS field effect transistor |
-
1989
- 1989-05-25 JP JP1132308A patent/JPH02309810A/ja active Pending
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5371415A (en) * | 1993-06-21 | 1994-12-06 | Motorola, Inc. | Two stage gate drive circuit for a FET |
| EP0663726A2 (de) * | 1994-01-14 | 1995-07-19 | Philips Patentverwaltung GmbH | Ausgangstreiberschaltung |
| EP0663726A3 (de) * | 1994-01-14 | 1996-03-27 | Philips Patentverwaltung | Ausgangstreiberschaltung. |
| US5546029A (en) * | 1994-01-14 | 1996-08-13 | U.S. Philips Corporation | Output driver circuit having reduced electromagnetic interference |
| JPH0818432A (ja) * | 1994-06-28 | 1996-01-19 | Nec Corp | 駆動回路 |
| EP0809249A1 (en) * | 1996-05-24 | 1997-11-26 | Mitsubishi Denki Kabushiki Kaisha | Input circuit for semiconductor memory device |
| US5894229A (en) * | 1996-05-24 | 1999-04-13 | Mitsubishi Denki Kabushiki Kaisha | Input circuit of semiconductor memory device for generating an internal signal in accordance with an external signal and for applying it to an internal circuitry |
| EP0963044A2 (en) * | 1998-06-02 | 1999-12-08 | Nec Corporation | Slew rate output circuit with capability of driving an output MOS field effect transistor |
| EP0963044A3 (en) * | 1998-06-02 | 2000-05-17 | Nec Corporation | Slew rate output circuit with capability of driving an output MOS field effect transistor |
| US6222403B1 (en) | 1998-06-02 | 2001-04-24 | Nec Corporation | Slew rate output circuit with an improved driving capability of driving an output MOS field effect transistor |
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