JPWO2017085885A1 - スイッチ駆動回路 - Google Patents
スイッチ駆動回路 Download PDFInfo
- Publication number
- JPWO2017085885A1 JPWO2017085885A1 JP2017551507A JP2017551507A JPWO2017085885A1 JP WO2017085885 A1 JPWO2017085885 A1 JP WO2017085885A1 JP 2017551507 A JP2017551507 A JP 2017551507A JP 2017551507 A JP2017551507 A JP 2017551507A JP WO2017085885 A1 JPWO2017085885 A1 JP WO2017085885A1
- Authority
- JP
- Japan
- Prior art keywords
- adjustment
- circuit
- voltage
- output signal
- input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/04—Modifications for accelerating switching
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/16—Modifications for eliminating interference voltages or currents
Landscapes
- Electronic Switches (AREA)
Abstract
出力回路(101)は、スイッチ回路(190)を制御するための制御信号(VIN)が入力されて、出力信号(VOUT)をスイッチ回路に出力する。出力回路は、出力信号の電圧が調整範囲内で変化する間、制御信号に対する出力信号のスルーレートを、出力信号の電圧が調整範囲外で変化するときよりも低くする。調整範囲は、スイッチ回路のスレッショルド電圧の付近の範囲である。
Description
本発明は、スイッチ回路を駆動するスイッチ駆動回路に関するものである。
スイッチ回路に使用されるMOSトランジスタがオフ状態からオン状態に変化する際、電圧または電流が急激に変化する。そして、電圧または電流の急激な変化はノイズの発生原因となり、他の部品および製品全体の誤動作を招く可能性がある。そのため、電圧または電流の急激な変化を回避する必要がある。
MOSはMetal−Oxide−Semiconductorの略称である。
MOSはMetal−Oxide−Semiconductorの略称である。
従来技術においては、スイッチ回路の出力電圧に応じてスイッチ駆動回路の能力調整を行う。これにより、スイッチ回路の出力電圧のスルーレートが低下し、ノイズが低減する。
しかし、スイッチ駆動回路からスイッチ回路に出力される出力信号が低レベルから高レベルに変化する立ち上がり期間の間、能力調整によってスルーレートが低下する。そのため、スイッチング特性の一つである応答速度が低下する。
しかし、スイッチ駆動回路からスイッチ回路に出力される出力信号が低レベルから高レベルに変化する立ち上がり期間の間、能力調整によってスルーレートが低下する。そのため、スイッチング特性の一つである応答速度が低下する。
特許文献1では、スイッチ回路の電流を制御することによってスイッチ回路の出力電圧が高いまたは低いときにスルーレートを低くするノイズ抑制方法が提案されている。
しかし、スイッチ回路の出力電圧を検出する必要があるため、スイッチ回路と同じ数の検出回路が必要となる。したがって、複数のスイッチ回路を駆動させる場合、製品を小型することが困難になる。
しかし、スイッチ回路の出力電圧を検出する必要があるため、スイッチ回路と同じ数の検出回路が必要となる。したがって、複数のスイッチ回路を駆動させる場合、製品を小型することが困難になる。
特許文献2では、MOSトランジスタのゲート制御電圧がスレッショルド電圧を超えるときにゲート制御電圧のスルーレートを高速から低速に切り替えるノイズ抑制方法が提案されている。
しかし、ゲート制御電圧のスルーレートが高速から低速に切り替えられた後、ゲート制御電圧のスルーレートは低速のままである。そのため、スイッチ回路の応答速度の低下を十分には抑制できない。
しかし、ゲート制御電圧のスルーレートが高速から低速に切り替えられた後、ゲート制御電圧のスルーレートは低速のままである。そのため、スイッチ回路の応答速度の低下を十分には抑制できない。
本発明は、スイッチ回路の応答速度の低下を抑えつつノイズを抑制できるようにすることを目的とする。
本発明のスイッチ駆動回路は、
スイッチ回路を制御するための制御信号が入力されて、入力された制御信号の電圧の変化に応じて電圧が変化する出力信号を前記スイッチ回路に出力する出力回路と、
前記出力信号の電圧が変化する範囲内の一部の電圧の範囲であって前記スイッチ回路のスレッショルド電圧を含んだ電圧の範囲である調整範囲内で前記出力信号の電圧が変化する間、前記制御信号に対する前記出力信号のスルーレートを、前記出力信号の電圧が前記調整範囲外で変化するときよりも低くする調整回路とを備える。
スイッチ回路を制御するための制御信号が入力されて、入力された制御信号の電圧の変化に応じて電圧が変化する出力信号を前記スイッチ回路に出力する出力回路と、
前記出力信号の電圧が変化する範囲内の一部の電圧の範囲であって前記スイッチ回路のスレッショルド電圧を含んだ電圧の範囲である調整範囲内で前記出力信号の電圧が変化する間、前記制御信号に対する前記出力信号のスルーレートを、前記出力信号の電圧が前記調整範囲外で変化するときよりも低くする調整回路とを備える。
本発明によれば、スイッチ回路に出力される出力信号の電圧がスレッショルド電圧を含んだ調整範囲内で変化している間だけ、出力信号のスルーレートが低くなる。
したがって、スイッチ回路の応答速度の低下を抑えつつノイズを抑制することができる。
したがって、スイッチ回路の応答速度の低下を抑えつつノイズを抑制することができる。
実施の形態1.
スイッチ回路の応答速度の低下を抑えつつノイズを抑制するスイッチ駆動回路について、図1から図3に基づいて説明する。
スイッチ回路の応答速度の低下を抑えつつノイズを抑制するスイッチ駆動回路について、図1から図3に基づいて説明する。
***構成の説明***
図1に基づいて、スイッチ駆動回路100の構成について説明する。
スイッチ駆動回路100は、出力回路101と、基準電圧回路102と、第1のコンパレータ105と、第2のコンパレータ106と、第1の調整回路107と、第2の調整回路108とを備える。
図1に基づいて、スイッチ駆動回路100の構成について説明する。
スイッチ駆動回路100は、出力回路101と、基準電圧回路102と、第1のコンパレータ105と、第2のコンパレータ106と、第1の調整回路107と、第2の調整回路108とを備える。
出力回路101は、スイッチ回路190を制御するための制御信号VINが入力されて、出力信号VOUTをスイッチ回路190に出力する回路である。出力信号VOUTは、入力された制御信号VINの電圧の変化に応じて電圧が変化する。
具体的には、出力回路101は、PMOSトランジスタMPとNMOSトランジスタMNとが並列に接続されたCMOS(Complementary MOS)である。PMOSはP型MOSの略称であり、NMOSはN型MOSの略称である。
具体的には、出力回路101は、PMOSトランジスタMPとNMOSトランジスタMNとが並列に接続されたCMOS(Complementary MOS)である。PMOSはP型MOSの略称であり、NMOSはN型MOSの略称である。
基準電圧回路102は、基準電圧を出力する回路である。
具体的には、基準電圧回路102は、第1の基準電圧VT1を第1のコンパレータ105に出力し、第2の基準電圧VT2を第2のコンパレータ106に出力する。
第1の基準電圧VT1はスイッチ回路190のスレッショルド電圧より低く、第2の基準電圧VT2はスイッチ回路190のスレッショルド電圧より高い。
具体的には、基準電圧回路102は、第1の基準電圧VT1を第1のコンパレータ105に出力し、第2の基準電圧VT2を第2のコンパレータ106に出力する。
第1の基準電圧VT1はスイッチ回路190のスレッショルド電圧より低く、第2の基準電圧VT2はスイッチ回路190のスレッショルド電圧より高い。
第1のコンパレータ105は、出力信号VOUTの電圧と第1の基準電圧VT1とを比較する回路である。第1のコンパレータ105は、出力信号VOUTの電圧が第1の基準電圧VT1を超えると、第1の調整信号ST1を出力する。第1の調整信号ST1は、第1の調整回路107および第2の調整回路108に入力される。
第2のコンパレータ106は、出力信号VOUTの電圧と第2の基準電圧VT2とを比較する回路である。第2のコンパレータ106は、出力信号VOUTの電圧が第2の基準電圧VT2を超えると、第2の調整信号ST2を出力する。第2の調整信号ST2は、第1の調整回路107および第2の調整回路108に入力される。
第2のコンパレータ106は、出力信号VOUTの電圧と第2の基準電圧VT2とを比較する回路である。第2のコンパレータ106は、出力信号VOUTの電圧が第2の基準電圧VT2を超えると、第2の調整信号ST2を出力する。第2の調整信号ST2は、第1の調整回路107および第2の調整回路108に入力される。
第1の調整回路107および第2の調整回路108は、第1の調整信号ST1と第2の調整信号とに従って出力回路101の駆動能力を調整する回路である。
第1の調整回路107は電源電圧と出力回路101との間に接続されて、第2の調整回路108は出力回路101とグランドとの間に接続される。
第1の調整回路107は電源電圧と出力回路101との間に接続されて、第2の調整回路108は出力回路101とグランドとの間に接続される。
図2に基づいて、第1の調整回路107および第2の調整回路108の構成について説明する。
第1の調整回路107は、基準電流回路201と調整スイッチ202と3つのPMOSトランジスタ(MP1〜MP3)とを備える。
基準電流回路201は、3つのPMOSトランジスタに流す基準電流を生成する回路である。
3つのPMOSトランジスタは、出力回路101のPMOSトランジスタMPaに基準電流を伝えるための素子である。第1のPMOSトランジスタMP1および第2のPMOSトランジスタMP2は基準電流IP2を伝え、第1のPMOSトランジスタMP1および第3のPMOSトランジスタMP3は基準電流IP3を伝える。
調整スイッチ202は、出力回路101のPMOSトランジスタMPaに伝わる入力電流IP1を調整するためのスイッチである。
第1の調整回路107は、基準電流回路201と調整スイッチ202と3つのPMOSトランジスタ(MP1〜MP3)とを備える。
基準電流回路201は、3つのPMOSトランジスタに流す基準電流を生成する回路である。
3つのPMOSトランジスタは、出力回路101のPMOSトランジスタMPaに基準電流を伝えるための素子である。第1のPMOSトランジスタMP1および第2のPMOSトランジスタMP2は基準電流IP2を伝え、第1のPMOSトランジスタMP1および第3のPMOSトランジスタMP3は基準電流IP3を伝える。
調整スイッチ202は、出力回路101のPMOSトランジスタMPaに伝わる入力電流IP1を調整するためのスイッチである。
第2の調整回路108は、基準電流回路203と調整スイッチ204と3つのNMOSトランジスタ(MN1〜MN3)とを備える。
基準電流回路203は、3つのNMOSトランジスタに流す基準電流を生成する回路である。
3つのNMOSトランジスタは、出力回路101のNMOSトランジスタMNaに基準電流を伝えるための素子である。第2のNMOSトランジスタMN2は基準電流IN2を伝え、第3のNMOSトランジスタMN3は基準電流IN3を伝える。
調整スイッチ204は、出力回路101のNMOSトランジスタMNaに伝わる出力電流IN1を調整するためのスイッチである。
基準電流回路203は、3つのNMOSトランジスタに流す基準電流を生成する回路である。
3つのNMOSトランジスタは、出力回路101のNMOSトランジスタMNaに基準電流を伝えるための素子である。第2のNMOSトランジスタMN2は基準電流IN2を伝え、第3のNMOSトランジスタMN3は基準電流IN3を伝える。
調整スイッチ204は、出力回路101のNMOSトランジスタMNaに伝わる出力電流IN1を調整するためのスイッチである。
図1に戻り、スイッチ回路190について説明する。
スイッチ回路190は、出力信号VOUTの電圧に応じてオンの状態またはオフの状態になる回路である。スイッチ回路190は、電源電圧に接続された負荷199とグランドとの間に接続される。スイッチ回路190がオンの状態である場合、電源電圧が負荷199に供給される。
具体的には、スイッチ回路190はNMOSトランジスタMN0である。
スイッチ回路190は、出力信号VOUTの電圧に応じてオンの状態またはオフの状態になる回路である。スイッチ回路190は、電源電圧に接続された負荷199とグランドとの間に接続される。スイッチ回路190がオンの状態である場合、電源電圧が負荷199に供給される。
具体的には、スイッチ回路190はNMOSトランジスタMN0である。
***機能の説明***
次に、調整回路の機能について説明する。
図1において、第1の調整回路107と第2の調整回路108とを合わせて調整回路という。
調整回路は、出力信号VOUTの電圧が調整範囲内で変化する間、制御信号VINに対する出力信号VOUTのスルーレートを、出力信号VOUTの電圧が調整範囲外で変化するときよりも低くする。
調整範囲とは、出力信号VOUTの電圧が変化する範囲内の一部の電圧の範囲であってスイッチ回路190のスレッショルド電圧を含んだ電圧の範囲である。
次に、調整回路の機能について説明する。
図1において、第1の調整回路107と第2の調整回路108とを合わせて調整回路という。
調整回路は、出力信号VOUTの電圧が調整範囲内で変化する間、制御信号VINに対する出力信号VOUTのスルーレートを、出力信号VOUTの電圧が調整範囲外で変化するときよりも低くする。
調整範囲とは、出力信号VOUTの電圧が変化する範囲内の一部の電圧の範囲であってスイッチ回路190のスレッショルド電圧を含んだ電圧の範囲である。
図3において、調整範囲は、第1の基準電圧VT1から第2の基準電圧VT2までの範囲である。
第1の基準電圧VT1はスイッチ回路190のスレッショルド電圧VTHより低く、第2の基準電圧VT2はスイッチ回路190のスレッショルド電圧VTHより高い。
スレッショルド電圧VTHは、スイッチ回路190のスレッショルド電圧の標準値を意味する。
網掛け部分は、スレッショルド電圧VTHの誤差範囲を表している。
第1の基準電圧VT1はスイッチ回路190のスレッショルド電圧VTHより低く、第2の基準電圧VT2はスイッチ回路190のスレッショルド電圧VTHより高い。
スレッショルド電圧VTHは、スイッチ回路190のスレッショルド電圧の標準値を意味する。
網掛け部分は、スレッショルド電圧VTHの誤差範囲を表している。
電源電圧が3.3ボルトであり、スレッショルド電圧VTHが0.8ボルトである場合、スレッショルド電圧VTHの誤差範囲を0.7〜0.9ボルトと仮定することができる。この誤差範囲は、NMOSトランジスタの製造時に生じるバラツキ、および、周囲温度などの環境条件に伴う変化を考慮したものである。
そして、出力回路101の応答速度を考慮すると、第1の基準電圧VT1として適当な大きさは0.6ボルトであり、第2の基準電圧VT2として適当な大きさは1.0ボルトである。したがって、0.6〜1.0ボルトが調整範囲になる。
そして、出力回路101の応答速度を考慮すると、第1の基準電圧VT1として適当な大きさは0.6ボルトであり、第2の基準電圧VT2として適当な大きさは1.0ボルトである。したがって、0.6〜1.0ボルトが調整範囲になる。
調整回路の機能の説明を続ける。
具体的には、調整回路は、出力信号VOUTの電圧が調整範囲内で変化する間、出力信号VOUTの電圧が調整範囲外で変化するときに出力回路101に流す電流とは異なる大きさの電流を出力回路101に流す。そして、出力回路101は、調整回路によって流される電流の大きさに応じたスルーレートで、出力信号VOUTの電圧を変化させる。
具体的には、調整回路は、出力信号VOUTの電圧が調整範囲内で変化する間、出力信号VOUTの電圧が調整範囲外で変化するときに出力回路101に流す電流とは異なる大きさの電流を出力回路101に流す。そして、出力回路101は、調整回路によって流される電流の大きさに応じたスルーレートで、出力信号VOUTの電圧を変化させる。
より具体的には、調整回路は、第1の調整信号ST1が入力されるまで、第1の大きさの電流を出力回路101に流す。また、調整回路は、第1の調整信号ST1が入力されてから第2の調整信号ST2が入力されるまで、第2の大きさの電流を出力回路101に流す。そして、調整回路は、第2の調整信号ST2が入力されてから、第1の大きさの電流を出力回路101に流す。
***動作の説明***
図1〜図3に基づいて、スイッチ駆動回路100の動作について説明する。
図1において、出力回路101は、制御信号VINが入力されると出力信号VOUTを出力する。
図1〜図3に基づいて、スイッチ駆動回路100の動作について説明する。
図1において、出力回路101は、制御信号VINが入力されると出力信号VOUTを出力する。
図3において、制御信号VINが電源電圧から下降し始めると、出力信号VOUTが上昇し始める。
制御信号VINが下降し始めるとき、図2において、第1の調整回路107の調整スイッチ202および第2の調整回路108の調整スイッチ204はオンの状態である。オンの状態は、第1の調整信号ST1が入力されるまで維持される。
そして、出力回路101のPMOSトランジスタMPaには、基準電流IP2と基準電流IP3とを合わせた電流が入力電流IP1として流れる。また、出力回路101のNMOSトランジスタMNaには、基準電流IN2と基準電流IN3とを合わせた電流が出力電流IN1として流れる。つまり、出力回路101に流される電流が抑制されない。
出力回路101に流れる電流が抑制されない場合、出力信号VOUTのスルーレートは抑制されず、図3において、出力信号VOUTの電圧は第1の基準電圧VT1まで高速で上昇する。
制御信号VINが下降し始めるとき、図2において、第1の調整回路107の調整スイッチ202および第2の調整回路108の調整スイッチ204はオンの状態である。オンの状態は、第1の調整信号ST1が入力されるまで維持される。
そして、出力回路101のPMOSトランジスタMPaには、基準電流IP2と基準電流IP3とを合わせた電流が入力電流IP1として流れる。また、出力回路101のNMOSトランジスタMNaには、基準電流IN2と基準電流IN3とを合わせた電流が出力電流IN1として流れる。つまり、出力回路101に流される電流が抑制されない。
出力回路101に流れる電流が抑制されない場合、出力信号VOUTのスルーレートは抑制されず、図3において、出力信号VOUTの電圧は第1の基準電圧VT1まで高速で上昇する。
図1において、第1のコンパレータ105は、出力信号VOUTの電圧が第1の基準電圧VT1を超えると、第1の調整信号ST1を出力する。第1の調整信号ST1は、第1の調整回路107および第2の調整回路108に入力される。
図2において、第1の調整回路107の調整スイッチ202および第2の調整回路108の調整スイッチ204は、第1の調整信号ST1が入力されるとオフの状態になる。オフの状態は、第2の調整信号ST2が入力されるまで維持される。
そして、出力回路101のPMOSトランジスタMPaには、基準電流IP2が入力電流IP1として流れる。また、出力回路101のNMOSトランジスタMNaには、基準電流IN2が出力電流IN1として流れる。つまり、出力回路101に流される電流が抑制される。
出力回路101に流れる電流が抑制される場合、出力信号VOUTのスルーレートは抑制されて、図3において、出力信号VOUTの電圧は第2の基準電圧VT2まで低速で上昇する。
図2において、第1の調整回路107の調整スイッチ202および第2の調整回路108の調整スイッチ204は、第1の調整信号ST1が入力されるとオフの状態になる。オフの状態は、第2の調整信号ST2が入力されるまで維持される。
そして、出力回路101のPMOSトランジスタMPaには、基準電流IP2が入力電流IP1として流れる。また、出力回路101のNMOSトランジスタMNaには、基準電流IN2が出力電流IN1として流れる。つまり、出力回路101に流される電流が抑制される。
出力回路101に流れる電流が抑制される場合、出力信号VOUTのスルーレートは抑制されて、図3において、出力信号VOUTの電圧は第2の基準電圧VT2まで低速で上昇する。
図1において、第2のコンパレータ106は、出力信号VOUTの電圧が第2の基準電圧VT2を超えると、第2の調整信号ST2を出力する。第2の調整信号ST2は、第1の調整回路107および第2の調整回路108に入力される。
図2において、第1の調整回路107の調整スイッチ202および第2の調整回路108の調整スイッチ204は、第2の調整信号ST2が入力されるとオンの状態になる。
そして、出力回路101のPMOSトランジスタMPaには、基準電流IP2と基準電流IP3とを合わせた電流が入力電流IP1として流れる。また、出力回路101のNMOSトランジスタMNaには、基準電流IN2と基準電流IN3とを合わせた電流が出力電流IN1として流れる。つまり、出力回路101に流される電流が抑制されない。
したがって、出力信号VOUTのスルーレートは抑制されず、図3において、出力信号VOUTの電圧は電源電圧まで高速で上昇する。
図2において、第1の調整回路107の調整スイッチ202および第2の調整回路108の調整スイッチ204は、第2の調整信号ST2が入力されるとオンの状態になる。
そして、出力回路101のPMOSトランジスタMPaには、基準電流IP2と基準電流IP3とを合わせた電流が入力電流IP1として流れる。また、出力回路101のNMOSトランジスタMNaには、基準電流IN2と基準電流IN3とを合わせた電流が出力電流IN1として流れる。つまり、出力回路101に流される電流が抑制されない。
したがって、出力信号VOUTのスルーレートは抑制されず、図3において、出力信号VOUTの電圧は電源電圧まで高速で上昇する。
***実施の形態1の効果***
スイッチ回路190がオフの状態からオンの状態に変化する際、出力信号VOUTの電圧は急激に変化する。そして、出力信号VOUTの急激な変化はノイズの発生原因になり易い。
そこで、スイッチ駆動回路100は、出力信号VOUTの電圧が第1の基準電圧VT1から第2の基準電圧VT2までの範囲内で変化する間、出力信号VOUTのスルーレートを低くする。つまり、出力信号VOUTの電圧がスレッショルド電圧VTHの付近で変化する間、出力信号VOUTのスルーレートは低くなる。これにより、ノイズを抑制することができる。
また、出力信号VOUTの電圧が第1の基準電圧VT1より低い範囲で変化する間、および、出力信号VOUTの電圧が第2の基準電圧VT2より高い範囲で変化する間、出力信号VOUTのスルーレートは高いままである。これにより、スイッチ回路190の応答速度の低下を抑えることができる。
スイッチ回路190がオフの状態からオンの状態に変化する際、出力信号VOUTの電圧は急激に変化する。そして、出力信号VOUTの急激な変化はノイズの発生原因になり易い。
そこで、スイッチ駆動回路100は、出力信号VOUTの電圧が第1の基準電圧VT1から第2の基準電圧VT2までの範囲内で変化する間、出力信号VOUTのスルーレートを低くする。つまり、出力信号VOUTの電圧がスレッショルド電圧VTHの付近で変化する間、出力信号VOUTのスルーレートは低くなる。これにより、ノイズを抑制することができる。
また、出力信号VOUTの電圧が第1の基準電圧VT1より低い範囲で変化する間、および、出力信号VOUTの電圧が第2の基準電圧VT2より高い範囲で変化する間、出力信号VOUTのスルーレートは高いままである。これにより、スイッチ回路190の応答速度の低下を抑えることができる。
***他の構成***
スイッチ回路190は、NMOSトランジスタMN0以外の素子を用いて構成されてもよい。
出力回路101、第1の調整回路107および第2の調整回路108についても、実施の形態1で説明した構成とは異なる構成でもよい。
スイッチ回路190は、NMOSトランジスタMN0以外の素子を用いて構成されてもよい。
出力回路101、第1の調整回路107および第2の調整回路108についても、実施の形態1で説明した構成とは異なる構成でもよい。
実施の形態2.
スイッチ回路の応答速度の低下を抑えつつノイズを抑制するスイッチ駆動回路について、図4および図5に基づいて説明する。但し、実施の形態1と重複する説明は省略または簡略する。
スイッチ回路の応答速度の低下を抑えつつノイズを抑制するスイッチ駆動回路について、図4および図5に基づいて説明する。但し、実施の形態1と重複する説明は省略または簡略する。
***構成の説明***
図4に基づいて、スイッチ駆動回路100の構成について説明する。
スイッチ駆動回路100は、出力回路101と、基準電圧回路102と、第1のコンパレータ105と、第2のコンパレータ106と、調整回路109とを備える。
第1のコンパレータ105から出力される第1の調整信号ST1および第2のコンパレータ106から出力される第2の調整信号ST2は、調整回路109に入力される。
出力信号VOUTが流れる部分の信号線を出力信号線110という。
図4に基づいて、スイッチ駆動回路100の構成について説明する。
スイッチ駆動回路100は、出力回路101と、基準電圧回路102と、第1のコンパレータ105と、第2のコンパレータ106と、調整回路109とを備える。
第1のコンパレータ105から出力される第1の調整信号ST1および第2のコンパレータ106から出力される第2の調整信号ST2は、調整回路109に入力される。
出力信号VOUTが流れる部分の信号線を出力信号線110という。
図5に基づいて、調整回路109の構成について説明する。
調整回路109は、調整スイッチ205と調整用の負荷206とを備える。
調整スイッチ205は、調整用の負荷206と出力信号線110との間に接続される。
調整用の負荷206は、調整スイッチ205とグランドとの間に接続される。調整用の負荷206は、具体的には容量素子であり、より具体的にはコンデンサである。
調整回路109は、調整スイッチ205と調整用の負荷206とを備える。
調整スイッチ205は、調整用の負荷206と出力信号線110との間に接続される。
調整用の負荷206は、調整スイッチ205とグランドとの間に接続される。調整用の負荷206は、具体的には容量素子であり、より具体的にはコンデンサである。
***機能の説明***
次に、調整回路109の機能について説明する。
調整回路109は、出力信号VOUTの電圧が調整範囲内で変化する間、出力信号線110に調整用の負荷206を接続する。
次に、調整回路109の機能について説明する。
調整回路109は、出力信号VOUTの電圧が調整範囲内で変化する間、出力信号線110に調整用の負荷206を接続する。
具体的には、調整回路109は、第1の調整信号ST1が入力されるまで、調整用の負荷206を出力信号線110から切り離す。また、調整回路109は、第1の調整信号ST1が入力されてから第2の調整信号ST2が入力されるまで、調整用の負荷206を出力信号線110に接続する。そして、調整回路109は、第2の調整信号ST2が入力されてから、調整用の負荷206を出力信号線110から切り離す。
より具体的には、調整スイッチ205は、第1の調整信号ST1が入力されるまでオフの状態になり、第1の調整信号ST1が入力されてから第2の調整信号ST2が入力されるまでオンの状態になり、第2の調整信号ST2が入力されてからオフの状態になる。
図3〜図5に基づいて、スイッチ駆動回路100の動作について説明する。
図4において、出力回路101は、制御信号VINが入力されると出力信号VOUTを出力する。
図4において、出力回路101は、制御信号VINが入力されると出力信号VOUTを出力する。
図3において、制御信号VINが電源電圧から下降し始めると、出力信号VOUTが上昇し始める。
制御信号VINが下降し始めるとき、図5において、調整回路109の調整スイッチ205はオフの状態である。オフの状態は、第1の調整信号ST1が入力されるまで維持される。つまり、調整用の負荷206が出力信号線110に接続されない。
調整用の負荷206が出力信号線110に接続されない場合、出力信号VOUTのスルーレートは抑制されず、図3において、出力信号VOUTの電圧は第1の基準電圧VT1まで高速で上昇する。
制御信号VINが下降し始めるとき、図5において、調整回路109の調整スイッチ205はオフの状態である。オフの状態は、第1の調整信号ST1が入力されるまで維持される。つまり、調整用の負荷206が出力信号線110に接続されない。
調整用の負荷206が出力信号線110に接続されない場合、出力信号VOUTのスルーレートは抑制されず、図3において、出力信号VOUTの電圧は第1の基準電圧VT1まで高速で上昇する。
図4において、第1のコンパレータ105は、出力信号VOUTの電圧が第1の基準電圧VT1を超えると、第1の調整信号ST1を出力する。第1の調整信号ST1は、調整回路109に入力される。
図5において、調整回路109の調整スイッチ205は、第1の調整信号ST1が入力されるとオンの状態になる。オンの状態は、第2の調整信号ST2が入力されるまで維持される。つまり、調整用の負荷206が出力信号線110に接続される。
調整用の負荷206が出力信号線110に接続される場合、出力信号VOUTのスルーレートは抑制されて、図3において、出力信号VOUTの電圧は第2の基準電圧VT2まで低速で上昇する。
図5において、調整回路109の調整スイッチ205は、第1の調整信号ST1が入力されるとオンの状態になる。オンの状態は、第2の調整信号ST2が入力されるまで維持される。つまり、調整用の負荷206が出力信号線110に接続される。
調整用の負荷206が出力信号線110に接続される場合、出力信号VOUTのスルーレートは抑制されて、図3において、出力信号VOUTの電圧は第2の基準電圧VT2まで低速で上昇する。
図4において、第2のコンパレータ106は、出力信号VOUTの電圧が第2の基準電圧VT2を超えると、第2の調整信号ST2を出力する。第2の調整信号ST2は、調整回路109に入力される。
図5において、調整回路109の負荷206は、第2の調整信号ST2が入力されるとオフの状態になる。つまり、調整用の負荷206が出力信号線110に接続される。
したがって、出力信号VOUTのスルーレートは抑制されず、図3において、出力信号VOUTの電圧は電源電圧まで高速で上昇する。
図5において、調整回路109の負荷206は、第2の調整信号ST2が入力されるとオフの状態になる。つまり、調整用の負荷206が出力信号線110に接続される。
したがって、出力信号VOUTのスルーレートは抑制されず、図3において、出力信号VOUTの電圧は電源電圧まで高速で上昇する。
***実施の形態2の効果***
簡易な調整回路109を用いて、実施の形態1と同様の効果を得ることができる。
簡易な調整回路109を用いて、実施の形態1と同様の効果を得ることができる。
***他の構成***
調整用の負荷206は、コンデンサ以外の素子であってもよい。具体的には、調整用の負荷206は抵抗であってもよい。
調整用の負荷206は、コンデンサ以外の素子であってもよい。具体的には、調整用の負荷206は抵抗であってもよい。
***説明の補足***
各実施の形態は、好ましい形態の例示であり、本発明の技術的範囲を制限することを意図するものではない。各実施の形態において、構成の一部に変更を加えてもよいし、構成の一部を省略してもよいし、他の構成要素を加えてもよい。
各実施の形態は、好ましい形態の例示であり、本発明の技術的範囲を制限することを意図するものではない。各実施の形態において、構成の一部に変更を加えてもよいし、構成の一部を省略してもよいし、他の構成要素を加えてもよい。
100 スイッチ駆動回路、101 出力回路、102 基準電圧回路、105 第1のコンパレータ、106 第2のコンパレータ、107 第1の調整回路、108 第2の調整回路、109 調整回路、110 出力信号線、190 スイッチ回路、199 負荷、201 基準電流回路、202 調整スイッチ、203 基準電流回路、204 調整スイッチ、205 調整スイッチ、206 負荷。
Claims (6)
- スイッチ回路を制御するための制御信号が入力されて、入力された制御信号の電圧の変化に応じて電圧が変化する出力信号を前記スイッチ回路に出力する出力回路と、
前記出力信号の電圧が変化する範囲内の一部の電圧の範囲であって前記スイッチ回路のスレッショルド電圧を含んだ電圧の範囲である調整範囲内で前記出力信号の電圧が変化する間、前記制御信号に対する前記出力信号のスルーレートを、前記出力信号の電圧が前記調整範囲外で変化するときよりも低くする調整回路と
を備えるスイッチ駆動回路。 - 前記調整回路は、前記出力信号の電圧が前記調整範囲内で変化する間、前記出力信号の電圧が前記調整範囲外で変化するときに前記出力回路に流す電流とは異なる大きさの電流を前記出力回路に流し、
前記出力回路は、前記調整回路によって流される電流の大きさに応じたスルーレートで、前記出力信号の電圧を変化させる
請求項1に記載のスイッチ駆動回路。 - 前記調整範囲は、前記スイッチ回路のスレッショルド電圧より低い第1の基準電圧から前記スレッショルド電圧より高い第2の基準電圧までの範囲であり、
前記スイッチ駆動回路は、
前記出力信号の電圧と前記第1の基準電圧とを比較し、前記出力信号の電圧が前記第1の基準電圧を超えると、前記調整回路に入力される第1の調整信号を出力する第1のコンパレータと、
前記出力信号の電圧と前記第2の基準電圧とを比較し、前記出力信号の電圧が前記第2の基準電圧を超えると、前記調整回路に入力される第2の調整信号を出力する第2のコンパレータとを備え、
前記調整回路は、
前記第1の調整信号が入力されるまで、第1の大きさの電流を前記出力回路に流し、
前記第1の調整信号が入力されてから前記第2の調整信号が入力されるまで、第2の大きさの電流を前記出力回路に流し、
前記第2の調整信号が入力されてから、前記第1の大きさの電流を前記出力回路に流す
請求項2に記載のスイッチ駆動回路。 - 前記調整回路は、前記出力信号の電圧が前記調整範囲内で変化する間、前記出力信号が流れる出力信号線に調整用の負荷を接続する
請求項1に記載のスイッチ駆動回路。 - 前記調整範囲は、前記スイッチ回路のスレッショルド電圧より低い第1の基準電圧から前記スレッショルド電圧より高い第2の基準電圧までの範囲であり、
前記スイッチ駆動回路は、
前記出力信号の電圧と前記第1の基準電圧とを比較し、前記出力信号の電圧が前記第1の基準電圧を超えると、前記調整回路に入力される第1の調整信号を出力する第1のコンパレータと、
前記出力信号の電圧と前記第2の基準電圧とを比較し、前記出力信号の電圧が前記第2の基準電圧を超えると、前記調整回路に入力される第2の調整信号を出力する第2のコンパレータとを備え、
前記調整回路は、
前記第1の調整信号が入力されるまで、調整用の前記負荷を前記出力信号線から切り離し、
前記第1の調整信号が入力されてから前記第2の調整信号が入力されるまで、調整用の前記負荷を前記出力信号線に接続し、
前記第2の調整信号が入力されてから、調整用の前記負荷を前記出力信号線から切り離す
請求項4に記載のスイッチ駆動回路。 - 前記調整回路は、
調整用の前記負荷と、調整用の前記負荷と前記出力信号線との間に接続される調整スイッチとを有し、
前記調整スイッチは、
前記第1の調整信号が入力されるまでオフの状態になり、
前記第1の調整信号が入力されてから前記第2の調整信号が入力されるまでオンの状態になり、
前記第2の調整信号が入力されてからオフの状態になる
請求項5に記載のスイッチ駆動回路。
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
PCT/JP2015/082786 WO2017085885A1 (ja) | 2015-11-20 | 2015-11-20 | スイッチ駆動回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPWO2017085885A1 true JPWO2017085885A1 (ja) | 2018-02-15 |
Family
ID=58718612
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2017551507A Pending JPWO2017085885A1 (ja) | 2015-11-20 | 2015-11-20 | スイッチ駆動回路 |
Country Status (2)
Country | Link |
---|---|
JP (1) | JPWO2017085885A1 (ja) |
WO (1) | WO2017085885A1 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2022244387A1 (ja) * | 2021-05-21 | 2022-11-24 | 日立Astemo株式会社 | 負荷駆動装置及び負荷駆動装置の制御方法 |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0846500A (ja) * | 1994-07-28 | 1996-02-16 | Fujitsu Ltd | 半導体回路 |
JPH11346147A (ja) * | 1998-06-02 | 1999-12-14 | Nec Corp | スルーレート出力回路 |
WO2008111192A1 (ja) * | 2007-03-14 | 2008-09-18 | Fujitsu Microelectronics Limited | 出力回路 |
JP2013168842A (ja) * | 2012-02-16 | 2013-08-29 | Mega Chips Corp | 出力バッファ回路の設計方法 |
-
2015
- 2015-11-20 WO PCT/JP2015/082786 patent/WO2017085885A1/ja active Application Filing
- 2015-11-20 JP JP2017551507A patent/JPWO2017085885A1/ja active Pending
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0846500A (ja) * | 1994-07-28 | 1996-02-16 | Fujitsu Ltd | 半導体回路 |
JPH11346147A (ja) * | 1998-06-02 | 1999-12-14 | Nec Corp | スルーレート出力回路 |
WO2008111192A1 (ja) * | 2007-03-14 | 2008-09-18 | Fujitsu Microelectronics Limited | 出力回路 |
JP2013168842A (ja) * | 2012-02-16 | 2013-08-29 | Mega Chips Corp | 出力バッファ回路の設計方法 |
Also Published As
Publication number | Publication date |
---|---|
WO2017085885A1 (ja) | 2017-05-26 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP6298671B2 (ja) | ボルテージレギュレータ | |
JP6219180B2 (ja) | ボルテージレギュレータ | |
JP6082356B2 (ja) | 半導体装置 | |
CN106066419B (zh) | 电流检测电路 | |
TWI665542B (zh) | Voltage Regulator | |
US10141924B2 (en) | Semiconductor circuit, voltage detection circuit, and voltage determination circuit | |
JP6261349B2 (ja) | ボルテージレギュレータ | |
US20130063121A1 (en) | Short-circuit protection circuit and dc-dc converter | |
JP6467235B2 (ja) | ローパスフィルタ回路及び電源装置 | |
US8957708B2 (en) | Output buffer and semiconductor device | |
JP5160320B2 (ja) | スイッチング駆動回路 | |
JPWO2017169057A1 (ja) | センサ装置 | |
JP5806972B2 (ja) | 出力ドライバ回路 | |
WO2017085885A1 (ja) | スイッチ駆動回路 | |
US8854097B2 (en) | Load switch | |
JP2011103607A (ja) | 入力回路 | |
WO2017051490A1 (ja) | 通信ノード | |
JP2010080807A (ja) | 半導体装置 | |
JP5756434B2 (ja) | レギュレータ回路およびレギュレータ回路の制御方法 | |
JP5888954B2 (ja) | 電圧検出回路 | |
JP6543485B2 (ja) | 出力バッファ回路 | |
JP2014085745A (ja) | 基準電圧生成回路 | |
JP2013162511A (ja) | 過電流保護回路 | |
JP2013104942A (ja) | 出力回路及びそれを備えた増幅器 | |
JP5689778B2 (ja) | 入力回路 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20171013 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20180911 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20181109 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20190423 |