JP6634329B2

JP6634329B2 - 半導体装置

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Publication number: JP6634329B2
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Inventors: 芳彦横井; 勇介小嶋
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Current assignee: Renesas Electronics Corp
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Description

本発明は半導体装置に関し、例えばパワーデバイスのゲートに与える制御信号をスルーレート制御に基づき制御する半導体装置に関する。

車両等を動作させるモータは、大きな出力を得るために大きな電力を必要とする。そのため、このようなハイパワーモータを駆動するインバータ回路は、高電圧と大電流に耐えるＩＧＢＴ（Insulated Gate Bipolar Transistor）等のパワー素子を用いて構成される。そして、このパワー素子のゲートは、大きな容量の寄生容量を有する。そのため、パワー素子を動作させるためには、パワー素子のゲートを駆動するゲートドライバが用いられる。このゲートドライバの一例が特許文献１に開示されている。

特許文献１に記載の技術は、ゲート駆動回路を絶縁回路、指令選択回路、複数のトランジスタ、オン用ゲート抵抗、オフ用ゲート抵抗、ゲート電源で構成し、外部から指令される選択信号と指令信号とを絶縁回路を介して指令選択回路に入力し、オン用ゲート抵抗及びオフ用ゲート抵抗それぞれのいずれか１個を選択し、この選択されたオン用ゲート抵抗とオフ用ゲート抵抗に対応するトランジスタを該指令信号に基づいて交互にオン・オフさせる。

特開平１０−７０８７８号公報

ここで、パワー素子を用いたシステムを構成する場合、ミラー容量によるパワー素子の誤動作を防ぐために、パワー素子のゲートをハイレベル又はロウレベルに維持するクランプ回路が必要になる。クランプ回路としては、例えば、アクティブミラークランプ回路があり、パワー素子と設置緯線との間にオン状態の抵抗値が小さいトランジスタを設けることにより構成される。しかしながら、アクティブミラークランプ回路は、抵抗値を極力小さくするために大きな回路面積を必要とし、かつ、主機能を担うゲート駆動回路とは別に設ける必要があるため、アクティブミラークランプ回路を用いたゲートドライバはチップ面積が大きくなる問題がある。

その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

一実施の形態によれば、半導体装置は、パワー素子をターンオン又はターンオフする際に、パワー素子のゲート電圧をモニタし、当該ゲート電圧が遷移する遷移範囲のうち所定の範囲内を設定し、ゲート電圧が当該所定の範囲内にあるときは予め設定した個数の定電流回路により前記パワー素子のゲート電圧を遷移させ、ゲート電圧が当該所定の範囲外にあるときはゲート電圧が所定の範囲内にあるときよりも多い個数の定電流回路によりゲート電圧を遷移させる。

前記一実施の形態によれば、アクティブミラークランプ回路と同等の誤動作防止機構を有する半導体チップを小さなチップ面積で実現することができる。

実施の形態１にかかる半導体装置を含むインバータ回路のブロック図である。実施の形態１にかかる半導体装置のブロック図である。実施の形態１にかかる半導体装置の動作を説明するタイミングチャートである。実施の形態２にかかる半導体装置のブロック図である。

説明の明確化のため、以下の記載及び図面は、適宜、省略、及び簡略化がなされている。また、各図面において、同一の要素には同一の符号が付されており、必要に応じて重複説明は省略されている。

実施の形態１
実施の形態１にかかる半導体装置は、高出力モータ等の大電力を必要とする負荷回路を駆動するインバータ回路で用いられるパワー素子のゲートを駆動するゲートドライバである。なお、このパワー素子は、低オン抵抗且つ高耐圧の部品であれば良く、用いられる回路はインバータ回路に限られるものではない。

図１に実施の形態１にかかる半導体装置を含むインバータ回路のブロック図を示す。図１に示したブロック図では、インバータ回路の負荷回路となるモータを示した。このモータは三相駆動方式のものである。そのため、実施の形態１にかかるインバータ回路は３アーム式の回路となる。

図１に示すように、実施の形態１にかかるインバータ回路１は、制御部２、絶縁素子３ｂ、３ｄ、３ｆ、ゲートドライバ４ａ〜４ｆ、パワー素子５ａ〜５ｆを有する。制御部２は、パワー素子５ａ〜５ｆのゲートに与えるゲート制御信号（以下の説明では、パワーデバイス制御信号）を出力する。このパワーデバイス制御信号は、実施の形態１にかかるインバータ回路１ではＰＷＭ（Pulse Width Modulation）信号である。また、制御部２は、例えば、プログラムを実行する演算回路と、プログラム等を格納するメモリ、アナログデジタル変換回路・タイマー等の周辺回路とが１つの半導体パッケージ内に搭載されたマイクロコントローラ（ＭＣＵ：Micro Controller Unit）である。

絶縁素子３ｂ、３ｄ、３ｆは、制御部２とは異なる電圧範囲で動作するゲートドライバ４ｂ、４ｄ、４ｆに制御部２が出力するパワーデバイス制御信号を伝達する。つまり、絶縁素子３ｂ、３ｄ、３ｆは、パワーデバイス制御信号の基準レベルの変換を行う。

ゲートドライバ４ａ〜４ｆは、パワーデバイス制御信号の論理レベルに基づきパワー素子５ａ〜５ｆのゲートの充放電を行う。また、ゲートドライバ４ａ〜４ｆは、パワー素子５ａ〜５ｆのゲート電圧に基づきパワー素子５ａ〜５ｆのゲートへの充放電速度を制御する。ゲートドライバ４ａ〜４ｆの詳細については後述する。

パワー素子５ａ〜５ｆは、それぞれ、パワートランジスタＰＴｒと、ダイオードＤと、を有する。ダイオードＤは、アノードがパワートランジスタＰＴｒのエミッタに接続され、カソードがパワートランジスタＰＴｒのコレクタに接続される。また、パワー素子５ａ〜５ｆは、それぞれ、第１の端子（例えば、エミッタ端子Ｔｅ）、第２の端子（例えば、コレクタ端子Ｔｃ）、制御端子（例えば、ゲート端子Ｔｇ）を有する。ここで、パワートランジスタＰＴｒは、例えば、ＩＧＢＴ（Insulated Gate Bipolar Transistor）素子である。

インバータ回路１では、パワー素子５ａ、５ｂが電源配線ＶＤＤと接地配線ＶＳＳとの間に直列に接続され、第１のアームを構成する。パワー素子５ｃ、５ｄは、電源配線ＶＤＤと接地配線ＶＳＳとの間に直列に接続され、第２のアームを構成する。パワー素子５ｅ、５ｆは、電源配線ＶＤＤと接地配線ＶＳＳとの間に直列に接続され、第３のアームを構成する。

ここで、実施の形態１にかかるインバータ回路１では、ゲートドライバ４ａ〜４ｆに特徴の１つを有する。ゲートドライバ４ａ〜４ｆは同じ構成であるため、以下では、ゲートドライバ４ａを例に実施の形態１にかかるゲートドライバについて説明する。そこで、図２に実施の形態１にかかるゲートドライバ４ａのブロック図を示す。なお、図２では、ゲートドライバ４ａ内の回路とパワー素子５ａとの接続関係を説明するために、パワー素子５ａを示した。

図２に示すように、実施の形態１にかかるゲートドライバ４ａは、定電流回路選択回路（例えば、トランジスタ選択回路１０）、ゲートモード設定回路１１、第１の比較器１２、第２の比較器１３、第１の閾値電圧切換部（例えば、第１の閾値電圧スイッチ１４）、第２の閾値電圧切換部（例えば、第２の閾値電圧スイッチ１５）、第１の定電流回路１６１〜１６ｍ（ｍは整数、以下同じ）、第２の定電流回路１７１〜１７ｍ、ゲート配線Ｗｇを有する。また、実施の形態１にかかるゲートドライバ４ａは、内部電源配線ＶＤＤｉに供給され、インバータ回路１の電源電圧よりも低い異なる内部電源電圧に基づき動作する。以下では、内部電源配線ＶＤＤｉを電源配線ＶＤＤｉと称す。

トランジスタ選択回路１０は、第１の定電流回路１６１〜１６ｍ及び第２の定電流回路１７１〜１７ｍから活性化する定電流回路を選択し、選択した定電流回路に対して活性化指示信号を出力する。トランジスタ選択回路１０は、活性化信号として活性化信号ＳＣＰｓ１〜ＳＣＰｓｍ及び活性化信号ＳＣＮｓ１〜ＳＣＮｓｍを出力する。活性化信号ＳＣＰｓ１〜ＳＣＰｓｍ及び活性化信号ＳＣＮｓ１〜ＳＣＮｓｍは、それぞれ、第１の定電流回路１６１〜１６ｍ及び第２の定電流回路１７１〜１７ｍに対応したものである。

ゲートモード設定回路１１は、パワー素子のオンオフ状態を制御するゲート制御信号（例えば、パワーデバイス制御信号）と、ＳＣＰｓ１〜ＳＣＰｓｍ及び活性化信号ＳＣＮｓ１〜ＳＣＮｓｍと、第１の電圧検出信号と、第２の電圧検出信号と、に基づきトランジスタ選択回路１０が選択した定電流回路のオンオフ状態を制御する。第１の電圧検出信号は、第１の比較器１２の出力信号である。第２の電圧検出信号は、第２の比較器１３の出力信号である。

より具体的には、ゲートモード設定回路１１は、第１の電圧検出信号と第２の電圧検出信号が異なる論理レベルを示す期間は、トランジスタ選択回路１０が選択した定電流回路のオンオフ状態を制御する。また、ゲートモード設定回路１１は、第１の電圧検出信号と第２の電圧検出信号が同じ論理レベルを示す期間は、第１の電圧検出信号と第２の電圧検出信号が異なる論理レベルを示す期間よりもオン状態に制御する定電流回路の数を多くする。

第１の比較器１２は、ゲート端子Ｔｇの電圧が第１の閾値電圧よりも高くなったことに応じて第１の電圧検出信号を第１の論理レベル（例えば、ロウレベル）から第２の論理レベル（例えば、ハイレベル）に切り替える。第１の比較器１２の正転入力端子には、ゲート端子Ｔｇの電圧（例えば、ゲート電圧Ｖｇ）が入力される。第１の比較器１２の反転入力端子には、第１の閾値電圧スイッチ１４が選択した第１の閾値電圧が入力される。

実施の形態１にかかるゲートドライバ４ａでは、第１の閾値電圧として、第１のプリブースト閾値電圧Ｖｔ１と、第１のプリブースト閾値電圧Ｖｔ１よりも低い電圧値を有する第１のクランプ閾値電圧Ｖｔ２と、が用いられる。第１の閾値電圧スイッチ１４は、パワーデバイス制御信号がハイレベルを示す期間に第１のプリブースト閾値電圧Ｖｔ１を選択し、パワーデバイス制御信号がロウレベルを示す期間に第１のクランプ閾値電圧Ｖｔ２を選択し、選択した閾値電圧を第１の比較器１２に与える。

第２の比較器１３は、ゲート端子Ｔｇの電圧が第２の閾値電圧よりも高くなったことに応じて第２の電圧検出信号をロウレベルからハイレベルに切り替える。第２の比較器１３の正転入力端子には、ゲート電圧Ｖｇが入力される。第２の比較器１３の反転入力端子には、第２の閾値電圧スイッチ１５が選択した第２の閾値電圧が入力される。

実施の形態１にかかるゲートドライバ４ａでは、第２の閾値電圧として、第２のクランプ閾値電圧Ｖｔ３と、第２のクランプ閾値電圧Ｖｔ３よりも低い電圧値を有する第２のプリブースト閾値電圧Ｖｔ４と、が用いられる。第２の閾値電圧スイッチ１５は、パワーデバイス制御信号がハイレベルを示す期間に第２のクランプ閾値電圧Ｖｔ３を選択し、パワーデバイス制御信号がロウレベルを示す期間に第２のプリブースト閾値電圧Ｖｔ４を選択し、選択した閾値電圧を第２の比較器１３に与える。

なお、第１のプリブースト閾値電圧Ｖｔ１、第１のクランプ閾値電圧Ｖｔ２、第１のクランプ閾値電圧Ｖｔ３及び第２のプリブースト閾値電圧Ｖｔ４は、Ｖｔ２＜Ｖｔ１＜Ｖｔ４＜Ｖｔ３という電圧関係を有する。

第１の定電流回路１６１〜１６ｍは、ゲート配線Ｗｇと電源配線ＶＤＤｉとの間に接続される。第１の定電流回路１６１〜１６ｍは、第１の定電流源Ｉｓｐ１〜Ｉｓｐｍと、第１のスイッチＳＷｐ１〜ＳＷｐｍを有する。第１の定電流源Ｉｓｐ１〜Ｉｓｐｍは、電源配線に一端が接続される。第１のスイッチＳＷｐ１〜ＳＷｐｍは、第１の定電流源Ｉｓｐ１〜Ｉｓｐｍの他端とゲート配線Ｗｇとの間に接続され、ゲートモード設定回路１１により開閉状態が切り替えられる。

第２の定電流回路１７１〜１７ｍは、ゲート配線Ｗｇと接地配線との間に接続される。第２の定電流回路１７１〜１７ｍは、第２の定電流源Ｉｓｎ１〜Ｉｓｎｍと、第２のスイッチＳＷｎ１〜ＳＷｎｍを有する。第２の定電流源Ｉｓｎ１〜Ｉｓｎｍは、接地配線に一端が接続される。第２のスイッチＳＷｎ１〜ＳＷｎｍは、第２の定電流源Ｉｓｎ１〜Ｉｓｎｍの他端とゲート配線Ｗｇとの間に接続され、ゲートモード設定回路１１により開閉状態が切り替えられる。

なお、ゲートモード設定回路１１は、第１のスイッチＳＷｐ１〜ＳＷｐｍの開閉状態を制御する信号としてスイッチ制御信号Ｓｓｗｐ１〜Ｓｓｗｐｍを出力する。また、ゲートモード設定回路１１は、第２のスイッチＳＷｎ１〜ＳＷｎｍの開閉状態を制御する信号としてスイッチ制御信号Ｓｓｗｎ１〜Ｓｓｗｎｍを出力する。スイッチ制御信号は、ハイレベルのときに第１のスイッチ及び第２のスイッチを閉状態（オン状態）とし、ロウレベルのときに第１のスイッチ及び第２のスイッチを開状態（オフ状態）とする。

続いて、実施の形態１にかかるゲートドライバ４ａの動作について説明する。そこで、図３に実施の形態１にかかるゲートドライバ４ａの動作を説明するタイミングチャートを示す。なお、図３に示した例は、トランジスタ選択回路１０が第１の定電流回路１６１及び第２の定電流回路１７１のみを活性化対象として選択したものである。

図３に示す例では、タイミングＴ１において、パワーデバイス制御信号がハイレベルからロウレベルに切り替わる。これにより、第１の閾値電圧スイッチ１４は、第１のクランプ閾値電圧Ｖｔ２を選択し、第２の閾値電圧スイッチ１５は第２のプリブースト閾値電圧Ｖｔ４を選択した状態となる。

そして、ゲートモード設定回路１１は、スイッチ制御信号Ｓｓｗｐ１〜Ｓｓｗｐｍをハイレベルからロウレベルに切り替える。また、ゲートモード設定回路１１は、スイッチ制御信号Ｓｓｗｎ１をロウレベルからハイレベルに切り替える。

また、タイミングＴ１では、パワー素子５ａのゲートからの電荷の引き抜きが開始された時点であり、パワー素子５ａのゲート電圧Ｖｇが第２のプリブースト閾値電圧Ｖｔ４及び第１のクランプ閾値電圧Ｖｔ２よりも高い状態にある。そのため、第１の比較器１２が出力する第１の電圧検出信号及び第２の比較器１３が出力する第２の電圧検出信号は、共にハイレベルとなる。これにより、ゲートモード設定回路１１は、タイミングＴ１において、スイッチ制御信号Ｓｓｗｎ２〜Ｓｓｗｎｍをハイレベルとする。つまり、タイミングＴ１では、第２の定電流回路１７１〜１７ｍが全て活性状態なり、第２の定電流回路１７１〜１７ｍによりパワー素子５ａのゲートからの電荷の引き抜きを行う。

次いで、タイミングＴ２では、パワー素子５ａのゲート電圧Ｖｇが低下し、第２のプリブースト閾値電圧Ｖｔ４を下回る。これにより、第２の比較器１３は、第２の電圧検出信号をハイレベルからロウレベルに切り替える。そして、第２の電圧検出信号がロウレベルになったことに応じて、ゲートモード設定回路１１は、スイッチ制御信号Ｓｓｗｎ２〜Ｓｓｗｎｍをロウレベルとする。そのため、タイミングＴ２からタイミングＴ３までは、ゲートドライバ４ａは、トランジスタ選択回路１０が活性化を指示した第２の定電流回路１７１のみによりパワー素子５ａのゲートからの電荷の引き抜きを行うスルーレート制御を行う。

次いで、タイミングＴ３では、パワー素子５ａのゲート電圧Ｖｇがさらに低下し、第１のクランプ閾値電圧Ｖｔ２を下回る。これにより、第１の比較器１２は、第１の電圧検出信号をハイレベルからロウレベルに切り替える。そして、第１の電圧検出信号がロウレベルになったことに応じて、ゲートモード設定回路１１は、スイッチ制御信号Ｓｓｗｎ２〜Ｓｓｗｎｍを再びハイレベルとする。そのため、タイミングＴ３以降は、ゲートドライバ４ａは、トランジスタ選択回路１０が活性化を指示したか否かに関わらず第２の定電流回路１７１〜１７ｍによりパワー素子５ａのゲートをロウレベルに維持するクランプ制御を行う。

次いで、図３に示す例では、タイミングＴ４において、パワーデバイス制御信号がロウレベルからハイレベルに切り替わる。これにより、第１の閾値電圧スイッチ１４は第１のプリブースト閾値電圧Ｖｔ１を選択し、第２の閾値電圧スイッチ１５は第２のクランプ閾値電圧Ｖｔ３を選択した状態となる。

そして、ゲートモード設定回路１１は、スイッチ制御信号Ｓｓｗｎ１〜Ｓｓｗｎｍをハイレベルからロウレベルに切り替える。また、ゲートモード設定回路１１は、スイッチ制御信号Ｓｓｗｐ１をロウレベルからハイレベルに切り替える。

また、タイミングＴ４では、パワー素子５ａのゲートへの電荷の充電が開始された時点であり、パワー素子５ａのゲート電圧Ｖｇが第１のプリブースト閾値電圧Ｖｔ１及び第２のクランプ閾値電圧Ｖｔ３よりも低い状態にある。そのため、第１の比較器１２が出力する第１の電圧検出信号及び第２の比較器１３が出力する第２の電圧検出信号は、共にロウレベルとなる。これにより、ゲートモード設定回路１１は、タイミングＴ４において、スイッチ制御信号Ｓｓｗｐ２〜Ｓｓｗｐｍをハイレベルとする。つまり、タイミングＴ４では、第１の定電流回路１６１〜１６ｍが全て活性状態となり、第１の定電流回路１６１〜１６ｍによりパワー素子５ａのゲートへの電荷の充電を行う。

次いで、タイミングＴ５では、パワー素子５ａのゲート電圧Ｖｇが上昇し、第１のプリブースト閾値電圧Ｖｔ１を上回る。これにより、第１の比較器１２は、第１の電圧検出信号をロウレベルからハイレベルに切り替える。そして、第２の電圧検出信号がハイレベルになったことに応じて、ゲートモード設定回路１１は、スイッチ制御信号Ｓｓｗｐ２〜Ｓｓｗｐｍをロウレベルとする。そのため、タイミングＴ５からタイミングＴ６までは、ゲートドライバ４ａは、トランジスタ選択回路１０が活性化を指示した第１の定電流回路１６１のみによりパワー素子５ａのゲートへの電荷の充電を行うスルーレート制御を行う。

次いで、タイミングＴ６では、パワー素子５ａのゲート電圧Ｖｇがさらに上昇し、第２のクランプ閾値電圧Ｖｔ３を上回る。これにより、第２の比較器１３は、第２の電圧検出信号をロウレベルからハイレベルに切り替える。そして、第２の電圧検出信号がハイレベルになったことに応じて、ゲートモード設定回路１１は、スイッチ制御信号Ｓｓｗｐ２〜Ｓｓｗｐｍを再びハイレベルとする。そのため、タイミングＴ６以降は、ゲートドライバ４ａは、トランジスタ選択回路１０が活性化を指示したか否かに関わらず第１の定電流回路１６１〜１６ｍによりパワー素子５ａのゲートをハイレベルに維持するクランプ制御を行う。

上記説明より、実施の形態１にかかるゲートドライバ４ａでは、第１の比較器１２及び第２の比較器１３によりパワー素子５ａのゲート電圧Ｖｇをモニタすることで、ゲート電圧Ｖｇの遷移開始時にプリブースト動作を行い、ゲート電圧Ｖｇの遷移時間を短縮しながらゲート電圧Ｖｇが一定の電圧以上となった後はスルーレート制御を行うことができる。

また、実施の形態１にかかるゲートドライバ４ａでは、パワー素子５ａのゲート電圧Ｖｇをモニタすることで、ゲート電圧Ｖｇが十分に遷移した後は、スルーレート制御期間よりも多い個数の定電流回路を用いてパワー素子５ａのゲート電圧を維持するクランプ制御を行う。つまり、実施の形態１にかかるゲートドライバ４ａは、スルーレート制御に用いる回路とは別にアクティブミラークランプ回路用のトランジスタを準備することなく、アクティブミラークランプ回路と同等の機能を実現することができる。そして、アクティブミラークランプ回路に用いるトランジスタの面積を半導体チップから削減し、半導体チップを小さくすることができる。

また、実施の形態１にかかるゲートドライバ４ａでは、第１の閾値電圧スイッチ１４及び第２の閾値電圧スイッチ１５を用いて、パワー素子５ａのターンオン時とターンオフ時で第１の比較器１２及び第２の比較器１３に与える閾値電圧を切り替える。これにより、実施の形態１にかかるゲートドライバ４ａでは、ゲート電圧Ｖｇをモニタする比較器の個数を削減することができる。そして、比較器を削減することで半導体チップの面積を削減することができる。

実施の形態２
実施の形態２では、ゲートモード設定回路１１の具体的な回路例、及び、第１の定電流回路１６１〜１６ｍ及び第２の定電流回路１７１〜１７ｍの別の形態について説明する。そこで、図４に実施の形態２にかかる半導体装置のブロック図を示す。なお、実施の形態２の説明において、実施の形態１と同じ構成要素については実施の形態１と同じ符号を付して説明を省略する。

図４に示すように、実施の形態２にかかるゲートドライバ４ａでは、ゲートモード設定回路１１として論理回路群１１１〜１１ｍを用いる。また、第１の定電流回路１６１〜１６ｍとして、ＰＭＯＳトランジスタＭＰ１〜ＭＰｍを用い、第２の定電流回路１７１〜１７ｍとして、ＮＭＯＳトランジスタＭＮ１〜ＭＮｍを用いる。論理回路群１１１〜１１ｍは、ＰＭＯＳトランジスタＭＰ１〜ＭＰｍ及びＮＭＯＳトランジスタＭＮ１〜ＭＮｍに対応して設けられるものである。そして、論理回路群１１１〜１１ｍは、ＰＭＯＳトランジスタＭＰ１〜ＭＰｍ及びＮＭＯＳトランジスタＭＮ１〜ＭＮｍのオンオフ状態を切り替える信号としてゲート電圧Ｖｇｐ１〜Ｖｇｐｍ及びゲート電圧Ｖｇｎ１〜Ｖｇｎｍを出力する。なお、ゲート電圧Ｖｇｐ１〜Ｖｇｐｍの論理は、実施の形態１で説明したスイッチ制御信号Ｓｓｗｐ１〜Ｓｓｗｐｍとは逆の論理レベルとなる。

論理回路群１１１〜１１ｍは、同じ構成であるため、ここでは論理回路群１１１を用いて論理回路群について説明する。図４に示すように、論理回路群１１１は、ＮＯＴ回路２１、２４、２６、第１の論理積回路（例えば、ＡＮＤ回路２２）、第２の論理積回路（例えば、ＡＮＤ回路２３）、第１の論理和回路（例えば、ＯＲ回路２５）、第２の論理和回路（例えば、ＯＲ回路２７）、第３の論理和回路（例えば、ＯＲ回路２８）、第３の論理積回路（例えば、ＡＮＤ回路２９）を有する。

ＡＮＤ回路２２は、対応する活性化信号ＳＣＰｓ１と第１の電圧検出信号との論理積を演算する。ＡＮＤ回路２３は、ＡＮＤ回路２２の出力値と第２の電圧検出信号の反転信号との論理積を演算する。ＡＮＤ回路２３に入力される第２の電圧検出信号は、ＮＯＴ回路２４により反転された第２の電圧検出信号である。ＯＲ回路２５は、ＡＮＤ回路２３の出力値とパワーデバイス制御信号の反転信号との論理和を演算して、出力値を対応する第１の定電流回路（例えば、ＰＭＯＳトランジスタＭＰ１）に出力する。ＯＲ回路２５に入力されるパワーデバイス制御信号は、ＮＯＴ回路２１により反転されたパワーデバイス制御信号である。

ＯＲ回路２７は、対応する活性化信号ＳＣＮｓ１と第１の電圧検出信号の反転信号との論理和を演算する。ＯＲ回路２７に入力される第１の電圧検出信号は、ＮＯＴ回路２６により反転された第１の電圧検出信号である。ＯＲ回路２８は、ＯＲ回路２７の出力値と第２の電圧検出信号との論理和を演算する。ＡＮＤ回路２９は、ＯＲ回路２８の出力値とパワーデバイス制御信号の反転信号との論理積を演算して、出力値を対応する第２の定電流回路（例えば、ＮＭＯＳトランジスタＭＮ１）に出力する。ＡＮＤ回路２９に入力されるパワーデバイス制御信号は、ＮＯＴ回路２１により反転されたパワーデバイス制御信号である。

上記説明より、実施の形態２にかかるゲートドライバ４ａでは、ゲートモード設定回路１１として、簡易な論理回路で構成された論理回路群１１１〜１１ｍを用いることで実現できる。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は既に述べた実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において種々の変更が可能であることはいうまでもない。

例えば、上記実施の形態で説明したゲートドライバ４ａ等は、ＩＧＢＴ以外のパワー素子に対しても適用することができる。

１インバータ回路
２制御部
３絶縁素子
４ゲートドライバ
５パワー素子
１０トランジスタ選択回路
１１ゲートモード設定回路
１１１〜１１ｍ論理回路群
１２第１の比較器
１３第２の比較器
１４第１の閾値電圧スイッチ
１５第２の閾値電圧スイッチ
１６１〜１６ｍ第１の定電流回路
１７１〜１７ｍ第２の定電流回路
２１、２４、２６ＮＯＴ回路
２２、２３、２９ＡＮＤ回路
２５、２７、２８ＯＲ回路
ＭＰ１〜ＭＰｍＰＭＯＳトランジスタ
ＭＮ１〜ＭＮｍＮＭＯＳトランジスタ
Ｖｔ１第１のプリブースト閾値電圧
Ｖｔ２第１のクランプ閾値電圧
Ｖｔ３第２のクランプ閾値電圧
Ｖｔ４第２のプリブースト閾値電圧

Claims

エミッタ端子とコレクタ端子とゲート端子を有するパワー素子のゲートに接続されるゲート配線と、
前記ゲート配線と電源配線との間に接続された複数の第１の定電流回路と、
前記ゲート配線と接地配線との間に接続された複数の第２の定電流回路と、
前記複数の第１の定電流回路及び前記複数の第２の定電流回路から活性化する定電流回路を選択し、選択した定電流回路に対して活性化指示信号を出力する定電流回路選択回路と、
前記ゲート端子の電圧が第１の閾値電圧よりも高くなったことに応じて第１の電圧検出信号を第１の論理レベルから第２の論理レベルに切り替える第１の比較器と、
前記ゲート端子の電圧が第２の閾値電圧よりも高くなったことに応じて第２の電圧検出信号を前記第１の論理レベルから前記第２の論理レベルに切り替える第２の比較器と、
前記パワー素子のオンオフ状態を制御するゲート制御信号と、前記活性化指示信号と、前記第１の電圧検出信号と、前記第２の電圧検出信号と、に基づき前記定電流回路選択回路が選択した定電流回路のオンオフ状態を制御するゲートモード設定回路と、を有し、
前記ゲートモード設定回路は、
前記第１の電圧検出信号と前記第２の電圧検出信号が異なる論理レベルを示す期間は、前記定電流回路選択回路が選択した定電流回路のオンオフ状態を制御し、
前記第１の電圧検出信号と前記第２の電圧検出信号が同じ論理レベルを示す期間は、前記第１の電圧検出信号と前記第２の電圧検出信号が異なる論理レベルを示す期間よりもオン状態に制御する前記定電流回路の数を多くする半導体装置。
前記第１の閾値電圧は、第１のプリブースト閾値電圧と、前記第１のプリブースト閾値電圧よりも低い電圧値を有する第１のクランプ閾値電圧と、を含み、
前記第２の閾値電圧は、第２のクランプ閾値電圧と、前記第２のクランプ閾値電圧よりも低い電圧値を有する第２のプリブースト閾値電圧と、を含み、
前記第１のプリブースト閾値電圧は、前記第２のクランプ閾値電圧よりも低く、
前記第１のクランプ閾値電圧は、前記第２のプリブースト閾値電圧よりも低く、
前記ゲート制御信号がハイレベルを示す期間に前記第１のプリブースト閾値電圧を選択し、前記ゲート制御信号がロウレベルを示す期間に前記第１のクランプ閾値電圧を選択し、選択した閾値電圧を前記第１の比較器に与える第１の閾値電圧切換部と、
前記ゲート制御信号がハイレベルを示す期間に前記第２のクランプ閾値電圧を選択し、前記ゲート制御信号がロウレベルを示す期間に前記第２のプリブースト閾値電圧を選択し、選択した閾値電圧を前記第２の比較器に与える第２の閾値電圧切換部と、を有する請求項１に記載の半導体装置。
前記複数の第１の定電流回路は、それぞれ、
前記電源配線に一端が接続される第１の定電流源と、
前記第１の定電流源の他端と前記ゲート配線との間に接続され、前記ゲートモード設定回路により開閉状態が切り替えられる第１のスイッチと、を有し、
前記複数の第２の定電流回路は、それぞれ、
前記接地配線に一端が接続される第２の定電流源と、
前記第２の定電流源の他端と前記ゲート配線との間に接続され、前記ゲートモード設定回路により開閉状態が切り替えられる第２のスイッチと、を有する請求項１に記載の半導体装置。
前記複数の第１の定電流回路は、それぞれ、前記ゲートモード設定回路によりオンオフ状態が切り替えられるＰＭＯＳトランジスタを有し、
前記複数の第２の定電流回路は、それぞれ、前記ゲートモード設定回路によりオンオフ状態が切り替えられるＮＭＯＳトランジスタを有する請求項１に記載の半導体装置。
前記ゲートモード設定回路は、前記複数の第１の定電流回路及び前記複数の第２の定電流回路を構成する定電流回路のそれぞれに対応して設けられる複数の論理回路群を有し、
前記複数の論理回路群は、それぞれ、
対応する前記活性化指示信号と前記第１の電圧検出信号との論理積を演算する第１の論理積回路と、
前記第１の論理積回路の出力値と前記第２の電圧検出信号の反転信号との論理積を演算する第２の論理積回路と、
前記第２の論理積回路の出力値と前記ゲート制御信号の反転信号との論理和を演算して、出力値を対応する前記第１の定電流回路に出力する第１の論理和回路と、
対応する前記活性化指示信号と前記第１の電圧検出信号の反転信号との論理和を演算する第２の論理和回路と、
前記第２の論理和回路の出力値と前記第２の電圧検出信号との論理和を演算する第３の論理和回路と、
前記第３の論理和回路の出力値と前記ゲート制御信号の反転信号との論理積を演算して、出力値を対応する前記第２の定電流回路に出力する第３の論理積回路と、
を有する請求項１に記載の半導体装置。
前記パワー素子は、ＩＧＢＴ素子である請求項１に記載の半導体装置。