JP4830218B2 - 駆動信号供給回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明はスイッチング電源の技術分野に係り、特に、ポータブルコンピュータに適した電源に関する。
【０００２】
【従来の技術】
従来のスイッチングレギュレータの一例を図６の符号５１０に示す。
このスイッチング電源５１０は、制御回路５２０と、出力トランジスタ５１１と、インダクタンス素子５１３と、出力コンデンサ５１４と、フライホイールダイオード５１７とを有している。
【０００３】
出力トランジスタ５１１は、ｎチャネルＭＯＳＦＥＴで構成されており、そのゲート端子は制御回路５２０に接続されており、制御回路５２０によってその動作が制御される。
【０００４】
出力トランジスタ５１１のドレイン端子は高電圧電源ＶPに接続され、ソース端子はインダクタンス素子５１３の一端に接続されている。該インダクタンス素子５１３の他端は、出力端子５１８に接続されている。出力端子５１８と接地電位の間には、出力コンデンサ５１４が接続されており、この出力コンデンサ５１４と並列に負荷５１５が接続されている。
【０００５】
フライホイールダイオード５１７のアノード端子は接地電位に接続され、カソード端子は出力トランジスタ５１１のソース端子に接続されている。
【０００６】
出力トランジスタ５１１が導通すると、そのソース端子が高電圧電源ＶPに接続される。この状態ではフライホイールダイオード５１７は逆バイアスされ、高電圧電源ＶPからインダクタンス素子５１３を介して出力コンデンサ５１４及び負荷５１５に電流が供給される。
【０００７】
その状態から出力トランジスタ５１１が遮断すると、インダクタンス素子５１３に起電力が生じ、出力トランジスタ５１１のソース端子が負電位に振られ、フライホイールダイオード５１７が順バイアスされ、インダクタンス素子５１３に蓄積されたエネルギーによって負荷５１５に電流が供給される。
【０００８】
上記の出力トランジスタ５１１の動作は制御回路５２０によって制御されている。制御回路５２０の内部構成を説明すると、該制御回路５２０内には、第１、第２の分圧抵抗５２１、５２２と、コンパレータ５２５と、基準電圧回路５２６と、レベルシフト回路５３３と、バッファ回路５３５と、補助電源回路５３９とを有している。
【０００９】
出力端子５１８の電圧は、第１、第２の分圧抵抗５２１、５２２によって分圧され、コンパレータ５２５の反転入力端子に入力されている。基準電圧回路５２６が出力する基準電圧は、コンパレータ５２５の非反転入力端子に入力されており、コンパレータ５２５は、出力端子５１８の分圧電圧と基準電圧とを比較し、比較結果をレベルシフト回路５３３を介してバッファ回路５３５に出力する。
【００１０】
バッファ回路５３５は、補助電源回路５３９によって動作し、比較結果に従い、出力端子５１８の分圧電圧が基準電圧よりも小さいときには、補助電源回路５３９から供給される電力により、出力トランジスタ５１１のゲート端子に高電圧を印加し、出力トランジスタ５１１を導通させる。その逆のときにはゲート端子にソース端子と同電位の電圧を印加し、出力トランジスタ５１１を遮断させる。
【００１１】
上記コンパレータ５２５は、ヒステリシス特性を有しており、出力トランジスタ５１１が一旦導通すると、出力端子５１８の分圧電圧が、ヒステリシス特性の電圧分だけ低下しないと出力トランジスタ５１１が遮断に転じないように、その制御を行なう。
【００１２】
このヒステリシス特性のため、負荷５１５が軽くなり、出力電流が小さくなった場合に、出力端子５１８の電圧が低下しにくく、そのため、スイッチング電源５１０の発振周波数が低下する。
【００１３】
一般に、スイッチング電源５１０をコンピュータのオーディオ用に使用する場合には、スイッチング電源５１０の発振周波数が、音声帯域に存在すると、スイッチング周波数がスピーカーに雑音となって現れてしまうという問題がある。
【００１４】
従って、上記スイッチング電源５１０では、軽負荷の場合に発振周波数が低下し、音声帯域の上限周波数ＦM(ＦM≒２０ｋＨｚ)以下になった場合にノイズが発生してしまう。
【００１５】
図５のグラフ中の符号Ｌ3は、負荷の大きさと、このスイッチング電源５１０の発振周波数との関係を示す曲線である。負荷５１５が、大きさＢよりも軽くなると、発振周波数が音声帯域の上限周波数ＦMよりも低下する。
【００１６】
発振周波数が負荷の大小によらずに一定になる回路としては、図７の符号６１０に示すスイッチング電源がある。
【００１７】
このスイッチング電源６１０は、第１、第２の出力トランジスタ６１１、６１２と、制御回路６２０と、インダクタンス素子６１３と、出力コンデンサ６１４とを有している。
【００１８】
第１、第２の出力トランジスタ６１１、６１２は、ｎチャネルＭＯＳＦＥＴで構成されており、第１の出力トランジスタ６１１のドレイン端子は、高電圧電源ＶPに接続され、他方、第２の出力トランジス６１２のソース端子は接地電位に接続されている。
【００１９】
第１の出力トランジスタ６１１のソース端子と第２の出力トランジスタ６１２のドレイン端子とは互いに接続されている。この互いに接続された部分を符号６１９で示す接続点とすると、インダクタンス素子６１３の一端は、該接続点６１９に接続されている。
【００２０】
インダクタンス素子６１３の他端は出力端子６１８に接続されており、該出力端子６１８と接地電位の間に、出力コンデンサ６１４が接続されている。
負荷６１５は、出力コンデンサ６１４に並列に接続されている。
【００２１】
第１、第２の出力トランジスタ６１１、６１２のゲート端子には、制御回路６１０が接続されており、第１、第２の出力トランジスタ６１１、６１２の動作は制御回路６１０によって制御される。
【００２２】
上記既説明のスイッチング電源５１０と同じ部分は省略し、このスイッチング電源６１０の制御回路６２０の内部構成を説明する。
【００２３】
この制御回路６２０は、第１、第２の出力トランジスタ６１１、６１２の動作をそれぞれ制御する第１、第２の制御回路６３０、６４０を有している。
【００２４】
出力端子６１８の電圧は、第１、第２の分圧抵抗６２１、６２２によって分圧され、コンパレータ６２５によって、その分圧電圧と基準電圧源６２６が出力する基準電圧とが比較され、コンパレータ６２５からその比較結果が出力される。
【００２５】
ここでは分圧電圧が基準電圧よりも高い場合にはロー信号が出力され、逆の場合にはハイ信号が出力される。
【００２６】
第１、第２の制御回路６３０、６４０内には、それぞれ第１、第２の遅延回路６３２、６４２が設けられており、第１の遅延回路６３２には、コンパレータ６２５の出力信号が直接入力され、第２の遅延回路６３２には、コンパレータ６２５の出力信号がインバータ６４１で反転されて入力される。
【００２７】
第１の遅延回路６３２の出力信号は、レベルシフト回路６３３とバッファ回路６３５とを介して第１の出力トランジスタ６１１に出力され、第２の遅延回路６４２の出力信号は、バッファ回路６４５を介して第２の出力トランジスタ６１２に出力される。
【００２８】
第１、第２の遅延回路６３２、６４２は、入力された信号が、ロー信号からハイ信号に変化するタイミングだけを遅延して出力するように構成されており、その結果、第１、第２の出力トランジスタ６１１、６１２は、コンパレータ６２５の出力信号が切り替わるタイミングのうち、それぞれ遮断状態から導通状態に転じるタイミングだけが遅れる。
【００２９】
先ず、第２の出力トランジスタ６１２が遮断している状態で、第１の出力トランジスタ６１１が導通し、インダクタンス素子６１３の一端が高電圧電源ＶPに接続されると、高電圧電源ＶPからインダクタンス素子６１３を介して、負荷６１５及び出力コンデンサ６１４に電流が供給される。
【００３０】
次に、第１の出力トランジスタ６１１が導通から遮断に転じると、インダクタンス素子６１３に蓄積されたエネルギーによって負荷６１５と出力コンデンサ６１４に電流が供給される。その電流は、第２の出力トランジスタ６１２内の寄生ダイオードを通って流れるか、又は、第２の出力トランジスタ６１２が導通している場合には、通常とは逆向きに(ソース端子からドレイン端子に向かって)流れる。
【００３１】
この場合、第２の出力トランジスタ６１２が導通していると、今度は出力コンデンサ６１４が放電を開始し、インダクタンス素子６１３と第２の出力トランジスタ６１２を介して接地電位に電流が流れる。図６中の符号６１６は、その放電電流の向きを示している。
【００３２】
この放電電流は、出力コンデンサ６１４の電荷を消費するため、軽負荷の場合であっても出力端子６１８の電圧は速やかに低下する。
【００３３】
そして、出力端子６１８の分圧電圧が基準電圧よりも低下すると、第２の出力トランジスタ６１２は遅延することなく遮断され、次いで、第１の出力トランジスタ６１１は、第１の遅延回路６３２で設定された遅延時間だけ経過した後導通する。
【００３４】
第１の出力トランジスタ６１１が導通した時点では、出力コンデンサ６１４の放電により、軽負荷であっても重負荷のときと同程度まで出力端子６１８の電圧は低下している。
【００３５】
従って、このスイッチング電源６２０では、第１、第２の出力トランジスタ６１１、６１２の発振周波数は、負荷の大小によらず、ほぼ一定になる。
【００３６】
図５のグラフの符号Ｌ2は、負荷６１５の大小とスイッチング電源６１０の発振周波数の関係を示すグラフである。
【００３７】
このスイッチング電源６１０では、発振周波数が高い方が出力リップル電圧が小さく、出力端子６１８の電圧を一定に維持しやすい。従って、重負荷のときに出力端子６１８の電圧を低下させないために、発振周波数は音声帯域の上限周波数ＦMよりもかなり高めに設定されている。そのため、逆に軽負荷の場合には発振周波数が高すぎ、第１、第２の出力トランジスタ６１１、６１２が不必要にスイッチング動作するため、軽負荷の効率が低下してしまい、ポータブルコンピュータには不向きである。
【００３８】
【発明が解決しようとする課題】
本発明は上記従来技術の不都合を解決するために創作されたものであり、その目的は、ポータブルコンピュータに適した電源を提供することにある。
【００３９】
【課題を解決するための手段】
上記課題を解決するために、本発明の駆動信号供給回路は、電源電圧供給端子と第１のノードとの間に接続された第１のスイッチングトランジスタと、上記第１のノードと基準電圧供給端子との間に接続され、上記第１のスイッチングトランジスタが遮断状態にあるときに導通状態となり得る第２のスイッチングトランジスタと、一端が上記第１のノードに接続されたコイルと、上記コイルの他端と基準電圧供給端子との間に接続された平滑コンデンサとを有するスイッチングレギュレータの第１及び第２のスイッチングトランジスタに駆動信号を供給する駆動信号供給回路であって、スイッチングレギュレータの出力電圧に応じた第１の検出電圧と第１の基準電圧とを比較して第１の比較信号を出力する比較回路と、上記第１の比較信号を入力して上記第１のスイッチングトランジスタを駆動するための第１の駆動信号を出力する第１の駆動回路と、上記第１の比較信号を入力して上記第２のスイッチングトランジスタを駆動するための第２の駆動信号を出力する第２の駆動回路と、上記第１のノードの電圧に応じた第２の検出電圧と第２の基準電圧とを比較して第２の比較信号を出力する第２の比較回路と、上記第２の比較信号を入力して上記第２のスイッチングトランジスタの導通を禁止するための禁止信号を出力する論理回路とを有する。
また、本発明の駆動信号供給回路は、好適には、上記第２の基準電圧が電源電圧に応じて変化する。
更に、本発明の駆動信号供給回路においては、上記第１の駆動回路が、上記第１の比較信号の立ち上がり又は立ち下がりに第１の遅延時間を与える第１の遅延回路を有し、上記第２の駆動回路が、上記第１の比較信号の反転信号の立ち上がり又は立ち下がりに第２の遅延時間を与える第２の遅延回路と、上記第２の遅延回路の出力信号と上記禁止信号との所定の論理演算を行なって論理信号を出力する論理手段とを有する。
【００４０】
本発明の駆動信号供給回路は上記のように構成されており、第２のスイッチングトランジスタが平滑コンデンサを放電させる放電期間が設けられている。軽負荷の場合には、この放電期間に放電される電荷量に応じて平滑コンデンサの電圧が低下するため、出力電圧が低下する。従って、第１のスイッチングトランジスタが遮断している期間が短くなり、軽負荷の場合におけるスイッチングレギュレータの発振周波数の低下が抑制される。
【００４１】
そして、本発明の駆動信号供給回路においては、第１のノードの電圧に応じて出力される禁止信号により第２のスイッチングトランジスタが強制的に遮断状態とされ、上記放電期間が終了させられる。このように、上記放電期間が強制的に終了させられ、平滑コンデンサの過度の放電が防止されるので、スイッチングレギュレータの効率の低下が抑制される。
【００４２】
このように、本発明のスイッチングレギュレータは、軽負荷の場合における発振周波数の音声帯域への低下を防止できると共に、電力変換効率を高く維持することができる。
【００４３】
【発明の実施の形態】
図１の符号１０は本発明の一例のスイッチング電源を示している。
このスイッチング電源１０は、第１、第２の出力トランジスタ１１、１２と、インダクタンス素子１３と、出力コンデンサ１４と、制御回路２０と、周波数制御装置５０とを有している。
【００４４】
第１、第２の出力トランジスタ１１、１２は、ｎチャネルＭＯＳＦＥＴで構成されており、第１の出力トランジスタ１１のドレイン端子は高電圧電源ＶPに接続され、他方、第２の出力トランジスタ１２のソース端子は接地電位に接続されている。
【００４５】
第１の出力トランジスタ１１のソース端子は第２の出力トランジスタ１２のドレイン端子に接続されている。符号１９は、第１の出力トランジスタと第２の出力トランジスタ１２との接続点を示している。
【００４６】
この接続点１９には、インダクタンス素子１３の一端が接続されている。該インダクタンス素子１３の他端は、出力端子１８に接続されている。
【００４７】
出力端子１８と接地電位の間に、出力コンデンサ１４が接続されており、負荷１５が出力端子１８と接地電位の間に、出力コンデンサ１４と並列に接続されている。
【００４８】
第１、第２の出力トランジスタ１１、１２のゲート端子は、制御回路２０に接続されており、導通状態と遮断状態が制御回路２０によって制御される。
【００４９】
第２の出力トランジスタ１２が遮断している状態で、第１の出力トランジスタ１１が導通すると、インダクタンス素子１３の一端が高電圧電源ＶPに接続され、インダクタンス素子１３に高電圧電源ＶPから電流が流される。その電流は出力コンデンサ１４を充電すると共に負荷１５に供給される。
【００５０】
第１、第２の出力トランジスタ１１、１２の内部には、ソース拡散層をアノードとし、ドレイン拡散層をカソードとする寄生ダイオードが生じている。
【００５１】
そのため、第１の出力トランジスタ１１が導通から遮断に転じ、インダクタンス素子１３の両端に出力コンデンサ１４を充電する方向の電流が生じると、接続点１９が負電位になり、第２の出力トランジスタ１２内部の寄生ダイオードが順バイアスされる。その結果、寄生ダイオードが導通し、インダクタンス素子１３から供給される電流は、その寄生ダイオードを流れ、その電流が負荷１５と出力コンデンサ１４に供給される。
【００５２】
次いで、第２の出力トランジスタ１２のゲート端子にスレッショルド電圧以上の電圧が印加され、第２の出力トランジスタ１２が導通すると、内部の寄生ダイオードを通らずに、第２の出力トランジスタ１２のソース端子からドレイン端子に向けて電流が流れる。
【００５３】
インダクタンス素子１３に蓄積されたエネルギーが消費されると、出力コンデンサ１４を充電する向きの電流は停止する。その時点で第２の出力トランジスタ１２が導通状態にあると、今度は、出力コンデンサ１４の放電により、インダクタンス素子１３に、出力端子１８から接続点１９に向って電流が流れる。また、その電流は第２の出力トランジスタ１２のドレイン端子からソース端子に向かって流れる。
【００５４】
この状態では、インダクタンス素子１３に、出力コンデンサ１４から供給される放電電流によってエネルギーが蓄積される。また、このとき、出力コンデンサ１４の放電電流は、負荷１５にも供給される。
【００５５】
次いで、第２の出力トランジスタ１２が遮断すると、第１、第２の出力トランジスタ１１、１２の両方が遮断した状態になり、インダクタンス素子１３に蓄積されたエネルギーによって、インダクタンス素子１３の両端に、出力コンデンサ１４の放電電流と同じ向きに電流を流す極性の電圧が生じる。
【００５６】
その電圧により、第１の出力トランジスタ１１のソース端子には、高電圧電源ＶPの電圧よりも高い電圧が印加され、インダクタンス素子１３に生じた電圧により、第１の出力トランジスタ１１内部の寄生ダイオードを通って、高電圧電源ＶPに電流が流れ込む。
【００５７】
その電流は、インダクタンス素子１３に蓄積されたエネルギーが消費されると停止する。
【００５８】
上記のような第１、第２の出力トランジスタ１１、１２の導通と遮断は制御回路２０によって制御される。制御回路２０の内部構成を説明すると、該制御回路２０は、第１、第２の分圧抵抗２１、２２と、主基準電圧源２６と、主コンパレータ２５と、第１、第２のゲート駆動回路３０、４０とを有している。
【００５９】
第１、第２の分圧抵抗２１、２２は直列接続されており、出力端子１８に現れる電圧が、第１、第２の分圧抵抗２１、２２によって分圧される。分圧された出力電圧は、主コンパレータ２５の反転入力端子に入力される。
【００６０】
主基準電圧源２６が出力する主基準電圧Ｖref1は、主コンパレータ２５の非反転入力端子に入力されており、分圧電圧が主基準電圧Ｖref1よりも大きいときには主コンパレータ２５から低電圧のロー信号が出力され、その逆のときには高電圧のハイ信号が出力される。
【００６１】
主コンパレータ２５から出力された信号は、第１、第２のゲート駆動回路３０、４０にそれぞれ出力される。
【００６２】
先ず、第１のゲート駆動回路３０を説明すると、この第１のゲート駆動回路３０は、第１の遅延回路３２と、レベルシフト回路３３と、第１のバッファ回路３５と、ダイオード３７と、補助電源用コンデンサ３６とを有している。
【００６３】
主コンパレータ２５から出力された信号は、第１のゲート駆動回路３０内では、先ず、第１の遅延回路３２に入力される。この第１の遅延回路３２では、入力された信号のうち、ロー信号からハイ信号に転じるタイミングだけが遅延されてレベルシフト回路３３に出力される。
【００６４】
レベルシフト回路３３は、入力された信号の電圧値を高電圧側にシフトさせ、第１のバッファ回路３５に出力する。
【００６５】
第１のバッファ回路３５の電源電圧端子は、ダイオード３７のカソード端子に接続されており、該ダイオード３７のアノード端子は低電圧電源ＶDDに接続されている。この低電圧電源ＶDDの出力電圧は、高電圧電源ＶPの出力電圧よりも低い。
【００６６】
また、第１のバッファ回路３５の接地電圧側端子は第１の出力トランジスタ１１のソース端子(接続点１９)に接続されている。
【００６７】
従って、ダイオード３７が順バイアスされ、低電圧電源ＶDDから電流が供給されると、その電流は第１のバッファ回路３５に供給され、第１の出力トランジスタ１１のソース端子に流れ込む。
【００６８】
また、第１のバッファ回路３５の電源電圧端子と接地電圧端子との間には、補助電源用コンデンサ３６が接続されている。従って、ダイオード３７を流れた電流は、補助電源用コンデンサ３６を充電する。
【００６９】
第１の出力トランジスタ１１のソース端子の電圧が低電圧電源ＶDDよりも充分に低い場合には、ダイオード３７は順バイアスされ、第１のバッファ回路３５はダイオード３７を流れた電流によって動作すると共に、補助電源用コンデンサ３６は低電圧電源ＶDDによって充電される。
【００７０】
他方、インダクタンス素子１３に生じた起電力により、第１の出力トランジスタ１１内部の寄生ダイオードが順バイアスされる状態では、第１の出力トランジスタ１１のソース端子の電圧は、低電圧源ＶDDよりも高いから、ダイオード３７は逆バイアスされ、第１のバッファ回路３５は、補助電源用コンデンサ３６から電力の供給を受ける。
【００７１】
第１のバッファ回路３５は、入力された信号の極性を反転させず、出力インピーダンスを小くして第１の出力トランジスタ１１のゲート端子に出力する。
【００７２】
先ず、主コンパレータ２５から出力された信号がロー信号である場合を説明すると、この場合には、第１のバッファ回路３５から、第１の出力トランジスタ１１のゲート端子にロー信号が印加される。即ち、第１の出力トランジスタ１１のゲート端子とソース端子とが実質的に接続される。
【００７３】
次に、主コンパレータ２５からハイ信号が出力された場合を説明すると、この場合には、第１の出力トランジスタ１１のソース端子の電位の大きさによらず、第１のバッファ回路３５は、第１の出力トランジスタ１１のゲート端子とソース端子の間に、スレッショルド電圧以上の正電圧を印加し、第１の出力トランジスタ１１を導通させる。その結果、第１の出力トランジスタ１１のソース端子は、高電圧電源ＶPと略同電位になる。
【００７４】
低電圧電源ＶDDの出力電圧は、通常、高電圧電源ＶPの出力電圧よりも低いため、第１の出力トランジスタ１１が導通すると、ダイオード３７は逆バイアスされる。この状態では、第１のバッファ回路３５の電源電圧端子は低電圧電源ＶDDから切り離され、第１のバッファ回路３５は補助電源用コンデンサ３６の充電電圧によって駆動される。
【００７５】
なお、この状態では第１のバッファ回路３５の接地電圧端子は高電圧電源ＶPと同電位になり、電源電圧端子は、高電圧電源ＶPの電圧に補助電源用コンデンサ３６の充電電圧を加算した電位になっている。
【００７６】
そして、その状態から主コンパレータ２５の出力信号がハイ信号からロー信号に転じると、第１のバッファ回路３５は、第１の出力トランジスタ１１を遅延なしに遮断させる。
【００７７】
次に、第２のゲート駆動回路４０の動作を説明すると、該第２のゲート駆動回路４０は、インバータ素子４１と、第２の遅延回路４２と、主論理回路４３と、第２のバッファ回路４５とを有している。
【００７８】
主コンパレータ２５から出力された信号は、先ず、インバータ素子４１で反転され、第２の遅延回路４２に出力される。
【００７９】
この第２の遅延回路４２は、入力された信号がロー信号からハイ信号に変化するときだけ、その変化が遅延されて出力される。
【００８０】
第２の遅延回路４２から出力された信号は、主論理回路４３を介して、第２のバッファ回路４５に伝達される。
【００８１】
主論理回路４３には、周波数制御装置５０から出力される制御信号が入力されており、第２の遅延回路４２から入力された信号の伝達状態は制御信号によって制御される。
【００８２】
ここで、第２の遅延回路４２から出力された信号が、第２のバッファ回路４５にそのまま伝達されたものとすると、第２のバッファ回路４５は、入力された信号の極性を反転させず、出力インピーダンスを小さくして第２の出力トランジスタ１２のゲート端子に出力する。
【００８３】
主コンパレータ２５からハイ信号が出力されると、その信号はインバータ素子４１で反転され、その信号が第２の出力トランジスタ１２のゲート端子に伝達された場合に、第２の出力トランジスタ１２は遮断する。
【００８４】
第１の出力トランジスタ１１が導通し、第２の出力トランジスタ１２が遮断した状態では、上述したように、インダクタンス素子１３には、高電圧電源ＶPから電流が供給され、出力コンデンサ１４は、その電流によって充電される。また、インダクタンス素子１３を流れた電流は、負荷１５にも供給される。
【００８５】
次に、その状態から主コンパレータ２５の出力がハイ信号からロー信号に切り替わると、第１の出力トランジスタ１１は直ちに遮断するのに対し、インバータ素子４１から出力される信号は第２の遅延回路４２によって遅れて伝達され、先ず、第１の出力トランジスタ１１と第２の出力トランジスタ１２とが両方とも遮断した状態になり、上述したように、第２の出力トランジスタ１２内部の寄生ダイオードを通って電流が流れる。
【００８６】
次いで、第１の出力トランジスタ１１が遮断した状態で第２の出力トランジスタ１２のゲート端子にハイ信号が伝達されると、上述したように、第２の出力トランジスタ１２は導通し、第２の出力トランジスタ１２のソース端子からドレイン端子に向けて電流が流れる。
【００８７】
図４のグラフは、スイッチング電源１０の上記動作を示すタイミングチャートであり、同図の符号Ｎ1〜Ｎ9で示した電圧波形は、それぞれ、主コンパレータ２５の出力信号(Ｎ1)、第１の遅延回路３２の出力信号(Ｎ2)、第２の遅延回路４２の出力信号(Ｎ3)、第１の出力トランジスタ１１のゲート端子の電圧(Ｎ4)、第２の出力トランジスタ１２のゲート端子の電圧(Ｎ5)、接続点１９の電圧(Ｎ6)、インバータ素子４１の出力信号であって、後述する周波数制御装置５０のフリップフロップ５５のリセット端子に入力される信号(Ｎ7)、副コンパレータ５１の出力信号(Ｎ8)、フリップフロップ５５の他方のセット端子に入力される信号(Ｎ9)、フリップフロップ５５の出力信号であって周波数制御装置５０の出力信号(Ｎ10)である。
【００８８】
また、同図の符号ＩＬ1は、インダクタンス素子１３に流れる電流波形を示しており、出力コンデンサ１４を充電する方向の電流を正極性とし、出力コンデンサ１４を放電させる方向の電流を負極性で表している。
【００８９】
図４のグラフに於いて、時刻ｔ0で主コンパレータ２５の出力信号がローからハイに転じており、その後、第１の遅延回路３２で遅延時間ｔd1が与えられ、時刻ｔ1に達したときに第１の出力トランジスタ１１が導通する。
【００９０】
この時刻ｔ1に達する直前では、第１、第２の出力トランジスタ１１、１２は両方とも遮断しており、第１の出力トランジスタ１１が導通した結果、時刻ｔ1でインダクタンス素子１３に電流ＩＬ1が流れ始める。
【００９１】
そして、時刻ｔ1以降、電流ＩＬ1は増加し、時刻ｔ2に於いて主コンパレータ２５の出力信号がハイからローに転じ、第１の出力トランジスタ１１が遮断すると、電流ＩＬ1は減少に転じる。このとき、第１、第２の出力トランジスタ１１、１２のゲート端子にはそれらのソース端子と同電位の電圧が印加されており、遮断状態にある。時刻ｔ2に於いて第１の出力トランジスタ１１が遮断すると、接続点１９の電圧は負に振られ(Ｎ6)、インダクタンス素子１３に蓄積されたエネルギーによって、出力コンデンサ１４を充電する方向の電流が流れる。その電流は、第２の出力トランジスタ１２内の寄生ダイオードを通って流れる。
【００９２】
次いで、時刻ｔ3に於いて第２の出力トランジスタ１２のゲート端子に高電圧が印加されると、第２の出力トランジスタ１２が導通し、ソース端子からドレイン端子に向けて電流を流すようになる。この状態では第２の出力トランジスタ１２の両端に生じる電圧は減少し、接続点１９の電位は接地電位に近づく。
【００９３】
この時刻ｔ3以降、インダクタンス素子１３に蓄積されたエネルギーが徐々に減少し、電流ＩＬ1の大きさは小さくなる。時刻ｔ4においてインダクタンス素子１３に蓄積されたエネルギーがゼロになり、電流ＩＬ1はゼロになると、接続点１９の電位は接地電位に等しくなる。
【００９４】
時刻ｔ4では、第２の出力トランジスタ１２のゲート端子には高電圧が印加されており、導通状態にある。この状態では、出力コンデンサ１４の高電圧側の端子は、第２の出力トランジスタ１２によって接地電位に接続されているので、時刻ｔ4以降、今度は出力コンデンサ１４が放電を開始し、出力コンデンサ１４がインダクタンス素子１３に放電電流を供給する。
【００９５】
この状態では、インダクタンス素子１３に流れる電流ＩＬ1の向きは、時刻ｔ2〜ｔ4の間とは逆向きになっている。出力コンデンサ１４の放電電流は、第２の出力トランジスタ１２が遮断するまで流れ、徐々に増加するため、出力端子１８の電位は徐々に低下するのに対し、接続点１９の電位は徐々に高くなる。
【００９６】
従来技術のスイッチング電源では、第２の出力トランジスタ１２は、出力端子１８の電圧低下によって主コンパレータ２５の出力信号が反転し、第１の出力トランジスタ１１が導通に転じるまで導通状態を維持していたが、本発明のスイッチング電源１０では、下記のように軽負荷であって、主コンパレータ２５の出力信号が反転する前であっても、第２の出力トランジスタ１２が遮断するように構成されている。
【００９７】
第２の出力トランジスタ１２を制御するのは周波数制御装置５０である。
この周波数制御装置５０は、副コンパレータ５１と、副基準電圧源５２と、副論理回路５３とを有している。
【００９８】
副コンパレータ５１には、副基準電圧源５２が出力する副基準電圧Ｖref2と、接続点１９の電圧とが入力されている。ここでは、副基準電圧Ｖref2は正電圧である(Ｖref2＞ＧＮＤ)。このＶref2の正電圧をコントロールすることにより、下限のスイッチング周波数をコントロールすることができる。
【００９９】
副コンパレータ５１は、両方の電圧を比較し、比較結果を副論理回路５３に出力している。
【０１００】
副論理回路５３には、インバータ素子４１の出力信号と、第２の遅延回路４２の出力信号と、副コンパレータ５１の出力信号とが入力される。副論理回路５３の出力信号は主論理回路４３に出力される。
【０１０１】
主論理回路４３には、第２の遅延回路４２の出力信号と副論理回路５３の出力信号とが入力され、上述したように、第２の遅延回路４２から入力される信号の伝達状態が、副論理回路５３から入力される信号によって制御される。
【０１０２】
第２の遅延回路４２からは、第２の出力トランジスタ１２を導通させる信号(ハイ信号)と、遮断させる信号の２種類の信号(ロー信号)が出力される。それに対し、副論理回路５３から主論理回路４３に対しては、伝達許容信号と強制遮断信号の２種類の信号が出力されている。
【０１０３】
主論理回路４３は、副論理回路５３から入力される信号によって下記のように動作が変化する。
【０１０４】
副論理回路５３から伝達許容信号が入力されている場合には、主論理回路４３は、第２の遅延回路４２の出力信号を第２のバッファ回路４５にそのまま伝達する。
【０１０５】
他方、強制遮断信号が入力された場合には、主論理回路４３から第２の出力トランジスタ１２を導通させる信号が入力されていても、第２のバッファ回路４５に、第２の出力トランジスタ１２を遮断させる信号を出力する。
【０１０６】
副論理回路５３は、第２の遅延回路４２の入力信号と出力信号が第２の出力トランジスタ１２を導通させる極性であり、且つ、副コンパレータ５１において、接続点１９の電位が予め設定された副基準電圧Ｖref2を超えたときに、主論理回路５３に強制遮断信号を出力する。
【０１０７】
副論理回路５３は、強制遮断信号を出力する前は伝達許容信号を出力しており、強制遮断信号が出力される直前は、第２の遅延回路４２から第２の出力トランジスタ１２を導通させる信号が出力されている。そのため、第２の出力トランジスタ１２は導通している。
【０１０８】
第２の遅延回路４２から第２の出力トランジスタ１２を導通させる信号が出力されている状態で、副論理回路５３が強制遮断信号を出力すると、第２の出力トランジスタ１２は強制的に遮断される。
【０１０９】
ここで、第１、第２の出力トランジスタ１１、１２はそれぞれハイ信号で導通し、ロー信号で遮断する。副コンパレータ５１において、接続点１９の電位が副基準電圧源５２が出力する副基準電圧Ｖref2を超えた時刻ｔ5で、副論理回路５３が強制遮断信号を出力する。
【０１１０】
このでは強制遮断信号がハイ信号である。この場合、主論理回路４３は、インバータ素子４６の出力端子がＮＯＲ素子４７の一方の入力端子に接続された回路で構成することができる。
【０１１１】
また、副論理回路５３は、副コンパレータ５１の出力信号と第２の遅延回路４２の出力信号が入力されるＮＡＮＤ素子５６と、そのＮＡＮＤ素子５６の出力信号と、インバータ素子４１の出力信号が入力されるフリップフロップ回路５５とで構成することができる。
【０１１２】
フリップフロップ回路５５の出力信号は、主論理回路４３のＮＯＲ素子４７の他方の入力端子に入力される。
【０１１３】
図４のタイミングチャートでは、時刻ｔ5において、接続点１９の電位が副基準電圧Ｖref2を超えており、この時刻ｔ5で第２の出力トランジスタ１２が遮断する。その結果、出力コンデンサ１４の放電電流は徐々に停止する。
【０１１４】
そして、今度はインダクタンス素子１３に起電力が生じ、その起電力が第１の出力トランジスタ１１内の寄生ダイオードを順バイアスし、インダクタンス素子１３に蓄積されたエネルギーによって電流ＩＬ1が流れる。
【０１１５】
その電流ＩＬ1がインダクタンス素子１３内を流れる方向は、出力コンデンサ１４の放電電流が流れるときの方向と同じである。インダクタンス素子１３に蓄積されたエネルギーが消費されると、インダクタンス素子１３に流れる電流ＩＬ1は停止する。ここでは時刻ｔ6で電流ＩＬ1は停止している。
【０１１６】
時刻ｔ5以降は、第１、第２の出力トランジスタ１１、１２の両方のゲート端子に、各トランジスタ１１、１２を遮断させる信号が入力される。
【０１１７】
電流ＩＬ1が停止した時刻ｔ6の後、出力端子１８の電圧の低下によって、時刻ｔ7において、主コンパレータ２５がハイ信号を出力すると、第１の出力トランジスタ１１は、第１の遅延回路３２内に設定された遅延時間ｔd1だけ遅れて導通する。
【０１１８】
第２の出力トランジスタ１２は、副コンパレータ５１の出力信号が反転した時刻ｔ5で既に遮断しているから、第２の出力トランジスタ１２の状態は、主コンパレータ２５の出力信号では変化しない。
【０１１９】
本発明のスイッチング電源１０は、従来技術のスイッチング電源５１０に比べると、第１の出力トランジスタ１１の導通期間は、時刻ｔ4〜ｔ5の間に出力コンデンサ１４の放電電流が流れる。
【０１２０】
この出力コンデンサ１４の放電電流は負荷１５が軽くても流れるため、軽負荷の場合の第１、第２の出力トランジスタ１１、１２の発振周波数の低下が防止される。負荷１５が重くなり、インダクタンス素子１３に流れる電流が増加した場合には、副コンパレータ５１の出力信号が反転する時刻ｔ5が遅れて主コンパレータ２５の出力信号が反転する時刻ｔ8に近づく。
【０１２１】
そして、負荷１５が更に重くなり、副コンパレータ５１の出力信号が反転する前に主コンパレータ２５の出力信号が反転するようになると、周波数制御装置５０は動作しない状態になる。負荷が重くなるに従って主コンパレータ２５の出力信号が反転する時刻ｔ7が早まる結果、発振周波数は高くなる。
【０１２２】
図５のグラフ中の符号Ｌ1は、本発明のスイッチング電源１０の負荷と発振周波数の関係を示す曲線であり、負荷の大きさがＡに達するまでは周波数は一定であり、Ａを超えると周波数が上昇している。
【０１２３】
このスイッチング電源１０では、負荷の大きさがＡよりも小さい軽負荷の状態での発振周波数Ｆ0が、音声帯域の上限周波数ＦMよりも高く設定されている(Ｆ0＞ＦM)。本発明のスイッチング電源１０では、軽負荷での発振周波数Ｆ0よりも発振周波数が低下することがないため、可聴ノイズが生じない。
【０１２４】
また、軽負荷での発振周波数Ｆ0は不必要に高周波にする必要がなく、副基準電圧Ｖref2を調整し、上限周波数ＦMを僅かに上回る周波数に設定すればよいため、発信周波数を一定にした場合に比べ、軽負荷時の効率低下を防止できる。
【０１２５】
次に、図２に、本発明の第２の実施例を示す。
図２のスイッチング電源１１０は、図１に示したスイッチング電源１０に、電流源１１４を追加した構成になっている。
【０１２６】
この電流源１１４は、副基準電圧源５２に電流を出力するように接続されており、電流源１１４と副基準電圧源５２とが接続された部分が、副コンパレータ５１の反転入力端子に接続されている。
【０１２７】
副基準電圧源５２は、理想的な定電圧源１１５に抵抗１１６が直列接続された回路で表すことができる。電流源１１４が出力する電流は、抵抗１１６を流れ、低電圧源１１５に吸収されるため、抵抗１１６の両端の電圧は、電流源１１４が出力する電流の大きさによって変化する。
【０１２８】
副基準電圧源５２が出力する副基準電圧Ｖref2は、定電圧源１１５の出力電圧に抵抗１１６の両端の電圧が加算された電圧であるから、電流源１１４の出力電流が変わると、副基準電圧副基準電圧Ｖref2も変化する。
【０１２９】
電流源１１４が副基準電圧源５２に供給する電流の大きさは、高電圧電源ＶPによって制御されており、高電圧電源ＶPの電圧の大きさに比例するようになっている。従って、電流源１１４が副基準電圧源５２に供給する電流の大きさは、高電圧電源ＶPの電圧が上昇すると増加し、低下すると減少する。
【０１３０】
上述した本発明の第１例のスイッチング電源１０の場合では、高電圧電源ＶPの電圧が上昇すると、主コンパレータ２５の反応の遅れにより、第１の出力トランジスタ１１が不必要に長く導通し、出力コンデンサ１４が過充電されてしまう。しかも、その場合でも第２の出力トランジスタ１２による出力コンデンサ１４の放電電流量は変わらないため、結局、発振周波数が低下してしまう。
【０１３１】
第２例のスイッチング電源１１０では、高電圧電源ＶPの電圧が上昇した場合には、副基準電圧源５２が出力する副基準電圧Ｖref2が上昇し、第２の出力トランジスタ１２が長く導通する結果、出力コンデンサ１４の放電期間(図４のグラフでは、時刻ｔ4から時刻ｔ5の間)が長くなり、その結果、主コンパレータ２５の反応遅れによる主コンデンサ１４の過充電が解消される。従って、第２例のスイッチング電源１１０では、高電圧電源ＶPの電圧が上昇しても、発振周波数が低下しない。
【０１３２】
次に、本発明の第３例のスイッチング電源を、図３の符号２１０に示す。
【０１３３】
このスイッチング電源２１０の周波数制御装置２５０は、定電流源２５２と、電流供給トランジスタ２５１と、パルス時間設定用コンデンサ２５３と、ＮＡＮＤ素子２５４とを有している。
【０１３４】
電流供給トランジスタ２５１は、ｐチャネルＭＯＳＦＥＴで構成されており、ソース端子は低電圧電源ＶDDに接続され、ゲート端子は第２の遅延回路４２の出力端子に接続されている。また、ドレイン端子はパルス時間設定用コンデンサ２５３の高電圧側の端子に接続されている。パルス時間設定用コンデンサ２５３の低電圧側端子は接地電位に接続されている。
【０１３５】
定電流源２５２の出力端子は、パルス時間設定用コンデンサ２５３の高電圧側の端子と電流供給トランジスタ２５１のドレイン端子とが接続された接続中点に接続されている。定電流源２５２は、その出力端子から一定電流を吸い込むように構成されている。
【０１３６】
電流供給トランジスタ２５１が導通している場合には、パルス時間設定用コンデンサ２５３は、電流供給トランジスタ２５１から供給される電流から、定電流源２５２が吸い込む電流を差し引いた大きさの電流値で充電される。
【０１３７】
他方、電流供給トランジスタ２５１が遮断した場合には、パルス時間設定用コンデンサ２５３は、定電流源２５２が吸い込む一定電流で放電される。
【０１３８】
また、第２の遅延回路４２の出力端子と、パルス時間設定用コンデンサ２５３の高電圧側の端子とは、ＮＡＮＤ素子２５４の入力端子にそれぞれ接続されており、第２の遅延回路４２の出力信号の電圧と、パルス時間設定用コンデンサ２５３の高電圧側の端子の電圧が、両方ともハイ状態のときにだけ、ＮＡＮＤ素子２５４の出力端子からロー信号が出力される。
【０１３９】
主論理回路４３内のＮＯＲ素子４７には、前段のインバータ素子４６の出力信号と、このＮＡＮＤ素子２５４の出力信号とが入力されている。
【０１４０】
第２の遅延回路４２の出力がロー信号のとき、即ち、第２の遅延回路４２から、第２の出力トランジスタ１２を遮断させる信号が出力されている状態では、電流供給トランジスタ２５１は導通状態にあり、パルス時間設定用コンデンサ２５３は、低電圧電源ＶDDの電圧まで充電される。
【０１４１】
このとき、ＮＡＮＤ素子２５４の入力端子にはロー信号とハイ信号が入力されているから、出力はハイ信号であり、主論理回路４３からはロー信号が出力され、第２の出力トランジスタ１２は遮断している。
【０１４２】
その状態から第２の遅延回路４２の出力がロー信号からハイ信号に切り替わると、ＮＡＮＤ素子２５４の入力端子は両方ともハイ信号になり、主論理回路４３にロー信号が出力される。
【０１４３】
このロー信号は第２の遅延回路４２から入力されたハイ信号を第２のバッファ回路４５に伝達させ、第２のバッファ回路が第２の出力トランジスタ１２を導通させる。
【０１４４】
第２の遅延回路４２の出力がロー信号からハイ信号に切り替わると、電流供給トランジスタ２５１は遮断し、パルス時間設定用コンデンサ２５３は、一定電流で放電される。
【０１４５】
その放電によってパルス時間設定用コンデンサ２５３の電圧は低下し、パルス時間設定用コンデンサ２５３からＮＡＮＤ素子２５４に出力される信号は、一定時間が経過した後、ハイ信号からロー信号に切り替わる。
【０１４６】
その切り替わりにより、ＮＡＮＤ素子２５４の出力信号はロー信号からハイ信号に切り替わり、その信号が主論理回路４３内のＮＯＲ素子４７に入力されると、第２の遅延回路４２の出力信号の状態によらずに、第２の出力トランジスタ１２は遮断される。
【０１４７】
従って、第２の遅延回路４２から、ハイ信号、即ち第２の出力トランジスタ１２を導通させる信号が出力されている場合であっても、パルス時間設定用コンデンサ２５３の電圧が、ハイ状態からロー状態に切り替わる間だけ第２の出力トランジスタ１２が導通でき、切り替わった後は強制的に遮断される。
【０１４８】
第２の出力トランジスタ１２が導通できる期間は、定電流源２５２が吸い込む電流量によって決定される。
【０１４９】
この定電流源２５２は、可変電圧源２６１と、電流設定抵抗２６２と、２個のトランジスタ２６４、２６５とを有している。
【０１５０】
２個のトランジスタ２６４、２６５は、ｎチャネルＭＯＳＦＥＴで構成されており、ソース端子は両方とも接地電位に接続されている。
【０１５１】
一方のトランジスタ２６４のドレイン端子とゲート端子は短絡されており、ダイオード接続されている。２個のトランジスタのゲート端子は互いに接続され、カレントミラー回路２６３が構成されている。
【０１５２】
可変電圧源２６１の低電圧側の端子は接地電位に接続されており、高電圧の端子は、電流設定抵抗２６２を介して、ダイオード接続されたトランジスタ２６４のゲート端子及びドレイン端子に接続されている。
【０１５３】
この構成では、定電流源２５２が吸い込む電流の大きさは、ダイオード接続されていない方のトランジスタ２６５に流れる電流になる。
【０１５４】
そのトランジスタ２６５には、ダイオード接続されたトランジスタ２６４と同じ電流が流れる。
【０１５５】
ダイオード接続されたトランジスタ２６４には、そのトランジスタ２６４の特性と、電流設定抵抗２６２の抵抗値と、可変電圧源２６１の出力電圧とで決まる大きさの電流が流れるため、結局、可変電圧源２６１の出力電圧を調整すると、定電流源２５２が吸い込む電流の大きさを制御できるため、第２の出力トランジスタ１２が導通する期間を、可変電圧源２６１の出力電圧によって調整することができる。
【０１５６】
そのため、このスイッチング電源２１０では、高電圧電源ＶPの電圧範囲が異なる種々の製品に応用することができる。
【０１５７】
【発明の効果】
軽負荷において、スイッチングトランジスタの発振周波数が低下しないので、発振周波数を不必要に高周波に設定する必要がなく、スイッチング電源の効率を上げることができる。また、軽負荷において発信周波数を可聴周波数以上の周波数に設定すれば、ノイズの発生源にならない。
【図面の簡単な説明】
【図１】本発明の第１例のスイッチング電源
【図２】本発明の第２例のスイッチング電源
【図３】本発明の第３例のスイッチング電源
【図４】本発明のスイッチング電源の動作を説明するためのタイミングチャート
【図５】本発明のスイッチング電源と従来技術のスイッチング電源の負荷と発振周波数の関係を説明するためのグラフ
【図６】従来技術のスイッチング電源の例
【図７】従来技術のスイッチング電源の他の例
【符号の説明】
１０、１１０、２１０……スイッチング電源
１１……第１の出力トランジスタ
１２……第２の出力トランジスタ
１３……インダクタンス素子
１４……出力コンデンサ
１８……出力端子
２０……制御回路
５０……周波数制御装置
Ｖref1……主基準電圧
Ｖref2……副基準電圧
ＶP……高電圧電源
ＶDD……低電圧源
【発明の属する技術分野】
本発明はスイッチング電源の技術分野に係り、特に、ポータブルコンピュータに適した電源に関する。
【０００２】
【従来の技術】
従来のスイッチングレギュレータの一例を図６の符号５１０に示す。
このスイッチング電源５１０は、制御回路５２０と、出力トランジスタ５１１と、インダクタンス素子５１３と、出力コンデンサ５１４と、フライホイールダイオード５１７とを有している。
【０００３】
出力トランジスタ５１１は、ｎチャネルＭＯＳＦＥＴで構成されており、そのゲート端子は制御回路５２０に接続されており、制御回路５２０によってその動作が制御される。
【０００４】
出力トランジスタ５１１のドレイン端子は高電圧電源ＶPに接続され、ソース端子はインダクタンス素子５１３の一端に接続されている。該インダクタンス素子５１３の他端は、出力端子５１８に接続されている。出力端子５１８と接地電位の間には、出力コンデンサ５１４が接続されており、この出力コンデンサ５１４と並列に負荷５１５が接続されている。
【０００５】
フライホイールダイオード５１７のアノード端子は接地電位に接続され、カソード端子は出力トランジスタ５１１のソース端子に接続されている。
【０００６】
出力トランジスタ５１１が導通すると、そのソース端子が高電圧電源ＶPに接続される。この状態ではフライホイールダイオード５１７は逆バイアスされ、高電圧電源ＶPからインダクタンス素子５１３を介して出力コンデンサ５１４及び負荷５１５に電流が供給される。
【０００７】
その状態から出力トランジスタ５１１が遮断すると、インダクタンス素子５１３に起電力が生じ、出力トランジスタ５１１のソース端子が負電位に振られ、フライホイールダイオード５１７が順バイアスされ、インダクタンス素子５１３に蓄積されたエネルギーによって負荷５１５に電流が供給される。
【０００８】
上記の出力トランジスタ５１１の動作は制御回路５２０によって制御されている。制御回路５２０の内部構成を説明すると、該制御回路５２０内には、第１、第２の分圧抵抗５２１、５２２と、コンパレータ５２５と、基準電圧回路５２６と、レベルシフト回路５３３と、バッファ回路５３５と、補助電源回路５３９とを有している。
【０００９】
出力端子５１８の電圧は、第１、第２の分圧抵抗５２１、５２２によって分圧され、コンパレータ５２５の反転入力端子に入力されている。基準電圧回路５２６が出力する基準電圧は、コンパレータ５２５の非反転入力端子に入力されており、コンパレータ５２５は、出力端子５１８の分圧電圧と基準電圧とを比較し、比較結果をレベルシフト回路５３３を介してバッファ回路５３５に出力する。
【００１０】
バッファ回路５３５は、補助電源回路５３９によって動作し、比較結果に従い、出力端子５１８の分圧電圧が基準電圧よりも小さいときには、補助電源回路５３９から供給される電力により、出力トランジスタ５１１のゲート端子に高電圧を印加し、出力トランジスタ５１１を導通させる。その逆のときにはゲート端子にソース端子と同電位の電圧を印加し、出力トランジスタ５１１を遮断させる。
【００１１】
上記コンパレータ５２５は、ヒステリシス特性を有しており、出力トランジスタ５１１が一旦導通すると、出力端子５１８の分圧電圧が、ヒステリシス特性の電圧分だけ低下しないと出力トランジスタ５１１が遮断に転じないように、その制御を行なう。
【００１２】
このヒステリシス特性のため、負荷５１５が軽くなり、出力電流が小さくなった場合に、出力端子５１８の電圧が低下しにくく、そのため、スイッチング電源５１０の発振周波数が低下する。
【００１３】
一般に、スイッチング電源５１０をコンピュータのオーディオ用に使用する場合には、スイッチング電源５１０の発振周波数が、音声帯域に存在すると、スイッチング周波数がスピーカーに雑音となって現れてしまうという問題がある。
【００１４】
従って、上記スイッチング電源５１０では、軽負荷の場合に発振周波数が低下し、音声帯域の上限周波数ＦM(ＦM≒２０ｋＨｚ)以下になった場合にノイズが発生してしまう。
【００１５】
図５のグラフ中の符号Ｌ3は、負荷の大きさと、このスイッチング電源５１０の発振周波数との関係を示す曲線である。負荷５１５が、大きさＢよりも軽くなると、発振周波数が音声帯域の上限周波数ＦMよりも低下する。
【００１６】
発振周波数が負荷の大小によらずに一定になる回路としては、図７の符号６１０に示すスイッチング電源がある。
【００１７】
このスイッチング電源６１０は、第１、第２の出力トランジスタ６１１、６１２と、制御回路６２０と、インダクタンス素子６１３と、出力コンデンサ６１４とを有している。
【００１８】
第１、第２の出力トランジスタ６１１、６１２は、ｎチャネルＭＯＳＦＥＴで構成されており、第１の出力トランジスタ６１１のドレイン端子は、高電圧電源ＶPに接続され、他方、第２の出力トランジス６１２のソース端子は接地電位に接続されている。
【００１９】
第１の出力トランジスタ６１１のソース端子と第２の出力トランジスタ６１２のドレイン端子とは互いに接続されている。この互いに接続された部分を符号６１９で示す接続点とすると、インダクタンス素子６１３の一端は、該接続点６１９に接続されている。
【００２０】
インダクタンス素子６１３の他端は出力端子６１８に接続されており、該出力端子６１８と接地電位の間に、出力コンデンサ６１４が接続されている。
負荷６１５は、出力コンデンサ６１４に並列に接続されている。
【００２１】
第１、第２の出力トランジスタ６１１、６１２のゲート端子には、制御回路６１０が接続されており、第１、第２の出力トランジスタ６１１、６１２の動作は制御回路６１０によって制御される。
【００２２】
上記既説明のスイッチング電源５１０と同じ部分は省略し、このスイッチング電源６１０の制御回路６２０の内部構成を説明する。
【００２３】
この制御回路６２０は、第１、第２の出力トランジスタ６１１、６１２の動作をそれぞれ制御する第１、第２の制御回路６３０、６４０を有している。
【００２４】
出力端子６１８の電圧は、第１、第２の分圧抵抗６２１、６２２によって分圧され、コンパレータ６２５によって、その分圧電圧と基準電圧源６２６が出力する基準電圧とが比較され、コンパレータ６２５からその比較結果が出力される。
【００２５】
ここでは分圧電圧が基準電圧よりも高い場合にはロー信号が出力され、逆の場合にはハイ信号が出力される。
【００２６】
第１、第２の制御回路６３０、６４０内には、それぞれ第１、第２の遅延回路６３２、６４２が設けられており、第１の遅延回路６３２には、コンパレータ６２５の出力信号が直接入力され、第２の遅延回路６３２には、コンパレータ６２５の出力信号がインバータ６４１で反転されて入力される。
【００２７】
第１の遅延回路６３２の出力信号は、レベルシフト回路６３３とバッファ回路６３５とを介して第１の出力トランジスタ６１１に出力され、第２の遅延回路６４２の出力信号は、バッファ回路６４５を介して第２の出力トランジスタ６１２に出力される。
【００２８】
第１、第２の遅延回路６３２、６４２は、入力された信号が、ロー信号からハイ信号に変化するタイミングだけを遅延して出力するように構成されており、その結果、第１、第２の出力トランジスタ６１１、６１２は、コンパレータ６２５の出力信号が切り替わるタイミングのうち、それぞれ遮断状態から導通状態に転じるタイミングだけが遅れる。
【００２９】
先ず、第２の出力トランジスタ６１２が遮断している状態で、第１の出力トランジスタ６１１が導通し、インダクタンス素子６１３の一端が高電圧電源ＶPに接続されると、高電圧電源ＶPからインダクタンス素子６１３を介して、負荷６１５及び出力コンデンサ６１４に電流が供給される。
【００３０】
次に、第１の出力トランジスタ６１１が導通から遮断に転じると、インダクタンス素子６１３に蓄積されたエネルギーによって負荷６１５と出力コンデンサ６１４に電流が供給される。その電流は、第２の出力トランジスタ６１２内の寄生ダイオードを通って流れるか、又は、第２の出力トランジスタ６１２が導通している場合には、通常とは逆向きに(ソース端子からドレイン端子に向かって)流れる。
【００３１】
この場合、第２の出力トランジスタ６１２が導通していると、今度は出力コンデンサ６１４が放電を開始し、インダクタンス素子６１３と第２の出力トランジスタ６１２を介して接地電位に電流が流れる。図６中の符号６１６は、その放電電流の向きを示している。
【００３２】
この放電電流は、出力コンデンサ６１４の電荷を消費するため、軽負荷の場合であっても出力端子６１８の電圧は速やかに低下する。
【００３３】
そして、出力端子６１８の分圧電圧が基準電圧よりも低下すると、第２の出力トランジスタ６１２は遅延することなく遮断され、次いで、第１の出力トランジスタ６１１は、第１の遅延回路６３２で設定された遅延時間だけ経過した後導通する。
【００３４】
第１の出力トランジスタ６１１が導通した時点では、出力コンデンサ６１４の放電により、軽負荷であっても重負荷のときと同程度まで出力端子６１８の電圧は低下している。
【００３５】
従って、このスイッチング電源６２０では、第１、第２の出力トランジスタ６１１、６１２の発振周波数は、負荷の大小によらず、ほぼ一定になる。
【００３６】
図５のグラフの符号Ｌ2は、負荷６１５の大小とスイッチング電源６１０の発振周波数の関係を示すグラフである。
【００３７】
このスイッチング電源６１０では、発振周波数が高い方が出力リップル電圧が小さく、出力端子６１８の電圧を一定に維持しやすい。従って、重負荷のときに出力端子６１８の電圧を低下させないために、発振周波数は音声帯域の上限周波数ＦMよりもかなり高めに設定されている。そのため、逆に軽負荷の場合には発振周波数が高すぎ、第１、第２の出力トランジスタ６１１、６１２が不必要にスイッチング動作するため、軽負荷の効率が低下してしまい、ポータブルコンピュータには不向きである。
【００３８】
【発明が解決しようとする課題】
本発明は上記従来技術の不都合を解決するために創作されたものであり、その目的は、ポータブルコンピュータに適した電源を提供することにある。
【００３９】
【課題を解決するための手段】
上記課題を解決するために、本発明の駆動信号供給回路は、電源電圧供給端子と第１のノードとの間に接続された第１のスイッチングトランジスタと、上記第１のノードと基準電圧供給端子との間に接続され、上記第１のスイッチングトランジスタが遮断状態にあるときに導通状態となり得る第２のスイッチングトランジスタと、一端が上記第１のノードに接続されたコイルと、上記コイルの他端と基準電圧供給端子との間に接続された平滑コンデンサとを有するスイッチングレギュレータの第１及び第２のスイッチングトランジスタに駆動信号を供給する駆動信号供給回路であって、スイッチングレギュレータの出力電圧に応じた第１の検出電圧と第１の基準電圧とを比較して第１の比較信号を出力する比較回路と、上記第１の比較信号を入力して上記第１のスイッチングトランジスタを駆動するための第１の駆動信号を出力する第１の駆動回路と、上記第１の比較信号を入力して上記第２のスイッチングトランジスタを駆動するための第２の駆動信号を出力する第２の駆動回路と、上記第１のノードの電圧に応じた第２の検出電圧と第２の基準電圧とを比較して第２の比較信号を出力する第２の比較回路と、上記第２の比較信号を入力して上記第２のスイッチングトランジスタの導通を禁止するための禁止信号を出力する論理回路とを有する。
また、本発明の駆動信号供給回路は、好適には、上記第２の基準電圧が電源電圧に応じて変化する。
更に、本発明の駆動信号供給回路においては、上記第１の駆動回路が、上記第１の比較信号の立ち上がり又は立ち下がりに第１の遅延時間を与える第１の遅延回路を有し、上記第２の駆動回路が、上記第１の比較信号の反転信号の立ち上がり又は立ち下がりに第２の遅延時間を与える第２の遅延回路と、上記第２の遅延回路の出力信号と上記禁止信号との所定の論理演算を行なって論理信号を出力する論理手段とを有する。
【００４０】
本発明の駆動信号供給回路は上記のように構成されており、第２のスイッチングトランジスタが平滑コンデンサを放電させる放電期間が設けられている。軽負荷の場合には、この放電期間に放電される電荷量に応じて平滑コンデンサの電圧が低下するため、出力電圧が低下する。従って、第１のスイッチングトランジスタが遮断している期間が短くなり、軽負荷の場合におけるスイッチングレギュレータの発振周波数の低下が抑制される。
【００４１】
そして、本発明の駆動信号供給回路においては、第１のノードの電圧に応じて出力される禁止信号により第２のスイッチングトランジスタが強制的に遮断状態とされ、上記放電期間が終了させられる。このように、上記放電期間が強制的に終了させられ、平滑コンデンサの過度の放電が防止されるので、スイッチングレギュレータの効率の低下が抑制される。
【００４２】
このように、本発明のスイッチングレギュレータは、軽負荷の場合における発振周波数の音声帯域への低下を防止できると共に、電力変換効率を高く維持することができる。
【００４３】
【発明の実施の形態】
図１の符号１０は本発明の一例のスイッチング電源を示している。
このスイッチング電源１０は、第１、第２の出力トランジスタ１１、１２と、インダクタンス素子１３と、出力コンデンサ１４と、制御回路２０と、周波数制御装置５０とを有している。
【００４４】
第１、第２の出力トランジスタ１１、１２は、ｎチャネルＭＯＳＦＥＴで構成されており、第１の出力トランジスタ１１のドレイン端子は高電圧電源ＶPに接続され、他方、第２の出力トランジスタ１２のソース端子は接地電位に接続されている。
【００４５】
第１の出力トランジスタ１１のソース端子は第２の出力トランジスタ１２のドレイン端子に接続されている。符号１９は、第１の出力トランジスタと第２の出力トランジスタ１２との接続点を示している。
【００４６】
この接続点１９には、インダクタンス素子１３の一端が接続されている。該インダクタンス素子１３の他端は、出力端子１８に接続されている。
【００４７】
出力端子１８と接地電位の間に、出力コンデンサ１４が接続されており、負荷１５が出力端子１８と接地電位の間に、出力コンデンサ１４と並列に接続されている。
【００４８】
第１、第２の出力トランジスタ１１、１２のゲート端子は、制御回路２０に接続されており、導通状態と遮断状態が制御回路２０によって制御される。
【００４９】
第２の出力トランジスタ１２が遮断している状態で、第１の出力トランジスタ１１が導通すると、インダクタンス素子１３の一端が高電圧電源ＶPに接続され、インダクタンス素子１３に高電圧電源ＶPから電流が流される。その電流は出力コンデンサ１４を充電すると共に負荷１５に供給される。
【００５０】
第１、第２の出力トランジスタ１１、１２の内部には、ソース拡散層をアノードとし、ドレイン拡散層をカソードとする寄生ダイオードが生じている。
【００５１】
そのため、第１の出力トランジスタ１１が導通から遮断に転じ、インダクタンス素子１３の両端に出力コンデンサ１４を充電する方向の電流が生じると、接続点１９が負電位になり、第２の出力トランジスタ１２内部の寄生ダイオードが順バイアスされる。その結果、寄生ダイオードが導通し、インダクタンス素子１３から供給される電流は、その寄生ダイオードを流れ、その電流が負荷１５と出力コンデンサ１４に供給される。
【００５２】
次いで、第２の出力トランジスタ１２のゲート端子にスレッショルド電圧以上の電圧が印加され、第２の出力トランジスタ１２が導通すると、内部の寄生ダイオードを通らずに、第２の出力トランジスタ１２のソース端子からドレイン端子に向けて電流が流れる。
【００５３】
インダクタンス素子１３に蓄積されたエネルギーが消費されると、出力コンデンサ１４を充電する向きの電流は停止する。その時点で第２の出力トランジスタ１２が導通状態にあると、今度は、出力コンデンサ１４の放電により、インダクタンス素子１３に、出力端子１８から接続点１９に向って電流が流れる。また、その電流は第２の出力トランジスタ１２のドレイン端子からソース端子に向かって流れる。
【００５４】
この状態では、インダクタンス素子１３に、出力コンデンサ１４から供給される放電電流によってエネルギーが蓄積される。また、このとき、出力コンデンサ１４の放電電流は、負荷１５にも供給される。
【００５５】
次いで、第２の出力トランジスタ１２が遮断すると、第１、第２の出力トランジスタ１１、１２の両方が遮断した状態になり、インダクタンス素子１３に蓄積されたエネルギーによって、インダクタンス素子１３の両端に、出力コンデンサ１４の放電電流と同じ向きに電流を流す極性の電圧が生じる。
【００５６】
その電圧により、第１の出力トランジスタ１１のソース端子には、高電圧電源ＶPの電圧よりも高い電圧が印加され、インダクタンス素子１３に生じた電圧により、第１の出力トランジスタ１１内部の寄生ダイオードを通って、高電圧電源ＶPに電流が流れ込む。
【００５７】
その電流は、インダクタンス素子１３に蓄積されたエネルギーが消費されると停止する。
【００５８】
上記のような第１、第２の出力トランジスタ１１、１２の導通と遮断は制御回路２０によって制御される。制御回路２０の内部構成を説明すると、該制御回路２０は、第１、第２の分圧抵抗２１、２２と、主基準電圧源２６と、主コンパレータ２５と、第１、第２のゲート駆動回路３０、４０とを有している。
【００５９】
第１、第２の分圧抵抗２１、２２は直列接続されており、出力端子１８に現れる電圧が、第１、第２の分圧抵抗２１、２２によって分圧される。分圧された出力電圧は、主コンパレータ２５の反転入力端子に入力される。
【００６０】
主基準電圧源２６が出力する主基準電圧Ｖref1は、主コンパレータ２５の非反転入力端子に入力されており、分圧電圧が主基準電圧Ｖref1よりも大きいときには主コンパレータ２５から低電圧のロー信号が出力され、その逆のときには高電圧のハイ信号が出力される。
【００６１】
主コンパレータ２５から出力された信号は、第１、第２のゲート駆動回路３０、４０にそれぞれ出力される。
【００６２】
先ず、第１のゲート駆動回路３０を説明すると、この第１のゲート駆動回路３０は、第１の遅延回路３２と、レベルシフト回路３３と、第１のバッファ回路３５と、ダイオード３７と、補助電源用コンデンサ３６とを有している。
【００６３】
主コンパレータ２５から出力された信号は、第１のゲート駆動回路３０内では、先ず、第１の遅延回路３２に入力される。この第１の遅延回路３２では、入力された信号のうち、ロー信号からハイ信号に転じるタイミングだけが遅延されてレベルシフト回路３３に出力される。
【００６４】
レベルシフト回路３３は、入力された信号の電圧値を高電圧側にシフトさせ、第１のバッファ回路３５に出力する。
【００６５】
第１のバッファ回路３５の電源電圧端子は、ダイオード３７のカソード端子に接続されており、該ダイオード３７のアノード端子は低電圧電源ＶDDに接続されている。この低電圧電源ＶDDの出力電圧は、高電圧電源ＶPの出力電圧よりも低い。
【００６６】
また、第１のバッファ回路３５の接地電圧側端子は第１の出力トランジスタ１１のソース端子(接続点１９)に接続されている。
【００６７】
従って、ダイオード３７が順バイアスされ、低電圧電源ＶDDから電流が供給されると、その電流は第１のバッファ回路３５に供給され、第１の出力トランジスタ１１のソース端子に流れ込む。
【００６８】
また、第１のバッファ回路３５の電源電圧端子と接地電圧端子との間には、補助電源用コンデンサ３６が接続されている。従って、ダイオード３７を流れた電流は、補助電源用コンデンサ３６を充電する。
【００６９】
第１の出力トランジスタ１１のソース端子の電圧が低電圧電源ＶDDよりも充分に低い場合には、ダイオード３７は順バイアスされ、第１のバッファ回路３５はダイオード３７を流れた電流によって動作すると共に、補助電源用コンデンサ３６は低電圧電源ＶDDによって充電される。
【００７０】
他方、インダクタンス素子１３に生じた起電力により、第１の出力トランジスタ１１内部の寄生ダイオードが順バイアスされる状態では、第１の出力トランジスタ１１のソース端子の電圧は、低電圧源ＶDDよりも高いから、ダイオード３７は逆バイアスされ、第１のバッファ回路３５は、補助電源用コンデンサ３６から電力の供給を受ける。
【００７１】
第１のバッファ回路３５は、入力された信号の極性を反転させず、出力インピーダンスを小くして第１の出力トランジスタ１１のゲート端子に出力する。
【００７２】
先ず、主コンパレータ２５から出力された信号がロー信号である場合を説明すると、この場合には、第１のバッファ回路３５から、第１の出力トランジスタ１１のゲート端子にロー信号が印加される。即ち、第１の出力トランジスタ１１のゲート端子とソース端子とが実質的に接続される。
【００７３】
次に、主コンパレータ２５からハイ信号が出力された場合を説明すると、この場合には、第１の出力トランジスタ１１のソース端子の電位の大きさによらず、第１のバッファ回路３５は、第１の出力トランジスタ１１のゲート端子とソース端子の間に、スレッショルド電圧以上の正電圧を印加し、第１の出力トランジスタ１１を導通させる。その結果、第１の出力トランジスタ１１のソース端子は、高電圧電源ＶPと略同電位になる。
【００７４】
低電圧電源ＶDDの出力電圧は、通常、高電圧電源ＶPの出力電圧よりも低いため、第１の出力トランジスタ１１が導通すると、ダイオード３７は逆バイアスされる。この状態では、第１のバッファ回路３５の電源電圧端子は低電圧電源ＶDDから切り離され、第１のバッファ回路３５は補助電源用コンデンサ３６の充電電圧によって駆動される。
【００７５】
なお、この状態では第１のバッファ回路３５の接地電圧端子は高電圧電源ＶPと同電位になり、電源電圧端子は、高電圧電源ＶPの電圧に補助電源用コンデンサ３６の充電電圧を加算した電位になっている。
【００７６】
そして、その状態から主コンパレータ２５の出力信号がハイ信号からロー信号に転じると、第１のバッファ回路３５は、第１の出力トランジスタ１１を遅延なしに遮断させる。
【００７７】
次に、第２のゲート駆動回路４０の動作を説明すると、該第２のゲート駆動回路４０は、インバータ素子４１と、第２の遅延回路４２と、主論理回路４３と、第２のバッファ回路４５とを有している。
【００７８】
主コンパレータ２５から出力された信号は、先ず、インバータ素子４１で反転され、第２の遅延回路４２に出力される。
【００７９】
この第２の遅延回路４２は、入力された信号がロー信号からハイ信号に変化するときだけ、その変化が遅延されて出力される。
【００８０】
第２の遅延回路４２から出力された信号は、主論理回路４３を介して、第２のバッファ回路４５に伝達される。
【００８１】
主論理回路４３には、周波数制御装置５０から出力される制御信号が入力されており、第２の遅延回路４２から入力された信号の伝達状態は制御信号によって制御される。
【００８２】
ここで、第２の遅延回路４２から出力された信号が、第２のバッファ回路４５にそのまま伝達されたものとすると、第２のバッファ回路４５は、入力された信号の極性を反転させず、出力インピーダンスを小さくして第２の出力トランジスタ１２のゲート端子に出力する。
【００８３】
主コンパレータ２５からハイ信号が出力されると、その信号はインバータ素子４１で反転され、その信号が第２の出力トランジスタ１２のゲート端子に伝達された場合に、第２の出力トランジスタ１２は遮断する。
【００８４】
第１の出力トランジスタ１１が導通し、第２の出力トランジスタ１２が遮断した状態では、上述したように、インダクタンス素子１３には、高電圧電源ＶPから電流が供給され、出力コンデンサ１４は、その電流によって充電される。また、インダクタンス素子１３を流れた電流は、負荷１５にも供給される。
【００８５】
次に、その状態から主コンパレータ２５の出力がハイ信号からロー信号に切り替わると、第１の出力トランジスタ１１は直ちに遮断するのに対し、インバータ素子４１から出力される信号は第２の遅延回路４２によって遅れて伝達され、先ず、第１の出力トランジスタ１１と第２の出力トランジスタ１２とが両方とも遮断した状態になり、上述したように、第２の出力トランジスタ１２内部の寄生ダイオードを通って電流が流れる。
【００８６】
次いで、第１の出力トランジスタ１１が遮断した状態で第２の出力トランジスタ１２のゲート端子にハイ信号が伝達されると、上述したように、第２の出力トランジスタ１２は導通し、第２の出力トランジスタ１２のソース端子からドレイン端子に向けて電流が流れる。
【００８７】
図４のグラフは、スイッチング電源１０の上記動作を示すタイミングチャートであり、同図の符号Ｎ1〜Ｎ9で示した電圧波形は、それぞれ、主コンパレータ２５の出力信号(Ｎ1)、第１の遅延回路３２の出力信号(Ｎ2)、第２の遅延回路４２の出力信号(Ｎ3)、第１の出力トランジスタ１１のゲート端子の電圧(Ｎ4)、第２の出力トランジスタ１２のゲート端子の電圧(Ｎ5)、接続点１９の電圧(Ｎ6)、インバータ素子４１の出力信号であって、後述する周波数制御装置５０のフリップフロップ５５のリセット端子に入力される信号(Ｎ7)、副コンパレータ５１の出力信号(Ｎ8)、フリップフロップ５５の他方のセット端子に入力される信号(Ｎ9)、フリップフロップ５５の出力信号であって周波数制御装置５０の出力信号(Ｎ10)である。
【００８８】
また、同図の符号ＩＬ1は、インダクタンス素子１３に流れる電流波形を示しており、出力コンデンサ１４を充電する方向の電流を正極性とし、出力コンデンサ１４を放電させる方向の電流を負極性で表している。
【００８９】
図４のグラフに於いて、時刻ｔ0で主コンパレータ２５の出力信号がローからハイに転じており、その後、第１の遅延回路３２で遅延時間ｔd1が与えられ、時刻ｔ1に達したときに第１の出力トランジスタ１１が導通する。
【００９０】
この時刻ｔ1に達する直前では、第１、第２の出力トランジスタ１１、１２は両方とも遮断しており、第１の出力トランジスタ１１が導通した結果、時刻ｔ1でインダクタンス素子１３に電流ＩＬ1が流れ始める。
【００９１】
そして、時刻ｔ1以降、電流ＩＬ1は増加し、時刻ｔ2に於いて主コンパレータ２５の出力信号がハイからローに転じ、第１の出力トランジスタ１１が遮断すると、電流ＩＬ1は減少に転じる。このとき、第１、第２の出力トランジスタ１１、１２のゲート端子にはそれらのソース端子と同電位の電圧が印加されており、遮断状態にある。時刻ｔ2に於いて第１の出力トランジスタ１１が遮断すると、接続点１９の電圧は負に振られ(Ｎ6)、インダクタンス素子１３に蓄積されたエネルギーによって、出力コンデンサ１４を充電する方向の電流が流れる。その電流は、第２の出力トランジスタ１２内の寄生ダイオードを通って流れる。
【００９２】
次いで、時刻ｔ3に於いて第２の出力トランジスタ１２のゲート端子に高電圧が印加されると、第２の出力トランジスタ１２が導通し、ソース端子からドレイン端子に向けて電流を流すようになる。この状態では第２の出力トランジスタ１２の両端に生じる電圧は減少し、接続点１９の電位は接地電位に近づく。
【００９３】
この時刻ｔ3以降、インダクタンス素子１３に蓄積されたエネルギーが徐々に減少し、電流ＩＬ1の大きさは小さくなる。時刻ｔ4においてインダクタンス素子１３に蓄積されたエネルギーがゼロになり、電流ＩＬ1はゼロになると、接続点１９の電位は接地電位に等しくなる。
【００９４】
時刻ｔ4では、第２の出力トランジスタ１２のゲート端子には高電圧が印加されており、導通状態にある。この状態では、出力コンデンサ１４の高電圧側の端子は、第２の出力トランジスタ１２によって接地電位に接続されているので、時刻ｔ4以降、今度は出力コンデンサ１４が放電を開始し、出力コンデンサ１４がインダクタンス素子１３に放電電流を供給する。
【００９５】
この状態では、インダクタンス素子１３に流れる電流ＩＬ1の向きは、時刻ｔ2〜ｔ4の間とは逆向きになっている。出力コンデンサ１４の放電電流は、第２の出力トランジスタ１２が遮断するまで流れ、徐々に増加するため、出力端子１８の電位は徐々に低下するのに対し、接続点１９の電位は徐々に高くなる。
【００９６】
従来技術のスイッチング電源では、第２の出力トランジスタ１２は、出力端子１８の電圧低下によって主コンパレータ２５の出力信号が反転し、第１の出力トランジスタ１１が導通に転じるまで導通状態を維持していたが、本発明のスイッチング電源１０では、下記のように軽負荷であって、主コンパレータ２５の出力信号が反転する前であっても、第２の出力トランジスタ１２が遮断するように構成されている。
【００９７】
第２の出力トランジスタ１２を制御するのは周波数制御装置５０である。
この周波数制御装置５０は、副コンパレータ５１と、副基準電圧源５２と、副論理回路５３とを有している。
【００９８】
副コンパレータ５１には、副基準電圧源５２が出力する副基準電圧Ｖref2と、接続点１９の電圧とが入力されている。ここでは、副基準電圧Ｖref2は正電圧である(Ｖref2＞ＧＮＤ)。このＶref2の正電圧をコントロールすることにより、下限のスイッチング周波数をコントロールすることができる。
【００９９】
副コンパレータ５１は、両方の電圧を比較し、比較結果を副論理回路５３に出力している。
【０１００】
副論理回路５３には、インバータ素子４１の出力信号と、第２の遅延回路４２の出力信号と、副コンパレータ５１の出力信号とが入力される。副論理回路５３の出力信号は主論理回路４３に出力される。
【０１０１】
主論理回路４３には、第２の遅延回路４２の出力信号と副論理回路５３の出力信号とが入力され、上述したように、第２の遅延回路４２から入力される信号の伝達状態が、副論理回路５３から入力される信号によって制御される。
【０１０２】
第２の遅延回路４２からは、第２の出力トランジスタ１２を導通させる信号(ハイ信号)と、遮断させる信号の２種類の信号(ロー信号)が出力される。それに対し、副論理回路５３から主論理回路４３に対しては、伝達許容信号と強制遮断信号の２種類の信号が出力されている。
【０１０３】
主論理回路４３は、副論理回路５３から入力される信号によって下記のように動作が変化する。
【０１０４】
副論理回路５３から伝達許容信号が入力されている場合には、主論理回路４３は、第２の遅延回路４２の出力信号を第２のバッファ回路４５にそのまま伝達する。
【０１０５】
他方、強制遮断信号が入力された場合には、主論理回路４３から第２の出力トランジスタ１２を導通させる信号が入力されていても、第２のバッファ回路４５に、第２の出力トランジスタ１２を遮断させる信号を出力する。
【０１０６】
副論理回路５３は、第２の遅延回路４２の入力信号と出力信号が第２の出力トランジスタ１２を導通させる極性であり、且つ、副コンパレータ５１において、接続点１９の電位が予め設定された副基準電圧Ｖref2を超えたときに、主論理回路５３に強制遮断信号を出力する。
【０１０７】
副論理回路５３は、強制遮断信号を出力する前は伝達許容信号を出力しており、強制遮断信号が出力される直前は、第２の遅延回路４２から第２の出力トランジスタ１２を導通させる信号が出力されている。そのため、第２の出力トランジスタ１２は導通している。
【０１０８】
第２の遅延回路４２から第２の出力トランジスタ１２を導通させる信号が出力されている状態で、副論理回路５３が強制遮断信号を出力すると、第２の出力トランジスタ１２は強制的に遮断される。
【０１０９】
ここで、第１、第２の出力トランジスタ１１、１２はそれぞれハイ信号で導通し、ロー信号で遮断する。副コンパレータ５１において、接続点１９の電位が副基準電圧源５２が出力する副基準電圧Ｖref2を超えた時刻ｔ5で、副論理回路５３が強制遮断信号を出力する。
【０１１０】
このでは強制遮断信号がハイ信号である。この場合、主論理回路４３は、インバータ素子４６の出力端子がＮＯＲ素子４７の一方の入力端子に接続された回路で構成することができる。
【０１１１】
また、副論理回路５３は、副コンパレータ５１の出力信号と第２の遅延回路４２の出力信号が入力されるＮＡＮＤ素子５６と、そのＮＡＮＤ素子５６の出力信号と、インバータ素子４１の出力信号が入力されるフリップフロップ回路５５とで構成することができる。
【０１１２】
フリップフロップ回路５５の出力信号は、主論理回路４３のＮＯＲ素子４７の他方の入力端子に入力される。
【０１１３】
図４のタイミングチャートでは、時刻ｔ5において、接続点１９の電位が副基準電圧Ｖref2を超えており、この時刻ｔ5で第２の出力トランジスタ１２が遮断する。その結果、出力コンデンサ１４の放電電流は徐々に停止する。
【０１１４】
そして、今度はインダクタンス素子１３に起電力が生じ、その起電力が第１の出力トランジスタ１１内の寄生ダイオードを順バイアスし、インダクタンス素子１３に蓄積されたエネルギーによって電流ＩＬ1が流れる。
【０１１５】
その電流ＩＬ1がインダクタンス素子１３内を流れる方向は、出力コンデンサ１４の放電電流が流れるときの方向と同じである。インダクタンス素子１３に蓄積されたエネルギーが消費されると、インダクタンス素子１３に流れる電流ＩＬ1は停止する。ここでは時刻ｔ6で電流ＩＬ1は停止している。
【０１１６】
時刻ｔ5以降は、第１、第２の出力トランジスタ１１、１２の両方のゲート端子に、各トランジスタ１１、１２を遮断させる信号が入力される。
【０１１７】
電流ＩＬ1が停止した時刻ｔ6の後、出力端子１８の電圧の低下によって、時刻ｔ7において、主コンパレータ２５がハイ信号を出力すると、第１の出力トランジスタ１１は、第１の遅延回路３２内に設定された遅延時間ｔd1だけ遅れて導通する。
【０１１８】
第２の出力トランジスタ１２は、副コンパレータ５１の出力信号が反転した時刻ｔ5で既に遮断しているから、第２の出力トランジスタ１２の状態は、主コンパレータ２５の出力信号では変化しない。
【０１１９】
本発明のスイッチング電源１０は、従来技術のスイッチング電源５１０に比べると、第１の出力トランジスタ１１の導通期間は、時刻ｔ4〜ｔ5の間に出力コンデンサ１４の放電電流が流れる。
【０１２０】
この出力コンデンサ１４の放電電流は負荷１５が軽くても流れるため、軽負荷の場合の第１、第２の出力トランジスタ１１、１２の発振周波数の低下が防止される。負荷１５が重くなり、インダクタンス素子１３に流れる電流が増加した場合には、副コンパレータ５１の出力信号が反転する時刻ｔ5が遅れて主コンパレータ２５の出力信号が反転する時刻ｔ8に近づく。
【０１２１】
そして、負荷１５が更に重くなり、副コンパレータ５１の出力信号が反転する前に主コンパレータ２５の出力信号が反転するようになると、周波数制御装置５０は動作しない状態になる。負荷が重くなるに従って主コンパレータ２５の出力信号が反転する時刻ｔ7が早まる結果、発振周波数は高くなる。
【０１２２】
図５のグラフ中の符号Ｌ1は、本発明のスイッチング電源１０の負荷と発振周波数の関係を示す曲線であり、負荷の大きさがＡに達するまでは周波数は一定であり、Ａを超えると周波数が上昇している。
【０１２３】
このスイッチング電源１０では、負荷の大きさがＡよりも小さい軽負荷の状態での発振周波数Ｆ0が、音声帯域の上限周波数ＦMよりも高く設定されている(Ｆ0＞ＦM)。本発明のスイッチング電源１０では、軽負荷での発振周波数Ｆ0よりも発振周波数が低下することがないため、可聴ノイズが生じない。
【０１２４】
また、軽負荷での発振周波数Ｆ0は不必要に高周波にする必要がなく、副基準電圧Ｖref2を調整し、上限周波数ＦMを僅かに上回る周波数に設定すればよいため、発信周波数を一定にした場合に比べ、軽負荷時の効率低下を防止できる。
【０１２５】
次に、図２に、本発明の第２の実施例を示す。
図２のスイッチング電源１１０は、図１に示したスイッチング電源１０に、電流源１１４を追加した構成になっている。
【０１２６】
この電流源１１４は、副基準電圧源５２に電流を出力するように接続されており、電流源１１４と副基準電圧源５２とが接続された部分が、副コンパレータ５１の反転入力端子に接続されている。
【０１２７】
副基準電圧源５２は、理想的な定電圧源１１５に抵抗１１６が直列接続された回路で表すことができる。電流源１１４が出力する電流は、抵抗１１６を流れ、低電圧源１１５に吸収されるため、抵抗１１６の両端の電圧は、電流源１１４が出力する電流の大きさによって変化する。
【０１２８】
副基準電圧源５２が出力する副基準電圧Ｖref2は、定電圧源１１５の出力電圧に抵抗１１６の両端の電圧が加算された電圧であるから、電流源１１４の出力電流が変わると、副基準電圧副基準電圧Ｖref2も変化する。
【０１２９】
電流源１１４が副基準電圧源５２に供給する電流の大きさは、高電圧電源ＶPによって制御されており、高電圧電源ＶPの電圧の大きさに比例するようになっている。従って、電流源１１４が副基準電圧源５２に供給する電流の大きさは、高電圧電源ＶPの電圧が上昇すると増加し、低下すると減少する。
【０１３０】
上述した本発明の第１例のスイッチング電源１０の場合では、高電圧電源ＶPの電圧が上昇すると、主コンパレータ２５の反応の遅れにより、第１の出力トランジスタ１１が不必要に長く導通し、出力コンデンサ１４が過充電されてしまう。しかも、その場合でも第２の出力トランジスタ１２による出力コンデンサ１４の放電電流量は変わらないため、結局、発振周波数が低下してしまう。
【０１３１】
第２例のスイッチング電源１１０では、高電圧電源ＶPの電圧が上昇した場合には、副基準電圧源５２が出力する副基準電圧Ｖref2が上昇し、第２の出力トランジスタ１２が長く導通する結果、出力コンデンサ１４の放電期間(図４のグラフでは、時刻ｔ4から時刻ｔ5の間)が長くなり、その結果、主コンパレータ２５の反応遅れによる主コンデンサ１４の過充電が解消される。従って、第２例のスイッチング電源１１０では、高電圧電源ＶPの電圧が上昇しても、発振周波数が低下しない。
【０１３２】
次に、本発明の第３例のスイッチング電源を、図３の符号２１０に示す。
【０１３３】
このスイッチング電源２１０の周波数制御装置２５０は、定電流源２５２と、電流供給トランジスタ２５１と、パルス時間設定用コンデンサ２５３と、ＮＡＮＤ素子２５４とを有している。
【０１３４】
電流供給トランジスタ２５１は、ｐチャネルＭＯＳＦＥＴで構成されており、ソース端子は低電圧電源ＶDDに接続され、ゲート端子は第２の遅延回路４２の出力端子に接続されている。また、ドレイン端子はパルス時間設定用コンデンサ２５３の高電圧側の端子に接続されている。パルス時間設定用コンデンサ２５３の低電圧側端子は接地電位に接続されている。
【０１３５】
定電流源２５２の出力端子は、パルス時間設定用コンデンサ２５３の高電圧側の端子と電流供給トランジスタ２５１のドレイン端子とが接続された接続中点に接続されている。定電流源２５２は、その出力端子から一定電流を吸い込むように構成されている。
【０１３６】
電流供給トランジスタ２５１が導通している場合には、パルス時間設定用コンデンサ２５３は、電流供給トランジスタ２５１から供給される電流から、定電流源２５２が吸い込む電流を差し引いた大きさの電流値で充電される。
【０１３７】
他方、電流供給トランジスタ２５１が遮断した場合には、パルス時間設定用コンデンサ２５３は、定電流源２５２が吸い込む一定電流で放電される。
【０１３８】
また、第２の遅延回路４２の出力端子と、パルス時間設定用コンデンサ２５３の高電圧側の端子とは、ＮＡＮＤ素子２５４の入力端子にそれぞれ接続されており、第２の遅延回路４２の出力信号の電圧と、パルス時間設定用コンデンサ２５３の高電圧側の端子の電圧が、両方ともハイ状態のときにだけ、ＮＡＮＤ素子２５４の出力端子からロー信号が出力される。
【０１３９】
主論理回路４３内のＮＯＲ素子４７には、前段のインバータ素子４６の出力信号と、このＮＡＮＤ素子２５４の出力信号とが入力されている。
【０１４０】
第２の遅延回路４２の出力がロー信号のとき、即ち、第２の遅延回路４２から、第２の出力トランジスタ１２を遮断させる信号が出力されている状態では、電流供給トランジスタ２５１は導通状態にあり、パルス時間設定用コンデンサ２５３は、低電圧電源ＶDDの電圧まで充電される。
【０１４１】
このとき、ＮＡＮＤ素子２５４の入力端子にはロー信号とハイ信号が入力されているから、出力はハイ信号であり、主論理回路４３からはロー信号が出力され、第２の出力トランジスタ１２は遮断している。
【０１４２】
その状態から第２の遅延回路４２の出力がロー信号からハイ信号に切り替わると、ＮＡＮＤ素子２５４の入力端子は両方ともハイ信号になり、主論理回路４３にロー信号が出力される。
【０１４３】
このロー信号は第２の遅延回路４２から入力されたハイ信号を第２のバッファ回路４５に伝達させ、第２のバッファ回路が第２の出力トランジスタ１２を導通させる。
【０１４４】
第２の遅延回路４２の出力がロー信号からハイ信号に切り替わると、電流供給トランジスタ２５１は遮断し、パルス時間設定用コンデンサ２５３は、一定電流で放電される。
【０１４５】
その放電によってパルス時間設定用コンデンサ２５３の電圧は低下し、パルス時間設定用コンデンサ２５３からＮＡＮＤ素子２５４に出力される信号は、一定時間が経過した後、ハイ信号からロー信号に切り替わる。
【０１４６】
その切り替わりにより、ＮＡＮＤ素子２５４の出力信号はロー信号からハイ信号に切り替わり、その信号が主論理回路４３内のＮＯＲ素子４７に入力されると、第２の遅延回路４２の出力信号の状態によらずに、第２の出力トランジスタ１２は遮断される。
【０１４７】
従って、第２の遅延回路４２から、ハイ信号、即ち第２の出力トランジスタ１２を導通させる信号が出力されている場合であっても、パルス時間設定用コンデンサ２５３の電圧が、ハイ状態からロー状態に切り替わる間だけ第２の出力トランジスタ１２が導通でき、切り替わった後は強制的に遮断される。
【０１４８】
第２の出力トランジスタ１２が導通できる期間は、定電流源２５２が吸い込む電流量によって決定される。
【０１４９】
この定電流源２５２は、可変電圧源２６１と、電流設定抵抗２６２と、２個のトランジスタ２６４、２６５とを有している。
【０１５０】
２個のトランジスタ２６４、２６５は、ｎチャネルＭＯＳＦＥＴで構成されており、ソース端子は両方とも接地電位に接続されている。
【０１５１】
一方のトランジスタ２６４のドレイン端子とゲート端子は短絡されており、ダイオード接続されている。２個のトランジスタのゲート端子は互いに接続され、カレントミラー回路２６３が構成されている。
【０１５２】
可変電圧源２６１の低電圧側の端子は接地電位に接続されており、高電圧の端子は、電流設定抵抗２６２を介して、ダイオード接続されたトランジスタ２６４のゲート端子及びドレイン端子に接続されている。
【０１５３】
この構成では、定電流源２５２が吸い込む電流の大きさは、ダイオード接続されていない方のトランジスタ２６５に流れる電流になる。
【０１５４】
そのトランジスタ２６５には、ダイオード接続されたトランジスタ２６４と同じ電流が流れる。
【０１５５】
ダイオード接続されたトランジスタ２６４には、そのトランジスタ２６４の特性と、電流設定抵抗２６２の抵抗値と、可変電圧源２６１の出力電圧とで決まる大きさの電流が流れるため、結局、可変電圧源２６１の出力電圧を調整すると、定電流源２５２が吸い込む電流の大きさを制御できるため、第２の出力トランジスタ１２が導通する期間を、可変電圧源２６１の出力電圧によって調整することができる。
【０１５６】
そのため、このスイッチング電源２１０では、高電圧電源ＶPの電圧範囲が異なる種々の製品に応用することができる。
【０１５７】
【発明の効果】
軽負荷において、スイッチングトランジスタの発振周波数が低下しないので、発振周波数を不必要に高周波に設定する必要がなく、スイッチング電源の効率を上げることができる。また、軽負荷において発信周波数を可聴周波数以上の周波数に設定すれば、ノイズの発生源にならない。
【図面の簡単な説明】
【図１】本発明の第１例のスイッチング電源
【図２】本発明の第２例のスイッチング電源
【図３】本発明の第３例のスイッチング電源
【図４】本発明のスイッチング電源の動作を説明するためのタイミングチャート
【図５】本発明のスイッチング電源と従来技術のスイッチング電源の負荷と発振周波数の関係を説明するためのグラフ
【図６】従来技術のスイッチング電源の例
【図７】従来技術のスイッチング電源の他の例
【符号の説明】
１０、１１０、２１０……スイッチング電源
１１……第１の出力トランジスタ
１２……第２の出力トランジスタ
１３……インダクタンス素子
１４……出力コンデンサ
１８……出力端子
２０……制御回路
５０……周波数制御装置
Ｖref1……主基準電圧
Ｖref2……副基準電圧
ＶP……高電圧電源
ＶDD……低電圧源
Claims (3)
- 電源電圧供給端子と第１のノードとの間に接続された第１のスイッチングトランジスタと、上記第１のノードと基準電圧供給端子との間に接続され、上記第１のスイッチングトランジスタが遮断状態にあるときに導通状態となり得る第２のスイッチングトランジスタと、一端が上記第１のノードに接続されたコイルと、上記コイルの他端と基準電圧供給端子との間に接続された平滑コンデンサとを有するスイッチングレギュレータの第１及び第２のスイッチングトランジスタに駆動信号を供給する駆動信号供給回路であって、
スイッチングレギュレータの出力電圧に応じた第１の検出電圧と第１の基準電圧とを比較して第１の比較信号を出力する第１の比較回路と、
上記第１の比較信号を入力して上記第１のスイッチングトランジスタを駆動するための第１の駆動信号を出力する第１の駆動回路と、
上記第１の比較信号を入力して上記第２のスイッチングトランジスタを駆動するための第２の駆動信号を出力する第２の駆動回路と、
上記第１のノードの電圧に応じた第２の検出電圧と第２の基準電圧とを比較して第２の比較信号を出力する第２の比較回路と、
上記第２の比較信号を入力して上記第２のスイッチングトランジスタの導通を禁止するための禁止信号を出力する論理回路であって、上記第２のスイッチングトランジスタの導通を禁止するときに上記禁止信号の論理が第１の論理となる、論理回路と、
を有し、
上記第１の駆動回路が、上記第１の比較信号の立ち上がり又は立ち下がりに第１の遅延時間を与える第１の遅延回路を有し、
上記第２の駆動回路が、上記第１の比較信号の反転信号の立ち上がり又は立ち下がりに第２の遅延時間を与える第２の遅延回路と、上記第２の遅延回路の出力信号と上記禁止信号との所定の論理演算を行なって論理信号を出力する論理手段とを有し、
上記論理演算は、上記禁止信号が第１の論理のときに上記論理信号の論理が上記第２のスイッチングトランジスタを非導通とするものとなり、上記禁止信号が第２の論理のときに上記論理信号の論理が上記第２の遅延回路の出力信号の論理に応じたものとなり、
上記第１の駆動信号の論理が上記第１の遅延回路の出力信号の論理に応答しており、上記第２の駆動信号の論理が上記論理信号の論理に応答している、
駆動信号供給回路。 - 上記第２の基準電圧が電源電圧に応じて変化する、請求項１に記載の駆動信号供給回路。
- 上記論理回路が、上記禁止信号を出力するフリップフロップを有し、上記フリップフロップが上記第１の比較信号に応答してリセットされる、請求項１又は２に記載の駆動信号供給回路。
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