JP7238646B2 - 駆動回路及び半導体モジュール - Google Patents
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Description
本発明は、ＩＧＢＴなどのスイッチング素子を駆動する駆動回路及び半導体モジュールに関する。
駆動回路がスイッチング素子のゲートに出力電流を供給するとゲート電圧が徐々に上昇する。ゲート電圧がスイッチング素子のしきい値電圧を越えると、スイッチング素子がオフからオンに切り替わる。複数のスイッチング素子を駆動する際に、しきい値電圧が低いスイッチング素子に供給するゲート電圧を小さくすることで電流集中による破壊を防ぐ技術が提案されている（例えば、特許文献１（図２）参照）。特許文献１ではＮｃｈＭＯＳ３６とＰｃｈＭＯＳ５０が出力電流を生成する。双方ともスイッチング素子をターンオンさせることを前提としており、ゲート電圧がスイッチング素子のしきい値電圧に達した後も電流出力能力を保持し続ける。
スイッチング素子のターンオン時に駆動回路の出力電流が大きいと、ゲート電圧の立ち上がりが急峻となり、コレクタ電流が急激に流れ始めるため、スイッチングノイズが増大してしまう。これを防ぐには、駆動回路の出力電流を制限してゲート電圧がスイッチング素子のしきい値電圧を超える時のｄｖ／ｄｔを抑える必要がある。しかし、出力電流を制限すると、駆動回路が電流供給を始めてからスイッチング素子のしきい値電圧を超えるまでの期間が長くなる。通常この期間にスイッチング素子はオフ状態であるため、この期間が長くなるとスイッチング損失が増大してしまう。
本発明は、上述のような課題を解決するためになされたもので、その目的はスイッチングノイズを抑えつつスイッチング損失を低減することができる駆動回路及び半導体モジュールを得るものである。
本発明に係る駆動回路は、入力信号を入力する第１のプリアンプと、前記第１のプリアンプの出力とスイッチング素子のゲートとの間に互いに並列に接続され、前記第１のプリアンプの出力信号に応じて前記スイッチング素子のゲートにゲート電流を供給する第１及び第２の駆動部とを備え、前記第２の駆動部は、ＮＭＯＳトランジスタと、前記ＮＭＯＳトランジスタを駆動する第２のプリアンプと、前記第２のプリアンプの高電位側の電源とを有し、前記第２のプリアンプのハイ出力の電圧は、前記スイッチング素子のしきい値電圧と前記ＮＭＯＳトランジスタのしきい値電圧を足した合計電圧よりも低く、前記電源の電圧は、前記合計電圧及び駆動回路の電源電圧よりも低く、前記スイッチング素子のターンオン操作において前記第１及び第２の駆動部の両方が前記スイッチング素子のゲートにゲート電流を供給し始め、前記第１の駆動部は前記スイッチング素子のゲート電圧が前記スイッチング素子のしきい値電圧に達しても前記ゲート電流を供給し続け、前記第２の駆動部は前記ゲート電圧が前記しきい値電圧に達する前に前記ゲート電流の供給を止めることを特徴とする。
本発明では、スイッチング素子のターンオン操作において第１及び第２の駆動部の両方がゲート電流を供給し始める。これにより、駆動回路が電流供給を始めてからゲート電圧がスイッチング素子のしきい値電圧を超えるまでの期間が短くなるため、スイッチング損失を低減することができる。また、第１の駆動部はゲート電圧がしきい値電圧に達してもゲート電流を供給し続けるが、第２の駆動部はゲート電圧がしきい値電圧に達する前にゲート電流の供給を止める。これにより、スイッチング素子のターンオン時にゲート電圧がしきい値電圧をゆっくり超える。従って、スイッチング素子のターンオン時に発生するスイッチングノイズを抑えることができる。
実施の形態に係る駆動回路及び半導体モジュールについて図面を参照して説明する。同じ又は対応する構成要素には同じ符号を付し、説明の繰り返しを省略する場合がある。
実施の形態１．
図１は、実施の形態１に係る半導体モジュールを示す回路図である。この半導体モジュールは、例えば交流電力を直流電力に変換した後、再び交流電力に変換する際に用いられる。スイッチング素子ＳＷ１，ＳＷ２がカスコード接続されている。スイッチング素子ＳＷ１，ＳＷ２は例えばＩＧＢＴ、ＭＯＳＦＥＴ、ＳｉＣＭＯＳＦＥＴ等のパワーデバイスであり、商用電源から昇圧して生成した電圧を電源とする。
図１は、実施の形態１に係る半導体モジュールを示す回路図である。この半導体モジュールは、例えば交流電力を直流電力に変換した後、再び交流電力に変換する際に用いられる。スイッチング素子ＳＷ１，ＳＷ２がカスコード接続されている。スイッチング素子ＳＷ１，ＳＷ２は例えばＩＧＢＴ、ＭＯＳＦＥＴ、ＳｉＣＭＯＳＦＥＴ等のパワーデバイスであり、商用電源から昇圧して生成した電圧を電源とする。
駆動回路１は、入力信号ＩＮに応じてスイッチング素子ＳＷ１のゲートをバイアスしスイッチング素子ＳＷ１をオン又はオフに制御する制御用集積回路である。駆動回路１は、プリアンプであるインバータＩＮＶ１と、互いに並列に接続された第１及び第２の駆動部ＤＲ１，ＤＲ２とを有する。インバータＩＮＶ１は入力信号ＩＮを論理反転する。第１及び第２の駆動部ＤＲ１，ＤＲ２は、インバータＩＮＶ１の出力信号に応じてスイッチング素子ＳＷ１のゲートにゲート電流を供給する。ＩＮＶ１の電源は駆動回路１の電源２である。
第１の駆動部ＤＲ１は、互いに並列に接続されたＮＭＯＳトランジスタＮＭＯＳ１とＰＭＯＳトランジスタＰＭＯＳ１を有する。ＮＭＯＳ１とＰＭＯＳ１のゲートはインバータＩＮＶ１の出力に接続されている。ＮＭＯＳ１のソースはＧＮＤに接続されている。ＰＭＯＳ１のソースは電源２に接続されている。ＮＭＯＳ１のドレインとＰＭＯＳ１のドレインはスイッチング素子ＳＷ１のゲートに接続されている。
第２の駆動部ＤＲ２は、ＮＭＯＳトランジスタＮＭＯＳ２と、ＮＭＯＳ２を駆動するプリアンプであるインバータＩＮＶ２と、インバータＩＮＶ２の高電位側の電源３とを有する。インバータＩＮＶ２はインバータＩＮＶ１の出力信号を論理反転する。ＮＭＯＳ２のゲートはインバータＩＮＶ２の出力に接続されている。ＮＭＯＳ２のドレインは駆動回路１の電源２に接続されている。ＮＭＯＳ２のソースはスイッチング素子ＳＷ１のゲートに接続されている。電源３は、駆動回路１の電源２の電圧ＶＣ１よりも低い電圧ＶＣ２を駆動回路１内部で生成する。
ＩＮＶ２のハイ出力の電圧はＩＮＶ２の電源３の電圧ＶＣ２となる。この電圧ＶＣ２でＮＭＯＳ２のゲートをバイアスし、ＮＭＯＳ２のソース電圧でスイッチング素子ＳＷ１のゲートをバイアスする。ＮＭＯＳ２のゲート・ソース間電圧Ｖｇｓは電圧ＶＣ２とスイッチング素子ＳＷ１のゲート電圧Ｖｇとの差になる。このため、スイッチング素子ＳＷ１のゲート電圧Ｖｇが電圧ＶＣ２とＮＭＯＳ２のしきい値電圧Ｖｔｈ２の差よりも高くなる（Ｖｇ＞ＶＣ２－Ｖｔｈ２）と、ＶｇｓがＶｔｈ２より小さくなってＮＭＯＳ２がオフしてスイッチング素子ＳＷ１にゲート電流を供給しなくなる。従って、ＩＮＶ２の電源３の電圧ＶＣ２を低くするほど低いゲート電圧Ｖｇで第２の駆動部ＤＲ２による電流供給が止まる。
本実施の形態では、ＩＮＶ２の電源３の電圧ＶＣ２を、スイッチング素子ＳＷ１のしきい値電圧Ｖｔｈ１とＮＭＯＳ２のしきい値電圧Ｖｔｈ２を足した合計電圧よりも低くする。これにより、第２の駆動部ＤＲ２はスイッチング素子ＳＷ１のゲート電圧Ｖｇがしきい値電圧Ｖｔｈ１に達する前に出力能力を失い、ゲート電流の供給を止める。
図２は、実施の形態１に係る半導体モジュールの動作を示すタイミングチャートである。図２の（ａ）はスイッチング素子ＳＷ１をターンオン操作する入力信号ＩＮの波形である。（ｂ）はスイッチング素子ＳＷ１のゲートバイアス波形である。（ｃ）は第１の駆動部ＤＲ１のみの場合のゲートバイアス波形である。（ｄ）は第２の駆動部ＤＲ２のみの場合のゲートバイアス波形である。（ｂ）の波形は（ｃ）の波形と（ｄ）の波形の合算になっている。
入力信号ＩＮとしてハイ信号が入力されると、駆動回路１はスイッチング素子ＳＷ１をターンオンさせる操作を行う。このスイッチング素子ＳＷ１のターンオン操作において、ＰＭＯＳ１とＮＭＯＳ２はオンとなり、スイッチング素子ＳＷ１のゲート電圧を上昇させてゆく。このように第１及び第２の駆動部ＤＲ１，ＤＲ２の両方がゲート電流を供給し始めるため、駆動回路１が電流供給を始めてからゲート電圧がスイッチング素子ＳＷ１のしきい値電圧Ｖｔｈ１を超えるまでの期間が短くなる。これにより、スイッチング損失を低減することができる。
その後、ゲート電圧が上昇してしきい値電圧Ｖｔｈ１に達しても第１の駆動部ＤＲ１はゲート電流を供給し続ける。一方、第２の駆動部ＤＲ２はゲート電圧がしきい値電圧Ｖｔｈ１に達する前にゲート電流の供給を止める。このため、ゲート電圧がしきい値電圧Ｖｔｈ１を超える際のゲート電圧の上昇速度は第１の駆動部ＤＲ１のみの場合と同じになる。従って、スイッチング素子ＳＷ１のターンオン時にゲート電圧がしきい値電圧Ｖｔｈ１をゆっくり超える。これにより、スイッチング素子ＳＷ１のターンオン時に発生するスイッチングノイズを抑えることができる。ただし、スイッチングノイズが許容値になるようにＰＭＯＳ１の出力を制限する必要がある。
実施の形態２．
図３は、実施の形態２に係る半導体モジュールを示す回路図である。図４は、実施の形態２に係る第２の駆動部のプリアンプを示す回路図である。ＩＮＶ２は、互いに並列に接続されたＰＭＯＳトランジスタＰＭＯＳ２とＮＭＯＳトランジスタＮＭＯＳ３を有する。実施の形態１とは異なり、ＩＮＶ２の電源は電源３ではなく、駆動回路１の電源２である。ＩＮＶ２の出力と基準電位であるＧＮＤとの間に抵抗Ｒ１，Ｒ２が直列に接続された分圧回路が設けられている。抵抗Ｒ１，Ｒ２の接続点がＮＭＯＳ２のゲートに接続されている。その他の構成は実施の形態１と同様である。
図３は、実施の形態２に係る半導体モジュールを示す回路図である。図４は、実施の形態２に係る第２の駆動部のプリアンプを示す回路図である。ＩＮＶ２は、互いに並列に接続されたＰＭＯＳトランジスタＰＭＯＳ２とＮＭＯＳトランジスタＮＭＯＳ３を有する。実施の形態１とは異なり、ＩＮＶ２の電源は電源３ではなく、駆動回路１の電源２である。ＩＮＶ２の出力と基準電位であるＧＮＤとの間に抵抗Ｒ１，Ｒ２が直列に接続された分圧回路が設けられている。抵抗Ｒ１，Ｒ２の接続点がＮＭＯＳ２のゲートに接続されている。その他の構成は実施の形態１と同様である。
図５は、実施の形態２に係る第２の駆動部のプリアンプの動作を示すタイミングチャートである。図５の（ａ）はＩＮＶ２の入力電圧の波形である。（ｂ）は抵抗Ｒ１，Ｒ２の接続点の電圧、即ちＮＭＯＳ２のゲート電圧の波形である。抵抗Ｒ１，Ｒ２の接続点の電圧は抵抗分割により、駆動回路１の電源２の電圧ＶＣ１よりも低くなる。
抵抗Ｒ１，Ｒ２の接続点の電圧を、スイッチング素子ＳＷ１のしきい値電圧Ｖｔｈ１とＮＭＯＳ２のしきい値電圧Ｖｔｈ２を足した合計電圧よりも低くする。これにより、第２の駆動部ＤＲ２はスイッチング素子ＳＷ１のゲート電圧Ｖｇがしきい値電圧Ｖｔｈ１に達する前に出力能力を失い、ゲート電流の供給を止める。従って、実施の形態１と同様の効果を得ることができる。さらに、実施の形態１のように電源３を別に用いる必要が無いため、回路の構成が簡単になる。また、抵抗Ｒ１，Ｒ２の抵抗値を適当な値とすることで電源３の電圧ＶＣ２に相当する電圧を容易に設定できる。
実施の形態３．
図６は、実施の形態３に係る半導体モジュールを示す回路図である。駆動回路１は、スイッチング素子ＳＷ１のゲートにたまった電荷を放電してスイッチング素子ＳＷ１のターンオフ操作を行う。実施の形態１とは第２の駆動回路ＤＲ２の構成が異なる。
図６は、実施の形態３に係る半導体モジュールを示す回路図である。駆動回路１は、スイッチング素子ＳＷ１のゲートにたまった電荷を放電してスイッチング素子ＳＷ１のターンオフ操作を行う。実施の形態１とは第２の駆動回路ＤＲ２の構成が異なる。
第２の駆動回路ＤＲ２は、ＰＭＯＳトランジスタＰＭＯＳ３と、ＰＭＯＳ３を駆動するプリアンプであるＩＮＶ３と、ＩＮＶ３の低電位側の電源４とを有する。ＰＭＯＳ３のソースはＧＮＤに接続されている。ＰＭＯＳ２のドレインはスイッチング素子ＳＷ１のゲートに接続されている。ＰＭＯＳ２のゲートはＩＮＶ３の出力に接続されている。その他の構成は実施の形態１と同様である。
ＩＮＶ３の高電位側の電源は駆動回路１の電源２である。ＩＮＶ３の低電位側の電源として電源４を用いている。電源４は、駆動回路１のＧＮＤよりも高い電圧ＶＣ３を駆動回路１内部で生成する。
ＩＮＶ３のロー出力の電圧は、ＩＮＶ３の基準電位である電源４の電圧ＶＣ３となる。この電圧ＶＣ３でＰＭＯＳ３のゲートをバイアスし、ＰＭＯＳ３がオンになるとスイッチング素子ＳＷ１のゲートにたまった電荷を放電する。ＰＭＯＳ３のゲート・ソース間電圧Ｖｇｓはスイッチング素子ＳＷ１のゲート電圧ＶｇとＶＣ３との差になる。このため、スイッチング素子ＳＷ１のゲート電圧Ｖｇが電圧ＶＣ３とＰＭＯＳ３のしきい値電圧Ｖｔｈ３の和よりも低くなる（Ｖｇ＜ＶＣ３＋Ｖｔｈ３）と、ＶｇｓがＶｔｈ３より小さくなってＰＭＯＳ３がオフして電荷を放電しなくなる。従って、ＩＮＶ３の基準電位である電圧ＶＣ３を高くするほど、高いゲート電圧Ｖｇで第２の駆動部ＤＲ２による放電が止まる。
そこで、電圧ＶＣ３をスイッチング素子ＳＷ１のしきい値電圧Ｖｔｈ１からＰＭＯＳ３のしきい値電圧Ｖｔｈ３を引いた差電圧よりも高くする。これにより、第２の駆動部ＤＲ２はスイッチング素子ＳＷ１のゲート電圧がしきい値電圧Ｖｔｈ１に達する前に電荷の放電を止める。
図７は、実施の形態３に係る半導体モジュールの動作を示すタイミングチャートである。図７の（ａ）はスイッチング素子ＳＷ１をターンオフ操作する入力信号ＩＮの波形である。（ｂ）はスイッチング素子ＳＷ１のゲートバイアス波形である。（ｃ）は第１の駆動部ＤＲ１のみの場合のゲートバイアス波形である。（ｄ）は第２の駆動部ＤＲ２のみの場合のゲートバイアス波形である。（ｂ）の波形は（ｃ）の波形と（ｄ）の波形の合算になっている。
入力信号ＩＮとしてロー信号が入力されると、駆動回路１はスイッチング素子ＳＷ１をターンオフさせる操作を行う。このスイッチング素子ＳＷ１のターンオフ操作において、ＮＭＯＳ１とＰＭＯＳ３はオンとなり、スイッチング素子ＳＷ１のゲート電圧を下降させてゆく。このように第１及び第２の駆動部ＤＲ１，ＤＲ２の両方がスイッチング素子ＳＷ１のゲートにたまった電荷を放電し始めるため、駆動回路１が放電を始めてからゲート電圧がスイッチング素子ＳＷ１のしきい値電圧Ｖｔｈ１を下回るまでの期間が短くなる。これにより、スイッチング損失を低減することができる。
その後、ゲート電圧が下降してしきい値電圧Ｖｔｈ１に達しても第１の駆動部ＤＲ１は電荷を放電し続ける。一方、第２の駆動部ＤＲ２はゲート電圧がしきい値電圧Ｖｔｈ１に達する前に電荷の放電を止める。このため、ゲート電圧がしきい値電圧Ｖｔｈ１を下回る際のゲート電圧の下降速度は第１の駆動部ＤＲ１のみの場合と同じになる。従って、スイッチング素子ＳＷ１のターンオフ時にゲート電圧がしきい値電圧Ｖｔｈ１をゆっくり下回る。これにより、スイッチング素子ＳＷ１のターンオフ時に発生するスイッチングノイズを抑えることができる。
実施の形態４．
図８は、実施の形態４に係る半導体モジュールを示す回路図である。実施の形態３とは異なり、ＩＮＶ３の基準電位は電源４の出力電位ではなく、駆動回路１のＧＮＤである。ＩＮＶ３の出力と駆動回路１の電源２との間に抵抗Ｒ３，Ｒ４が直列に接続された分圧回路が設けられている。抵抗Ｒ３，Ｒ４の接続点がＰＭＯＳ３のゲートに接続されている。その他の構成は実施の形態３と同様である。
図８は、実施の形態４に係る半導体モジュールを示す回路図である。実施の形態３とは異なり、ＩＮＶ３の基準電位は電源４の出力電位ではなく、駆動回路１のＧＮＤである。ＩＮＶ３の出力と駆動回路１の電源２との間に抵抗Ｒ３，Ｒ４が直列に接続された分圧回路が設けられている。抵抗Ｒ３，Ｒ４の接続点がＰＭＯＳ３のゲートに接続されている。その他の構成は実施の形態３と同様である。
抵抗Ｒ３，Ｒ４の接続点の電圧は駆動回路１のＧＮＤ電位よりも高くなる。抵抗Ｒ３，Ｒ４の接続点の電圧を、スイッチング素子ＳＷ１のしきい値電圧Ｖｔｈ１からＰＭＯＳ３のしきい値電圧Ｖｔｈ３を引いた差電圧よりも高くする。これにより、第２の駆動部ＤＲ２はスイッチング素子ＳＷ１のゲート電圧がしきい値電圧Ｖｔｈ１に達する前に電荷の放電を止める。従って、実施の形態３と同様の効果を得ることができる。さらに、実施の形態３のように電源４を別に用いる必要が無いため、回路の構成が簡単になる。また、抵抗Ｒ３，Ｒ４の抵抗値を適当な値とすることで電源４の電圧ＶＣ３に相当する電圧を容易に設定できる。
なお、スイッチング素子ＳＷ１，ＳＷ１は、珪素によって形成されたものに限らず、珪素に比べてバンドギャップが大きいワイドバンドギャップ半導体によって形成されたものでもよい。ワイドバンドギャップ半導体は、例えば、炭化珪素、窒化ガリウム系材料、又はダイヤモンドである。このようなワイドバンドギャップ半導体によって形成された半導体チップは、耐電圧性や許容電流密度が高いため、小型化できる。この小型化された半導体チップを用いることで、この半導体チップを組み込んだ半導体モジュールも小型化・高集積化できる。また、半導体チップの耐熱性が高いため、ヒートシンクの放熱フィンを小型化でき、水冷部を空冷化できるので、半導体モジュールを更に小型化できる。また、半導体チップの電力損失が低く高効率であるため、半導体モジュールを高効率化できる。
１ 駆動回路、３，４ 電源、ＤＲ１ 第１の駆動部、ＤＲ２ 第２の駆動部、ＩＮＶ２，ＩＮＶ３ インバータ（プリアンプ）、ＮＭＯＳ２ ＮＭＯＳトランジスタ、ＰＭＯＳ３ ＰＭＯＳトランジスタ、Ｒ１，Ｒ２，Ｒ３，Ｒ４ 抵抗、ＳＷ１ スイッチング素子
Claims (6)
- 入力信号を入力する第１のプリアンプと、
前記第１のプリアンプの出力とスイッチング素子のゲートとの間に互いに並列に接続され、前記第１のプリアンプの出力信号に応じて前記スイッチング素子のゲートにゲート電流を供給する第１及び第２の駆動部とを備え、
前記第２の駆動部は、ＮＭＯＳトランジスタと、前記ＮＭＯＳトランジスタを駆動する第２のプリアンプと、前記第２のプリアンプの高電位側の電源とを有し、
前記第２のプリアンプのハイ出力の電圧は、前記スイッチング素子のしきい値電圧と前記ＮＭＯＳトランジスタのしきい値電圧を足した合計電圧よりも低く、
前記電源の電圧は、前記合計電圧及び駆動回路の電源電圧よりも低く、
前記スイッチング素子のターンオン操作において前記第１及び第２の駆動部の両方が前記スイッチング素子のゲートにゲート電流を供給し始め、前記第１の駆動部は前記スイッチング素子のゲート電圧が前記スイッチング素子のしきい値電圧に達しても前記ゲート電流を供給し続け、前記第２の駆動部は前記ゲート電圧が前記しきい値電圧に達する前に前記ゲート電流の供給を止めることを特徴とする駆動回路。 - 入力信号を入力する第１のプリアンプと、
前記第１のプリアンプの出力とスイッチング素子のゲートとの間に互いに並列に接続され、前記第１のプリアンプの出力信号に応じて前記スイッチング素子のゲートにゲート電流を供給する第１及び第２の駆動部とを備え、
前記第２の駆動部は、ＮＭＯＳトランジスタと、前記ＮＭＯＳトランジスタを駆動する第２のプリアンプと、前記第２のプリアンプの出力と基準電位との間に直列に接続された第１及び第２の抵抗とを有し、
前記第１の抵抗と前記第２の抵抗の接続点が前記ＮＭＯＳトランジスタのゲートに接続され、
前記第１の抵抗と前記第２の抵抗の接続点の電圧は、前記スイッチング素子のしきい値電圧と前記ＮＭＯＳトランジスタのしきい値電圧を足した合計電圧よりも低く、
前記スイッチング素子のターンオン操作において前記第１及び第２の駆動部の両方が前記スイッチング素子のゲートにゲート電流を供給し始め、前記第１の駆動部は前記スイッチング素子のゲート電圧が前記スイッチング素子のしきい値電圧に達しても前記ゲート電流を供給し続け、前記第２の駆動部は前記ゲート電圧が前記しきい値電圧に達する前に前記ゲート電流の供給を止めることを特徴とする駆動回路。 - 入力信号を入力する第１のプリアンプと、
前記第１のプリアンプの出力とスイッチング素子のゲートとの間に互いに並列に接続され、前記第１のプリアンプの出力信号に応じて前記スイッチング素子のゲートにゲート電流を供給する第１及び第２の駆動部とを備え、
前記第２の駆動部は、ＰＭＯＳトランジスタと、前記ＰＭＯＳトランジスタを駆動する第２のプリアンプと、前記第２のプリアンプの低電位側の電源とを有し、
前記第２のプリアンプのロー出力の電圧は、前記スイッチング素子のしきい値電圧から前記ＰＭＯＳトランジスタのしきい値電圧を引いた差電圧よりも高く、
前記電源の電圧は、前記差電圧及び駆動回路のＧＮＤ電位よりも高く、
スイッチング素子のターンオフ操作において前記第１及び第２の駆動部の両方が前記スイッチング素子のゲートにたまった電荷を放電し始め、前記第１の駆動部は前記スイッチング素子のゲート電圧が前記スイッチング素子のしきい値電圧に達しても前記電荷を放電し続け、前記第２の駆動部は前記ゲート電圧が前記しきい値電圧に達する前に前記電荷の放電を止めることを特徴とする駆動回路。 - 入力信号を入力する第１のプリアンプと、
前記第１のプリアンプの出力とスイッチング素子のゲートとの間に互いに並列に接続され、前記第１のプリアンプの出力信号に応じて前記スイッチング素子のゲートにゲート電流を供給する第１及び第２の駆動部とを備え、
前記第２の駆動部は、ＰＭＯＳトランジスタと、前記ＰＭＯＳトランジスタを駆動する第２のプリアンプと、前記第２のプリアンプの出力と高電位側の電源との間に直列に接続された第１及び第２の抵抗とを有し、
前記第１の抵抗と前記第２の抵抗の接続点が前記ＰＭＯＳトランジスタのゲートに接続され、
前記第１の抵抗と前記第２の抵抗の接続点の電圧は、前記スイッチング素子のしきい値電圧から前記ＰＭＯＳトランジスタのしきい値電圧を引いた差電圧よりも高く、
スイッチング素子のターンオフ操作において前記第１及び第２の駆動部の両方が前記スイッチング素子のゲートにたまった電荷を放電し始め、前記第１の駆動部は前記スイッチング素子のゲート電圧が前記スイッチング素子のしきい値電圧に達しても前記電荷を放電し続け、前記第２の駆動部は前記ゲート電圧が前記しきい値電圧に達する前に前記電荷の放電を止めることを特徴とする駆動回路。 - 前記スイッチング素子と、
請求項１～４の何れか１項に記載の駆動回路とを備えることを特徴とする半導体モジュール。 - 前記スイッチング素子はワイドバンドギャップ半導体によって形成されていることを特徴とする請求項５に記載の半導体モジュール。
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