JP3073645B2 - 不揮発性半導体記憶装置およびその動作方法 - Google Patents

不揮発性半導体記憶装置およびその動作方法

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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は、不揮発性半導体記憶
装置およびその動作方法に係わり、特に電気的にデ−タ
の書き込み、並びにデ−タの消去ができる不揮発性半導
体記憶装置と、その動作方法に関する。
【０００２】
【従来の技術】図１４は、電気的にデ−タの書き込み、
並びにデ−タの消去ができる不揮発性半導体記憶装置が
具備する一般的なメモリセルを示す図で、（ａ）図は、
その断面図、（ｂ）図は（ａ）図中に示された14ｂ−14
ｂ線に沿った不純物プロファイルを示す図である。
【０００３】図１４（ａ）に示すように、ボロン（Ｂ）
が１０18ｃｍ-3程度含有されたＰ型シリコン基板１中に
は、Ｎ型のソ−ス拡散層２およびＮ型のドレイン拡散層
３が、互いに離間して形成されている。これら拡散層２
と拡散層３との間には、チャネル領域４が規定されてい
る。チャネル領域４上には、二酸化シリコンで成る第１
ゲ−ト絶縁膜５が形成され、この第１ゲ−ト絶縁膜５上
にはポリシリコンで成る浮遊ゲ−ト６が形成されてい
る。浮遊ゲ−ト６上には二酸化シリコンで成る第２ゲ−
ト絶縁膜７が形成され、この第２ゲ−ト絶縁膜７上には
ポリシリコンで成る制御ゲ−ト８が形成されている。
【０００４】上記構成のメモリセルでは、チャネル領域
４における不純物プロファイルは、図１４（ｂ）に示さ
れるような形となっている。
【０００５】図１４（ｂ）中のＩ線はボロンのプロファ
イルを示す線である。このＩ線に示されるように、チャ
ネル領域４は基板１と同一のＰ型の導電性を有し、かつ
その濃度はチャネル領域４の深さ方向において、約１０
18ｃｍ-3程度でほぼ均一化されている。
【０００６】次に、図１４（ａ）および（ｂ）に示すメ
モリセルの動作について説明する。
【０００７】図１５は、メモリセルの動作を説明するた
めの図で、（ａ）図は浮遊ゲ−ト中に電子が存在する場
合の動作を示す図、（ｂ）図は浮遊ゲ−ト中に電子が存
在しない場合の動作を示す図である。
【０００８】まず、図１５（ａ）に示すように、浮遊ゲ
−ト６中に電子が存在する場合、セルのしきい値が高ま
るために、制御ゲ−ト８に電圧５Ｖを印加したとして
も、チャネル領域４中に反転層が形成されない。従っ
て、セルは非導通状態となる。このような動作は、例え
ば“０”デ−タの読み出しの際に行われる。
【０００９】一方、図１５（ｂ）に示すように、浮遊ゲ
−ト６中に電子が存在しない場合、図１５（ａ）の状態
に比べてセルのしきい値が低くなるために、制御ゲ−ト
８に電圧５Ｖを印加すると、チャネル領域４中に反転層
４０が形成される。従って、セルは導通状態となる。こ
の時、反転層４０は、チャネル領域４における基板１の
表面９に接して形成される。このような動作は、例えば
“１”デ−タの読み出しの際に行われる。
【００１０】ところで、図１４（ａ）および（ｂ）に示
すメモリセルでは、電気的にデ−タの消去／書込が行わ
れる。特にデ−タの書き込みに際しては、制御ゲ−ト８
にプログラム電圧を与え、かつソ−ス２とドレイン３と
の間に電圧を与えることで、チャネルホットエレクトロ
ンを生成し、この生成されたチャネルホットエレクトロ
ンを浮遊ゲ−ト６中に注入する。このような動作は、デ
−タを書き換える毎に行われ、その度に第１ゲ−ト絶縁
膜４中を電子や正孔が通過する。第１ゲ−ト絶縁膜４中
を電子や正孔が通過すると、チャネル領域４における基
板１の表面９と第１ゲ−ト絶縁膜４との界面には界面準
位４１が形成される。その量は、デ−タを書き換える毎
に徐々に増加する。界面準位はセル電流を減少させるた
め、その量が増加するに連れて、セル電流の減少は、徐
々に顕著化する。
【００１１】このように、図１４（ａ）に示すメモリセ
ルでは、その構造上、長い期間に及んで安定したデ−タ
の読み出しを行うことが困難となっている。
【００１２】また、装置動作を高速化する一つの方法と
して、デ−タの書き込み速度を向上させることがある。
【００１３】しかし、図１４（ａ）に示すメモリセルで
は、その構造上、デ−タの書き込み速度の向上に限界が
ある。
【００１４】
【発明が解決しようとする課題】この発明は、上記のよ
うな点に鑑みて為されたもので、その目的は、長い期
間、安定してデ−タを読み出すことができ、かつデ−タ
の書き込み速度を向上できる不揮発性半導体記憶装置お
よびその動作方法を提供することにある。
【００１５】
【課題を解決するための手段】上記目的を達成するため
に、この発明に係る不揮発性半導体記憶装置およびその
動作方法では、第１導電型の半導体基体、この基体中に
形成された第２導電型の第１、第２の半導体領域、これ
ら第１、第２の半導体領域相互間の前記基体中に規定さ
れた第１導電型のチャネル領域、このチャネル領域上
に、第１の絶縁層を介して形成された電荷蓄積層、この
電荷蓄積層上に、第２の絶縁層を介して形成された電極
層、前記基体表面より離れた前記チャネル領域中の深い
領域に前記第１、第２の半導体領域に接して形成された
第３の半導体領域とを有するメモリセルを備えている。
さらに、前記電荷蓄積層中の電荷の有無に応じて前記第
３の半導体領域の導電型を第２導電型とし、前記メモリ
セルから二値データのうちの一方を読み出すようにし、
さらに、前記第３の半導体領域の導電型を第２導電型と
するとともに、前記第３の半導体領域と前記基体表面と
の間における領域の導電型も第２導電型とし、前記メモ
リセルへ二値データのうちの他方を書き込むようにした
ことを特徴としている。
【００１６】
【作用】上記構成の不揮発性半導体記憶装置によれば、
二値デ−タのうちの一方の読み出しを、第３の半導体領
域の導電型を第２導電型として行う。この第３の半導体
領域は、基体表面より離れた深い領域に形成されている
ため、セル電流がチャネル領域を流れる時、基体表面と
第１ゲ−ト絶縁膜との界面に形成される界面準位の影響
を受け難くなる。
【００１７】このことから、上記セル電流の減少、即ち
メモリセルの経年劣化の度合いが緩和され、長い期間、
安定してデ−タを読み出すことができる。
【００１８】また、二値デ−タのうちの他方の書き込み
を行う時、第３の半導体領域の導電型を第２導電型とす
るとともに、第３の半導体領域と基体表面との間におけ
る領域の導電型も第２導電型とする。このために、チャ
ネル領域のより深い領域中でホットキャリアを発生で
き、かつセル電流の経路が、電荷蓄積層の近くに設定さ
れる。これらのことから、まず、チャネルホットキャリ
ア注入による書き込みの場合では、チャネル領域の深い
領域中でホットキャリアを生成でき、その発生効率を向
上できる。従って、短時間で多量のホットキャリアを電
荷蓄積層中に注入でき、デ−タの書き込み速度を向上で
きる。
【００１９】また、Ｆ−Ｎトンネル電流による書き込み
の場合では、第２導電型の領域がチャネル領域中の深い
位置に及んで大きく形成されることで、チャネル領域の
抵抗値を小さくできる。チャネル領域の抵抗値が小さく
なると、例えばセルアレイの末端に位置するメモリセル
まで迅速に電位を伝えることができる。
【００２０】
【実施例】以下、図面を参照してこの発明を実施例によ
り説明する。この説明において全図にわたり共通の部分
には共通の参照符号を付すことで重複する説明を避ける
ことにする。
【００２１】図１は、この発明の第１の実施例に係る不
揮発性半導体記憶装置を示す図で、（ａ）図はメモリセ
ルの断面図、（ｂ）図は（ａ）図中に示された1b−1b線
に沿った不純物プロファイルを示す図である。
【００２２】図１（ａ）に示すように、ボロン（Ｂ）が
１０18ｃｍ-3程度含有されたＰ型シリコン基板１があ
り、この基板１中にはＮ型のソ−ス拡散層２およびＮ型
のドレイン拡散層３が、互いに離間して形成されてい
る。これら拡散層２と拡散層３との間におけるＰ型基板
１中には、チャネル領域４が規定されている。
【００２３】チャネル領域４上には、二酸化シリコンで
成る第１ゲ−ト絶縁膜５が形成され、この第１ゲ−ト絶
縁膜５上には、ポリシリコンで成る浮遊ゲ−ト６が形成
されている。浮遊ゲ−ト６上には、二酸化シリコンで成
る第２ゲ−ト絶縁膜７が形成され、この第２ゲ−ト絶縁
膜７上には、ポリシリコンで成る制御ゲ−ト８が形成さ
れている。
【００２４】また、チャネル領域４中の、基板表面９よ
り離れた深い領域には、チャネル領域４よりも、アクセ
プタ濃度が低くされたＰ- 型領域１０が設けられてい
る。このＰ- 型領域１０を含むチャネル領域４の不純物
プロファイルを、図１（ｂ）に示す。
【００２５】図１（ｂ）に示すように、チャネル領域４
は、一点鎖線Ｉに示されるように、約１０18ｃｍ-3程度
のボロンを含み、Ｐ型の導電型を有している。さらに破
線IIに示されるように、チャネル領域４には、Ｎ型不純
物であるヒ素（Ａｓ）が、導入されている。Ｐ型の領域
中にＮ型の不純物を導入すると、実効アクセプタ濃度
は、実線III に示されるように、基板表面９からの深さ
０．０２μｍの位置で、最も低下している。このよう
に、実効アクセプタ濃度が低下されることにより、Ｐ-
型領域１０を、基板表面９から離れた深い領域中に、局
所的に得ることができる。
【００２６】また、上記構成を有するメモリセルは、チ
ャネル領域４の導電型がＰ型であり、基板１と制御ゲ−
ト８との間の電位差が実質的に０Ｖの時、ソ−ス拡散層
２とドレイン拡散層３との間はＰＮ接合によって絶縁さ
れる。即ち、ノ−マリ・オフ型のメモリセルとなってい
る。このようなメモリセルは、例えばＮＯＲ型のフラッ
シュＥ2 ＰＲＯＭに用いることができる。
【００２７】次に、図１に示すメモリセルの動作につい
て説明する。
【００２８】まず、デ−タの読み出し動作について説明
する。
【００２９】図２は、読み出し動作を説明するための図
で、（ａ）図は“０”レベルデ−タを読み出している状
態を示す図、（ｂ）図は“１”レベルデ−タを読み出し
ている状態を示す図である。
【００３０】デ−タを読み出す時には、メモリセルのソ
−ス２を接地（０Ｖ）した状態で、ドレイン３に読み出
し電位１Ｖを印加し、制御ゲ−ト８にＶＣＣ電位５Ｖを
印加する。
【００３１】まず、浮遊ゲ−ト６に電子ｅが注入され、
浮遊ゲ−ト６が充分に負に帯電している状態の時の読み
出しについて説明する。
【００３２】図２（ａ）に示すように、浮遊ゲ−ト６に
電子ｅが充満している場合には、制御ゲ−ト８にＶＣＣ
電位を印加しても、基板１と制御ゲ−ト８との間の電位
差は、容量結合によって実質的に相殺される。このた
め、チャネル領域４の導電型は反転しない。従って、メ
モリセルは導通せず、ソ−ス２〜ドレイン３間にセル電
流が流れない。よって、ドレイン３に接続されている図
示せぬビット線の電位は変化しない。
【００３３】このようにメモリセルのしきい値が高まっ
ている時のデ−タの読み出しは、通常“０”レベルデ−
タの読み出しと呼ばれている。
【００３４】一方、図２（ｂ）に示すように、浮遊ゲ−
ト６に電子が存在せず、浮遊ゲ−トが、実質的に帯電し
ていない時、制御ゲ−ト８にＶＣＣ電位を印加すると、
基板１と制御ゲ−ト８との間に、容量結合によって電位
差が生ずる。このため、チャネル領域４の導電型が反転
する。従って、ソ−ス拡散層２とドレイン拡散層３とが
反転層１０-INVによって互いに接続されるようになって
メモリセルが導通し、ソ−ス２〜ドレイン３間にセル電
流が流れる。そして、ドレイン３に接続されている図示
せぬビット線の電位を変化させる。
【００３５】尚、図２（ｂ）では電子ｅの進行方向が示
されている。セル電流の流れる向きは、電子ｅの進行方
向と逆向きである。さらにセル電流が流れることによっ
て低下した電位を、図示せぬセンスアンプで基準電位と
比較することで増幅する。このようにメモリセルのしき
い値が低くなっている時のデ−タ読み出しは、通常
“１”レベルデ−タの読み出しと呼ばれている。
【００３６】ここで、この実施例に係るメモリセルで
は、チャネル領域４の深い位置に、濃度が薄くされたＰ
- 型領域１０が形成されており、その濃度は、制御ゲ−
ト８に５Ｖを印加した時にＰ- 型領域１０のみが反転さ
れる値に設定されている。このため、セル電流は、基板
表面の近傍では無く、チャネル領域４の深い領域に、Ｐ
- 型領域１０の導電型が反転することによって形成され
た反転層１０-INVを介して流れる。従って、セル電流
は、基板１と第１ゲ−ト絶縁膜５との間の界面準位の影
響を受け難くなる。このため、書き込み／消去を繰り返
すことで界面準位が増加しても、上記メモリセルでは、
相互コンダクタンスが劣化し難くなる。即ち、上記メモ
リセルでは、長い期間に及んでセル電流の流し易さが変
化しない。従って、長い期間、安定して読み出し動作を
行うことができる。
【００３７】次に、デ−タの書き込み動作について説明
する。
【００３８】図３は、書き込み動作を説明するための図
で、浮遊ゲ−トに電子を注入している状態を示す図であ
る。
【００３９】デ−タを書き込む時には、メモリセルのソ
−ス２を接地（０Ｖ）した状態で、ドレイン３に電位６
Ｖを印加し、制御ゲ−ト８にＶＰＰ電位１２Ｖを印加す
る。
【００４０】上記のバイアス状態とすると、図３に示す
ように、ドレイン３とソ−ス２との間に充分に大きい電
位差が生じる。このため、ソ−ス２からドレイン３へと
流れている電子ｅの中には、大きい電位差により充分に
加速されてエネルギを得たホットエレクトロンｈｅが発
生する。さらに制御ゲ−ト８がＶＰＰ電位１２Ｖとされ
ているため、ホットエレクトロンｈｅは、第１ゲ−ト絶
縁膜５による障壁を越えて浮遊ゲ−ト６中に注入され
る。これにより、メモリセルに、デ−タが書き込まれ
る。
【００４１】ここで、図１に示すメモリセルの制御ゲ−
ト８には、ＶＰＰ電位発生器１１が接続されており、こ
の発生器１１は、Ｐ- 型領域１０だけでなく、Ｐ- 型領
域１０と基板表面９との間のＰ型領域１０´の導電型を
も反転させる電位を生成する。これにより、チャネル領
域４中には、基板表面９まで達するような充分に大きい
反転層１２が得られる。この反転層１２は読み出し動作
時に発生した反転層１０-INVよりも大きい。しかも、チ
ャネル領域４の深い領域に、Ｐ- 型領域１０が形成され
ており、書き込み動作時に反転層１２が、基板１の深い
領域に及んで発生する。即ち、ホットエレクトロンを、
チャネル領域４の深い領域で発生させることができる。
【００４２】キャリアの移動度は、基板１の表面より
も、基板１の深い領域のほうがキャリアの移動度が高
い。これは、基板１の表面近傍では、熱酸化時や、エッ
チング時に生ずる結晶欠陥などの影響でキャリアの移動
度が鈍るが、基板１の深い領域では結晶欠陥などが少な
いため、キャリアの移動度が鈍り難いことに起因する。
キャリアの移動度が高くなると、ホットエレクトロンｈ
ｅの発生効率が向上する。
【００４３】従って、反転層１２が、基板１の深い領域
に及んで形成されることで、キャリアの移動度が全体的
に高められるようになる。
【００４４】次に、書き込み時における制御ゲ−ト電圧
とゲ−ト電流との関係について説明する。
【００４５】図４は、書き込み時における制御ゲ−ト電
圧とゲ−ト電流との関係を、図１に示す半導体記憶装置
と従来の半導体記憶装置とで比較して示した図である。
【００４６】図４において、実線IVは、この実施例に係
る装置の場合を示しており、破線Ｖは、従来の装置の場
合を示している。
【００４７】図４に示すように、この実施例に係る装置
では、従来の装置に比べてゲ−ト電流が大きくなってお
り、キャリア注入効率が向上している。尚、上記のゲ−
ト電流とは、電子が浮遊ゲ−ト６に注入される時に、浮
遊ゲ−ト６からチャネル領域４へ向かって、見掛け上、
流れる電流を想定しており、Ｆ−Ｎトンネリング現象に
基いたトンネル電流では無い。
【００４８】尚、図４は、ゲ−ト電流が増加する傾向を
示すための図であり、従って、ゲ−ト電流の量を表す縦
軸は、任意スケ−ルとしている。
【００４９】ところで、デ−タの書き込み動作を行うこ
とによって、電子ｅが浮遊ゲ−ト６中に満たされていく
と、その量に応じて、浮遊ゲ−ト６の電位Ｖfgが負の方
向にシフトされていく。このため、制御ゲ−ト８の電位
Ｖcgが高電位であったとしても、容量結合によって制御
ゲ−ト８とチャネル領域４との間の電位差が小さくなる
ことが考えられる。このため、反転層１２のうち、基板
表面９の近傍の領域が、元のＰ型にもどる可能性があ
る。このような現象が起きると、書き込み効率が、急激
に低下することになる。
【００５０】そこで、この実施例では、電子ｅが浮遊ゲ
−ト６中に充分に満たされた場合でも、ＶＰＰ電位発生
器１１が、領域１０´の導電型を反転できる電位を発生
するように構成されている。
【００５１】図５は、書き込み動作終了直前における、
チャネル領域の基板の導電型を反転させるのに必要な浮
遊ゲ−ト電圧及び制御ゲ−ト電圧と、チャネル領域の実
効アクセプタ濃度との関係を示す図である。書き込み動
作終了直前とは、この場合、読み出し動作時セルしきい
値が８Ｖ程度になるまで浮遊ゲ−トに電子が注入され、
制御ゲ−トには書き込み動作時の電圧が印加されている
状態のことである。
【００５２】図５において、縦軸のうち、Ｖcgの方は書
き込み動作時に制御ゲ−トに印加する電圧である。Ｖfg
の方は書き込み動作終了直前の浮遊ゲ−ト電圧である。
【００５３】書き込み動作を、制御ゲ−トに８Ｖを印加
して行う場合、基板表面の実効アクセプタ濃度が１０17
ｃｍ-3程度以下であれば、書き込み動作終了まで、チャ
ネル領域の導電型は反転し続ける。同様に、制御ゲ−ト
電圧Ｖcgが１０Ｖの時、基板表面の実効アクセプタ濃度
が１０18ｃｍ-3程度以下であれば、チャネル領域の基板
表面の導電型は、書き込み動作中、反転し続ける。
【００５４】次に、デ−タの消去動作について説明す
る。
【００５５】図６は、消去動作を説明するための図で、
浮遊ゲ−トから電子を引き抜いている状態を示す図であ
る。
【００５６】デ−タを消去する時には、メモリセルのド
レイン３を開放（OPEN）、制御ゲ−ト８を接地（０Ｖ）
した状態で、ソ−ス２に電位１２Ｖを印加する。
【００５７】上記のバイアス状態とすると、図６に示す
ように、ソ−ス２と浮遊ゲ−ト６とが互いにオ−バ−ラ
ップしている領域１４に、充分に大きい電界が発生し、
この領域１４においてソ−ス２から浮遊ゲ−ト６へ向か
ってＦ−Ｎトンネル電流が流れる。この結果、浮遊ゲ−
ト６中に蓄積されていた電子ｅがソ−ス２に放出され、
デ−タがメモリセルより消去される。
【００５８】次に、この発明の第２の実施例に係る不揮
発性半導体記憶装置について説明する。
【００５９】図７は、この発明の第２の実施例に係る不
揮発性半導体記憶装置が具備するメモリセルの断面図で
ある。
【００６０】図７に示すように、この第２の実施例に係
る装置では、基板１よりもボロン濃度が高いＰ+ 型領域
１５をチャネル領域４中に設け、このＰ+ 型領域１５中
に、見掛け上、この領域１５よりもボロン濃度が低くさ
れたＰ- 型領域１０を局所的に設けている。また、Ｐ+
型領域１５は、例えば基板表面９より形成される。
【００６１】上記構成を有するメモリセルでは、図１に
示したメモリセルと同様、Ｐ- 型領域１０が、チャネル
領域４中の深い領域に形成されているため、長い期間、
読み出し動作を正常に行うことができる。
【００６２】また、Ｐ- 型領域１０だけでなく、Ｐ- 型
領域１０と基板表面９との間に設けられたＰ+ 型領域１
０´（この実施例ではＰ+ 型領域１５の一部に相当す
る）の導電型をも反転させる電位を生成するＶＰＰ電位
発生器１１が、制御ゲ−ト８に接続されているため、デ
−タの書き込み速度（キャリア注入速度）を向上でき
る。
【００６３】図７に示すメモリセルでは、ソ−ス２およ
び制御ゲ−ト８がともに接地され、ドレイン３のみに高
電位が印加されるようなバイアス状態の時、ドレイン３
と基板１との間のＰＮ接合部に発生する空乏層がソ−ス
２に接触し、メモリセルが導通してしまう、というパン
チスル−現象を解消することができる。即ち、チャネル
領域４中に、基板１よりもボロン濃度が高いＰ+ 型領域
１５を設けることで、この領域１５において空乏層の延
びを抑制できるためである。
【００６４】このようなドレインのみに高い電位が印加
されるバイアス状態は、例えば書き込み動作時、非選択
状態のメモリセルにおいて発生する。この時の電位状態
の一例は、ソ−ス２および制御ゲ−ト８がともに０Ｖ
で、ドレイン３が６Ｖである。
【００６５】また、図７に示すメモリセルの動作は、図
１に示すメモリセルの動作と、電位の状態以外、ほぼ同
一であるため、その詳細については省略する。
【００６６】次に、図７に示すメモリセルの製造方法に
ついて説明する。
【００６７】図８は、メモリセルの製造方法を説明する
ための図で、（ａ）図〜（ｄ）図はそれぞれ、メモリセ
ルの主要な製造段階を示した断面図である。
【００６８】まず、図８（ａ）に示すように、Ｐ型シリ
コン基板１の表面領域中に図示せぬフィ−ルド酸化膜等
を形成し、基板１の表面上に素子領域を規定する。次い
で、基板１上にホトレジストを塗布し、レジスト層１６
を得る。次いで、写真蝕刻法を用いて、レジスト層１６
中に、メモリセルのチャネル領域４に対応した窓１７を
形成する。次いで、窓４を介して基板１のチャネル領域
４中に、加速電圧６０ｋｅＶ、ド−ズ量１０12ｃｍ-2〜
１０13ｃｍ-2オ−ダ−の条件にて、ボロンをイオン注入
する。これにより、チャネル領域４中のアクセプタ濃度
が高まり、チャネル領域４中に、基板１よりも高濃度の
Ｐ+ 型領域１５が得られる。
【００６９】次に、図８（ｂ）に示すように、窓４を介
して、窓１７を介してチャネル領域４中に、加速電圧４
５ｋｅＶ、ド−ズ量１．４×１０14ｃｍ-2程度の条件に
て、ヒ素をイオン注入する。これにより、チャネル領域
４の深い領域中において、局所的にアクセプタ濃度が低
くなり、基板１およびＰ+ 型領域１５よりも、見掛け
上、低濃度化されているＰ- 型領域１０が得られる。
【００７０】次に、図８（ｃ）に示すように、チャネル
領域４上に、第１ゲ−ト絶縁膜５、浮遊ゲ−ト６、第２
ゲ−ト絶縁膜７および制御ゲ−ト８を、順次形成する。
これらは、周知の形成方法を用いて形成されて良い。
【００７１】次に、図８（ｄ）に示すように、制御ゲ−
ト８および図示せぬフィ−ルド酸化膜をマスクに用い
て、基板１中にヒ素をイオン注入する。次いで、注入さ
れた不純物を活性化させるためのアニ−ル処理を施すこ
とにより、メモリセルのソ−スとなるＮ型拡散層２およ
びドレインとなるＮ型拡散層３がそれぞれ、Ｐ- 型領域
１０に接した形で得られる。
【００７２】尚、図１に示したメモリセルを製造する際
には、例えば図８（ａ）に示す工程を省略すれば良い。
次に、この発明の第３の実施例に係る不揮発性半導体
記憶装置について説明する。
【００７３】図９は、この発明の第３の実施例に係る不
揮発性半導体記憶装置が具備するメモリセルの断面図で
ある。
【００７４】図９に示すように、この第３の実施例に係
る装置では、Ｎ型ソ−ス拡散層２およびＮ型ドレイン拡
散層３にそれぞれ接続されるＮ- 型領域２０を、基板表
面９より離れたチャネル領域４における深い領域中に、
局所的に設けたものである。
【００７５】上記構成を有するメモリセルは、チャネル
領域４中に、Ｎ型ソ−ス拡散層２とＮ型ドレイン拡散層
３とを互いに接続するＮ- 型領域２０を有している。こ
のため、基板１と制御ゲ−ト８との間の電位差が実質的
に０Ｖの時、ソ−ス拡散層２とドレイン拡散層３とが互
いには電気的に接続されている。即ち、ノ−マリ・オン
型のメモリセルとなっている。このようなメモリセル
は、例えばＮＡＮＤ型のフラッシュＥ2 ＰＲＯＭや、メ
モリセルのドレインとビット線との間に選択トランジス
タを取り付けたタイプのＮＯＲ型フラッシュＥ2 ＰＲＯ
Ｍに用いることができる。
【００７６】次に、この発明の第４の実施例について説
明する。
【００７７】この第４の実施例は、上記第３の実施例に
基本的に準ずるもので、図９を参照して説明したメモリ
セルを、ＮＡＮＤ型のフラッシュＥ2 ＰＲＯＭに適用
し、より詳細化したものである。
【００７８】図10は、この発明の第４の実施例に係る不
揮発性半導体記憶装置の断面図である。図10は、特にＮ
ＡＮＤ型のフラッシュＥ2 ＰＲＯＭが有するセルブロッ
クの断面を示している。
【００７９】図10に示すように、Ｎ型シリコン基板２１
中には、Ｐ型ウェル領域２２が形成されている。Ｐ型ウ
ェル領域２２中にはセルブロックＣＢが設定される。こ
のセルブロックＣＢは互いに直列接続された複数のセル
トランジスタＣＴ１〜ＣＴ４を含んでいる。この実施例
では１ブロック中のセルトランジスタの数が４つであ
り、１ブロックが４ロウで構成されているのものを示し
ている。１ブロックにおけるロウの数は４ロウに限られ
ることはなく、例えば８ロウなど、装置の仕様に応じて
任意の数に設定される。
【００８０】セルブロックＣＢの電流通路の一端（ソ−
ス）には第１選択トランジスタＳＴ１の電流通路の一端
（ドレイン）が接続されている。一方、セルブロックＣ
Ｂの電流通路の他端（ドレイン）には第２選択トランジ
スタＳＴ２の電流通路の一端（ソ−ス）が接続されてい
る。第１選択トランジスタＳＴ１の電流通路の他端（ソ
−ス）はチップ中の低電位（例えば接地）に接続され、
第２選択トランジスタＳＴ２の電流通路の他端（ドレイ
ン）は図示せぬビット線に接続される。
【００８１】Ｐ型ウェル領域２２中には互いに離間され
たＮ型拡散層２、Ｎ型拡散層３、Ｎ型拡散層２５-1〜２
５-5がそれぞれ形成されている。拡散層２５-1と拡散層
２５-2との間におけるＰ型ウェル領域２２の領域はセル
トランジスタＣＴ１のチャネル領域４-1となる。同様に
拡散層２５-2と拡散層２５-3との間はセルトランジスタ
ＣＴ２のチャネル領域４-2、拡散層２５-3と拡散層２５
-4との間はセルトランジスタＣＴ３のチャネル領域４-
3、拡散層２５-4と拡散層２５-5との間はセルトランジ
スタＣＴ４のチャネル領域４-4にそれぞれなる。
【００８２】また、拡散層２と拡散層２５-1との間にお
けるＰ型ウェル領域２２の領域は第１選択トランジスタ
ＳＴ１のチャネル領域２７となり、同様に拡散層３と拡
散層２５-5との間は第２選択トランジスタＳＴ２のチャ
ネル領域２８となる。
【００８３】チャネル領域４-1上には二酸化シリコンで
成る第１ゲ−ト絶縁膜５-1が形成され、この第１ゲ−ト
絶縁膜５-1上にはポリシリコンで成る浮遊ゲ−ト６-1が
形成されている。浮遊ゲ−ト６-1上には二酸化シリコン
で成る第２ゲ−ト絶縁膜７-1が形成され、この第２ゲ−
ト絶縁膜７-1上にはポリシリコンで成る制御ゲ−ト８-1
が形成されている。セルトランジスタＣＴ１は、このよ
うな構造のスタックゲ−ト構造部を有している。セルト
ランジスタＣＴ２〜ＣＴ４においても、セルトランジス
タＣＴ１と同構造のスタックゲ−ト構造部を有してい
る。
【００８４】チャネル領域２７上には二酸化シリコンで
成るゲ−ト絶縁膜２９が形成され、このゲ−ト絶縁膜２
９上にはポリシリコンで成る選択ゲ−ト３０が形成され
ている。第１選択トランジスタＳＴ１は、このような構
造のゲ−ト構造部を有している。同様に、チャネル領域
２８上には二酸化シリコンで成るゲ−ト絶縁膜３１が形
成され、このゲ−ト絶縁膜３１上にはポリシリコンで成
る選択ゲ−ト３２が形成されている。第２選択トランジ
スタＳＴ２は、このような構造のゲ−ト構造部を有して
いる。
【００８５】チャネル領域４-1の表面より離れたにおけ
る深い領域には、図９を参照して説明したようなＮ- 型
領域２０-1が、拡散層２５-1と拡散層２５-2とに互いに
接続されて形成されている。これによりセルトランジス
タＣＴ１はノ−マリオン型とされる。同様にチャネル領
域４-2〜４-4においても、Ｎ- 型領域２０-2〜２０-4が
それぞれ形成されており、セルトランジスタＣＴ２〜Ｃ
Ｔ４もそれぞれノ−マリオン型となる。
【００８６】また、チャネル領域２７の表面より離れた
深い領域には、図１を参照して説明したＰ- 型領域１０
と同様なＰ- 型領域３３が設けられ、同様にチャネル領
域２８においてもＰ- 型領域１０と同様なＰ- 型領域３
４が設けられている。これにより選択トランジスタＳＴ
１、ＳＴ２はノ−マリオフ型となるとともに、これらが
導通する際、反転層がウェル領域の表面より離れた深い
領域に形成されるようになる。
【００８７】次に、図10に示す装置におけるデ−タの読
み出し動作について説明する。
【００８８】図11は、読み出し動作を説明するための図
で、（ａ）図は“０”レベルデ−タを読み出している状
態を示す図、（ｂ）図は“１”レベルデ−タを読み出し
ている状態を示す図である。
【００８９】デ−タを読み出す時には、第１選択トラン
ジスタＳＴ１のゲ−ト３０および第２選択トランジスタ
ＳＴ２のゲ−ト３２にＶＣＣ電位５Ｖをそれぞれ印加す
る。これにより、Ｐ- 型領域３３および３４の導電型は
それぞれ反転し、反転層３３-INVおよび３４-INVが形成
される。反転層３３-INVはソ−ス拡散層２と拡散層２５
-1とを互いに電気的に接続し、反転層３４-INVはドレイ
ン拡散層３と拡散層２５-5とを互いに電気的に接続する
ため、トランジスタＳＴ１およびＳＴ２はともに導通す
る。この状態で、セルブロックＣＢのソ−ス２を接地
（０Ｖ）し、ドレイン３に読み出し電位１Ｖを印加す
る。
【００９０】まず、浮遊ゲ−ト６に電子ｅが注入され、
浮遊ゲ−ト６が負に帯電している状態時の読み出しにつ
いて説明する。
【００９１】図11（ａ）に示すように、例えばセルトラ
ンジスタＣＴ３の浮遊ゲ−ト６-3中には電子ｅが充満さ
れている。ここで、セルブロックＣＢ中からセルトラン
ジスタＣＴ３を選択するために、制御ゲ−ト８-3に０Ｖ
を印加し、他の制御ゲ−ト８-1、８-2および８-3に５Ｖ
を印加する。この時、浮遊ゲ−ト６-3は負に帯電してい
るためにＮ- 型領域２０-3の導電型は反転し、反転層２
０-3INV が形成される。このため、セルトランジスタＣ
Ｔ３は導通せず、ソ−ス２〜ドレイン３間にセル電流が
流れない。よって、ドレイン３に接続された図示せぬビ
ット線の電位は変化しない。
【００９２】一方、図11（ｂ）に示すように、制御ゲ−
ト８-2の電位のみを０Ｖし、セルブロックＣＢ中からセ
ルトランジスタＣＴ２を選択した場合には、浮遊ゲ−ト
６-2中に電子ｅが無いためにＮ- 型領域２０-2は生じた
ままである。このため、セルトランジスタＣＴ２は導通
する。さらにセルトランジスタＣＴ３の浮遊ゲ−ト６-3
中には電子ｅが存在しているが、制御ゲ−ト８-2に５Ｖ
を印加することで、再びＮ- 型領域２０-3を形成する。
これにより、セルトランジスタＣＴ３は導通する。従っ
て、ソ−ス２〜ドレイン３間にセル電流が流れ、ドレイ
ン３に接続された図示せぬビット線の電位が変化する。
【００９３】次に、デ−タの書き込み動作について説明
する。
【００９４】図12は、書き込み動作を説明するための図
で、（ａ）図は“０”レベルデ−タを書き込んでいる状
態を示す図、（ｂ）図は“１”レベルデ−タを書き込ん
でいる状態を示す図である。
【００９５】デ−タを書き込む時には、Ｎ型基板２１お
よびＰ型ウェル領域２２をともに接地（０Ｖ）した状態
で、第１選択トランジスタＳＴ１のゲ−ト３０を接地
（０Ｖ）し、第２選択トランジスタＳＴ２のゲ−ト３２
に１１Ｖを印加する。
【００９６】このバイアス状態であると、Ｐ- 型領域３
３の導電型は反転せず、Ｐ- 型領域３４の導電型のみが
反転する。即ち、トランジスタＳＴ１は非導通状態とな
り、トランジスタＳＴ２は導通状態となる。この状態
で、ドレイン３に接続される図示せぬビット線を、図示
せぬ書き込み回路に接続する。
【００９７】まず、セルブロックＣＢ中の、例えばセル
トランジスタＣＴ３を選択し、ここに“０”レベルデ−
タを書き込む場合には、図12（ａ）に示すように、制御
ゲ−ト８-3のみに１８Ｖを印加し、他の制御ゲ−ト８-
1、８-2および８-4には９Ｖを印加する。そして、図示
せぬ書き込み回路により、ビット線の電位を０Ｖとする
と、浮遊ゲ−ト６-3と反転層３５-3との間に充分に大き
い電界がかかり、浮遊ゲ−ト６-3から反転層３５-3へ向
かってＦ−Ｎトンネル電流が流れる。この結果、浮遊ゲ
−ト６-3中に電子ｅが注入される。
【００９８】尚、図12（ａ）中に参照符号３５-1〜３５
-4により示された部分は、図10中に示したＮ- 型領域２
０-1〜２０-4とウェル領域２２表面（基板表面）との間
に存在するＰ型領域２０-1´〜２０-4´の導電型が反転
して生じた反転層を示している。即ち、チャネル領域４
-1〜４-2の導電型が、ウェル領域２２表面（基板表面）
にまで及んで反転している状態を示している。
【００９９】このように、Ｐ型領域２０-1´〜２０-4´
の導電型も反転させることで、浮遊ゲ−ト６-1〜６-4と
反転層３５-1〜３５-4との間の距離を小さくできる。こ
のため、大きなＦ−Ｎトンネル電流をゲ−ト絶縁膜中に
流すことができる。
【０１００】さらに、大きい反転層３５-1〜３５-4が得
られることで、セルブロックＣＢが導通状態である時の
チャネル領域の抵抗値が小さくなる。即ち、セルブロッ
クの末端に位置するセルトランジスタまで迅速に、ドレ
イン３の電位を伝えることができる。
【０１０１】一方、図12（ｂ）に示すように、セルブロ
ックＣＢ中のセルトランジスタＣＴ２を選択して“１”
レベルデ−タを書き込む場合、制御ゲ−ト８-2のみに１
８Ｖを印加し、他の制御ゲ−ト８-1、８-3および８-4に
は９Ｖを印加する。そして、図示せぬ書き込み回路によ
り、ビット線の電位を９Ｖとする。このようなバイアス
状態であると、浮遊ゲ−ト６-2とチャネル領域４-2にお
ける反転層３５-2との間の電界が弱まるため、浮遊ゲ−
ト６-2と反転層３５-2との間にＦ−Ｎトンネル電流は流
れない。この結果、浮遊ゲ−ト６-2中に電子ｅが注入さ
れることはない。
【０１０２】また、図12（ｂ）に示すように、非選択の
セルトランジスタＣＴ１、ＣＴ２およびＣＴ４において
は、制御ゲ−ト〜チャネル領域間の電位差が弱まるた
め、Ｎ- 型領域２０-1、２０-3および２０-4とウェル領
域２２表面（基板表面）との間に存在するＰ型領域２０
-1´、２０-3´および２０-4´が現れる。そして、この
現れたＰ型領域２０-1´、２０-3´および２０-4´は、
Ｎ- 型領域２０-1、２０-3および２０-4とのＰＮ接合が
逆バイアスとなるために、空乏層化が進む。これによれ
ば、同図に示すように、例えばセルトランジスタＣＴ３
の浮遊ゲ−ト６-3に電子ｅが注入されている時、浮遊ゲ
−ト６-3とＮ- 型領域２０-3との間の距離を大きくで
き、電子ｅが浮遊ゲ−ト６-3から抜け難くできる、とい
う利点もある。
【０１０３】次に、デ−タの消去動作について説明す
る。
【０１０４】図13は、消去動作を説明するための図で、
浮遊ゲ−トから電子を引き抜いている状態を示す図であ
る。
【０１０５】デ−タを消去する時には、ソ−ス２、Ｎ型
基板２１およびＰ型ウェル領域２２それぞれに電圧１８
Ｖを印加し、ドレイン３を開放（OPEN）した状態で、制
御ゲ−ト８-1〜８-4、並びに選択ゲ−ト３０、３２をそ
れぞれ接地（０Ｖ）する。
【０１０６】セルブロックＣＢを上記のようなバイアス
状態とすると、制御ゲ−ト８-1〜８-4とウェル領域２２
との間に強い電界が印加される。このため、図13に示さ
れるように、例えば浮遊ゲ−ト６-3中に電子が存在して
いたとするならば、この浮遊ゲ−ト６-3とウェル領域２
２との間にＦ−Ｎトンネル電流が流れることで、浮遊ゲ
−ト６-3中の電子ｅはウェル領域２２に放出される。こ
れにより、デ−タがメモリセルより消去される。
【０１０７】また、浮遊ゲ−ト６-1〜６-4とウェル領域
２２との間にはＮ- 型領域２０-1〜２０-4が存在してい
るが、浮遊ゲ−ト中に電子ｅが存在すると、これらＮ-
型領域２０-1〜２０-4の導電型はウェル領域２２と同じ
Ｐ型となるために、デ−タ消去に対する致命的な影響は
ない。
【０１０８】上記第１〜第３の実施例により説明した不
揮発性半導体記憶装置では、デ−タの読み出し時、基板
表面から離れた深い領域に反転層を形成し、この深い領
域に形成された反転層を介してデ−タの読み出しを行う
ことで、界面準位に起因したセル電流の劣化を無くすこ
とができる。このため、長い期間、安定したデ−タの読
み出しを行うことができる。
【０１０９】また、デ−タの書き込み時、反転層を、基
板表面に達するまで大きく形成し、この大きく形成され
た反転層を介してデ−タの書き込みを行うことで、デ−
タの書き込み速度を向上できる。
【０１１０】例えばチャネルホットキャリア注入を用い
たデ−タの書き込みの場合では、基板の深い領域でホッ
トキャリアを生成できることから、ホットキャリアの発
生効率が向上する。このため、ホットキャリアを、短時
間で浮遊ゲ−トに注入できるようになり、デ−タの書き
込み速度が向上する。
【０１１１】また、Ｆ−Ｎトンネル電流を用いたデ−タ
の書き込みの場合では、反転層が基板表面に達するまで
大きく形成されることで、反転層と浮遊ゲ−トとの間の
距離を小さくできる。例えばゲ−ト絶縁膜のみの厚さだ
けとすることができる。このため、大きい電界が上記絶
縁領域層にかかりやすくなり、大きいＦ−Ｎトンネル電
流を流すことができる。このため、キャリアを、短時間
で浮遊ゲ−トに注入できる。
【０１１２】さらに、反転層を基板表面に達するまで大
きく形成できることによれば、セルトランジスタのチャ
ネル抵抗値を小さくすることができる。これは、例えば
セルトランジスタが直列接続されるようなＮＡＮＤ型Ｅ
2 ＰＲＯＭで有用である。即ち各セルトランジスタそれ
ぞれのチャネル抵抗値を小さくできることによって、セ
ルブロックの末端に位置するセルトランジスタまで、例
えばドレインの電位を迅速に伝えることができるためで
ある。
【０１１３】尚、この発明に係る不揮発性半導体記憶装
置では、チャネル領域への不純物導入量が大きいため、
ソ−スの耐圧が小さくなる可能性もある。そこで、制御
ゲ−ト電極に例えば−７．５Ｖ程度の負の電位を与え、
ソ−スに例えば６．５Ｖ程度の電位を与えることで、浮
遊ゲ−トから電子を引き抜くようにしても良い。
【０１１４】
【発明の効果】以上説明したように、この発明によれ
ば、長い期間、安定してデ−タを読み出すことができ、
かつデ−タの書き込み速度を向上できる不揮発性半導体
記憶装置を提供できる。
【図面の簡単な説明】
【図１】図１はこの発明の第１の実施例に係る不揮発性
半導体記憶装置を示す図で、（ａ）図はメモリセルの断
面図、（ｂ）図は（ａ）図中の1b−1b線に示される断面
に沿った不純物プロファイルを示す図。
【図２】図２はデ−タの読み出し動作を説明するための
図で、（ａ）図は“０”デ−タを読み出している状態を
示す図、（ｂ）図は“１”デ−タを読み出している状態
を示す図。
【図３】図３はデ−タの書き込み動作を説明するための
図で、浮遊ゲ−トに電子を注入している状態を示す図。
【図４】図４は書き込み時における制御ゲ−ト電圧とゲ
−ト電流との関係を、この発明の第１の実施例に係る装
置と従来の装置とで比較して示した図。
【図５】図５はチャネル領域における実効アクセプタ濃
度と浮遊ゲ−ト電位との関係を示す図。
【図６】図６はデ−タの消去動作を説明するための図
で、浮遊ゲ−トから電子を引き抜いている状態を示す
図。
【図７】図７はこの発明の第２の実施例に係る不揮発性
半導体記憶装置の断面図。
【図８】図８はこの発明の第２の実施例に係る不揮発性
半導体記憶装置の製造方法を説明するための図で、
（ａ）図〜（ｄ）図はそれぞれメモリセルを主要な製造
段階毎に示した断面図。
【図９】図９はこの発明の第３の実施例に係る不揮発性
半導体記憶装置の断面図。
【図１０】図10はこの発明の第４の実施例に係る不揮発
性半導体記憶装置の断面図。
【図１１】図11はデ−タの読み出し動作を説明するため
の図で、（ａ）図は“０”デ−タを読み出している状態
を示す図、（ｂ）図は“１”デ−タを読み出している状
態を示す図。
【図１２】図３はデ−タの書き込み動作を説明するため
の図で、（ａ）図は“０”デ−タを書き込んでいる状態
を示す図、（ｂ）図は“１”デ−タを書き込んでいる状
態を示す図。
【図１３】図13はデ−タの消去動作を説明するための図
で、浮遊ゲ−トから電子を引き抜いている状態を示す
図。
【図１４】図14は一般的なメモリセルを説明するための
図で、（ａ）図は断面図、（ｂ）図は（ａ）図中の14b-
14b 線に沿った不純物プロファイルを示す図。
【図１５】図15は一般的なメモリセルの動作を説明する
ための図で、（ａ）図は浮遊ゲ−ト中に電子が存在する
場合の動作を示す図、（ｂ）図は浮遊ゲ−ト中に電子が
存在しない場合の動作を示す図。
【符号の説明】
１…Ｐ型シリコン基板、２…Ｎ型ソ−ス拡散層、３…Ｎ
型ドレイン拡散層、４、４-1〜４-4…チャネル領域、
５、５-1〜５-4…第１ゲ−ト絶縁膜、６、６-1〜６-4…
浮遊ゲ−ト、７、７-1〜７-4…第２ゲ−ト絶縁膜、８、
８-1〜８-4…制御ゲ−ト、９…基板表面、１０…Ｐ- 型
領域、１０-INV…反転層、１１…ＶＰＰ電位発生器、１
２…大きい反転層、１４…オ−バラップ部、１５…Ｐ+
型領域、１６…レジスト層、１７…窓、２０、２０-1〜
２０-4…Ｎ- 型領域、２１…Ｎ型シリコン基板、２２…
Ｐ型ウェル領域、２５-1〜２５-5…Ｎ型拡散層、２７…
チャネル領域、２８…チャネル領域、２９…ゲ−ト絶縁
膜、３０…ゲ−ト（選択ゲ−ト）、３１…ゲ−ト絶縁
膜、３２…ゲ−ト（選択ゲ−ト）、３３…Ｐ- 型領域、
３３-INV…反転層、３４…Ｐ- 型領域、３４-INV…反転
層、３５-1〜３５-4…反転層、３６…大きい反転層。
フロントページの続き (56)参考文献 特開 平５−48116（ＪＰ，Ａ) 特開 昭63−40377（ＪＰ，Ａ) 特開 平５−326974（ＪＰ，Ａ) 特開 平３−108771（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/8247 H01L 27/115 H01L 29/788 H01L 29/792

Claims (4)

    (57)【特許請求の範囲】
  1. 【請求項１】 第１導電型の半導体基体、この基体中に
    形成された第２導電型の第１、第２の半導体領域、これ
    ら第１、第２の半導体領域相互間の前記基体中に規定さ
    れた第１導電型のチャネル領域、このチャネル領域上
    に、第１の絶縁層を介して形成された電荷蓄積層、この
    電荷蓄積層上に、第２の絶縁層を介して形成された電極
    層、前記基体表面より離れた前記チャネル領域中の深い
    領域に前記第１、第２の半導体領域に接して形成された
    第３の半導体領域とを有するメモリセルと、 前記電荷蓄積層中の電荷の有無に応じて前記第３の半導
    体領域の導電型を第２導電型とし、前記メモリセルから
    二値データのうちの一方を読み出す手段と、 前記第３の半導体領域の導電型を第２導電型とするとと
    もに、前記第３の半導体領域と前記基体表面との間にお
    ける領域の導電型も第２導電型とし、前記メモリセルへ
    二値データのうちの他方を書き込む手段とを具備するこ
    とを特徴とする不揮発性半導体記憶装置。
  2. 【請求項２】 前記第３の半導体領域は、前記チャネル
    領域よりも第１導電型のキャリアの濃度が低くされてい
    ることを特徴とする請求項１に記載の不揮発性半導体記
    憶装置。
  3. 【請求項３】 第１導電型の半導体基体、この基体中に
    形成された第２導電型の第１、第２の半導体領域、これ
    ら第１、第２の半導体領域相互間の前記基体中に規定さ
    れた第１導電型のチャネル領域、このチャネル領域上
    に、第１の絶縁層を介して形成された電荷蓄積層、この
    電荷蓄積層上に、第２の絶縁層を介して形成された電極
    層、前記基体表面より離れた前記チャネル領域中の深い
    領域に前記第１、第２の半導体領域に接して形成され、
    前記チャネル領域よりも第１導電型のキャリアの濃度が
    低くされた第３の半導体領域とを有するメモリセルを具
    備し、 前記電荷蓄積層中の電荷の有無に応じて前記第３の半導
    体領域の導電型を第２導電型とし、前記メモリセルから
    二値データのうちの一方を読み出し、 前記第３の半導体領域の導電型を第２導電型とするとと
    もに、前記第３の半導体領域と前記基体表面との間にお
    ける領域の導電型も第２導電型とし、前記メモ リセルへ
    二値デ−タのうちの他方を書き込むことを特徴とする不
    揮発性半導体記憶装置の動作方法。
  4. 【請求項４】 第１導電型の半導体により構成される基
    体と、 前記基体中に形成された第２導電型のソースおよびドレ
    イン領域、これらソースおよびドレイン領域相互間の前
    記基体中に規定され、埋め込みチャネル層、この埋め込
    みチャネル層と前記基体の表面との間に形成された表面
    チャネル層を含むチャネル領域、制御ゲート、および電
    荷蓄積層を有する複数の不揮発性メモリセルトランジス
    タを含むＮＡＮＤメモリセルブロックと、 第１の不揮発性メモリセルトランジスタからデータを読
    み出すために、データ読み出し動作中、前記第１の不揮
    発性メモリセルトランジスタの制御ゲートに読み出し電
    位を与えるとともに、第２の不揮発性メモリセルトラン
    ジスタにデータを書き込むために、データ書き込み動作
    中、前記第２の不揮発性メモリセルトランジスタの制御
    ゲートに書き込み電位を与えるゲート電位供給手段とを
    具備し、前記データ読み出し動作中、前記第１の不揮発
    性メモリセルトランジスタの制御ゲートに前記読み出し
    電位を与えてこの第１の不揮発性メモリセルトランジス
    タから読み出したデータに基いて、前記表面チャネル層
    ではない前記埋め込みチャネル層の導電型を反転、もし
    くは非反転とし、 前記データ書き込み動作中、前記第２の不揮発性メモリ
    セルトランジスタの制御ゲートに与えた前記書き込み電
    位に基いて、前記表面チャネル層および前記埋め込みチ
    ャネル層双方の導電型を、前記基体の導電型と異ならせ
    ることを特徴とする不揮発性半導体記憶装置。
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