JP4810330B2 - 半導体記憶装置 - Google Patents

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Description

この発明は半導体記憶装置に関する。例えば、電気的に書き換え可能な不揮発性半導体記憶装置における、メモリセル及び周辺回路のトランジスタに係るものである。
従来、不揮発性の半導体メモリとして、ＮＡＮＤ型ＥＥＰＲＯＭが広く用いられている。ＮＡＮＤ型ＥＥＰＲＯＭは、メモリセルアレイ及びその周辺回路を備えている（例えば特許文献１参照）。
従来のＮＡＮＤ型ＥＥＰＲＯＭにおいて、メモリセルのソースからドレインへ向かう方向は、周辺回路に含まれるＭＩＳトランジスタのソースからドレインへ向かう方向、もしくはドレインからソースへ向かう方向と等しいか直交している。これは、トランジスタの配置、及びリソグラフィ工程におけるレジスト開口を容易にするためである。
また従来、ＮＡＮＤ型ＥＥＰＲＯＭは半導体基板の（００１）面上に形成され、更にメモリセルのソースからドレインへ向かう方向は、半導体基板の結晶方位の［１１０］方向に等しくされる。これは、半導体基板として主に用いられるシリコン結晶が、［１１０］方向に劈開性を有するためである。従って、ＮＡＮＤ型ＥＥＰＲＯＭの周辺回路におけるＭＩＳトランジスタのソースからドレインへ向かう方向、もしくはドレインからソースへ向かう方向も、［１１０］方向に平行である。
しかしながら上記従来のＮＡＮＤ型ＥＥＰＲＯＭであると、メモリセル内部におけるホットキャリアの発生により、誤書き込みが発生するという問題があった。更に、ＭＩＳトランジスタ中のキャリアは、半導体基板中の［１１０］方向に流れる。そのため、ｎ型ＭＩＳトランジスタの駆動力がｐ型ＭＩＳトランジスタよりも大きくなる。その結果、ｎ型ＭＩＳトランジスタとｐ型ＭＩＳトランジスタとの間における性能差が大きくなるという問題があった。
特開２００２−３２４４００号公報
この発明は、動作信頼性を向上出来る半導体記憶装置を提供する。
この発明の一態様に係る半導体記憶装置は、半導体基板の（００１）面上にゲート絶縁膜を介在して形成され、且つデータ保持可能な電荷蓄積層を有する、ｎ型の第１のＭＩＳＦＥＴと、電流経路が直列接続された３個以上の前記第１のＭＩＳＦＥＴを含むメモリセルブロックと、電流経路がいずれかの前記第１のＭＩＳＦＥＴの前記電流経路に直列接続された、ｎ型の第１の選択ＭＩＳＦＥＴと、前記第１の選択ＭＩＳＦＥＴに接続され、前記第１の選択ＭＩＳＦＥＴを介して前記第１のＭＩＳＦＥＴに書き込みデータを与えるデータ転送線と、電流経路がいずれかの前記第１のＭＩＳＦＥＴの前記電流経路に直列接続された、ｎ型の第２の選択ＭＩＳＦＥＴと、前記第２の選択ＭＩＳＦＥＴに接続され、前記第２の選択ＭＩＳＦＥＴを介して前記第１のＭＩＳＦＥＴにソース電圧を与えるソース線とを具備し、前記第１のＭＩＳＦＥＴにおけるソースからドレインに沿った方向は、前記半導体基板の［１００］方向と［０１０］方向とのいずれかに平行であり、前記データの書き込み時において、前記第１のＭＩＳＦＥＴのゲート電圧は、前記第２の選択ＭＩＳＦＥＴのゲート電圧よりも高くされ、前記第１のＭＩＳＦＥＴのゲート電圧は、前記第１のＭＩＳＦＥＴのしきい値電圧よりも高く、且つ、前記第２の選択ＭＩＳＦＥＴのゲート電圧は、前記第２の選択ＭＩＳＦＥＴのしきい値よりも低く設定される。
この発明によれば、動作信頼性を向上出来る半導体記憶装置を提供出来る。
以下、この発明の実施形態につき図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
なお、本明細書において結晶方位を表記する際、結晶学的に等価な方向はすべて含むものとする。例えば、（００１）面とは（１００）面、（０１０）面、（−１００)面、（０−１０）面、（００−１）面と等価である。また負のミラー指数は「−１」のように表記する。
［第１の実施形態］
この発明の第１の実施形態に係る半導体記憶装置について、図１を用いて説明する。図１は、本実施形態に係る半導体記憶装置を備えた半導体ウェハの平面図であり、ウェハ上におけるトランジスタ配置の概略を示している。なお、図中において“Ｓ”、“Ｄ”と付記した領域は、それぞれトランジスタのソース及びドレインが形成された領域を示している。
図１において、半導体ウェハ１は、その（００１）面を主面としている。そして、ウェハ１の外周部にはオリエンテーションフラット２が設けられている。オリエンテーションフラット２は、半導体製造工程において複数の半導体ウェハの向きを揃えるために設けられる。オリエンテーションフラット２は、ウェハ１において［１００］方向に平行に設けられている。従って、ウェハ１の面内においてオリエンテーションフラット２と直交する方向は［０１０］方向である。
上記半導体ウェハ１の主面上には、電荷蓄積層を有するｎ型ＭＩＳＦＥＴである複数のメモリセル３、及びｐ型ＭＩＳＦＥＴ４、５が形成されている。メモリセル３及びｐ型ＭＩＳＦＥＴ４は、ウェハ１上においてソースからドレインに沿った方向、すなわちチャネル長方向が［０１０］方向であるように形成される。更に換言すれば、メモリセル３のゲート電極６及びｐ型ＭＩＳＦＥＴ４のゲート電極７のゲート幅方向は、［１００］方向に等しくなる。他方、ｐ型ＭＩＳＦＥＴ５は、ウェハ１上においてソースからドレインに沿った方向、すなわちチャネル長方向が［１００］方向であるように形成される。更に換言すれば、ｐ型ＭＩＳＦＥＴ５のゲート電極８のゲート幅方向は、［０１０］方向に等しくなる。そして、複数のメモリセル３は互いに電流経路が直列接続され、これによりＮＡＮＤ型ＥＥＰＲＯＭのメモリセルアレイ９が形成されている。なおメモリセル３のソースからドレインに沿った方向は、［０１０］方向のみならず、結晶学的にそれに等価な［１００］方向等であっても良い。また「ゲート幅方向」とは、チャネル長方向に直交する方向、すなわちチャネル幅方向と同一の方向を示し、更に言い換えるならば、ソース・チャネル・ドレインが並ぶ方向に対して直交する方向である。
上記構成であると、下記（１）及び（２）の効果が得られる。
（１）ＮＡＮＤ型ＥＥＰＲＯＭの動作信頼性を向上出来る（その１）。
本実施形態に係る構成であると、メモリセル３は、ソースからドレインに沿った方向が［０１０］方向または［１００］方向（及びそれらに等価な方向）であるように、半導体ウェハ１の（００１）面上に形成されている。そのため、メモリセルとなるｎ型ＭＩＳＦＥＴのホットキャリアのライフタイムを長くすることが出来る。その結果、ＮＡＮＤ型ＥＥＰＲＯＭにおける誤書き込みの発生を抑制出来る。本効果について、以下詳細に説明する。
通常、ホットキャリアが発生するとトランジスタの電流駆動力が劣化する。その結果、メモリセルにおける書き込み、消去、読み出しの各動作において誤動作を起こす可能性がある。ホットキャリアによる誤書き込みの現象について図２を用いて説明する。図２は、ＮＡＮＤ型ＥＥＰＲＯＭのメモリセルアレイの一部領域を示す断面図であり、３つのメモリセル３を示している。
図示するようにメモリセル３は、ｐ型ウェル領域１０上にゲート絶縁膜１１を介在して形成され電荷蓄積層として機能する浮遊ゲート電極１２と、浮遊ゲート電極１２上にゲート間絶縁膜１３を介在して設けられたコントロールゲート電極１４とを含む積層ゲートを備えている。また、積層ゲート間のウェル領域１０内には、メモリセル３のソース及びドレインとして機能する不純物拡散層１５が形成されている。なお、図２では本効果の説明において必要な部分だけを図示している。
以下、説明の簡単化のために、ソース線ＳＬに近いメモリセル３から順にメモリセル３−１、３−２、３−３と呼ぶことにする。一例として、読み出し時にメモリセル３−２が選択され、メモリセル３−２からデータを読み出す場合について説明する。
この場合、選択メモリセル３−２のコントロールゲート電極１４には、メモリセル３−２のしきい値電圧Ｖthよりも低い電圧、例えば０Ｖが印加される。他方、その他の非選択メモリセル３−１、３−３のコントロールゲート電極１４には、メモリセル３−１、３−３のしきい値電圧Ｖthよりも高い電圧、例えば４Ｖ以上が印加される。また、ソース線ＳＬには０Ｖが与えられ、データ転送線ＢＬには正電圧、例えば２Ｖが印加される。
すると、メモリセル３−１、３−２間の不純物拡散層１５はソース線に接続されるため、その電圧はほぼ０Ｖに等しい。これに対してメモリセル３−２、３−３間の不純物拡散層１５の電位は、メモリセル３−３の積層ゲートとの容量結合により、メモリセル３−３のコントロールゲート電極１４に印加されている電圧（＞４Ｖ）よりやや低い電圧まで昇圧される（＝２Ｖ＋α）。
すると、選択メモリセル３−２のソースとドレインとの間の電位差が大きくなり、両者の間でパンチスルーが生じる。そのため、選択メモリセル３−２のソースからドレインへ電子が入射される。この入射電子は十分高い運動エネルギーを持っているために、ホットエレクトロンとして振る舞う。そしてこのホットエレクトロンは、データ転送線側に隣接する非選択メモリセル３−３の浮遊ゲート電極１２またはゲート絶縁膜１１へと注入される。浮遊ゲート電極１２へホットエレクトロンが注入されると、浮遊ゲート電極１２へ電子が蓄積されることになり、データの誤書き込みの原因となる。また、ゲート絶縁膜１１へホットエレクトロンが注入されてトラップされると、非選択メモリセル３−３のしきい値電圧Ｖthが上昇し、誤動作を引き起こす原因となる。
以上のように、ホットキャリア（ホットエレクトロン）はＮＡＮＤ型ＥＥＰＲＯＭの誤動作を引き起こす可能性があり、微細化が進むにつれてこの誤動作が顕著な問題となる。 これに対して本願発明者らは、ＮＡＮＤ型ＥＥＰＲＯＭにおいてメモリセルのソースからドレインへ向かう向きを、［１００］方向または［０１０］方向とすることでホットキャリアの発生を抑制できることを初めて発見した。その結果、ＮＡＮＤ型ＥＥＰＲＯＭの誤動作の問題を解決し、動作信頼性を高めることが出来る。図３は、本実施形態におけるメモリセル３、及び従来のメモリセルのホットキャリアのライフタイムを示すグラフであり、実線は本実施形態、破線は従来例を示し、縦軸はライフタイムをログスケールで示し、横軸はドレイン電圧Ｖdの逆数を示している。なおライフタイムとは、あるドレイン電圧Ｖdを印加した際において、誤書き込みが発生する（つまり誤ったデータが書き込まれる）時間の長さのことである。言い換えれば、ライフタイム以上の長さの時間、ドレイン電圧Ｖdが印加されると、非選択メモリセルのデータがホットキャリアの影響により反転することを意味する。従って、ドレイン電圧Ｖdが印加される長さがライフタイム未満であれば、例えホットキャリアが浮遊ゲート電極に注入されてもデータが反転するまでには至らず、誤書き込みは生じない。更に言い換えると、ライフタイムとは、ホットキャリアの影響により、ゲートの駆動力が誤動作を生じさせるおそれのある程度まで低下するまでの時間を示す。
図示するように、本実施形態に係る構成であると、ホットキャリアのライフタイムは従来に比べて約１．５倍である。すなわち、従来に比べて１．５倍の時間だけドレイン電圧Ｖdが印加されない限り、データの反転は生じない。つまり、従来に比べてＮＡＮＤ型ＥＥＰＲＯＭの誤書き込み耐性を向上出来る。更に、ゲートの駆動力低下を従来に比べて抑えることが出来るため、ゲート絶縁膜への電子のトラップを抑制できる。以上の結果、ＮＡＮＤ型ＥＥＰＲＯＭの動作信頼性を向上出来る。
なお、上記ホットキャリアに起因する問題は、ＦＮトンネリングによりデータの書き込みを行う半導体メモリ特有である。例えばホットキャリアを用いてデータの書き込みを行う半導体メモリにおいては生じない問題である。ＦＮトンネリングを用いたデータの書き込みとは、トンネル現象を用いて電子または正孔を電荷蓄積層に注入する方法であり、具体的には例えば次のようにして行われる。すなわち、メモリセルのソースおよびドレインの電位が等しくされ、ゲートに正電圧が印加される。その結果、電子が電荷蓄積層に、トンネル現象によりゲート絶縁膜を通じて注入される。または、ゲートに正電圧を印加し、電子をメモリセルのソース及びドレイン、またはその間に形成されたチャネルから電荷蓄積層に、トンネル現象によりゲート絶縁膜を通じて注入する。
また、ホットキャリアによる信頼性劣化の問題はＮＡＮＤ型ＥＥＰＲＯＭにおいて顕著である。それは、ＮＡＮＤ型ＥＥＰＲＯＭでは微細化が特に進行しており、隣接するメモリセル間距離が小さいからである。従って、ＮＡＮＤ型ＥＥＰＲＯＭに対して本実施形態に係る構成を適用することで、顕著な効果が得られる。
（２）ｐ型ＭＩＳＦＥＴの電流駆動力を向上出来る。
本実施形態に係る構成であると、ｐ型ＭＩＳＦＥＴは、そのソースからドレインに沿った方向が［１００］方向または［０１０］方向となるように、ウェハ１の（００１）面上に配置される。その結果、ｐ型ＭＩＳＦＥＴの電流駆動力を向上出来る。図４は、本実施形態におけるｐ型ＭＩＳＦＥＴ、及び従来のｐ型ＭＩＳＦＥＴの電流駆動力特性を示すグラフであり、実線は本実施形態、破線は従来例を示し、横軸はオン電流、縦軸はオフ電流を示している。図示するように、本実施形態に係る構成であると、従来に比べて電流駆動力が向上し、本発明者らによる一測定結果では、従来に比べて１０％の電流駆動力の向上が確認できた。
また、上記効果によって、半導体装置のサイズを小さく出来る、という効果も得られる。通常、同一サイズの場合にはｐ型ＭＩＳＦＥＴの電流駆動力はｎ型ＭＩＳＦＥＴに比べて劣る。従って、均一な電流駆動力を得たい場合には、ｐ型ＭＩＳＦＥＴはｎ型ＭＩＳＦＥＴに比べて大きく形成する必要があり、チップ面積が大きくなる。しかし、ｐ型ＭＩＳＦＥＴについて本実施形態に係る構成を採用すれば、ｎ型ＭＩＳＦＥＴとの電流駆動力差が小さくなる。そのため、ｐ型ＭＩＳＦＥＴのサイズは従来ほど大きくせずに済む。場合によっては両者を同一サイズとすることも可能である。その結果、ｐ型ＭＩＳＦＥＴのサイズを抑えることが出来るため半導体装置のサイズを小さく出来る。
なお本実施形態においては、ソースからドレインに向かう方向が［１００］方向または［０１０］方向となるように、ＭＩＳＦＥＴを配置しさえすれば十分である。従って、図５の半導体ウェハ１の平面図に示すように、オリエンテーションフラット２の代わりにノッチ１６が設けられていても良い。
また、オリエンテーションフラット２の位置は、従来と同様に［１１０］方向に設けられていても良い。このような場合の例を図６に示す。図６は本実施形態の変形例に係る半導体ウェハ１の平面図である。図示するように、メモリセル３及びｐ型ＭＩＳＦＥＴ４、５は、そのチャネル長方向がオリエンテーションフラット２に対して４５度傾けられた配置とされている。本構成によっても、メモリセル３及びｐ型ＭＩＳＦＥＴ４、５のチャネル長方向は［１００］方向または［０１０］方向となり、同様の効果が得られる。このことは、図７の平面図に示すように、オリエンテーションフラット２の代わりにノッチ１６を設けた場合も同様である。なお、図１に示すようなオリエンテーションフラット２または図５に示すようなノッチ１６の方向は、従来の一般的に使用されているウェハを４５度回転させることで容易に形成できる。
なお、上記説明ではＮＡＮＤ型ＥＥＰＲＯＭにつき模式的な図面を用いて説明したが、以下、本実施形態に係るＮＡＮＤ型ＥＥＰＲＯＭのメモリセルアレイにつき詳細に説明する。図８はＮＡＮＤ型ＥＥＰＲＯＭの備えるＮＡＮＤセルの等価回路図である。
図示するようにＮＡＮＤセル２０は、電荷蓄積層を有するｎ型ＭＩＳＦＥＴである１６個のメモリセル３と、選択トランジスタＳＴ１、ＳＴ２を備えている。メモリセル３は、互いに電流経路が直列接続されている。そして、その直列接続の一端側のドレインは、選択トランジスタＳＴ１の電流経路を介してデータ転送線ＢＬに接続されている。また他端側のソースは、選択トランジスタＳＴ２の電流経路を介して、共通ソース線ＳＬに接続されている。また、メモリセル３及び選択トランジスタＳＴ１、ＳＴ２は、同一のｐ型ウェル上に形成されている。メモリセル３の制御電極は、データ選択線ＷＬ０〜ＷＬ１５に接続されている。また、選択トランジスタＳＴ１、ＳＴ２のゲートは、それぞれブロック選択線ＳＳＬ、ＧＳＬに接続されている。上記構成において、１６個のメモリセル３の集合がメモリセルブロック２１となり、選択トランジスタＳＴ１、ＳＴ２はメモリセルブロック２１の選択用に用いられる。先に説明した図１、図５乃至図７では、選択トランジスタＳＴ１、ＳＴ２の図示が省略され、メモリセルブロック２１のみが図示されている。
ＮＡＮＤ型ＥＥＰＲＯＭのメモリセルアレイ９においては、上記構成のＮＡＮＤセル２０がマトリクス状に配置されている。そして、同一列にあるＮＡＮＤセル２０は、隣接するもの同士で選択トランジスタＳＴ１のドレイン、または選択トランジスタＳＴ２のソースを共用する。そして、同一列にある選択トランジスタＳＴ１のドレインは、同一のデータ転送線ＢＬに接続される。また、同一行にあるメモリセル３及び選択トランジスタＳＴ１、ＳＴ２は、共通のデータ選択線及びブロック選択線に接続される。
本実施形態に係る構成では、選択トランジスタＳＴ１、ＳＴ２はメモリセル３と同様に電荷蓄積層を備え、制御配線ＳＳＬ、ＧＳＬはデータ選択線ＷＬ０〜ＷＬ１５と同じ層の配線で形成されている。ＮＡＮＤセル２０は、選択トランジスタＳＴ１、ＳＴ２をそれぞれ少なくとも１つずつ有していれば良く、例えば選択トランジスタＳＴ１、ＳＴ２がそれぞれ２つ以上あっても良い。またブロック選択線ＳＳＬ、ＧＳＬは、データ選択線ＷＬ０〜ＷＬ１５と同一方向に形成されることが高密度化には望ましい。図８では一例として、メモリセル３が２４＝１６個である場合について示している。しかし、データ転送線及びデータ選択線に接続するメモリセルの数は複数であればよく、２ｎ個（ｎは正の整数）であることがアドレスをデコードする点で望ましい。
図９は、本実施形態に係るＮＡＮＤ型ＥＥＰＲＯＭの備えるメモリセルアレイ９の平面図であり、３つのＮＡＮＤセル２０がデータ選択線方向に沿って配置された領域を示している。
図示するように、ｐ型ウェル領域１０中には、半導体ウェハ１の［０１０］方向に長手方向が沿った素子領域ＡＡが、［１００］方向に複数並んでいる。隣接する素子領域ＡＡ間には素子分離領域ＳＴＩが設けられ、各素子領域ＡＡは素子分離領域ＳＴＩによって電気的に分離されている。素子領域ＡＡ上には、長手方向が［１００］方向に沿ったデータ選択線ＷＬ０〜ＷＬ１５、及びブロック選択線ＳＳＬ、ＧＳＬが、複数の素子領域ＡＡを跨ぐようにして設けられている。データ選択線ＷＬ０〜ＷＬ１５と素子領域ＡＡとが交差する領域には、浮遊ゲート電極ＦＧが設けられる。また、素子領域ＡＡ中には、ソース及びドレインが形成される。図９において、“Ｓ”、“Ｄ”と記載した領域は、それぞれソース及びドレインが設けられる領域を示す。［０１０］方向で隣接するメモリセル３は、同一の不純物拡散層を一方のソースと他方のドレインとで共用する。また、選択トランジスタＳＴ１のソースと、選択トランジスタＳＴ１に最も近いメモリセル３のドレインとは、不純物拡散層を共用する。更に、選択トランジスタＳＴ２のドレインと、選択トランジスタＳＴ２に最も近いメモリセル３のソースは、不純物拡散層を共用する。そして、選択トランジスタＳＴ１のドレイン上にはコンタクトプラグＣＰ１が設けられ、選択トランジスタＳＴ２のソース上にはコンタクトプラグＣＰ２が設けられる。コンタクトプラグＣＰ１は図示せぬデータ転送線ＢＬに接続され、コンタクトプラグＣＰ２は図示せぬソース線ＳＬに接続される。
次に上記構成のＮＡＮＤセル２０の断面構成について図１０乃至図１２を用いて説明する。図１０は図９におけるＹ１−Ｙ１’線に沿った断面図であり、図１１及び図１２は図９におけるそれぞれＸ１−Ｘ１’線及びＸ２−Ｘ２’線に沿った断面図である。なお、図２で説明した断面図と同じ部分には同じ参照符号を記した。
図示するように、ｐ型シリコン基板２２の表面領域内にはｎ型ウェル２３が形成され、ｎ型ウェル２３の表面領域内にはｐ型ウェル１０が形成されている。ｐ型ウェル１０は、不純物として例えばボロンを含み、その不純物濃度は例えば１０１４ｃｍ-３から１０１９ｃｍ-３である。ｐ型ウェル１０内には、複数の素子分離領域ＳＴＩが形成され、隣接する素子分離領域ＳＴＩ間の領域が素子領域ＡＡとなる。素子分離領域ＳＴＩは、その上面がｐ型ウェル１０の上面よりも高くなるように形成される。ｐ型ウェル１０は、ｎ型ウェル２３によってシリコン基板２２から電気的に分離されており、シリコン基板２２から独立して電圧が印加されることが出来る。これにより、消去時の昇圧回路の負荷を減らし消費電力を抑えることが出来る。
素子領域ＡＡ上には、絶縁膜１１が、例えば３ｎｍから１５ｎｍの膜厚に形成される。絶縁膜１１は、メモリセル３及び選択トランジスタＳＴ１、ＳＴ２のゲート絶縁膜として機能し、例えばシリコン酸化膜またはオキシナイトライド膜を用いて形成される。ゲート絶縁膜１１上には、リンまたは砒素を１０１８ｃｍ-３から１０２１ｃｍ-３の濃度で添加された多結晶シリコン層１２が、１０ｎｍから５００ｎｍの厚さで形成されている。多結晶シリコン層１２は、メモリセル３においては浮遊ゲート電極ＦＧとして機能し、選択トランジスタＳＴ１、ＳＴ２においてはブロック選択線ＳＳＬ、ＧＳＬの一部として機能する。絶縁膜１１及び多結晶シリコン層１２は、素子領域ＡＡに対して自己整合的に形成されている。すなわち、次のようにして形成される。例えば、まずｐ型ウェル１０上に絶縁膜１１及び多結晶シリコン層１２が堆積される。次に絶縁膜１１及び多結晶シリコン層１２をパターニングする。この際、絶縁膜１１及び多結晶シリコン層１２だけでなく、引き続きｐ型ウェル１０を例えば０．０５μｍ〜０．５μｍの深さにエッチングする。そして、ｐ型ウェル１０に形成された溝を絶縁膜によりを埋め込む。本手法によると、絶縁膜１１及び多結晶シリコン層１２が形成されるべき下地は、段差のない平面となる。そのため、絶縁膜１１及び多結晶シリコン層１２につき、より均一性の向上した特性の揃った成膜を行うことができる。
多結晶シリコン層１２上には、膜厚が例えば５ｎｍ〜３０ｎｍ程度のゲート間絶縁膜１３が形成されている。ゲート間絶縁膜１３は、例えばシリコン酸化膜、オキシナイトライド膜、またはシリコン酸化膜/シリコン窒化膜/シリコン酸化膜の積層構造を用いて形成される。ゲート間絶縁膜１３上には、例えばリン、砒素、またはボロンが１０１７〜１０２１ｃｍ-３の濃度で添加された多結晶シリコン層１４が、１０ｎｍから５００ｎｍの膜厚に形成されている。多結晶シリコン層１４上には、例えばＷＳｉ（タングステンシリサイド）等のシリサイド層２４が形成される。シリサイド層２４は、ＷＳｉの代わりにＮｉＳｉ、ＭｏＳｉ、ＴｉＳｉ、ＣｏＳｉであっても良い。多結晶シリコン層１４及びシリサイド層２４は、メモリセル３においてはデータ選択線ＷＬ０〜ＷＬ１５として機能する。選択トランジスタＳＴ１、ＳＴ２においては、領域Ａ１においてゲート間絶縁膜１３が除去されることにより、多結晶シリコン層１２、１４及びシリサイド層２４が接続されている。そして多結晶シリコン層１４及びシリサイド層２４は、多結晶シリコン層１２と同様にブロック選択線ＳＳＬ、ＧＳＬの一部として機能する。
なお、本実施形態に係る構成であると、多結晶シリコン層１４の加工時には、既に素子分離領域ＳＴＩが形成されている。従って、多結晶シリコン層１４はｐ型ウェル１０の表面よりも高い位置となる。そのため、ｐ型ウェル１０と素子分離領域ＳＴＩとの境界におけるゲート電界の集中や、またしきい値低下した寄生トランジスタの形成を抑制出来る。さらに、電界集中に起因する書込みしきい値の低下現象、いわゆる、ｓｉｄｅｗａｌｋ現象が生じにくくなるため、より信頼性の高いトランジスタを形成することができる。
上記多結晶シリコン層１２、１４及びシリサイド層２４を含む積層ゲートの側壁上には、例えば５ｎｍから２００ｎｍの厚さの側壁絶縁膜２５が、シリコン窒化膜またはシリコン酸化膜を用いて形成される。また、積層ゲートの両側におけるｐ型ウェル１０中には、ソースまたはドレインとして機能するｎ型の不純物拡散層１５が形成されている。前述の通り、ソースからドレインに沿った方向は、ウェハ１の［０１０］方向または［１００］方向に平行である。これらの拡散層１５、多結晶シリコン層１２、１４を備えることにより、多結晶シリコン層１２に蓄積された電荷量を情報量とする浮遊ゲート型ＥＥＰＲＯＭセル３が形成されている。ゲート長は、例えば０．５μｍ以下０．０１μｍ以上である。メモリセル３の不純物拡散層１５は、例えばリンや砒素、アンチモンを含んで形成され、その表面濃度が１０１７ｃｍ-３から１０２１ｃｍ-３であり且つ深さが１０ｎｍから５００ｎｍの間の値となるように形成される。これら拡散層１５は隣接するメモリセル３同士で共有され、ＮＡＮＤ接続が実現されている。選択トランジスタＳＴ１、ＳＴ２の多結晶シリコン層１２、１４は、それぞれメモリセル３の多結晶シリコン層１２、１４と同層で形成されている。選択トランジスタＳＴ１、ＳＴ２のゲート長は、メモリセル３のゲート長よりも長く、例えば、１μｍ以下０．０２μｍ以上に形成される。これにより、メモリセルブロック２１の選択時と非選択時のオンオフ比を大きく確保でき、誤書き込みや誤読み出しを防止できる。
ｐ型ウェル１０上には、上記メモリセル３及び選択トランジスタＳＴ１、ＳＴ２を被覆するようにして、層間絶縁膜２６が形成されている。層間絶縁膜２６は、例えばＳｉＯ２やＳｉＮを材料に用いて形成される。層間絶縁膜２６中には、選択トランジスタＳＴ１のドレイン、及び選択トランジスタＳＴ２のソースにそれぞれ接続されるコンタクトプラグＣＰ１、ＣＰ２が形成される。更に層間絶縁膜２６中には、コンタクトプラグＣＰ２に接続されてソース線ＳＬとして機能する金属配線層２７、及びコンタクトプラグＣＰ１に接続されてデータ転送線ＢＬとして機能する金属配線層２８が形成されている。金属配線層２７、２８は、例えばタングステンやタングステンシリサイド、チタン、チタンナイトライド、またはアルミニウム等を材料に用いて形成される。データ転送線２８(ＢＬ)は、［０１０］方向に沿った帯状の形状に形成され、同一列に位置するＮＡＮＤセル２０を共通接続する。他方、ソース線２７（ＳＬ）は、［１００］方向に沿った帯状の形状に形成され、同一行に位置するＮＡＮＤセル２０を共通接続する。
なお、ソース線ＳＬは、金属配線層２７を用いて形成する代わりに、選択トランジスタＳＴ２のソースとして機能する不純物拡散層１５を［１００］方向に沿って形成し、これをソース線ＳＬとしても良い。またコンタクトプラグＣＰ１、ＣＰ２の材料としては、例えばｎ型またはｐ型にドープされた多結晶シリコン、タングステン、またはタングステンシリサイド、Ａｌ、ＴｉＮ、Ｔｉなどの導電材料が用いられる。
層間絶縁膜２６上には、金属配線層２９を被覆するようにして絶縁膜保護層２９が形成されている。絶縁膜保護層２９は、例えばＳｉＯ２、ＳｉＮまたはポリイミドを用いて形成される。絶縁膜保護層２９上には、図示していないが更に、例えば、Ｗ、ＡｌやＣｕからなる上部配線が形成されている。
図１３は、ｐ型ＭＩＳＦＥＴ４の、チャネル長方向に沿った断面図である。図示するように、ｐ型シリコン基板２２の表面領域内にはｎ型ウェル３０が形成され、ｎ型ウェル３０の表面領域内には、互いに離隔するようにしてｐ型の不純物拡散層３１が形成されている。不純物拡散層３１は、ｐ型ＭＩＳＦＥＴ４のソースまたはドレインとして機能する。隣接する不純物拡散層３１間のウェル３０上には、ゲート絶縁膜３２を介在してゲート電極（図１及び図５乃至図７におけるゲート７に相当）が形成されている。ゲート電極は、ゲート絶縁膜３２上に形成された多結晶シリコン層３３と、多結晶シリコン層３３上に形成されたシリサイド層３４とを備えている。以上の不純物拡散層３１及びゲート電極を含んでｐ型ＭＩＳＦＥＴ４が形成されている。そしてソースからドレインに沿った方向は、ウェハ１の［０１０］方向に平行である。ゲート電極の側壁上には側壁絶縁膜３５が形成されている。そして上記ｐ型ＭＩＳＦＥＴ４を被覆するようにして、ウェル３０上には層間絶縁膜２６が形成されている。層間絶縁膜２６中には、ドレイン及びソースにそれぞれ接続されるコンタクトプラグＣＰ３、ＣＰ４が形成される。また、コンタクトプラグＣＰ３、ＣＰ４にそれぞれ接続された金属配線層３７、３６が形成されている。ｐ型ＭＩＳＦＥＴ５の構成は、ＭＩＳＦＥＴ４においてソースからドレインに沿った方向を［１００］方向にしたものである。
［第２の実施形態］
次に、この発明の第２の実施形態に係る半導体記憶装置について説明する。本実施形態は、上記第１の実施形態における選択トランジスタの配置に関するものである。図１４は、本実施形態に係る半導体記憶装置を備えた半導体ウェハの平面図であり、ウェハ上におけるトランジスタ配置の概略を示している。なお、図中において“Ｓ”、“Ｄ”と付記した領域は、それぞれトランジスタのソース及びドレインが形成された領域を示している。
図１４において、半導体ウェハ１は、その（００１）面を主面としている。そしてウェハ１の外周部にはオリエンテーションフラット２が設けられている。オリエンテーションフラット２は、ウェハ１において［１００］方向に平行に設けられている。従って、ウェハ１の面内においてオリエンテーションフラット２と直交する方向は［０１０］方向である。
上記半導体ウェハ１の主面上には、ＮＡＮＤ型ＥＥＰＲＯＭのメモリセルアレイ９及びｐ型ＭＩＳＦＥＴ４、５が形成されている。これらの構成は第１の実施形態で説明した通りであるので、その説明は省略する。本実施形態では、メモリセル３及び選択トランジスタＳＴ１、ＳＴ２、並びにｐ型ＭＩＳＦＥＴ４は、ウェハ１上においてソースからドレインに沿った方向、すなわちチャネル長方向が［０１０］方向であるように形成される。更に換言すれば、ゲート電極６、７、及び選択トランジスタＳＴ１、ＳＴ２のゲート電極４０のゲート幅方向は［１００］方向に等しくなる。なおメモリセル３のみならず選択トランジスタＳＴ１、ＳＴ２も、そのソースからドレインに沿った方向は、［０１０］方向だけでなく、結晶学的にそれに等価な［１００］方向等であっても良い。前述の通り、「ゲート幅方向」とはチャネル長方向に直交する方向、すなわちチャネル幅方向と同一の方向を示し、更に言い換えるならば、ソース・チャネル・ドレインが並ぶ方向に対して直交する方向である。
上記構成であると、第１の実施形態で説明した（１）及び（２）の効果に加えて、下記（３）の効果が得られる。
（３）ＮＡＮＤ型ＥＥＰＲＯＭの動作信頼性を向上出来る（その２）。
本実施形態に係る構成であると、メモリセル３のみならず選択トランジスタＳＴ１、ＳＴ２も、そのソースからドレインに沿った方向が［０１０］方向または［１００］方向（及びそれらに等価な方向）であるように、半導体ウェハ１の（００１）面上に形成されている。そのため、選択トランジスタＳＴ１、ＳＴ２におけるホットキャリアのライフタイムを長くすることが出来る。その結果、ＮＡＮＤ型ＥＥＰＲＯＭにおける誤動作の発生を抑制出来る。本効果について、以下詳細に説明する。
まず図１５を用いて、ホットキャリアによる誤動作の発生過程について説明する。図１５は、ＮＡＮＤ型ＥＥＰＲＯＭのメモリセルアレイの一部領域を示す断面図であり、２つのメモリセル３と、選択トランジスタＳＴ２とを示している。なお説明の簡単化のため、ソース線ＳＬに近いメモリセル３から順にメモリセル３−４、３−５と呼ぶことにする。一例として、書き込み時にメモリセル３−４が選択され、メモリセル３−４にデータが書き込まれる場合について説明する。
データの書き込み時には、選択トランジスタＳＴ２のコントロールゲート電極１４には、当該選択トランジスタＳＴ２のしきい値電圧以下、例えば０Ｖが与えられるまた、選択メモリセル３−４のコントロールゲート電極１４には、選択メモリセル３−４のしきい値電圧Ｖth以上の電圧、例えば４Ｖ以上３０Ｖ以下の電圧が印加される。一般にＮＡＮＤ型フラッシュメモリでは、選択トランジスタＳＴ２のゲート絶縁膜１１への電子または正孔注入を防止するために、選択トランジスタＳＴ２のゲートに与える電圧よりも高い電圧をメモリセルのゲートに与える。
この際、選択トランジスタＳＴ２と、選択トランジスタＳＴ２に隣接するメモリセル３−４とが共有する不純物拡散層１５の電位は、メモリセルのコントロールゲート電極１４との容量結合により例えば４Ｖ以上に昇圧される。すると、選択トランジスタＳＴ２のゲート電位は０Ｖであるため、選択トランジスタＳＴ２に隣接するメモリセル３−４とが共有する不純物拡散層１５においてＧＩＤＬ（Gate Induced Drain Leakage）によって電子が発生する。この発生した電子がホットエレクトロンとして振る舞い、選択トランジスタＳＴ２に隣接するメモリセル３−４の浮遊ゲート電極１２またはゲート絶縁膜１１へと注入される。浮遊ゲート電極１２へホットエレクトロンが注入されると、浮遊ゲート電極１２へ電子が蓄積されることになり、誤書き込みの問題が発生する。また、ゲート絶縁膜１１へホットエレクトロンが注入されてトラップされると、そのメモリセルのしきい値電圧が上昇し、誤動作を引き起こす恐れがある。
この点、本実施形態に係る構成であると、メモリセルのソースからドレインへ向かう向きを、［１００］方向または［０１０］方向としている。従って、上記第１の実施形態で説明したように、ホットキャリアのライフタイムは従来に比べて約１．５倍となる。そのため、書き込み時におけるメモリセル３へのデータの誤書き込み、及びゲート絶縁膜１１への電子のトラップを効果的に防止でき、ＮＡＮＤ型ＥＥＰＲＯＭの誤書き込み耐性を向上出来、ＮＡＮＤ型ＥＥＰＲＯＭの動作信頼性を向上出来る。本効果（３）も、上記第１の実施形態における（１）の効果で説明したように、ＦＮトンネリングによりデータの書き込みを行う半導体メモリ特有のものであると言える。
なお本実施形態も第１の実施形態と同様、ソースからドレインに向かう方向が［１００］方向または［０１０］方向となるように、ＭＩＳＦＥＴを配置しさえすれば十分である。従って、図１６の半導体ウェハ１の平面図に示すように、オリエンテーションフラット２の代わりにノッチ１６が設けられていても良い。
また、オリエンテーションフラット２の位置は、従来と同様に［１１０］方向に設けられていても良い。このような場合の例を図１７に示す。図１７は本実施形態の変形例に係る半導体ウェハ１の平面図である。図示するように、メモリセル３及び選択トランジスタＳＴ１、ＳＴ２、並びにｐ型ＭＩＳＦＥＴ４、５は、そのチャネル長方向がオリエンテーションフラット２に対して４５度傾けられた配置とされている。本構成によっても、メモリセル３及び選択トランジスタＳＴ１、ＳＴ２、並びにｐ型ＭＩＳＦＥＴ４、５のチャネル長方向は［１００］方向または［０１０］方向となり、同様の効果が得られる。このことは、図１８の平面図に示すように、オリエンテーションフラット２の代わりにノッチ１６を設けた場合も同様である。なお、図１４に示すようなオリエンテーションフラット２または図１６に示すようなノッチ１６の方向は、従来の一般的に使用されているウェハを４５度回転させることで容易に形成できる。
以上のように、この発明の第１、第２の実施形態に係る半導体記憶装置であると、メモリセル及びＭＩＳＦＥＴのソース領域からドレイン領域へ向かう向きを、従来の［１１０］方向から［１００］方向または［０１０］方向へと変更している。その結果、ホットキャリアの発生を抑制でき、ＮＡＮＤ型ＥＥＰＲＯＭの誤動作の問題を解決し、動作信頼性を高めることが出来る。
なお、上記実施形態で説明したメモリセル及びＭＩＳＦＥＴは、（００１）面を主面とする半導体基板に形成される場合を例に説明した。しかしメモリセル及びｐ型ＭＩＳＦＥＴは、厳密に（００１）面上に形成されなければならない必要はなく、オフフラットの基板であっても、おおむね（００１）面上に形成されたトランジスタで上記効果を得ることができる。
また上記第１、第２の実施形態においては、メモリセルのチャネル長方向とｐ型ＭＩＳＦＥＴのチャネル長方向とは、一致させることが望ましい。これにより、両者を接続する配線の長さを短く出来、半導体素子を高密度に配置出来る。
また、半導体単結晶基板を基板２２として用いる場合、素子分離領域ＳＴＩを形成する際のエッチングにおいては素子分離領域ＳＴＩの境界に結晶軸方向依存性がある。従って、メモリセルチャネル長方向とｐ型ＭＩＳＦＥＴのチャネル長方向とを揃えることによって、エッチング形状を揃えることができ、接合耐圧や素子分離埋め込み形状を揃えることができ望ましい。もちろん、半導体単結晶としてZincblend構造またはDiamond構造の結晶格子を有する基板を用いる場合には、両者が９０度ずれていても良い。この場合には、両者は同じ対称性を有する方向となるので、エッチング形状を揃えることができ、接合耐圧や素子分離埋め込み形状を揃えることができ望ましい。
更に、上記実施形態では電荷蓄積膜として浮遊ゲート電極１２を用いたＮＡＮＤ型メモリセルについて説明したが、電荷蓄積膜としてシリコン窒化膜、シリコンオキシナイトライド膜、Ａｌ２Ｏ３、ＨｆＡｌＯｘ、ＨｆＳｉＯｘの絶縁膜またはそれらを組み合わせた絶縁膜を用いても勿論よい。
素子分離領域ＳＴＩ中の絶縁膜や、その他の絶縁膜は、シリコンをシリコン酸化膜やシリコン窒化膜に変換することによって形成出来る。または、堆積したシリコンに対して例えば酸素イオンを注入する方法や、堆積したシリコンを酸化する方法を用いてもかまわない。更に上記実施形態では半導体基板２２としてｐ型シリコン基板を用いているが、ｎ型シリコン基板やＳＯＩ（Silicon On Insulator）基板を用いてもよいし、ＳｉＧｅ混晶、ＳｉＧｅＣ混晶など、シリコンを含む他の単結晶半導体基板でもよい。さらに、メモリセル３のコントロールゲート電極及び選択トランジスタＳＴ１、ＳＴ２のゲート電極として機能する多結晶シリコン層１４は、ＳｉＧｅ混晶、ＳｉＧｅＣ混晶、ＴｉＳｉ、ＮｉＳｉ、ＣｏＳｉ、ＴａＳｉ、ＷＳｉ、ＭｏＳｉなどのシリサイドやポリサイド、またはＴｉ、Ａｌ、Ｃｕ、ＴｉＮ、Ｗなどの金属を用いることができ、多結晶であってもよいし、これらの積層権造にしてもよい。更には、ゲート電極１５にアモルファスＳｉ、アモルフアスＳｉＧｅ、アモルファスＳｉＧｅＣを用いることができ、これらの積層構造にしてもよい。
また、上記第１、第２の実施形態ではＮＡＮＤ型ＥＥＰＲＯＭを例に説明した。しかし前述の通り、ＮＡＮＤ型ＥＥＰＲＯＭの他、ＦＮトンネリングによりデータの書き込みを行うフラッシュメモリに広く適用出来る。図１９は３Ｔｒ−ＮＡＮＤ型フラッシュメモリのメモリセルＭＣの回路図である。図示するようにメモリセルＭＣは、選択トランジスタＳＴ１、ＳＴ２、及びメモリセルトランジスタＭＴを備えている。選択トランジスタＳＴ１のドレインはデータ転送線ＢＬに接続され、ソースはメモリセルトランジスタＭＴのドレインに接続される。メモリセルトランジスタＭＴのソースは選択トランジスタＳＴ２のドレインに接続され、選択トランジスタＳＴ２のソースはソース線ＳＬに接続される。そして、選択トランジスタＳＴ１、ＳＴ２のゲートは、それぞれセレクトゲート線ＳＧＤ、ＳＧＳに接続され、メモリセルトランジスタＭＴのゲートはワード線ＷＬに接続される。すなわち、ＮＡＮＤセル２０においてメモリセル３を１個にした構成に等価である。上記第２の実施形態において、ＮＡＮＤセル２０を図１９に示すメモリセルＭＣに置き換えても良い。
なお、上記実施形態において図１３を用いて説明したＭＯＳトランジスタ４（または５）のゲートは、メモリセルと同様に積層ゲート構造を有していても良い。図２０はＭＯＳトランジスタ４の断面図である。図示するように、図１３におけるゲート電極を、ゲート絶縁膜３２上に形成された多結晶シリコン層５０、多結晶シリコン層５０上にゲート間絶縁膜５１を介在して形成された多結晶シリコン層５２、及び多結晶シリコン層５２上に形成されたシリサイド層５３を含む積層ゲートに置き換えている。そして、多結晶シリコン層５０、５２は電気的に接続されている。本構成であると、ゲート絶縁膜３２、多結晶シリコン層５０、５２、ゲート間絶縁膜５１、及びシリサイド層５３を、ＮＡＮＤ型フラッシュメモリにおけるゲート絶縁膜１１、多結晶シリコン層１２、１４、ゲート間絶縁膜１４、及びシリサイド層２４と同一の工程にて形成することが出来る。
なお、本願発明は上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。たとえば、上記実施形態では電荷蓄積膜として浮遊ゲート電極を用いたＮＡＮＤ型メモリセルについて説明した。しかし、電荷蓄積膜としてシリコン窒化膜、シリコンオキシナイトライド膜、Ａｌ２Ｏ３、ＨｆＡｌＯｘ、ＨｆＳｉＯｘの絶縁膜またはそれらを組み合わせた絶縁膜を用いても勿論よい。更に、素子分離絶縁膜や絶縁膜形成法自身は、シリコンをシリコン酸化膜やシリコン窒化膜に変換するこれら以外の方法、例えば酸素イオンを堆積したシリコンに注入する方法や、堆積したシリコンを酸化する方法を用いてもかまわない。また上記実施形態では半導体基板としてｐ型Ｓｉ基板を用いたが、ｎ型Ｓｉ基板やＳＯＩ基板を用いてもよいし、ＳｉＧｅ混晶、ＳｉＧｅＣ混晶など、シリコンを含む他の単結晶半導体基板でもよい。さらに、ゲート電極は、ＳｉＧｅ混晶、ＳｉＧｅＣ混晶、ＴｉＳｉ、ＮｉＳｉ、ＣｏＳｉ、ＴａＳｉ、ＷＳｉ、ＭｏＳｉなどのシリサイドやポリサイド、Ｔｉ，Ａ１，Ｃｕ，ＴｉＮ，Ｗなどの金属を用いることができ、多結晶であってもよいし、これらの積層権造にしてもよい。また、ゲート電極１５にアモルファスＳｉ、アモルフアスＳｉＧｅ、アモルファスＳｉＧｅＣを用いることができ、これらの積層構造にしてもよい。
更に、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出されうる。例えば、実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出されうる。
この発明の第１の実施形態に係る半導体記憶装置を備えた半導体ウェハの平面図。 この発明の第１の実施形態に係る半導体記憶装置の断面図。 この発明の第１の実施形態に係る半導体記憶装置及び従来の半導体記憶装置における、ドレイン電圧の逆数とライフタイムとの関係を示すグラフ。 この発明の第１の実施形態に係る半導体記憶装置及び従来の半導体記憶装置における、オン電流とオフ電流との関係を示すグラフ。 この発明の第１の実施形態の第１変形例に係る半導体記憶装置を備えた半導体ウェハの平面図。 この発明の第１の実施形態の第２変形例に係る半導体記憶装置を備えた半導体ウェハの平面図。 この発明の第１の実施形態の第３変形例に係る半導体記憶装置を備えた半導体ウェハの平面図。 この発明の第１の実施形態に係る半導体記憶装置の備えるＮＡＮＤセルの等価回路図。 この発明の第１の実施形態に係る半導体記憶装置の備えるＮＡＮＤセルの平面図。 図９におけるＹ１−Ｙ１’線に沿った断面図。 図９におけるＸ１−Ｘ１’線に沿った断面図。 図９におけるＸ２−Ｘ２’線に沿った断面図。 この発明の第１の実施形態に係る半導体記憶装置の備えるｐ型ＭＩＳＦＥＴの断面図。 この発明の第２の実施形態に係る半導体記憶装置を備えた半導体ウェハの平面図。 この発明の第２の実施形態に係る半導体記憶装置の断面図。 この発明の第２の実施形態の第１変形例に係る半導体記憶装置を備えた半導体ウェハの平面図。 この発明の第２の実施形態の第２変形例に係る半導体記憶装置を備えた半導体ウェハの平面図。 この発明の第２の実施形態の第３変形例に係る半導体記憶装置を備えた半導体ウェハの平面図。 この発明の第１、第２の実施形態の第１変形例に係る半導体記憶装置の備えるメモリセルの等価回路図。 この発明の第１、第２の実施形態の第２変形例に係る半導体記憶装置の備えるｐ型ＭＩＳＦＥＴの等価回路図。
符号の説明
１…半導体ウェハ、２…オリエンテーションフラット、３、３−１〜３−５…メモリセル、４、５…ｐ型ＭＩＳＦＥＴ、６、４０…ゲート電極、１０、２３…ウェル、１１…ゲート絶縁膜、１２、１４、５０、５２…多結晶シリコン層、１３、５１…ゲート間絶縁膜、１５…不純物拡散層、１６…ノッチ、２０…ＮＡＮＤセル、２１…メモリセルブロック、２２…半導体基板、２６、２７、２９…絶縁膜、２４、５３…シリサイド層、２７、２８…金属配線層

Claims (6)

  1. 半導体基板の（００１）面上にゲート絶縁膜を介在して形成され、且つデータ保持可能な電荷蓄積層を有する、ｎ型の第１のＭＩＳＦＥＴと、
    電流経路が直列接続された３個以上の前記第１のＭＩＳＦＥＴを含むメモリセルブロックと、
    電流経路がいずれかの前記第１のＭＩＳＦＥＴの前記電流経路に直列接続された、ｎ型の第１の選択ＭＩＳＦＥＴと、
    前記第１の選択ＭＩＳＦＥＴに接続され、前記第１の選択ＭＩＳＦＥＴを介して前記第１のＭＩＳＦＥＴに書き込みデータを与えるデータ転送線と、
    電流経路がいずれかの前記第１のＭＩＳＦＥＴの前記電流経路に直列接続された、ｎ型の第２の選択ＭＩＳＦＥＴと、
    前記第２の選択ＭＩＳＦＥＴに接続され、前記第２の選択ＭＩＳＦＥＴを介して前記第１のＭＩＳＦＥＴにソース電圧を与えるソース線と
    を具備し、前記第１のＭＩＳＦＥＴにおけるソースからドレインに沿った方向は、前記半導体基板の［１００］方向と［０１０］方向とのいずれかに平行であり、
    前記データの書き込み時において、前記第１のＭＩＳＦＥＴのゲート電圧は、前記第２の選択ＭＩＳＦＥＴのゲート電圧よりも高くされ、前記第１のＭＩＳＦＥＴのゲート電圧は、前記第１のＭＩＳＦＥＴのしきい値電圧よりも高く、且つ、前記第２の選択ＭＩＳＦＥＴのゲート電圧は、前記第２の選択ＭＩＳＦＥＴのしきい値よりも低く設定される
    ことを特徴とする半導体記憶装置。
  2. 半導体基板の（００１）面上にゲート絶縁膜を介在して形成され、且つデータ保持可能な電荷蓄積層を有する、ｎ型の第１のＭＩＳＦＥＴ、ｎ型の第２のＭＩＳＦＥＴ、及びｎ型の第３のＭＩＳＦＥＴを含み、前記第１のＭＩＳＦＥＴのソース電極またはドレイン電極の一方が前記第２のＭＩＳＦＥＴのソース電極またはドレイン電極の一方と接続され、前記第２のＭＩＳＦＥＴのソース電極またはドレイン電極の他方が前記第３のＭＩＳＦＥＴのソース電極またはドレイン電極の一方に接続されたメモリブロックと、
    前記第１のＭＩＳＦＥＴの前記電流経路に直列接続されたｎ型の第１の選択ＭＩＳＦＥＴと、
    前記第１の選択ＭＩＳＦＥＴに接続され、前記第１の選択ＭＩＳＦＥＴを介して前記第１のＭＩＳＦＥＴに書き込みデータを与えるデータ転送線と
    を具備し、前記第１のＭＩＳＦＥＴにおけるソースからドレインに沿った方向は、前記半導体基板の［１００］方向と［０１０］方向とのいずれかに平行であり、
    前記第２のＭＩＳＦＥＴのデータの読み出し時において、前記第１のＭＩＳＦＥＴのゲート電圧は、前記第１のＭＩＳＦＥＴのしきい値より高く、４Ｖ以上に設定され、前記第３のＭＩＳＦＥＴのゲート電圧は、前記第３のＭＩＳＦＥＴのしきい値より高く、４Ｖ以上に設定され、
    前記第２のＭＩＳＦＥＴのゲート電圧は、前記第２のＭＩＳＦＥＴのしきい値より低く設定される
    ことを特徴とする半導体記憶装置。
  3. 前記第１のＭＩＳＦＥＴへの前記データの書き込みは、ＦＮトンネリングにより行われ、
    前記第１のＭＩＳＦＥＴのゲート長は０．５μｍ以下０．０１μｍ以上であり、
    前記第１の選択ＭＩＳＦＥＴのゲート長は前記第１のＭＩＳＦＥＴのゲート長より長く、１μｍ以下０．０２μｍ以上である
    ことを特徴とする請求項１または２記載の半導体記憶装置。
  4. 前記半導体基板の前記（００１）面上に形成された、ｐ型のＭＩＳＦＥＴを更に備え、
    前記ｐ型のＭＩＳＦＥＴにおけるソースからドレインに沿った方向は、前記半導体基板の［１００］方向と［０１０］方向とのいずれかに平行である
    ことを特徴とする請求項１または２記載の半導体記憶装置。
  5. データの書き込み時において、前記第１のＭＩＳＦＥＴの前記ソース及び前記ドレインの電位が等しくされ、且つゲートに正電圧が印加されることにより、前記ゲート絶縁膜を通じて前記電荷蓄積層に電子が注入される
    ことを特徴とする請求項１または２記載の半導体記憶装置。
  6. 前記第１の選択ＭＩＳＦＥＴの電流経路は、前記半導体基板の［１００］方向と［０１０］方向とのいずれかに沿った方向に設けられる、
    ことを特徴とする請求項１または２記載の半導体記憶装置。
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